WO2007013405A1 - 半導体装置およびその制御方法 - Google Patents

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WO2007013405A1
WO2007013405A1 PCT/JP2006/314586 JP2006314586W WO2007013405A1 WO 2007013405 A1 WO2007013405 A1 WO 2007013405A1 JP 2006314586 W JP2006314586 W JP 2006314586W WO 2007013405 A1 WO2007013405 A1 WO 2007013405A1
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voltage
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type semiconductor
period
semiconductor region
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PCT/JP2006/314586
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Inventor
Yukio Hayakawa
Original Assignee
Spansion Llc
Spansion Japan Limited
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Definitions

  • the present invention relates to a semiconductor device and a control method therefor, and more particularly to a semiconductor device that stores multiple values in a memory cell and a control method therefor.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • a flash memory which is a typical non-volatile memory
  • a transistor constituting a memory cell has a floating gate or an insulating film called a charge storage layer. Then, data is stored by accumulating charges in the charge accumulation layer.
  • Fig. 1 (a) is a schematic cross-sectional view of a transistor constituting a memory cell of a flash memory according to the prior art.
  • Fig. 1 (b) is a diagram for explaining the principle of storing multiple values. The horizontal axis indicates the threshold voltage (Vth) of the transistor, and the vertical axis indicates the number of memory cells having the Vth. .
  • a semiconductor substrate 60 is provided with a source 62 and a drain 64.
  • a floating gate 66 and a control gate 68 are provided on the semiconductor substrate 60 between the source 62 and the drain 64.
  • the floating gate 66 is surrounded by an insulating film such as a tunnel oxide film, but is not shown.
  • Data is erased and written by putting charges (electrons) in and out of the floating gate 66.
  • the threshold voltage (Vth) of the transistor changes depending on the amount of charge of the floating gate 66.
  • Vth threshold voltage
  • a method for storing multi-value data will be described.
  • the source 62 and the drain 64 are opened, and a negative voltage (for example, -9V), half of the control gate 68 is set as Vg.
  • a positive voltage (for example, 9V) is applied to the conductive substrate 60 as Vsub.
  • the charges accumulated in the floating gate 66 flow to the semiconductor substrate 60 due to the FN tunneling phenomenon, resulting in an erased state where no charge is accumulated in the floating gate 66.
  • the distribution of Vth at this time is shown in the erased state in Fig. 1 (b).
  • the source 62 and the semiconductor substrate 60 are grounded.
  • a positive voltage for example, 9V
  • a positive voltage for example, 5V
  • the drain 64 is applied to the floating gate 66 as Vd.
  • the amount of charge accumulated in the floating gate 66 can be changed by changing the application time of these voltages.
  • the amount of charge accumulated in the floating gate 66 is adjusted so that the three Vths of the program state 1, the program state 2 and the program state 3 are obtained.
  • four values can be stored in the memory cell. In other words, 2 bits can be stored.
  • Patent Document 1 discloses a semiconductor device having means for applying an erase voltage of a memory cell to a channel region in a NAND flash memory.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 08-213573
  • the present invention has been made in view of the above problems, and an object thereof is to easily perform Vth control of a transistor constituting a memory cell.
  • the present invention includes an insulating layer provided on a semiconductor substrate, a P-type semiconductor region provided on the insulating layer, an element isolation region surrounding the P-type semiconductor region and reaching the insulating layer, An N-type source region and an N-type drain region provided on the P-type semiconductor region, and the N-type Different data is programmed, erased, or read out in the charge storage region provided on the P-type semiconductor region between the source region and the N-type drain region and the memory cell having the charge storage region.
  • the semiconductor device includes: a voltage applying unit that applies different voltages to the P-type semiconductor region. According to the present invention, Vth control of transistors constituting a memory cell can be easily performed.
  • a charge state of four or more values can be programmed in the charge storage region, and the voltage application unit applies different voltages when programming different charge states in the P-type semiconductor region. It can be set as the semiconductor device to apply. According to the present invention, in a flash memory having a memory cell that stores multiple values, Vth control of a transistor constituting the memory cell can be easily performed.
  • the voltage application unit applies a first voltage to the P-type semiconductor region in a first period in which charges are written in the charge storage region, and writes a charge in the charge storage region.
  • the semiconductor device may be configured to apply a second voltage higher than the first voltage to the P-type semiconductor region in a second period after the first period. According to the present invention, the Vth distribution during writing can be reduced.
  • the voltage application unit applies a first voltage to the P-type semiconductor region in a first period in which the charge storage region force charges are erased, and erases charges from the charge storage region.
  • the semiconductor device can be configured to apply a second voltage lower than the voltage of 1 to the P-type semiconductor region in a second period after the first period. According to the present invention, the Vth distribution during erasing can be reduced.
  • the present invention may be a semiconductor device in which the voltage application unit applies the same voltage to the source, control gate, and drain of the memory cell in the first period and the second period, respectively. According to the present invention, control during writing and erasing can be simplified.
  • the memory cell is a reference cell
  • the voltage application unit applies a different voltage to the P-type semiconductor region when reading data from the reference cell.
  • the number of reference cells can be reduced.
  • the present invention may be a semiconductor device in which the element isolation region includes a silicon oxide region or an N-type semiconductor region. According to the present invention, it is possible to reliably isolate the periphery of the P-type semiconductor region.
  • the present invention provides an insulating layer provided on a semiconductor substrate, a P-type semiconductor region provided on the insulating layer, and surrounds the P-type semiconductor region to reach the insulating layer. And an element isolation region including an N-type semiconductor region, an N-type drain region provided on the P-type semiconductor region, and an N-type source region provided on the P-type semiconductor region and on the N-type semiconductor region And a charge storage region provided on the P-type semiconductor region between the N-type source region and the N-type drain region.
  • Vth control of transistors constituting the memory cell can be easily performed.
  • the charge storage region may be a semiconductor device including a floating gate. According to the present invention, in a flash memory having a floating gate, Vth control of transistors constituting a memory cell can be easily performed.
  • the present invention can be a semiconductor device in which the charge storage region includes a trap layer in an ONO film. According to the present invention, in a flash memory having an ONO film, Vth control of transistors constituting a memory cell can be easily performed.
  • the present invention includes an insulating layer provided on a semiconductor substrate, a P-type semiconductor region provided on the insulating layer, an element isolation region surrounding the P-type semiconductor region and reaching the insulating layer, An N-type source region and an N-type drain region provided on the P-type semiconductor region, and a charge storage region provided on the P-type semiconductor region between the N-type source region and the N-type drain region.
  • Vth control of transistors constituting a memory cell can be easily performed.
  • the step of applying the first voltage includes a step of writing charges in the charge storage region, and the step of applying the second voltage is lower than the first voltage.
  • the semiconductor device control method may include a step of applying V and the second voltage to write the charge in the charge storage region. According to the present invention, in a flash memory having a memory cell for storing multiple values, Vth control of transistors constituting a memory cell can be easily performed.
  • the present invention provides a step of applying a third voltage to the P-type semiconductor region to erase the charge in the charge storage region, and a fourth voltage lower than the third voltage to the P-type semiconductor region. And a step of erasing the charge in the charge storage region. According to the present invention, two program states having different Vth distributions can be easily obtained.
  • the present invention can be a semiconductor device in which the difference between the first voltage and the third voltage and the difference between the second voltage and the fourth voltage are substantially the same. According to the present invention, two erase states having different Vth distributions can be easily obtained.
  • the present invention may be a method for controlling a semiconductor device, wherein the fourth voltage is a voltage between the first voltage and the third voltage. According to the present invention, two erase states having different Vth distributions can be easily obtained.
  • the present invention can be a semiconductor device control method including a step of applying a fifth voltage to the P-type semiconductor region and reading a charge state of the charge storage region.
  • multi-value data can be stored in one memory cell.
  • the present invention can be a method for controlling a semiconductor device, wherein the fifth voltage is substantially the same as the first voltage. According to the present invention, the number of voltages to be applied can be reduced.
  • the step of applying the first voltage includes the step of applying the first voltage in a first period in which charges are written in the charge storage region, and the second voltage is applied.
  • the step of applying includes the step of applying the second voltage higher than the first voltage in a second period after the first period of the period for writing charges in the charge storage region. It can be a method. According to the present invention, the Vth distribution at the time of writing is Can be reduced.
  • the step of applying the first voltage includes the step of applying the first voltage in a first period for erasing charges in the charge storage region, and the second voltage is applied.
  • the step of applying includes the step of applying the second voltage lower than the first voltage in a second period after the first period of the period for erasing charges in the charge storage region. It can be a control method. According to the present invention, the Vth distribution at the time of erasing can be reduced.
  • the memory cell is a reference cell
  • the step of applying the first voltage includes a step of reading data of the reference cell
  • the step of applying the second voltage includes And a method for controlling the semiconductor device, including a step of reading data of the reference cell. According to the present invention, the number of reference cells can be reduced.
  • Vth control of the transistors constituting the memory cell can be easily performed.
  • Fig. 1 is a schematic cross-sectional view of a transistor constituting a memory cell of a flash memory according to the prior art, and Fig. 1 (b) shows a multi-value in the flash memory according to the prior art. It is a figure for demonstrating the principle to memorize
  • FIG. 2 (a) and FIG. 2 (c) are diagrams for explaining the phenomenon which is the principle of the present invention.
  • FIG. 3 is a diagram for explaining the configuration of the flash memory according to the first embodiment.
  • Fig. 3 (a) is a top view
  • Fig. 3 (b) is an A-A cross-sectional view of Fig. 3 (a)
  • Fig. 3 (c) is an BB cross-sectional view of Fig. 3 (a)
  • Fig. 3 (d ) Is a CC cross-sectional view.
  • FIGS. 4 (a) and 4 (c) are cross-sectional views (part 1) showing the manufacturing process of the flash memory according to the first embodiment. It is an equivalent figure.
  • FIGS. 5 (a) to 5 (c) are cross-sectional views (part 2) showing the manufacturing process of the flash memory according to the embodiment 1, and correspond to the AA cross-section of FIG. 3 (a).
  • FIG. 5 is a cross-sectional views (part 2) showing the manufacturing process of the flash memory according to the embodiment 1, and correspond to the AA cross-section of FIG. 3 (a).
  • Fig. 6 is a cross-sectional view of a transistor constituting the memory cell of the flash memory according to the first embodiment. This corresponds to the cross-sectional view taken along the line AA in FIG. 3 (a).
  • FIGS. 7 (a) to 7 (b) are diagrams for explaining the control method of the flash memory according to the first embodiment, in which the horizontal axis represents Vth and the vertical axis represents each Vth. Indicates the number of
  • FIG. 8 is a diagram for explaining the configuration of the flash memory according to the second embodiment.
  • Fig. 8 (a) is a top view
  • Fig. 8 (b) is an A-A cross-sectional view of Fig. 8 (a)
  • Fig. 8 (c) is a BB cross-sectional view of Fig. 8 (a)
  • Fig. 8 (d ) Is a CC cross-sectional view.
  • FIG. 9 is a diagram for explaining the configuration of the flash memory according to the third embodiment.
  • Fig. 9 (a) is a top view
  • Fig. 9 (b) is an AA cross-sectional view of Fig. 9 (a)
  • Fig. 9 (c) is a BB cross-sectional view of Fig. 9 (a).
  • FIG. 10 is a diagram showing the number of memory cells having each Vth with respect to Vth in the flash memories according to the first to third embodiments.
  • FIG. 11 is a schematic diagram showing a cross section of a transistor constituting the memory cell of the flash memory according to the fourth embodiment.
  • FIG. 12 is a diagram for explaining the operation of the flash memory according to the fourth embodiment.
  • FIG. 13 is a diagram for explaining the operation of the flash memory according to the fifth embodiment.
  • FIG. 14 is a schematic diagram showing a cross section of a transistor constituting a memory cell of a flash memory according to Embodiment 6.
  • FIG. 15 is a diagram for explaining the operation of the flash memory according to the sixth embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2A and 2B are schematic cross-sectional views of transistors.
  • the floating gate and control gate are omitted, and gate 70 is used.
  • a gate oxide film is provided between the gate 70 and the semiconductor substrate 60.
  • Other configurations are the same as those in FIG. Vth of such a structure is represented by the following formula. Where V is the flat band potential, ⁇ is the surface potential, ⁇ is the dielectric constant of silicon, q is the elementary electron content,
  • N is the acceptor concentration of the P-type semiconductor substrate
  • C is the capacitance of the date oxide film
  • Vsub is the potential of the semiconductor substrate 60.
  • Vth varies with Vsub. This will be described with reference to FIGS. 2 (a) to 2 (c).
  • Vth is VthO.
  • Vth is Vthl.
  • Example 1 is an example of a NOR flash memory in which a floating gate is a charge storage layer.
  • FIGS. 3 (a) to 3 (d) are diagrams showing the flash memory according to the first embodiment, and FIG. 3 (a) is a top view (second wiring layer 50, second interlayer insulating film 46, The first interlayer insulating film 40, the ONO force bar film 35, and the tunnel oxide film 34 are shown, and FIG. 3 (b) is a cross-sectional view taken along the line A—A of FIG. Fig. 3 (c) is a cross-sectional view of B-B in Fig. 3 (a) (longitudinal cross-section of the drain line 32) and Fig.
  • FIG. 3 (d) is a cross-sectional view of C-- in Fig. 3 (a). It is C sectional drawing (longitudinal section of source 20).
  • FIG. 3 (b) and FIG. 3 (c) the second wiring layer 50, the second interlayer insulating film 46, the first wiring layer 44, and the first interlayer insulating film 40 are not shown.
  • an insulating layer 14 made of a silicon oxide layer and a P-type semiconductor region 16 are provided on a silicon semiconductor substrate 12, Has an SOI structure.
  • the P-type semiconductor region 16 is surrounded by a trench oxide film 18 that reaches the insulating layer 14.
  • a source 20 and a drain 22 are formed on the P-type semiconductor region 16.
  • a region between the source 20 and the drain 22 is a channel.
  • a floating gate 30 is provided on the channel region with a tunnel oxide film 34 sandwiched between them. .
  • a word line 32 that also serves as a control gate is formed with an ONO cover film 35 interposed therebetween.
  • a first interlayer insulating film 40 is formed so as to cover the word line 32, and a first wiring layer 44, a second interlayer insulating film 46, and a second wiring layer 50 are formed thereon.
  • the first wiring layer 44 is connected to the drain 22 through the contact hole 42.
  • the first wiring layer 44 extends in the width direction of the word line 32 as shown by a dotted line in FIG. 3A, and constitutes a bit line.
  • the second wiring layer 50 is connected to the P-type semiconductor region 16 through the contact hole 48.
  • Each P-type semiconductor region 16 is formed with a different contact hole 48 and is connected with a different second wiring layer 50.
  • the P-type semiconductor regions 16 adjacent to each other in the longitudinal direction of the word line 32 are separated by a trench oxide film 18.
  • the P-type semiconductor regions 16 in the longitudinal direction of the source 20 are separated by an N-type well region 24 that reaches the insulating layer 14.
  • the P-type semiconductor region 16 becomes the P region indicated by the dotted line in the figure, and the side surface is surrounded by the trench oxide film 18 and the N-type well region 24, and the bottom surface is surrounded by the insulating layer 14.
  • Elements are isolated by film 18 or PN junction. Referring to FIG.
  • a floating gate 30 is provided on the P-type semiconductor region 16 with a tunnel oxide film 34 interposed therebetween, and a word line 32 is formed on the floating gate 30 with an ONO cover film 35 interposed therebetween.
  • the word lines 32 are continuously provided in the vertical direction of FIG.
  • the source 20 is continuously formed on the P-type semiconductor region 16 and between the P-type semiconductor regions 16 to form a source line.
  • the contact hole 41 is connected to the upper wiring.
  • the Cell area constitutes one memory cell.
  • FIG. 4A an SOI substrate 10 comprising a semiconductor substrate 12, an insulating layer 14 provided on the semiconductor substrate 12, and a semiconductor layer (P-type semiconductor region) 16 provided on the insulating layer 14 is illustrated.
  • a trench oxide film 18 is formed in a predetermined region of the semiconductor layer (P-type semiconductor region) 16 as follows. A predetermined region of the semiconductor layer 16 is removed up to the insulating layer 14.
  • An oxide silicon film is embedded using a CVD method or the like. Use CMP method to flatten the surface. As a result, the trench oxide film 18 is formed. Made. Next, an N-type well region 24 (not shown in FIG. 4B) reaching the insulating layer 14 is formed by, for example, arsenic ion implantation. A trench oxide film 18 is formed between regions where the drains 22 of the memory cells adjacent in the longitudinal direction of the word line 32 are formed. On the other hand, an N-type well region 24 is formed between regions where the source 20 is formed.
  • floating gate 30 and word line 32 are formed as follows.
  • an oxide silicon film is formed as a tunnel oxide film 34 by a thermal acid method or a CVD method.
  • a polycrystalline silicon film is formed thereon.
  • a predetermined region of the polycrystalline silicon film is removed and a floating gate 30 is formed.
  • An ONO cover film 35 (oxide silicon film Z silicon nitride film Z oxide silicon film) is formed on the floating gate 30.
  • a polycrystalline silicon film is formed thereon.
  • a word line 32 is formed by removing a predetermined region of the polycrystalline silicon film.
  • An oxide silicon film (not shown) is formed so as to cover the word line 32.
  • the floating gate 30 and the word line 32 surrounded by the insulating film are formed.
  • arsenic is ion-implanted using word line 32 as a mask to form source 20 and drain 22.
  • the ion-implanted arsenic is not activated.
  • the N-type well region 24 is formed in the element isolation region between the sources 20, and the trench oxide film 18 is not formed. Therefore, the source 20 is formed continuously in the longitudinal direction of the word line 32.
  • an oxide silicon film is formed as the first interlayer insulating film 40 so as to cover the word line 32 by using, for example, the TEOS method.
  • a contact hole 42 connected to the drain 22 is formed in the first interlayer insulating film 40.
  • Plug metal such as tungsten (W) in contact hole 42.
  • a first wiring layer 44 mainly including aluminum (A1) is formed on the first interlayer insulating film 40.
  • an oxide silicon film is used as the second interlayer insulating film 46 on the first interlayer insulating film 40 so as to cover the first wiring layer 44 using the TEOS method.
  • a contact hole 48 connected to the P-type semiconductor region 16 is formed in the second interlayer insulating film 46 and the first interlayer insulating film 40. Plug metal such as W in contact hole 48.
  • Second interlayer insulating film 46 A second wiring layer 50 mainly containing aluminum (A1) is formed thereon.
  • a protective film is formed on the second interlayer insulating film 46 so as to cover the second wiring layer 50.
  • Table 1 shows examples of control gate (word line), drain, source, and substrate (P-type semiconductor region) voltages when erasing, writing, and reading data to the flash memory according to the first embodiment.
  • Fig. 6 shows the cross section of the transistors that make up the memory cell, and corresponds to the cross section of AA in Fig. 3 (a).
  • P-type semiconductor region 16 is connected to Vsub.
  • Vsl, Vdl, and Vgl are connected to the source 20, drain 22, and control gate (word line) 32 of the transistors constituting the memory cell 1, respectively.
  • Vs2, Vd2 and Vg2 are connected to the source 20, drain 22 and control gate (word line) 32 of the transistors constituting the memory cell 2, respectively.
  • the voltage marking unit 82 outputs Vsl, Vs2, Vdl, Vd2, Vgl, Vg2, and Vsub.
  • the horizontal axis represents Vth
  • the vertical axis represents the number of memory cells having Vth.
  • source Vsl and drain Vdl are opened, and 9V is applied to control gate Vgl and 9V is applied to P-type semiconductor region Vsub.
  • the charge of the floating gate 30 is erased, and the Vth distribution in the erased state 1 indicated by the solid line in the figure is obtained.
  • ground the source Vsl and P-type semiconductor region Vsub and apply 5V to the drain Vdl and 9V to the control gate Vgl.
  • charge is written to the floating gate 30, and the Vth distribution in the program state 1 shown by the solid line in the figure is obtained. It is done.
  • the same erasing and writing are performed by setting the V-type semiconductor region to 5 V as Vsub.
  • Vsub applies Vsub to the P-type semiconductor region 16 shifts Vth.
  • open source Vsl and drain Vd1 and apply 9V to control gate Vg1 and 4V to P-type semiconductor region Vsub.
  • the charge in the floating gate 30 is erased, and the Vth distribution in the erased state 2 indicated by the broken line in the figure is obtained.
  • ground the source Vis apply –5V to the P-type semiconductor region Vsub, apply 5V to the drain Vdl, and 9V to the control gate Vgl.
  • Vsub of P-type semiconductor region 16 when Vsub of P-type semiconductor region 16 is returned to OV, the Vth distribution in erase state 2 and program state 2 shifts, and the Vth distribution in erase state 1 and program state 1 Distributed so as not to overlap.
  • the charge state of the floating gate 30 is read by detecting the current flowing between the source 20 and the drain 22. Thereby, the data in the memory cell can be read out. In this way, quaternary bits can be stored and read in one memory cell.
  • the flash memory according to Example 1 includes an insulating layer 14 provided on the semiconductor substrate 12, a P-type semiconductor region 16 provided on the insulating layer 14, and an insulating layer surrounding the P-type semiconductor region 16.
  • a voltage is applied to the floating gate 30 (charge storage region) provided on the P-type semiconductor region 16 between the source 20 and the drain 22, the control gate 32 provided on the floating gate 30, and the P-type semiconductor region 16.
  • a contact hole 48 and a second wiring layer 50 are provided.
  • the P-type semiconductor region 16 including only the memory cell surrounded by the element isolation region 16
  • the voltage can be applied independently of other memory cells. Therefore, the memory cell to which a voltage is applied to the P-type semiconductor region 16 can be selectively set to the erased state 2 or the programmed state 2.
  • Vth control of the transistors constituting the memory cell can be easily performed.
  • the source 20 (N-type source region) is provided on the N-type well region 24 (N-type semiconductor region). Thereby, the source 20 on the adjacent P-type semiconductor region 16 can be continuously formed as a source line. Therefore, when storing multiple values in a NOR flash memory, Vth control of the transistors constituting the memory cell can be easily performed.
  • the floating gate 30 can be programmed with charge states of four or more values, and the P-type semiconductor region 16 has different charge states (erase state 1, erase state 2, program state 1 and program state). Different voltages (9V, 0V, 4V and 5V) are applied when setting 2). As a result, in a flash memory storing multi-values, Vth control of the transistors constituting the memory cell can be easily performed.
  • the P-type semiconductor region 16 is separated by a trench oxide film 18 (acid silicon film) and an N-type well region 24 (N-type semiconductor region).
  • a trench oxide film 18 acid silicon film
  • N-type well region 24 N-type semiconductor region
  • the charge storage region includes a floating gate 30.
  • Vth control of the transistors constituting the memory cell can be easily performed.
  • the flash memory control method includes a step of applying a first voltage (0 V) to the P-type semiconductor region 16 and writing a charge to the floating gate 30 (charge storage region). Applying a second voltage (15 V) lower than the first voltage to the P-type semiconductor region 16 and writing a charge to the floating gate 30. This makes it easy to obtain two program states with different Vth distributions.
  • the difference between the first voltage (OV) and the third voltage (9V) (one 9V) and the difference between the second voltage (one 5V) and the fourth voltage (4V) (one 9V ) Is substantially the same.
  • the intervals of the Vth distribution in erased state 2 and programmed state 2, erased state 1 and programmed state 1 can be made substantially the same.
  • the fourth voltage (4V) may be a voltage between the first voltage (OV) and the third voltage (9V).
  • the Vth distribution in the erased state 2 can be provided between the Vth distribution in the erased state 1 and the programmed state 1.
  • a step of applying a fifth voltage (OV) to the P-type semiconductor region 16 and reading the charge state of the floating gate 30 can be included.
  • OV fifth voltage
  • the fifth voltage (OV) may be substantially the same as the first voltage (OV).
  • the number of applied voltages can be reduced.
  • substantially the same means that the voltage application unit 82 has the same accuracy within the range of the voltage applied.
  • Example 2 is an example of a SONOS type flash memory.
  • FIG. 8 (a)! And FIG. 8 (d) are diagrams showing a flash memory according to Example 2, and FIG. 8 (a) is a top view (between the second wiring layer 50 and the second layer). Insulating film 46, first interlayer insulating film 40, and ONO film 36 are not shown), and FIG. 8B is a cross-sectional view taken along the line A—A of FIG. 8A (longitudinal section of P-type semiconductor region 16).
  • 8 (c) is a cross-sectional view along B-B in FIG. 8 (a) (longitudinal cross-section of word line 32), and FIG. 8 (d) is a cross-sectional view along C-C in FIG.
  • FIG. 8 (a) (longitudinal of source 20). Direction cross section).
  • the second wiring layer 50, the second interlayer insulating film 46, the first wiring layer 44, and the first interlayer insulating film 40 are not shown.
  • the configuration of the floating gate 30, the word line 32, and the tunnel oxide film 34 is replaced with the ONO film 36 and the word line 32 as compared with the first embodiment.
  • the rest of the configuration is the same, so the same reference numerals are given and the description is omitted.
  • 8 (a) and 8 (b) a tunnel oxide film (silicon oxide film) formed on the P-type semiconductor region 16 by a thermal oxide film method.
  • An ONO (Oxide / Nitride / Oxide) film 36 made of a trap layer (silicon nitride film) formed by the CVD method and a top oxide film (silicon oxide film) formed by the CVD method is formed.
  • a word line 32 serving also as a control gate is provided on the ONO film between the source 20 and the drain 22 .
  • a word line 32 serving also as a control gate is provided.
  • an ONO film 36 is also formed on the trench oxide film 18 between the P-type semiconductor regions 16 below the word line 32.
  • an ONO film 36 is formed on the source 20 !.
  • the present invention can also be applied to a flash memory including a trap layer in the ONO film 36 instead of a floating gate as a charge storage region by using the same control method as in the first embodiment.
  • the effect of can be produced.
  • Example 3 is an example of a NAND flash memory using a control gate as a charge storage layer.
  • FIGS. 9 (a) to 9 (c) are diagrams showing a flash memory according to Example 3, and FIG. 9 (a) is a top view (second wiring layer 50, second interlayer insulating film 46, The first interlayer insulating film 40, the ONO cover film 35, and the tunnel oxide film 34 are not shown), and FIG. 9B is a cross-sectional view taken along the line AA in FIG.
  • FIG. 9C is a cross-sectional view taken along the line BB in FIG. 9A (longitudinal section of the P-type semiconductor region 16).
  • the second wiring layer 50, the second interlayer insulating film 46, the first wiring layer 44, and the first interlayer insulating film 40 are not shown.
  • an insulating layer 14 made of a silicon oxide layer and a P-type semiconductor region 16 (P-type silicon semiconductor region) are provided on a silicon semiconductor substrate 12, Has an SOI structure.
  • the P-type semiconductor region 16 is surrounded by a lenticular oxide film 18 that reaches the insulating layer.
  • a bit line 26 is formed on the P-type semiconductor region 16.
  • a region between the bit lines 26 is a channel.
  • a floating gate 30 is provided on the channel region with a tunnel oxide film 34 interposed therebetween.
  • a word line 32 that also serves as a control gate with the ONO cover film 35 interposed therebetween.
  • a first interlayer insulating film 40 is formed so as to cover the word line 32, and a first wiring layer 44, a second interlayer insulating film 46, and a second wiring layer 50 are formed thereon.
  • the first wiring layer 44 is connected to the bit line 26 through the contact hole 42.
  • the second wiring layer 50 is connected to the P-type semiconductor region 16 through the contact hole 48.
  • the P-type semiconductor regions 16 adjacent to each other in the longitudinal direction of the word line 32 are separated by a trench oxide film 18.
  • the P-type semiconductor region 16 becomes a P region indicated by a dotted line in the figure, and the side surface is surrounded by the trench oxide film 18 and the bottom surface is surrounded by the insulating layer 14, and the element is isolated by the trench oxide film 18.
  • Each P-type semiconductor region 16 is formed with a different contact hole 48 and is connected with a different second wiring layer 50.
  • a floating gate 30 is provided on the P-type semiconductor region 16 with a tunnel oxide film 34 interposed therebetween, and a word line 32 is formed on the floating gate 30 with an ONO cover film 35 interposed therebetween. And The word lines 32 are continuously provided.
  • Example 3 has a contact hole 48 and a second wiring layer 50 connected to the P-type semiconductor region 16 surrounded by the trench oxide film 18 and the insulating layer 14. Then, erasing and writing are performed by changing the voltage applied to the P-type semiconductor region 16. As a result, the same effect as that of the first embodiment can be obtained in the NAND flash memory.
  • FIG. 10 is a diagram showing the number of memory cells having each Vth with respect to Vth in the flash memories according to the first to third embodiments.
  • Vwind be the difference between the upper limit Vth of erase state 1 and the lower limit Vth of program state 1.
  • Vdis be the width of the Vth distribution in erased state 2.
  • the erase state 2 is set between the upper limit Vth of the erase state 1 and the lower limit Vth of the program state 1 by applying the voltage Vsub of the P-type semiconductor region 16 and erasing. Can be provided. Therefore, four values can be stored.
  • Vdis is smaller than Vwind
  • a plurality of erase states can be provided between the upper limit Vth of erase state 1 and the lower limit of program state 1, and data larger than four values can be stored.
  • a flash memory can be realized.
  • the SOI substrate to be used is a substrate that is partially depleted. This is because the potential in the P-type semiconductor region 16 can be changed by being partially depleted.
  • the P-type semiconductor region 16 includes three or four memory cells has been described. For example, the number of memory cells connected to the bit line can be the same.
  • the P-type semiconductor region 16 can include one memory cell. If this number is reduced, writing and erasing can be performed separately, but a large number of contact holes 48 and second wiring layers 50 connected to the P-type semiconductor region 16 are required, and the memory The area of the cell region becomes large.
  • the number of memory cells included in the P-type semiconductor region 16 is preferably determined in consideration of these.
  • Example 4 is an example of a control method for writing data to a memory cell.
  • FIG. 11 is a schematic cross-sectional view showing a memory cell 80 for writing data. The same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • Voltages Vs, Vd, Vg, and Vsub are applied to the source 20, drain 22, control gate (word line) 32, and P-type semiconductor region 16 of the memory cell from the voltage application unit 82, respectively.
  • Figure 12 shows the drain current–gate voltage (Id–Vg) characteristics of memory cell 80.
  • the initial state force is also stored in the floating gate 30 (charge storage region) by applying a voltage pulse described in Table 2.
  • Vth changes positively from VthO to Vthl ⁇ Vth4 as shown by the arrow in Fig. 12! Writing ends when Vth exceeds the verification reference Vth4.
  • the voltage application unit 82 applies ⁇ 5V as Vsub (first voltage) to the P-type semiconductor region 16 in the initial first period of writing the charge to the floating gate 30. Apply. In the second period approaching the verification reference Vth4 after the first period in the period during which charges are written into the floating gate 30, 0 V is applied to the P-type semiconductor region 16 as Vsub (second voltage).
  • the voltage application unit 82 sets Vsub (second voltage) in the second period higher than Vsub (first voltage) in the first period.
  • Vsub first voltage
  • the memory cell 80 The voltage and pulse time applied to the source 20, drain 22 and control gate (word line) 32 of the transistors constituting the same are the same, and the amount of change in Vth by one pulse can be changed.
  • the amount of change in Vth in one pulse can be reduced compared to the first period.
  • writing time can be shortened and writing can be performed with a small Vth distribution (ie, easy control of Vth). Further, since the voltage and the pulse time applied to the memory cell are the same in the first period and the second period, the control can be simplified.
  • Example 5 is an example of a control method for erasing data in a memory cell.
  • the memory cell is the same as in FIG. Figure 13 shows the drain current and gate voltage (Id -Vg) characteristics of memory cell 80.
  • Initial state force By applying the voltage pulse shown in Table 3, the charge is erased from the floating gate 30. This changes Vth from VthO to Vthl ⁇ Vth4 as shown by the arrow in Fig. 13! Erasing ends when Vth exceeds the verification reference Vth4.
  • the voltage application unit 82 applies 9 V as Vs ub (first voltage) to the P-type semiconductor region 16 in the first period of the period in which charges are erased from the floating gate 30. .
  • 4V is applied to the P-type semiconductor region 16 as Vsub (second voltage).
  • Vsub (second voltage) in the second period is set lower than Vsub (first voltage) in the first period.
  • the voltage and the pulse time applied to the source 20, drain 22 and control gate (word line) 32 of the transistors constituting the memory cell 80 remain the same in the first period and the second period.
  • Vth change amount by pulse can be changed. This makes it possible to shorten the erase time and erase with a small Vth distribution. Further, since the voltage and pulse time applied to the memory cell are the same in the first period and the second period, the control can be simplified.
  • the switching from the first period to the second period in the fourth and fifth embodiments can be performed when the Vth (or current value) of the memory cell exceeds a predetermined value.
  • the timing for switching from the first period to the second period can be determined as appropriate.
  • Example 6 is an example in which the structure of Example 1 is applied to a reference cell.
  • FIG. 14 is a cross-sectional view showing the reference cell 80r. The same components as those in the fourth embodiment are denoted by the same reference numerals and description thereof is omitted.
  • Voltages Vsr, Vdr, Vgr, and Vsubr are applied to the source 20, drain 22, control gate (word line) 32, and P-type semiconductor region 16 of the reference cell 80r from the voltage application unit 82r, respectively.
  • Figure 15 shows the Id-Vg characteristics that serve as the reference for verification when writing to and erasing memory cells.
  • the voltage applying unit 82r applies a different voltage Vsubr to the P-type semiconductor region 16.
  • the Id-Vg characteristics can be changed as shown in FIG.
  • the voltage application unit 82r applies ⁇ 5V to Vsubr as shown in state 1 in Table 4.
  • Id-Vg which is the reference for verification when erasing data, becomes erase verify 1 in Figure 15, and Vth becomes Vthel.
  • the voltage application unit 82r applies OV to Vsubr as shown in state 2 in Table 4.
  • Id-Vg in Fig. 15 becomes erase verify 2 and Vth becomes Vthe2.
  • Vsubr the voltage applied to the source, gate, drain, and substrate (or P-type semiconductor region) of the memory cell for erasing data is the same, erasing is performed.
  • the verification reference Id—Vg can be made different as shown in erase verify 1 and 2 in FIG. Therefore, one reference cell 80r can output two verification references.
  • two reference eye references Vthwl and Vthw2 can be output by one reference cell 80r.
  • four verification criteria can be set for one reference cell 80r by making Vsub applied to the P-type semiconductor region 16 in four stages. In this way, a plurality of verification standards can be provided by using one reference cell 80r. Therefore, for example, in a flash memory that stores multiple values in one memory cell, the number of reference cells 80r can be reduced.
  • Example 4 to Example 6 were examples of the flash memory having the NOR type floating gate of Example 1.
  • Example 4 and Example 6 were applied to the flash memory having the structure of Example 2 and Example 3. The same control can be performed.
  • the charge application unit 82 is configured to program, erase, and read different data in the memory cell 80 having the charge storage region, as in the first embodiment and the fourth to sixth embodiments. In any case, it is only necessary to have a function of applying a different voltage Vsub to the P-type semiconductor region 16 when performing one force.
  • the voltages shown in Tables 1 to 4 are examples, and can be changed as appropriate according to the purpose.

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Abstract

本発明は、半導体基板（１２）上に設けられた絶縁層（１４）と、絶縁層上に設けられたＰ型半導体領域（１６）と、Ｐ型半導体領域を囲み絶縁層まで達する素子分離領域（１８）と、Ｐ型半導体領域上に設けられたＮ型ソース領域（２０）およびＮ型ドレイン領域（２２）と、Ｎ型ソース領域およびＮ型ドレイン領域の間のＰ型半導体領域上に設けられた電荷蓄積領域（３０）と、電荷蓄積領域を有するメモリセルにデータをプログラム、消去および読み出しのいずれか１つを行う際、Ｐ型半導体領域に異なる電圧を印加する電圧印加部と、を具備する半導体装置である。

Description

明 細 書
半導体装置およびその制御方法
技術分野
[0001] 本発明は半導体装置およびその制御方法に関し、特に、メモリセルに多値を記憶 する半導体装置およびその制御方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用され ている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成 するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有して いる。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する
[0003] さらに、高記憶容量ィ匕のため、メモリセルに多値 (複数ビット）を記憶するフラッシュメ モリが開発されている。フローティングゲートを電荷蓄積層とするフラッシュメモリ（従 来例）について図 1 (a)および図 1 (b)を用い説明する。図 1 (a)は従来技術に係るフ ラッシュメモリのメモリセルを構成するトランジスタの断面模式図を示す。図 1 (b)は多 値を記憶する原理を説明するための図であり、横軸はトランジスタのしきい値電圧 (V th)、縦軸はその Vthを有するメモリセルの数を示している。
[0004] 図 1 (a)を参照に、従来例に係るフラッシュメモリのトランジスタは、半導体基板 60に ソース 62およびドレイン 64が設けられている。ソース 62とドレイン 64の間の半導体基 板 60上にフローティングゲート 66およびコントロールゲート 68が設けられている。フ ローテイングゲート 66はトンネル酸ィ匕膜等の絶縁膜で囲まれているが図示していな い。データの消去、書き込みはフローティングゲート 66に電荷 (電子）を出し入れする ことにより行う。そして、フローティングゲート 66の電荷量により、トランジスタのしきい 値電圧 (Vth)が変化する。読み出し時は、トランジスタの Vthを読むことにより、メモリ セルのデータを読み出す。例えば、 4値のデータを記憶するフラッシュメモリの場合は 、 Vthの取り得る値を例えば 4種類設けることで実現できる。
[0005] 多値のデータの記憶方法にっ 、て説明する。まず、データ消去は、ソース 62およ びドレイン 64を開放し、コントロールゲート 68に Vgとして負電圧（例えば— 9V)、半 導体基板 60に Vsubとして正電圧 (例えば 9V)を印加する。これにより、フローテイン グゲート 66に蓄積された電荷は FNトンネリング現象により半導体基板 60に流れ、フ ローテイングゲート 66に電荷の蓄積していない消去状態となる。このときの Vthの分 布を図 1 (b)の消去状態に示す。
[0006] データを書き込む場合は、ソース 62および半導体基板 60を接地する。コントロール ゲート 68に Vgとして正電圧（例えば 9V)、ドレイン 64に Vdとして正電圧（例えば 5V) を印加する。これにより、ソース 62とドレイン 64間で発生したホットエレクトロンがフロ 一ティングゲート 66に蓄積される。このとき、これら電圧の印加時間を変えることにより 、フローティングゲート 66に蓄積される電荷量を変化させることができる。そして、図 1 (b)のように、プログラム状態 1、プログラム状態 2およびプログラム状態 3の 3つの Vth となるようにフローティングゲート 66に蓄積される電荷量を調整する。これにより、メモ リセルには 4値を記憶できる。つまり 2ビットを記憶できる。
[0007] 特許文献 1には、 NAND型フラッシュメモリにお!/、て、チャネル領域にメモリセルの 消去電圧を印加する手段を有する半導体装置が開示されている。
[0008] 特許文献 1 :特開平 08— 213573号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、従来例に係るフラッシュメモリにおいては、データの書き込み時およ び読み出し時にトランジスタの Vthを厳密に制御する必要がある。図 1 (b)を参照に、 隣接する状態の Vth分布を完全に分離しないと、誤動作してしまうためである。しかし 、メモリセルサイズが小さくなると、 Vthは蓄積される電荷量に敏感になるため、 Vth の制御は容易ではない。
[0010] 本発明は、上記課題に鑑みなされたものであり、メモリセルを構成するトランジスタ の Vth制御を容易に行うことを目的とする。
課題を解決するための手段
[0011] 本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半 導体領域と、該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記 P型半導体領域上に設けられた N型ソース領域および N型ドレイン領域と、前記 N型 ソース領域および N型ドレイン領域の間の前記 P型半導体領域上に設けられた電荷 蓄積領域と、前記電荷蓄積領域を有するメモリセルに異なるデータをプログラム、消 去および読み出しのいずれか 1つを行う際、前記 P型半導体領域に異なる電圧を印 加する電圧印加部と、を具備する半導体装置である。本発明によれば、メモリセルを 構成するトランジスタの Vth制御を容易に行うことができる。
[0012] 本発明は、前記電荷蓄積領域には 4値以上の電荷状態をプログラムすることができ 、前記電圧印加部は、前記 P型半導体領域に、異なる電荷状態をプログラムする際 に異なる電圧を印加する半導体装置とすることができる。本発明によれば、多値を記 憶するメモリセルを有するフラッシュメモリにお 、て、メモリセルを構成するトランジスタ の Vth制御を容易に行うことができる。
[0013] 本発明は、前記電圧印加部は、前記電荷蓄積領域に電荷を書き込む第 1期間に 前記 P型半導体領域に第 1の電圧を印加し、前記電荷蓄積領域に電荷を書き込む 期間のうち前記第 1期間後の第 2期間に前記 P型半導体領域に前記第 1の電圧より 高い第 2の電圧を印加する半導体装置とすることができる。本発明によれば、書き込 みの際の Vth分布を低減できる。
[0014] 本発明は、前記電圧印加部は、前記電荷蓄積領域力 電荷を消去する第 1期間に 前記 P型半導体領域に第 1の電圧を印加し、前記電荷蓄積領域から電荷を消去する 期間のうち前記第 1期間後の第 2期間に前記 P型半導体領域に前記 1の電圧より低 い第 2の電圧を印加する半導体装置とすることができる。本発明によれば、消去の際 の Vth分布を低減できる。
[0015] 本発明は、前記電圧印加部は、前記第 1期間と前記第 2期間とにおいて、前記メモ リセルのソース、コントロールゲート、ドレインにそれぞれ同じ電圧を印加する半導体 装置とすることができる。本発明によれば、書き込みおよび消去の際の制御を簡略化 できる。
[0016] 本発明は、前記メモリセルはレファレンスセルであり、前記電圧印加部は、前記レフ アレンスセルのデータを読み出す際、前記 P型半導体領域に異なる電圧を印加する 半導体装置である。本発明によれば、レファレンスセルの個数を低減させることがで きる。 [0017] 本発明は、前記素子分離領域は酸化シリコン領域または N型半導体領域を含む半 導体装置とすることができる。本発明によれば、 P型半導体領域の周囲を確実に素子 分離することができる。
[0018] 本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半 導体領域と、該 P型半導体領域を囲み前記絶縁層まで達し、酸化シリコン領域およ び N型半導体領域を含む素子分離領域と、前記 P型半導体領域上に設けられた N 型ドレイン領域と、前記 P型半導体領域上および前記 N型半導体領域上に設けられ た N型ソース領域と、前記 N型ソース領域および前記 N型ドレイン領域の間の前記 P 型半導体領域上に設けられた電荷蓄積領域と、を具備する半導体装置である。本発 明によれば、多値を記憶するメモリセルを有する NOR型フラッシュメモリにおいて、メ モリセルを構成するトランジスタの Vth制御を容易に行うことができる。
[0019] 本発明は、前記電荷蓄積領域はフローティングゲートを含む半導体装置とすること ができる。本発明によれば、フローティングゲートを有するフラッシュメモリにおいて、 メモリセルを構成するトランジスタの Vth制御を容易に行うことができる。
[0020] 本発明は、前記電荷蓄積領域は ONO膜中のトラップ層を含む半導体装置とすること ができる。本発明によれば、 ONO膜を有するフラッシュメモリにおいて、メモリセルを 構成するトランジスタの Vth制御を容易に行うことができる。
[0021] 本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半 導体領域と、該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記 P型半導体領域上に設けられた N型ソース領域および N型ドレイン領域と、前記 N型 ソース領域および N型ドレイン領域の間の前記 P型半導体領域上に設けられた電荷 蓄積領域と、を具備する半導体装置の制御方法において、前記電荷蓄積領域を有 するメモリセルにデータをプログラム、消去および読み出しのいずれか 1つを行う際、 前記 P型半導体領域に第 1の電圧を印加するステップと、前記メモリセルに前記プロ グラム、消去および読み出しのいずれか 1つを行う際、前記 P型半導体領域に前記第 1の電圧と異なる第 2の電圧を印加するステップと、を有する半導体装置の制御方法 である。本発明によれば、メモリセルを構成するトランジスタの Vth制御を容易に行う ことができる。 [0022] 本発明は、前記第 1の電圧を印加するステップは、前記電荷蓄積領域に電荷を書 き込むステップを含み、前記第 2の電圧を印加するステップは、前記第 1の電圧より低 V、前記第 2の電圧を印加し、前記電荷蓄積領域に電荷を書き込むステップを含む半 導体装置の制御方法とすることができる。本発明によれば、多値を記憶するメモリセ ルを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタの Vth制御を 容易に行うことができる。
[0023] 本発明は、前記 P型半導体領域に第 3の電圧を印加し、前記電荷蓄積領域の電荷 を消去するステップと、前記 P型半導体領域に第 3の電圧より低い第 4の電圧を印加 し、前記電荷蓄積領域の電荷を消去するステップと、を有する半導体装置の制御方 法とすることができる。本発明によれば、 Vth分布の異なる 2つのプログラム状態を容 易に得ることができる。
[0024] 本発明は、前記第 1の電圧と前記第 3の電圧の差と前記第 2の電圧と前記第 4の電 圧の差は実質的に同じである半導体装置とすることができる。本発明によれば、 Vth 分布の異なる 2つの消去状態を容易に得ることができる。
[0025] 本発明は、前記第 4の電圧は前記第 1の電圧と前記第 3の電圧との間の電圧である 半導体装置の制御方法とすることができる。本発明によれば、 Vth分布の異なる 2つ の消去状態を容易に得ることができる。
[0026] 本発明は、前記 P型半導体領域に第 5の電圧を印加し、前記電荷蓄積領域の電荷 状態を読み出すステップを有する半導体装置の制御方法とすることができる。本発明 によれば、多値のデータを 1つのメモリセルに記憶することができる。
[0027] 本発明は、前記第 5の電圧は前記第 1の電圧と実質的に同じである半導体装置の 制御方法とすることができる。本発明によれば、印加する電圧の数を削減することが できる。
[0028] 本発明は、前記第 1の電圧を印加するステップは、前記電荷蓄積領域に電荷を書 き込む第 1期間に前記第 1の電圧を印加するステップを含み、前記第 2の電圧を印加 するステップは、前記電荷蓄積領域に電荷を書き込む期間のうち前記第 1期間後の 第 2期間に前記第 1の電圧より高い前記第 2の電圧を印加するステップを含む半導 体装置の制御方法とすることができる。本発明によれば、書き込みの際の Vth分布を 低減できる。
[0029] 本発明は、前記第 1の電圧を印加するステップは、前記電荷蓄積領域に電荷を消 去する第 1期間に前記第 1の電圧を印加するステップを含み、前記第 2の電圧を印加 するステップは、前記電荷蓄積領域に電荷を消去する期間のうち前記第 1期間後の 第 2期間に前記第 1の電圧より低い前記第 2の電圧を印加するステップを含み半導 体装置の制御方法とすることができる。本発明によれば、消去の際の Vth分布を低 減できる。
[0030] 本発明は、前記メモリセルはレファレンスセルであり、前記第 1の電圧を印加するス テツプは、前記レファレンスセルのデータを読み出すステップを含み、前記第 2の電 圧を印加するステップは、前記レファレンスセルのデータを読み出すステップを含み 半導体装置の制御方法とすることができる。本発明によれば、レファレンスセルの個 数を低減させることができる。
発明の効果
[0031] 本発明によれば、メモリセルを構成するトランジスタの Vth制御を容易に行うことが できる。
図面の簡単な説明
[0032] [図 1]図 1 (a)は従来技術に係るフラッシュメモリのメモリセルを構成するトランジスタの 断面模式図であり、図 1 (b)は従来技術に係るフラッシュメモリにおいて、多値を記憶 する原理を説明するための図である。
[図 2]図 2 (a)な 、し図 2 (c)は本発明の原理となる現象を説明するための図である。
[図 3]図 3は実施例 1に係るフラシュメモリの構成を説明するための図である。図 3 (a) は上視図、図 3 (b)は図 3 (a)の A— A断面図、図 3 (c)は図 3 (a)の B— B断面図、図 3 (d)は C C断面図である。
[図 4]図 4 (a)な 、し図 4 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面 図（その 1)であり、図 3 (a)の A— A断面に相当する図である。
[図 5]図 5 (a)ないし図 5 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面 図（その 2)であり、図 3 (a)の A— A断面に相当する図である。
[図 6]図 6は実施例 1に係るフラッシュメモリのメモリセルを構成するトランジスタの断面 を示す模式図であり、図 3 (a)の A— A断面図に相当する。
[図 7]図 7 (a)ないし図 7 (b)は実施例 1にかかるフラッシュメモリの制御方法を説明す るための図であり、横軸が Vth、縦軸が各 Vthを有するメモリセルの個数を示している
[図 8]図 8は実施例 2に係るフラシュメモリの構成を説明するための図である。図 8 (a) は上視図、図 8 (b)は図 8 (a)の A— A断面図、図 8 (c)は図 8 (a)の B— B断面図、図 8 (d)は C C断面図である。
[図 9]図 9は実施例 3に係るフラシュメモリの構成を説明するための図である。図 9 (a) は上視図、図 9 (b)は図 9 (a)の A— A断面図、図 9 (c)は図 9 (a)の B— B断面図であ る。
[図 10]図 10は実施例 1ないし実施例 3に係るフラッシュメモリにおける Vthに対する各 Vthを有するメモリセルの個数を示した図である。
[図 11]図 11は実施例 4に係るフラシュメモリのメモリセルを構成するトランジスタの断 面を示す模式図である。
[図 12]図 12は実施例 4に係るフラッシュメモリの動作を説明するための図である。
[図 13]図 13は実施例 5に係るフラッシュメモリの動作を説明するための図である。
[図 14]図 14は実施例 6に係るフラシュメモリのメモリセルを構成するトランジスタの断 面を示す模式図である。
[図 15]図 15は実施例 6に係るフラッシュメモリの動作を説明するための図である。 発明を実施するための最良の形態
まず、図 2 (a)ないし図 2 (c)を参照に、本発明の原理となる現象について説明する 。図 2 (a)および図 2 (b)はトランジスタの断面模式図である。説明を簡単にするため に、フローティングゲート、コントロールゲートを省略し、ゲート 70としている。ゲート 70 と半導体基板 60間にはゲート酸ィ匕膜が設けられている。その他の構成は図 1 (a)と同 じであり説明を省略する。このような構造の Vthは以下の式で表される。ここで、 V は フラットバンド電位、 φ は表面ポテンシャル、 ε はシリコンの誘電率、 qは電子素量、
Nは P型半導体基板のァクセプタ濃度、 C はデート酸化膜の容量、 Vsubは半導体 基板 60の電位である。 [数 1] V 2 ¾ q Na (2 0b +Vsub ;
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し ox
[0034] このように、 Vthは Vsubにより変化する。これを図 2 (a)ないし図 2 (c)を用い説明す る。図 2 (a)を参照に、半導体基板 60を接地する。すなわち Vsub = 0とする。このとき のゲート電圧 Vgに対するソース'ドレイン電流 Idsは図 2 (c)の Vsub = 0のような線に なる。このときの Vthは VthOである。一方、図 2 (b)を参照に、半導体基板 60に Vsub = VIを印加する。このときの Ids— Vgは図 2 (c)の Vsub= VIの線となる。このときの Vthは Vthlである。このように、半導体基板 60の電位を変えることにより、トランジス タの Vthをシフトさせることができる。このような現象を用いた本発明の実施例を図面 を参照に説明する。
実施例 1
[0035] 実施例 1はフローティングゲートを電荷蓄積層とする NOR型フラッシュメモリの例で ある。図 3(a)ないし図 3 (d)は実施例 1に係るフラッシュメモリを示す図であり、図 3 (a) は上視図（第 2の配線層 50、第 2の層間絶縁膜 46、第 1の層間絶縁膜 40、 ONO力 バー膜 35およびトンネル酸ィ匕膜 34は図示して 、な 、）、図 3 (b)は図 3 (a)の A— A 断面図 (P型半導体領域 16の長手方向断面)、図 3 (c)は図 3 (a)の B— B断面図 (ヮ 一ドライン 32の長手方向断面）、図 3 (d)は図 3 (a)の C— C断面図（ソース 20の長手 方向断面)である。なお、図 3 (b)および図 3 (c)では、第 2の配線層 50、第 2の層間 絶縁膜 46、第 1の配線層 44および第 1の層間絶縁膜 40は図示していない
[0036] 図 3 (a)ないし図 3 (d)を参照に、シリコン半導体基板 12上に酸化シリコン層からな る絶縁層 14および P型半導体領域 16 (P型シリコン半導体領域)が設けられ、 SOI構 造を有している。図 3 (b)を参照に、 P型半導体領域 16は絶縁層 14まで達するトレン チ酸化膜 18で囲まれている。 P型半導体領域 16上には、ソース 20およびドレイン 22 が形成されている。ソース 20とドレイン 22との間がチャネルとなる領域である。チヤネ ルとなる領域上にトンネル酸ィ匕膜 34を挟みフローティングゲート 30が設けられている 。フローティングゲート 30上には、 ONOカバー膜 35を挟みコントロールゲートを兼ね るワードライン 32が形成されている。ワードライン 32を覆うように第 1の層間絶縁膜 40 が形成され、その上に第 1の配線層 44、第 2の層間絶縁膜 46および第 2の配線層 5 0が形成されている。第 1の配線層 44はコンタクトホール 42を介しドレイン 22に接続 している。第 1の配線層 44は図 3 (a)で点線で示したように、ワードライン 32の幅方向 に延在し、ビットラインを構成している。第 2の配線層 50はコンタクトホール 48を介し P 型半導体領域 16に接続している。各々の P型半導体領域 16には、各々別のコンタク トホール 48が形成され各々別の第 2の配線層 50が接続される。
[0037] 図 3 (c)を参照に、ワードライン 32の長手方向に隣接する P型半導体領域 16間はト レンチ酸ィ匕膜 18で分離されている。図 3 (d)を参照に、ソース 20の長手方向の P型半 導体領域 16間は、絶縁層 14に達する N型ゥエル領域 24で分離されている。これに より、 P型半導体領域 16は図中点線で示した Pの領域となり、側面をトレンチ酸ィ匕膜 1 8および N型ゥエル領域 24、底面を絶縁層 14で囲まれ、トレンチ酸ィ匕膜 18または PN 接合により素子分離されている。図 3 (c)を参照に、 P型半導体領域 16上にはトンネ ル酸ィ匕膜 34を挟みフローティングゲート 30が設けられ、フローティングゲート 30上に は ONOカバー膜 35を挟みワードライン 32が形成されている。ワードライン 32は図 3 ( a)の縦方向に連続して設けられている。図 3 (d)を参照に、ソース 20は P型半導体領 域 16上および P型半導体領域 16間上を連続して形成されソースラインを形成してい る。さらに、図 3 (a)を参照に、コンタクトホール 41で上部の配線に接続される。また、 Cellの領域が 1つのメモリセルを構成している。
[0038] 次に実施例 1に係るフラッシュメモリの製造方法について説明する。図 4 (a)ないし 図 4 (c)並びに図 5 (a)な 、し図 5 (c)は実施例 1に係るフラッシュメモリの製造方法を 示す図 3 (a)の A— A断面に相当する断面図である。図 4 (a)を参照に、半導体基板 12、半導体基板 12上に設けられた絶縁層 14および絶縁層 14上に設けられた半導 体層（P型半導体領域） 16からなる SOI基板 10を形成する。図 4 (b)を参照に、半導 体層（P型半導体領域） 16の所定領域にトレンチ酸化膜 18を以下のように形成する。 半導体層 16の所定領域を絶縁層 14まで除去する。 CVD法等を用い酸ィ匕シリコン膜 を埋め込む。 CMP法等を用い表面を平坦ィ匕する。以上によりトレンチ酸ィ匕膜 18が形 成される。次に、絶縁層 14に達する N型ゥエル領域 24 (図 4 (b)には図示されない） を例えば砒素のイオン注入により形成する。ワードライン 32の長手方向に隣接するメ モリセルのドレイン 22が形成される領域間はトレンチ酸ィ匕膜 18が形成される。一方、 ソース 20が形成される領域間は、 N型ゥエル領域 24が形成される。
[0039] 図 4 (c)を参照に、フローティングゲート 30およびワードライン 32を以下のように形 成する。 P型半導体領域 16上に熱酸ィ匕法または CVD法によりトンネル酸ィ匕膜 34とし て酸ィ匕シリコン膜を形成する。その上に多結晶シリコン膜を形成する。多結晶シリコン 膜の所定領域を除去しフローティングゲート 30を形成する。フローティングゲート 30 上に ONOカバー膜 35 (酸ィ匕シリコン膜 Z窒化シリコン膜 Z酸ィ匕シリコン膜)を形成す る。その上に、多結晶シリコン膜を形成する。多結晶シリコン膜の所定領域を除去し ワードライン 32を形成する。ワードライン 32に覆うように酸ィ匕シリコン膜 (図示せず)を 形成する。以上により、絶縁膜で囲まれたフローティングゲート 30およびワードライン 32が形成される。
[0040] 図 5 (a)を参照に、ワードライン 32をマスクに例えば砒素 (As)をイオン注入し、ソー ス 20およびドレイン 22を形成する。このとき、ワードライン 32の長手方向に隣接する メモリセルのドレイン 22間の素子分離領域はトレンチ酸ィ匕膜 18が形成されているた め、イオン注入された砒素は活性ィ匕しない。一方、ソース 20間の素子分離領域は、 N型ゥエル領域 24が形成されており、トレンチ酸ィ匕膜 18は形成されていない。このた め、ソース 20はワードライン 32の長手方向に連続して形成される。
[0041] 図 5 (b)を参照し、ワードライン 32を覆うように第 1の層間絶縁膜 40として酸ィ匕シリコ ン膜を例えば TEOS法を用 、形成する。第 1の層間絶縁膜 40にドレイン 22に接続 するコンタクトホール 42を形成する。コンタクトホール 42内に、タングステン（W)等の プラグ金属を埋込む。第 1の層間絶縁膜 40上にアルミニウム ( A1)を主に含む第 1の 配線層 44を形成する。
[0042] 図 5 (c)を参照に、第 1の配線層 44を覆うように第 1の層間絶縁膜 40上に第 2の層 間絶縁膜 46として酸ィ匕シリコン膜を TEOS法を用い形成する。第 2の層間絶縁膜 46 および第 1の層間絶縁膜 40に P型半導体領域 16に接続するコンタクトホール 48を形 成する。コンタクトホール 48内に W等のプラグ金属を埋込む。第 2の層間絶縁膜 46 上にアルミニウム (A1)を主に含む第 2の配線層 50を形成する。第 2の配線層 50を覆 うように第 2の層間絶縁膜 46上に保護膜を形成する。以上により、実施例 1に係るフ ラッシュメモリが完成する。
[0043] 次に、図 6、図 7 (a)ないし図 7 (c)並びに表 1を用い、実施例 1に係るフラッシュメモ リの制御方法にっ 、て説明する。表 1は実施例 1に係るフラッシュメモリにデータの消 去、書き込みおよび読み出しを行う際の、コントロールゲート (ワードライン）、ドレイン 、ソースおよび基板 (P型半導体領域)の各電圧の例を示している。図 6はメモリセル を構成するトランジスタの断面を示しており、図 3 (a)の A— A断面図に相当する。 P型 半導体領域 16は Vsubに接続される。メモリセル 1を構成するトランジスタのソース 20 、ドレイン 22およびコントロールゲート（ワードライン） 32はそれぞれ Vsl、 Vdlおよび Vglが接続される。同様にメモリセル 2を構成するトランジスタのソース 20、ドレイン 2 2およびコントロールゲート（ワードライン） 32はそれぞれ Vs2、 Vd2および Vg2が接 続される。電圧印カロ部 82は、 Vsl、 Vs2、 Vdl, Vd2、 Vgl, Vg2および Vsubを出 力する。図 7 (a)ないし図 7 (c)は横軸が Vth、縦軸が各 Vthを有するメモリセルの個 数を示している。
[表 1]
Uni V
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[0044] 図 7 (a)を参照に、例えばメモリセル 1のデータの消去は、ソース Vslおよびドレイン Vdlを開放し、コントロールゲート Vglに 9Vを P型半導体領域 Vsubに 9Vを印加 する。これにより、フローティングゲート 30の電荷を消去し、図中実線で示した消去状 態 1の Vth分布が得られる。書き込みは、ソース Vsl、 P型半導体領域 Vsubを接地し 、ドレイン Vdlに 5V、コントロールゲート Vglに 9Vを印加する。これによりフローティ ングゲート 30に電荷を書き込み、図中実線で示したプログラム状態 1の Vth分布が得 られる。
[0045] 次に、図 7 (b)を参照に、 P型半導体領域に Vsubとして— 5Vカ卩え、同様の消去、書 き込みを行う。図 1 (c)で説明したように、 P型半導体領域 16に Vsubを印加すること により、 Vthがシフトする。メモリセル 1のデータの消去は、ソース Vslおよびドレイン V d 1を開放し、コントロールゲート Vg 1に— 9 Vを P型半導体領域 Vsubに 4Vを印加す る。これにより、フローティングゲート 30の電荷を消去し、図中破線で示した消去状態 2の Vth分布が得られる。書き込みは、ソース Visを接地し、 P型半導体領域 Vsubに —5Vを印加し、ドレイン Vdlに 5V、コントロールゲート Vglに 9Vを印加する。これに より、フローティングゲート 30に電荷を書き込み、図中破線で示したプログラム状態 2 の Vth分布が得られる。 P型半導体領域に Vsubとして 5Vを印加した状態では、消 去状態 2およびプログラム状態 2の Vth分布は、図 7 (a)の消去状態 1およびプロダラ ム状態 1の Vth分布と同じように観える。
[0046] 図 7 (c)を参照に、 P型半導体領域 16の Vsubを OVに戻すと、消去状態 2およびプ ログラム状態 2の Vth分布はシフトし、消去状態 1およびプログラム状態 1の Vth分布 と重ならないように分布する。この状態で、ソース Vslを接地し、コントロールゲート Vg 1に 5V、ドレイン Vdlに 1. 5Vを印加する。ソース 20とドレイン 22との間に流れる電 流を検知することにより、フローティングゲート 30の電荷状態の読み出しを行う。これ により、メモリセルのデータを読み出すことができる。このようにして、 4値のビットを 1 つのメモリセルに記憶、読み出しを行うことができる。
[0047] 実施例 1に係るフラッシュメモリは、半導体基板 12上に設けられた絶縁層 14と、絶 縁層 14上に設けられた P型半導体領域 16と、 P型半導体領域 16を囲み絶縁層 14ま で達するトレンチ酸化膜 18および N型ゥエル領域 24 (素子分離領域)と、 P型半導体 領域 16上に設けられたソース 20 (N型ソース領域）およびドレイン 22 (N型ドレイン領 域）と、ソース 20およびドレイン 22間の P型半導体領域 16上に設けられたフローティ ングゲート 30 (電荷蓄積領域）と、フローティングゲート 30上に設けられたコントロー ルゲート 32と、 P型半導体領域 16に電圧を印加するコンタクトホール 48および第 2の 配線層 50とを有している。
[0048] これにより、素子分離領域により囲まれたメモリセルのみを含む P型半導体領域 16 は、その他のメモリセルとは独立に電圧を印加することができる。よって、 P型半導体 領域 16に電圧が印加されたメモリセルを選択的に消去状態 2またはプログラム状態 2 とすることができる。これにより、多値を記憶するフラッシュメモリにおいて、メモリセル を構成するトランジスタの Vth制御を容易に行うことができる。
[0049] さらに、ソース 20 (N型ソース領域）は N型ゥエル領域 24 (N型半導体領域）上に設 けられている。これにより、ソース 20を隣接する P型半導体領域 16上のソース 20を連 続してソースラインとして形成することができる。よって、 NOR型フラッシュメモリにお いて、の多値を記憶する際、メモリセルを構成するトランジスタの Vth制御を容易に行 うことができる。
[0050] さらに、フローティングゲート 30には 4値以上の電荷状態をプログラムすることがで き、 P型半導体領域 16には、異なる電荷状態 (消去状態 1、消去状態 2、プログラム 状態 1およびプログラム状態 2)を設定する際に異なる電圧（9V、 0V、 4Vおよび 5 V)が印加される。これにより、多値を記憶するフラッシュメモリにおいて、メモリセルを 構成するトランジスタの Vth制御を容易に行うことができる。
[0051] さらに、 P型半導体領域 16は、トレンチ酸ィ匕膜 18(酸ィ匕シリコン膜)および N型ゥエル 領域 24 (N型半導体領域)で素子分離されている。 P型半導体領域 16間に、ソース 2 0を形成する領域は N型ゥエル領域 24で素子分離することで、 P型半導体領域 16の 周囲を確実に素子分離することができる。
[0052] さらに、電荷蓄積領域としてはフローティングゲート 30を含む。これにより、フローテ イングゲートを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタの Vt h制御を容易に行うことができる。
[0053] また、実施例 1に係るフラッシュメモリの制御方法は、 P型半導体領域 16に第 1の電 圧 (0V)を印加し、フローティングゲート 30 (電荷蓄積領域）に電荷を書き込むステツ プと、 P型半導体領域 16に第 1の電圧より低い第 2の電圧（一 5V)を印加し、フローテ イングゲート 30に電荷を書き込むステップと、を有している。これにより、 Vth分布の 異なる 2つのプログラム状態を容易に得ることができる。
[0054] さらに、 P型半導体領域 16に第 3の電圧（9V)を印加し、フローティングゲート 30の 電荷を消去するステップと、 P型半導体領域 16に第 3の電圧より低い第 4の電圧 (4V )を印加し、フローティングゲート 30の電荷を消去するステップと、を有している。これ により、 Vth分布の異なる 2つの消去状態を容易に得ることができる。
[0055] さらに、第 1の電圧 (OV)と第 3の電圧（9V)との差（一 9V)と第 2の電圧（一 5V)と第 4の電圧 (4V)との差（一 9V)は実質的に同じである。これにより、消去状態 2および プログラム状態 2と消去状態 1とプログラム状態 1の Vth分布の間隔をほぼ同じにする ことができる。
[0056] さらに、第 4の電圧 (4V)は第 1の電圧（OV)と第 3の電圧（9V)との間の電圧とする ことができる。これにより、消去状態 2の Vth分布を消去状態 1とプログラム状態 1の Vt hの分布の間に設けることができる。
[0057] さらに、 P型半導体領域 16に第 5の電圧（OV)を印加し、フローティングゲート 30の 電荷状態を読み出すステップを有することができる。これにより、 4値のビットを 1つの メモリセルに記憶することができる。
[0058] さらに、第 5の電圧 (OV)は第 1の電圧 (OV)と実質的に同じとすることができる。これ により、印加する電圧の数を削減することができる。ここで、実質的に同じとは、電圧 印加部 82が印加する電圧の精度の範囲で同じということである。
実施例 2
[0059] 実施例 2は SONOS型フラッシュメモリの例である。図 8(a)な!、し図 8 (d)は実施例 2 に係るフラッシュメモリを示す図であり、図 8 (a)は上視図（第 2の配線層 50、第 2の層 間絶縁膜 46、第 1の層間絶縁膜 40および ONO膜 36は図示していない）、図 8 (b) は図 8 (a)の A— A断面図（P型半導体領域 16の長手方向断面）、図 8 (c)は図 8 (a) の B— B断面図（ワードライン 32の長手方向断面）、図 8 (d)は図 8 (a)の C— C断面図 (ソース 20の長手方向断面)である。なお、図 8 (b)および図 8 (c)では、第 2の配線層 50、第 2の層間絶縁膜 46、第 1の配線層 44および第 1の層間絶縁膜 40は図示して いない。
[0060] 実施例 2は、実施例 1に比べフローティングゲート 30、ワードライン 32およびトンネ ル酸ィ匕膜 34の構成が ONO膜 36およびワードライン 32に代わって 、る。それ以外の 構成は同じであり同じ符番を付し説明を省略する。図 8 (a)および図 8 (b)を参照に、 P型半導体領域 16上に、熱酸化膜法で形成されたトンネル酸化膜 (酸化シリコン膜） 、 CVD法で形成されたトラップ層（窒化シリコン膜)および CVD法で形成されたトップ 酸化膜 (酸化シリコン膜)からなる ONO (Oxide/Nitride/Oxide)膜 36が形成されて!、 る。ソース 20とドレイン 22間の ONO膜上にコントロールゲートを兼ねるワードライン 3 2が設けられている。図 8 (c)を参照に、ワードライン 32下には、 ONO膜 36が P型半 導体領域 16間のトレンチ酸化膜 18上にも形成されている。図 8 (d)を参照に、ソース 20上には ONO膜 36が形成されて!、る。
[0061] このように、電荷蓄積領域としてフローティングゲートの代わりに ONO膜 36中のトラ ップ層を含むフラッシュメモリにおいても、実施例 1と同じ制御方法を用いることにより 本発明を適用でき、同様の効果を奏することができる。
実施例 3
[0062] 実施例 3は、コントロールゲートを電荷蓄積層とする NAND型フラッシュメモリの例 である。図 9(a)ないし図 9 (c)は実施例 3に係るフラッシュメモリを示す図であり、図 9 ( a)は上視図 (第 2の配線層 50、第 2の層間絶縁膜 46、第 1の層間絶縁膜 40、 ONO カバー膜 35およびトンネル酸ィ匕膜 34は図示して 、な 、）、図 9 (b)は図 9 (a)の A— A断面図（ワードライン 32の長手方向断面）、図 9 (c)は図 9 (a)の B— B断面図（P型 半導体領域 16の長手方向断面)。なお、図 9 (b)では、第 2の配線層 50、第 2の層間 絶縁膜 46、第 1の配線層 44および第 1の層間絶縁膜 40は図示していない
[0063] 図 9 (a)ないし図 9 (d)を参照に、シリコン半導体基板 12上に酸化シリコン層からな る絶縁層 14および P型半導体領域 16 (P型シリコン半導体領域)が設けられ、 SOI構 造を有している。図 9 (c)を参照に、 P型半導体領域 16は絶縁層 14まで達するトレン チ酸ィ匕膜 18で囲まれている。 P型半導体領域 16上には、ビットライン 26が形成され ている。ビットライン 26間がチャネルとなる領域である。チャネルとなる領域上にトンネ ル酸ィ匕膜 34を挟みフローティングゲート 30が設けられて 、る。フローティングゲート 3 0上には、 ONOカバー膜 35を挟みコントロールゲートを兼ねるワードライン 32が形成 されている。ワードライン 32を覆うように第 1の層間絶縁膜 40が形成され、その上に 第 1の配線層 44、第 2の層間絶縁膜 46および第 2の配線層 50が形成されている。第 1の配線層 44はコンタクトホール 42を介しビットライン 26に接続している。第 2の配線 層 50はコンタクトホール 48を介し P型半導体領域 16に接続している。 [0064] 図 9 (b)を参照に、ワードライン 32の長手方向に隣接する P型半導体領域 16間はト レンチ酸ィ匕膜 18で分離されている。このように、 P型半導体領域 16は図中点線で示 した Pの領域となり、側面をトレンチ酸ィ匕膜 18、底面を絶縁層 14で囲まれ、トレンチ 酸化膜 18により素子分離されている。各々の P型半導体領域 16には、各々別のコン タクトホール 48が形成され各々別の第 2の配線層 50が接続される。図 9 (b)を参照に 、P型半導体領域 16上にはトンネル酸ィ匕膜 34を挟みフローティングゲート 30が設け られ、フローティングゲート 30上には ONOカバー膜 35を挟みワードライン 32が形成 されて 、る。ワードライン 32は連続して設けられて 、る。
[0065] 実施例 3は、トレンチ酸ィ匕膜 18と絶縁層 14で囲まれた P型半導体領域 16に接続す るコンタクトホール 48および第 2の配線層 50を有する。そして、 P型半導体領域 16に 印加する電圧を変え、消去、書き込みを行う。これにより、 NAND型フラッシュメモリ においても、実施例 1と同様の効果を奏することができる。
[0066] 図 10は実施例 1ないし実施例 3に係るフラッシュメモリにおける Vthに対する各 Vth を有するメモリセルの個数を示した図である。図 10を参照に、消去状態 1の上限の V thとプログラム状態 1の下限の Vthの差を Vwindとする。消去状態 2の Vth分布の幅 を Vdisとする。このとき、 Vdisが Vwindより小さければ、 P型半導体領域 16の電圧 Vs ubを印加して消去することにより、消去状態 1の上限の Vthとプログラム状態 1の下限 の Vthの間に消去状態 2を設けることができる。よって、 4値の記憶が可能となる。
[0067] さらに、 Vwindに対し Vdisがより小さければ、消去状態 1の上限の Vthとプログラム 状態 1の下限の間に複数の消去状態を設けることができ、 4値より多いデータの記憶 が可能なフラッシュメモリを実現することができる。
[0068] 実施例 1な!ヽし実施例 3にお ヽては使用する SOI基板は部分空乏化して ヽる基板 であることが好ましい。部分空乏化していることにより、 P型半導体領域 16内の電位を 変化させることができるためである。また、 P型半導体領域 16に 3個または 4個のメモ リセルを含む場合を説明した。例えば、ビットラインに接続するメモリセルと同じ数とす ることができる。また、 P型半導体領域 16に 1つのメモリセルを含むようにもできる。こ の数が少なくなれば、書き込み、消去をより個別に行うことができるが、 P型半導体領 域 16に接続するコンタクトホール 48および第 2の配線層 50が多く必要になり、メモリ セル領域の面積が大きくなつてしまう。 P型半導体領域 16に含まれるメモリセルの数 は、これらを考慮し決めることが好ましい。
実施例 4
[0069] 実施例 4は、メモリセルにデータを書き込む制御方法の例である。図 11はデータを 書き込むメモリセル 80を示す断面模式図である。実施例 1と同じ構成は同じ符号を 付し説明を省略する。メモリセルのソース 20、ドレイン 22、コントロールゲート（ワード ライン） 32、 P型半導体領域 16には電圧印加部 82からそれぞれ電圧 Vs、 Vd、 Vg、 Vsubが印加される。図 12はメモリセル 80のドレイン電流—ゲート電圧（Id— Vg)特 性を示している。初期状態力も表 2に記載された電圧のパルスを印加することにより、 フローティングゲート 30 (電荷蓄積領域）に電荷を蓄積させる。これ〖こより、図 12の矢 印のように Vthが VthOから Vthl · · · Vth4と正に変化して!/、く。 Vthがべリファイの基 準 Vth4を越えた時点で書き込みは終了する。表 2を参照に、電圧印加部 82は、フロ 一ティングゲート 30に電荷を書き込む期間のうち初期の第 1期間においては、 P型半 導体領域 16に Vsub (第 1の電圧）として— 5Vを印加する。フローティングゲート 30に 電荷を書き込む期間のうち第 1期間後のベリファイの基準 Vth4に近づいた第 2期間 においては、 P型半導体領域 16に Vsub (第 2の電圧）として 0Vを印加する。
[表 2]
UnitV
Figure imgf000019_0001
[0070] 書き込み状態の Vth分布を小さくするためには、 1パルスで変化する Vth変化量を 小さくすることが好ましい。しかし、 1パルスで変化する Vth変化量を小さくすると、所 望の Vthとするために多くのパルスを印加する必要があり時間が力かってしまう。実 施例 4によれば、電圧印加部 82が第 2期間の Vsub (第 2の電圧）を第 1期間の Vsub (第 1の電圧)より高くする。これにより、第 1期間と第 2期間とにおいて、メモリセル 80 を構成するトランジスタのソース 20、ドレイン 22およびコントロールゲート（ワードライン ) 32に印加される電圧およびパルス時間は同じで、 1パルスによる Vth変化量を変え ることができる。第 2期間では第 1期間に比べ 1パルスでの Vthの変化量を小さくでき る。このため、書き込み時間の短縮および Vth分布の小さい（つまり Vthの制御の簡 単な)書き込みが可能となる。また、第 1期間と第 2期間とでメモリセルに印加される電 圧およびパルス時間が同じため、制御を簡略ィ匕することができる。
実施例 5
[0071] 実施例 5は、メモリセルにデータを消去する制御方法の例である。メモリセルは図 1 1と同じであり説明を省略する。図 13はメモリセル 80のドレイン電流 ゲート電圧 (Id -Vg)特性を示して ヽる。初期状態力 表 3に記載された電圧のパルスを印加するこ とにより、フローティングゲート 30から電荷を消去する。これにより、図 13の矢印のよう に Vthが VthOから Vthl · · · Vth4と負に変ィ匕して!/、く。 Vthがべリファイの基準 Vth4 を越えた時点で消去は終了する。表 3を参照に、電圧印加部 82は、フローティングゲ ート 30から電荷を消去する期間のうち第 1期間においては、 P型半導体領域 16に Vs ub (第 1の電圧）として 9Vを印加する。フローティングゲート 30から電荷を消去する期 間のうち第 1期間後の第 2期間においては、 P型半導体領域 16に Vsub (第 2の電圧） として 4Vを印加する。
[表 3]
Uni V
Figure imgf000020_0001
[0072] このように、第 2期間の Vsub (第 2の電圧）を第 1期間の Vsub (第 1の電圧)より低く する。これにより、第 1期間と第 2期間とにおいて、メモリセル 80を構成するトランジス タのソース 20、ドレイン 22およびコントロールゲート（ワードライン） 32に印加される電 圧およびパルス時間は同じままで、 1パルスによる Vth変化量を変えることができる。 このため、消去時間の短縮および Vth分布の小さい消去が可能となる。また、第 1期 間と第 2期間とでメモリセルに印加される電圧およびパルス時間が同じため、制御を 簡略ィ匕することができる。
[0073] 1つのメモリセルに多値を記憶する場合、図 10を用い説明したように Vthの分布の 幅 Vdisを小さくすることが求められる。よって、多値のメモリセルを有する不揮発性メ モリに実施例 4および実施例 5を適用することは特に有効である。また、実施例 4およ び 5における第 1期間から第 2期間への切り替えは、メモリセルの Vth (または電流値) が所定値を越えた場合に行うことができる。あるいは、第 1期間において所定の回数 のパルスを印加後、第 2期間に切り替えることもできる。このように、第 1期間から第 2 期間への切り替えのタイミングは適宜決めることができる。
実施例 6
[0074] 実施例 6はレファレンスセルに実施例 1の構造を適用した例である。図 14は、レファ レンスセル 80rを示す断面図である。実施例 4と同じ構成は同じ符号を付し説明を省 略する。レファレンスセル 80rのソース 20、ドレイン 22、コントロールゲート（ワードライ ン）32、 P型半導体領域 16には電圧印加部 82rからそれぞれ、電圧 Vsr、 Vdr、 Vgr 、 Vsubrが印加される。図 15はメモリセルに書き込み、消去を行う際のベリファイの基 準となる Id— Vg特性である。
[0075] はじめに、 Vsubr =0の状態で書き込みおよび消去のレファレンスセル 80rが設定 されている。図 14を参照に、レファレンスセル 80rカゝらデータを読み出す際、電圧印 加部 82rは P型半導体領域 16に異なる電圧 Vsubrを印加する。これにより、図 15の ように Id— Vg特性を変化させることができる。実施例 6では、消去用のレファレンスセ ル 80rからデータを読み出す際、電圧印加部 82rは表 4の状態 1のように Vsubrに— 5Vを印加する。これにより、データを消去する際のベリファイの基準となる Id— Vgは 図 15の消去べリファイ 1となり Vthは Vthelとなる。次に、電圧印加部 82rは表 4の状 態 2のように Vsubrに OVを印加する。これにより、図 15の Id— Vgは消去べリファイ 2と なり Vthは Vthe2となる。このように、レファレンスセル 80rからデータを読み出す際、 電圧 Vsubrが異なる。これにより、データを消去するメモリセルのソース、ゲート、ドレ イン、基板 (または P型半導体領域）に印加される電圧が同じであっても、消去を行う 際のベリファイの基準となる Id— Vgを図 15の消去べリファイ 1および 2のように異なら せることができる。よって、 1つのレファレンスセル 80rで、 2つのべリファイの基準を出 力することができる。
[表 4]
UnitV
Figure imgf000022_0001
[0076] 同様に、書き込みを行う際のベリファイも 1つのレファレンスセル 80rで 2つのべリフ アイ基準 Vthwl, Vthw2を出力することができる。さらに、 P型半導体領域 16に印加 する Vsubを 4段階とすることで 1つのレファレンスセル 80rで、 4つのべリファイ基準を 設けることもできる。このように、 1つのレファレンスセル 80rを用い複数のベリファイ基 準を設けることができる。よって、例えば、 1つのメモリセルで多値を記憶するフラッシ ュメモリにお 、て、レファレンスセル 80rの個数を低減させることができる。
[0077] 実施例 4から実施例 6は実施例 1の NOR型のフローティングゲートを有するフラッシ ュメモリの例であった力 実施例 2および実施例 3の構造のフラッシュメモリに実施例 4 力も実施例 6と同様の制御を行うこともできる。
[0078] また、電荷印加部 82は実施例 1、実施例 4から実施例 6のように、電荷印加部 82は 、電荷蓄積領域を有するメモリセル 80に異なるデータをプログラム、消去および読み 出しのいずれ力 1つを行う際、 P型半導体領域 16に異なる電圧 Vsubを印加する機 能を有していればよい。また、表 1から表 4に示した電圧は例であり、 目的に応じ適宜 変更することができる。
[0079] 以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。

Claims

請求の範囲
[1] 半導体基板上に設けられた絶縁層と、
該絶縁層上に設けられた P型半導体領域と、
該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、
前記 P型半導体領域上に設けられた N型ソース領域および N型ドレイン領域と、 前記 N型ソース領域および N型ドレイン領域の間の前記 P型半導体領域上に設け られた電荷蓄積領域と、
前記電荷蓄積領域を有するメモリセルに異なるデータをプログラム、消去および読 み出しのいずれ力 1つを行う際、前記 P型半導体領域に異なる電圧を印加する電圧 印加部と、を具備する半導体装置。
[2] 前記電荷蓄積領域には 4値以上の電荷状態をプログラムすることができ、
前記電圧印加部は、前記 P型半導体領域に、異なる電荷状態をプログラムする際 に異なる電圧を印加する請求項 1記載の半導体装置。
[3] 前記電圧印加部は、前記電荷蓄積領域に電荷を書き込む第 1期間に前記 P型半 導体領域に第 1の電圧を印加し、前記電荷蓄積領域に電荷を書き込む期間のうち前 記第 1期間後の第 2期間に前記 P型半導体領域に前記第 1の電圧より高い第 2の電 圧を印加する請求項 1記載の半導体装置。
[4] 前記電圧印加部は、前記電荷蓄積領域から電荷を消去する第 1期間に前記 P型半 導体領域に第 1の電圧を印加し、前記電荷蓄積領域から電荷を消去する期間のうち 前記第 1期間後の第 2期間に前記 P型半導体領域に前記 1の電圧より低い第 2の電 圧を印加する請求項 1記載の半導体装置。
[5] 前記電圧印加部は、前記第 1期間と前記第 2期間とにおいて、前記メモリセルのソ ース、コントロールゲート、ドレインにそれぞれ同じ電圧を印加する請求項 3または 4 記載の半導体装置。
[6] 前記メモリセルはレファレンスセルであり、
前記電圧印加部は、前記レファレンスセルの異なるデータを読み出す際、前記 P型 半導体領域に異なる電圧を印加する請求項 1記載の半導体装置。
[7] 前記素子分離領域は酸化シリコン領域または N型半導体領域を含む請求項 1か ら 6の 、ずれか一項記載の半導体装置。
[8] 半導体基板上に設けられた絶縁層と、
該絶縁層上に設けられた P型半導体領域と、
該 P型半導体領域を囲み前記絶縁層まで達し、酸化シリコン領域および N型半導 体領域を含む素子分離領域と、
前記 P型半導体領域上に設けられた N型ドレイン領域と、
前記 P型半導体領域上および前記 N型半導体領域上に設けられた N型ソース領域 と、
前記 N型ソース領域および前記 N型ドレイン領域の間の前記 P型半導体領域上に 設けられた電荷蓄積領域と、を具備する半導体装置。
[9] 前記電荷蓄積領域はフローティングゲートを含む請求項 1から 8の 、ずれか一項記 載の半導体装置。
[10] 前記電荷蓄積領域は ONO膜中のトラップ層を含む請求項 1から 9のいずれか一項 記載の半導体装置。
[11] 半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半導体領域と 、該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記 P型半導体 領域上に設けられた N型ソース領域および N型ドレイン領域と、前記 N型ソース領域 および N型ドレイン領域の間の前記 P型半導体領域上に設けられた電荷蓄積領域と 、を具備する半導体装置の制御方法において、
前記電荷蓄積領域を有するメモリセルにデータをプログラム、消去および読み出し のいずれか 1つを行う際、前記 P型半導体領域に第 1の電圧を印加するステップと、 前記メモリセルに前記プログラム、消去および読み出しのいずれか 1つを行う際、前 記 P型半導体領域に前記第 1の電圧と異なる第 2の電圧を印加するステップと、を有 する半導体装置の制御方法。
[12] 前記第 1の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込むステ ップを含み、
前記第 2の電圧を印加するステップは、前記第 1の電圧より低い前記第 2の電圧を 印加し、前記電荷蓄積領域に電荷を書き込むステップを含む請求項 11記載の半導 体装置の制御方法。
[13] 前記 P型半導体領域に第 3の電圧を印加し、前記電荷蓄積領域の電荷を消去す るステップと、
前記 P型半導体領域に第 3の電圧より低 、第 4の電圧を印加し、前記電荷蓄積領 域の電荷を消去するステップと、を有する請求項 12記載の半導体装置の制御方法。
[14] 前記第 1の電圧と前記第 3の電圧の差と前記第 2の電圧と前記第 4の電圧の差は実 質的に同じである請求項 13記載の半導体装置。
[15] 前記第 4の電圧は前記第 1の電圧と前記第 3の電圧との間の電圧である請求項 14 記載の半導体装置の制御方法。
[16] 前記 P型半導体領域に第 5の電圧を印加し、前記電荷蓄積領域の電荷状態を読 み出すステップを有する請求項 11から 15のいずれか一項記載の半導体装置の制 御方法。
[17] 前記第 5の電圧は前記第 1の電圧と実質的に同じである請求項 16記載の半導体 装置の制御方法。
[18] 前記第 1の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込む第 1 期間に前記第 1の電圧を印加するステップを含み、
前記第 2の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込む期間 のうち前記第 1期間後の第 2期間に前記第 1の電圧より高い前記第 2の電圧を印加 するステップを含む請求項 11記載の半導体装置の制御方法。
[19] 前記第 1の電圧を印加するステップは、前記電荷蓄積領域に電荷を消去する第 1 期間に前記第 1の電圧を印加するステップを含み、
前記第 2の電圧を印加するステップは、前記電荷蓄積領域に電荷を消去する期間 のうち前記第 1期間後の第 2期間に前記第 1の電圧より低い前記第 2の電圧を印加 するステップを含む請求項 11記載の半導体装置の制御方法。
[20] 前記メモリセルはレファレンスセルであり、
前記第 1の電圧を印加するステップは、前記レファレンスセルのデータを読み出す ステップを含み、
前記第 2の電圧を印加するステップは、前記レファレンスセルのデータを読み出す ステップを含む請求項 11記載の半導体装置の制御方法。
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