CN101866931A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提出一种半导体结构和该结构的形成方法，该结构包括半导体衬底；以及形成于所述半导体衬底上的闪存器件；其中，所述闪存器件包括：形成于所述半导体衬底上的沟道区；形成于所述沟道区上的栅堆叠，其中，所述栅堆叠包括：形成于所述沟道区上第一栅介质层；形成于所述第一栅介质层上的第一导电层；形成于所述第一导电层上的第二栅介质层；形成于所述第二栅介质层上的第二导电层；高掺杂的第一导电类型区域和第二导电类型区域，分别位于所述沟道区的两侧，所述第一导电类型和第二导电类型的导电类型相反。本发明可用于Tunneling FET实现信息存储。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种TFET(Tunneling FET，隧道场效应管)的结构及其形成方法。
背景技术
随着MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属半导体氧化物场效应管)尺寸不断缩小，传统的MOSFET结构已经无法适应越来越高的要求。因此，提出了一种TFET以适应不断提高的器件开关性能的要求。
当在TFET的栅极上施加一定的开启电压时，由于量子隧穿效应，沟道区两侧的源区和漏区上的势垒变小，从而使得源区和漏区迅速导通。
随着半导体技术的发展，急需进一步减小栅极的开启电压，以满足迅速提高的电子产品的低功耗要求。
发明内容
本发明的目的旨在至少解决上述技术问题之一，特别是实现闪存器件更小的开启电压。
为达到上述目的，本发明一方面，提出了一种半导体结构，包括：半导体衬底；以及形成于所述半导体衬底上的闪存器件；其中，所述闪存器件包括：形成于所述半导体衬底上的沟道区；形成于所述沟道区上的栅堆叠，其中，所述栅堆叠包括：形成于所述沟道区上的第一栅介质层、形成于所述第一栅介质层上的第一导电层、形成于所述第一导电层上的第二栅介质层、形成于所述第二栅介质层上的第二导电层；分别位于所述沟道区的两侧的高掺杂的第一导电类型区域和第二导电类型区域，所述第一导电类型和第二导电类型的导电类型相反。
本发明另一方面，提出了一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成栅堆叠，所述栅堆叠包括：形成于所述半导体衬底上的第一栅介质层、形成于所述第一栅介质层上的第一导电层、形成于所述第一导电层上的第二栅介质层、形成于所述第二栅介质层上的第二导电层；在所述半导体衬底上、所述栅堆叠的两侧进行高掺杂，分别形成第一导电类型区域和第二导电类型区域，所述第一导电类型和第二导电类型的导电类型相反。
在上述方案的基础上，优选地，第一栅介质层或第二栅介质层可以由包括Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合形成。
优选地，第一导电层由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一种或多种的组合形成。
优选地，第二导电层包括高掺杂的第二导电类型的多晶Si，并且第二导电层与栅堆叠下方的沟道区的导电类型相反。
在本发明的实施例中，第一导电类型可以为p型，第二导电类型可以为n型；或者第一导电类型可以为n型，第二导电类型可以为p型。
优选地，半导体衬底上方有BOX(Buried Oxide，埋氧)层，SOI(SiliconOn Insulator，绝缘体上硅)层形成于BOX上，沟道区形成于SOI层上。
上述的第一导电类型区域和第二导电类型区域分别为该半导体结构源区和漏区，第二导电层相当于控制栅极，第一导电层相当于浮置栅极。
根据本发明实施例的半导体结构，通过在浮置栅极以及源/漏区施加适当的偏压，浮置栅极上积蓄的电荷由于势垒的急剧变小容易发生量子隧穿，从而能够在很小的电压下实现器件开关，实现低功耗的闪存器件。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本发明的附图是示意性的，因此并没有按比例绘制。其中：
图1-7是形成本发明实施例的半导体结构的各步骤相应的结构剖面图；
图8是本发明实施例的半导体结构的剖面图；
图9是本发明实施例对应的能带结构图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1-7中示出了根据本发明的实施例形成半导体器件的流程中各个步骤对应的器件结构的剖面图。以下，将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的半导体结构予以详细说明。
首先如图1所示，提供半导体衬底101。例如掺杂的Si衬底、Ge衬底，或其他III-V族半导体化合物形成的半导体衬底。为了更好地实现本发明的实施例的优点，优选在半导体衬底101上形成BOX 102，以及在BOX上形成SOI 103，SOI的厚度可以为5-10nm。
在SOI 103上将形成栅堆叠的位置进行轻掺杂以形成沟道区，掺杂的类型可以为p型或n型，本实施例中选择为p型。此步骤可以在栅堆叠形成之后进行。
接着，如图2所示，开始形成栅堆叠结构。具体地，首先在SOI 103上形成第一栅介质层201，例如可以是由包括Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合形成的介质层，优选为Al2O3，厚度为2-5nm。然后再第一栅介质层201上形成第一导电层202，例如由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一种或多种的组合形成。接着在第一导电层202上形成第二栅介质层203，第二栅介质层203可以与第一栅介质层201所用的材料相同，如果选择Si3N4，厚度约为5-20nm，如果采用Al2O3，厚度约为5-30nm。接着在第二栅介质层203上形成第二导电层204，优选地选择多晶硅，厚度为50-100nm。
为了栅堆叠的刻蚀中保护栅堆叠中的结构，我们还在第二导电层204上形成一层氧化层300，厚度约为10nm。当然也可以采用氮化物帽层来保护刻蚀中的栅堆叠结构。
接着，采用传统的刻蚀方法刻蚀形成如图3所示的栅堆叠结构。具体的方法可以是，在图2所示的结构上涂覆光刻胶，并根据要形成的栅堆叠的形状对光刻胶进行图案化，最后根据图案化的光刻胶刻蚀，从而形成栅堆叠结构。刻蚀后的栅堆叠结构包括：第一栅介质层201’，第一导电层202’，第二栅介质层203’，第二导电层204’。在栅堆叠结构的上方还有刻蚀后形成的氧化物帽层300’。
在图3所示的栅堆叠结构中，第一导电层202’作为闪存器件的浮置栅极，第二导电层204’作为闪存器件的控制栅极，通过控制栅极上的电压变化来实现浮置栅极上电荷的擦写。
然后进行源/漏的注入，即形成第一导电类型区域和第二导电类型区域。如图4所示，首先利用光刻胶覆盖图4所示的栅极其中一侧的结构进行保护，在另一侧注入B或BF2等，从而在注入区形成p型高掺杂区，即第一导电类型区域。由于栅堆叠上的氧化物帽层300’的保护，因此，栅堆叠的内部被保护，而不会被掺杂成p型导电性能。
这时，去除保护用的光刻胶以及氧化物帽层300’。
然后，如图5所示，将p型高掺杂区用光刻胶进行保护，并在未进行掺杂的这一侧采用As或P注入，从而形成n型高掺杂区，即第二导电类型区域。由于没有氧化物帽层的保护，结果在栅堆叠顶部的第二导电层204’上，多晶硅被进行了n型掺杂，与第二导电类型的掺杂类型一样。去除用于保护的光刻胶层。
因此便形成了如图6所示的结构。在栅堆叠的两侧形成高掺杂的p型导电区(图中p+)以及高掺杂的n型导电区(图中的n+)。
需要注意的是，第二导电层204’的掺杂类型与沟道区上的轻掺杂类型相反。因此，在其它的实施例中，如果沟道区的轻掺杂类型为n型，则第二导电层204’的掺杂类型为p型。
为了将高掺杂的p型导电区和高掺杂的n型导电区进行激活，采用常规方法进行退火，从而形成源/漏区220和230。可选地，为了将栅堆叠与其他结构隔离，可在栅堆叠两侧形成侧墙400，如图7所示。可选地，为了更好的实现源/漏区和控制栅极的接触，还在源/漏区和控制栅极上形成金属硅化物接触221、231、205。金属硅化物接触的形成可以通过在源/漏区和栅极上淀积一层Ni、Co或Ti，并快速退火形成硅化物，金属硅化物有助于减小接触电阻。
至此就得到了根据本发明的一个实施例的半导体结构。如图8所示，该半导体结构包括：半导体衬底101；以及闪存器件200，形成于所述半导体衬底101上。
其中，闪存器件200包括：栅堆叠210以及高掺杂的第一导电类型区域220和第二导电类型区域230。
其中栅堆叠包括沟道区240，形成于所述半导体衬底101上，可以为第一导电类型轻掺杂或第二导电类型轻掺杂；第一栅介质层201’，形成于沟道区240上；第一导电层202’，形成于第一栅介质层201’上；第二栅介质层203’，形成于所述第一导电层202’上；第二导电层204’，形成于所述第二栅介质层203’上，第二导电层204’的掺杂类型与沟道区204相反。
其中，高掺杂的第一导电类型区域202’和第二导电类型区域204’，分别位于沟道区240的两侧，第一导电类型和第二导电类型的导电类型相反，它们作为闪存器件的源/漏区。
优选地，第一栅介质层201’或第二栅介质层203’可以由包括Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrrO、SiO2和Si3N4中的任一种或多种的组合形成。
优选地，第一导电层202’可以由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一种或多种的组合形成，第二导电层204’可以包括高掺杂的第二导电类型的多晶Si。
在本发明的实施例中，第一导电类型可以为p型，第二导电类型可以为n型，则根据本发明实施例得到的半导体结构可以参考图7所示的结构。此外，第一导电类型可以为n型，第二导电类型也可以为p型。
优选地，半导体衬底101上方有BOX层102，BOX层上有SOI层103，沟道区240形成于SOI层上。
根据本发明一个实施例，参照图7在源/漏区220、230上还形成有金属硅化物接触221和231，在栅堆叠上形成有金属硅化物205。
本发明的实施例是以量子隧穿原理为理论基础。以下说明的前提基于：如图7所示的结构中，左侧为p+区，中间的沟道区为p-区，右侧为n+区(这里的p+和n+分别为高掺杂p区和n区，p-为轻掺杂的p区)。如图9所示为从左侧的p-沟道区到右侧的n+区对应的能带结构图。对于普通的TFET，未加栅极偏置时，沟道区及两侧的能带结构参考(a)，其中，Ecp为左侧的p-结的导带，Evp表示p-结的价带，Ecn表示n+结的导带，Evn表示n+结的价带；Efp表示p-结的费米能级，Efn表示n+结的费米能级。如果在栅极上施加一定的负电压，由于量子隧穿效应，电子将穿过变小的势垒而形成隧穿电流。在本发明的实施例中，将TFET与闪存器件结合，浮置栅极202’中俘获了大量的负电子，从而导致Ecp和Evp进一步增大，势垒变得更小，更有利于电子发生跃迁。因此本发明的实施例能够实现更小的开启电压。本发明实施例中隧穿电流受到栅极电压的调制能够实现对浮置栅极上电压的控制，以实现浮置栅极电荷的擦写。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (16)

1.一种半导体结构，包括：半导体衬底；以及形成于所述半导体衬底上的闪存器件；
其中，所述闪存器件包括：
形成于所述半导体衬底上的沟道区；
形成于所述沟道区上的栅堆叠，其中，所述栅堆叠包括：形成于所述沟道区上的第一栅介质层、形成于所述第一栅介质层上的第一导电层、形成于所述第一导电层上第二栅介质层、形成于所述第二栅介质层上的第二导电层；
分别位于所述沟道区的两侧的高掺杂的第一导电类型区域和第二导电类型区域，所述第一导电类型和第二导电类型的导电类型相反。
2.根据权利要求1所述的半导体结构，所述第一栅介质层或第二栅介质层由包括Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合形成。
3.根据权利要求1所述的半导体结构，所述第一导电层由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一种或多种的组合形成。
4.根据权利要求1所述的半导体结构，所述第二导电层与沟道区的导电类型相反。
5.根据权利要求1所述的半导体结构，所述第一导电类型为p型，所述第二导电类型为n型，所述第二导电层包括高掺杂的第二导电类型的多晶Si。
6.根据权利要求1所述的半导体结构，所述第一导电类型为n型，所述第二导电类型为p型，所述第二导电层包括高掺杂的第二导电类型的多晶Si。
7.根据权利要求1至6中任一项所述的半导体结构，其中，所述半导体衬底上方包括SOI层，所述沟道区形成于所述SOI层上。
8.根据权利要求7所述的半导体结构，其中，所述半导体衬底上包括埋氧层，所述SOI层形成于所述埋氧层上。
9.一种半导体结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅堆叠，所述栅堆叠包括：形成于所述半导体衬底上的第一栅介质层、形成于所述第一栅介质层上的第一导电层、形成于所述第一导电层上的第二栅介质层、形成于所述第二栅介质层上的第二导电层；
在所述半导体衬底上、所述栅堆叠的两侧进行高掺杂，分别形成第一导电类型区域和第二导电类型区域，所述第一导电类型和第二导电类型的导电类型相反。
10.根据权利要求9所述的方法，所述第一导电层由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一种或多种的组合形成。
11.根据权利要求9所述的方法，所述第一栅介质层或第二栅介质层由包括Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合形成。
12.根据权利要求11所述的方法，在形成所述栅堆叠之前或之后，还包括：
在所述栅堆叠下方的沟道区掺杂第一导电类型的离子；以及
在形成所述第二导电类型区域时，还包括对所述栅堆叠中的第二导电层进行高掺杂以形成第二导电类型的导电层，其中所述第二导电层包括多晶Si。
13.根据权利要求9所述的方法，所述第一导电类型为p型，所述第二导电类型为n型。
14.根据权利要求9所述的方法，所述第一导电类型为n型，所述第二导电类型为p型。
15.根据权利要求9至14中任一项所述的方法，在形成所述栅堆叠之前，还包括在所述半导体衬底上形成SOI层。
16.根据权利要求15所述的方法，在形成所述SOI层之前，还包括在所述半导体衬底上形成埋氧层。
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