CN106158664A - Mosfet器件制造方法以及mosfet器件 - Google Patents

Mosfet器件制造方法以及mosfet器件 Download PDF

Info

Publication number
CN106158664A
CN106158664A CN201610872938.1A CN201610872938A CN106158664A CN 106158664 A CN106158664 A CN 106158664A CN 201610872938 A CN201610872938 A CN 201610872938A CN 106158664 A CN106158664 A CN 106158664A
Authority
CN
China
Prior art keywords
mosfet element
manufacture method
silicon
element manufacture
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610872938.1A
Other languages
English (en)
Inventor
周晓君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201610872938.1A priority Critical patent/CN106158664A/zh
Publication of CN106158664A publication Critical patent/CN106158664A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种MOSFET器件制造方法以及MOSFET器件。本发明的MOSFET器件制造方法包括：第一步骤：在绝缘体上硅结构的掩埋氧化物层上的硅顶层的上方形成具有侧墙的栅极结构；第二步骤：执行漏区注入从而在硅顶层中在栅极结构的第一侧形成漏区；第三步骤：执行源区注入从而在硅顶层中在栅极结构的第二侧形成源区，而且执行高温退火以在暴露的多晶硅表面生成硅化物；其中第一侧与第二侧相对，而且其中漏区的掺杂类型与源区的掺杂类型不同。

Description

MOSFET器件制造方法以及MOSFET器件
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管)器件制造方法以及MOSFET器件。
背景技术
随着MOSFET的关键尺寸的缩小，要求栅长、工作电压、栅氧厚度等都要缩小。但是，为了保证器件的工作速度，工作电压并不能等比例缩小，而是需要以功耗变大为代价。
如传统的SOI(Silicon on insulator，绝缘体上硅)NMOS制程，在栅极图形形成之后，多晶硅栅再氧化(reoxidation)大约10～50埃，修复栅极刻蚀造成的缺陷，淀积氮化硅大约30～100埃，回刻形成偏移侧墙，降低掺杂注入的横向扩散，优化短沟道效应；随后，执行源漏外延区(extension)注入，高温退火；此后，淀积氧化硅大约30～200埃，再淀积氮化硅50～1000埃，回刻形成侧墙；然后，执行源漏注入，高温退火；硅化物生成降低串联电阻。
传统的SOI的NMOS的电学特性一般是，随着栅极电压的变大，源-漏电流增大；而随着漏极电压的增大，源-漏电流保持不变。
但是，总之，随着MOSFET的关键尺寸的缩小，MOSFET的静态功耗以及动态功耗会随之变大。
因此，希望能够提供一种能够在不增大功耗的情况下提高器件性能的新的技术方案。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够在不增大功耗的情况下提高器件性能的新的MOSFET器件以及相应的MOSFET器件制造方法。
为了实现上述技术目的，根据本发明，提供了一种MOSFET器件制造方法，包括：
第一步骤：在绝缘体上硅结构的掩埋氧化物层上的硅顶层的上方形成具有侧墙的栅极结构；
第二步骤：执行漏区注入从而在硅顶层中在栅极结构的第一侧形成漏区；
第三步骤：执行源区注入从而在硅顶层中在栅极结构的第二侧形成源区，而且执行高温退火以在暴露的多晶硅表面生成硅化物。
优选地，在所述MOSFET器件制造方法中，第一侧与第二侧相对。
优选地，在所述MOSFET器件制造方法中，漏区的掺杂类型与源区的掺杂类型不同。
优选地，在所述MOSFET器件制造方法中，硅顶层的厚度介于～0埃之间。
优选地，在所述MOSFET器件制造方法中，在第一步骤中，栅极结构的侧墙的形成步骤包括：对多晶硅栅进行再氧化以修复栅极刻蚀造成的缺陷，随后淀积氧化硅层，随后再淀积氮化硅层，回刻形成侧墙。
优选地，在所述MOSFET器件制造方法中，再氧化的厚度介于10～50埃之间。
优选地，在所述MOSFET器件制造方法中，氧化硅层的厚度介于30～埃之间。
优选地，在所述MOSFET器件制造方法中，氮化硅层的厚度介于50～1埃之间。
优选地，在所述MOSFET器件制造方法中，在绝缘体上硅结构中，掩埋氧化物层作为绝缘层，硅顶层作为有源层，而且掩埋氧化物层下有作为支撑层的硅基底层。
为了实现上述技术目的，根据本发明，还提供了一种采用上述MOSFET器件制造方法制成的MOSFET器件。
本发明提供一种新的MOSFET器件结构，不增大功耗的情况下，提高了器件性能。甚至，因为漏极电流随着漏极电压而成指数增长，在很低的漏极电压的条件下就可以取得传统MOSFET的源漏饱和电流大小，所以工作电压可以进一步降低，从而降低静态功耗以及动态功耗。此外，在本发明提供的MOSFET器件结构中，在关断状态下，漏端加正压，二极管反偏，器件关断；可以进一步在栅极加正压，使得沟道进一步耗尽，加快关断速度。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明优选实施例的MOSFET器件制造方法的第一步骤。
图2示意性地示出了根据本发明优选实施例的MOSFET器件制造方法的第二步骤。
图3示意性地示出了根据本发明优选实施例的MOSFET器件制造方法的第三步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
本发明提供了一种新的MOSFET器件结构，以NMOS为例，对于传统的MOS，栅氧下是一个npn双极管构成，但是本发明的MOSFET器件结构的栅氧下面是一个简单的n+/p-/p+二极管组成。
对于本发明的MOSFET器件结构：1)在关断状态下，漏端加正压，二极管反偏，器件关断；可以进一步在栅极加正压，使得沟道进一步耗尽，加快关断速度；2)工作状态下，漏端加负压，二极管正偏开启，工作电流随着漏端电流指数增加；通过调整栅极负压的大小，调整耗尽区宽度，从而在保持漏端电压的情况想调整工作电流的大小。
图1示意性地示出了根据本发明优选实施例的MOSFET器件制造方法的第一步骤，图2示意性地示出了根据本发明优选实施例的MOSFET器件制造方法的第二步骤，图3示意性地示出了根据本发明优选实施例的MOSFET器件制造方法的第三步骤。
具体地，如图1、图2和图3所示，根据本发明优选实施例的MOSFET器件制造方法包括依次执行的下述步骤：
第一步骤：在绝缘体上硅结构的掩埋氧化物层100上的硅顶层200的上方形成具有侧墙的栅极结构300；
其中，在绝缘体上硅结构中，掩埋氧化物层100作为绝缘层。而且在绝缘体上硅结构中，硅顶层200作为有源层。而且，在绝缘体上硅结构中，掩埋氧化物层下有作为支撑层的硅基底层(未图示)。
其中，例如，栅极结构300的侧墙的形成步骤包括：对多晶硅栅进行再氧化(再氧化的厚度介于10～50埃之间)以修复栅极刻蚀造成的缺陷，随后淀积氧化硅层(例如，氧化硅层的厚度介于30～200埃之间)，随后再淀积氮化硅层(例如，氮化硅层的厚度介于50～1500埃之间)，回刻形成侧墙。
第二步骤：执行漏区注入从而在硅顶层200中在栅极结构300的第一侧形成漏区400；
优选地，硅顶层200的厚度介于100～1000埃之间。
第三步骤：执行源区注入从而在硅顶层200中在栅极结构300的第二侧形成源区500，而且执行高温退火以在暴露的多晶硅表面生成硅化物600，由此降低串联电阻。
其中，第一侧与第二侧相对。
其中，漏区400的掺杂类型与源区500的掺杂类型不同。例如，漏区400的掺杂类型是N型掺杂，而源区500的掺杂类型是P型掺杂。或者例如，漏区400的掺杂类型是P型掺杂，而源区500的掺杂类型是N型掺杂。
以NMOS(漏区400的掺杂类型是N型掺杂，而源区500的掺杂类型是P型掺杂)为例，在工作状态下，漏到源pn结正向导通，电流与漏源电压大小呈指数关系增长，不会饱和。通过调整栅极电压的大小，可以调整沟道的耗尽区宽度；而且，调整电流可通过通道的宽度W＝Tsi-Wdep(其中，Tsi表示硅顶层200的厚度，Wdep表示沟道的耗尽区宽度)，从而调整电流的大小。
本发明提供一种新的MOSFET器件结构，不增大功耗的情况下，提高了器件性能。而且，因为漏极电流随着漏极电压而成指数增长，在很低的漏极电压的条件下就可以取得传统MOSFET的源漏饱和电流大小，所以工作电压可以进一步降低，从而降低静态功耗以及动态功耗。此外，在本发明提供的MOSFET器件结构中，在关断状态下，漏端加正压，二极管反偏，器件关断；可以进一步在栅极加正压，使得沟道进一步耗尽，加快关断速度。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个元素”的引述意味着对一个或多个元素的引述，并且包括本领域技术人员已知的它的等价物。类似地，作为另一示例，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。

Claims (10)

1.一种MOSFET器件制造方法，其特征在于包括：
第一步骤：在绝缘体上硅结构的掩埋氧化物层上的硅顶层的上方形成具有侧墙的栅极结构；
第二步骤：执行漏区注入从而在硅顶层中在栅极结构的第一侧形成漏区；
第三步骤：执行源区注入从而在硅顶层中在栅极结构的第二侧形成源区，而且执行高温退火以在暴露的多晶硅表面生成硅化物。
2.根据权利要求1所述的MOSFET器件制造方法，其特征在于，第一侧与第二侧相对。
3.根据权利要求1或2所述的MOSFET器件制造方法，其特征在于，漏区的掺杂类型与源区的掺杂类型不同。
4.根据权利要求1或2所述的MOSFET器件制造方法，其特征在于，硅顶层的厚度介于～0埃之间。
5.根据权利要求1或2所述的MOSFET器件制造方法，其特征在于，在第一步骤中，栅极结构的侧墙的形成步骤包括：对多晶硅栅进行再氧化以修复栅极刻蚀造成的缺陷，随后淀积氧化硅层，随后再淀积氮化硅层，回刻形成侧墙。
6.根据权利要求5所述的MOSFET器件制造方法，其特征在于，再氧化的厚度介于10～50埃之间。
7.根据权利要求5所述的MOSFET器件制造方法，其特征在于，氧化硅层的厚度介于30～埃之间。
8.根据权利要求5所述的MOSFET器件制造方法，其特征在于，氮化硅层的厚度介于50～1埃之间。
9.根据权利要求1或2所述的MOSFET器件制造方法，其特征在于，在绝缘体上硅结构中，掩埋氧化物层作为绝缘层，硅顶层作为有源层，而且掩埋氧化物层下有作为支撑层的硅基底层。
10.一种采用权利要求1至9之一所述的MOSFET器件制造方法制成的MOSFET器件。
CN201610872938.1A 2016-09-30 2016-09-30 Mosfet器件制造方法以及mosfet器件 Pending CN106158664A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610872938.1A CN106158664A (zh) 2016-09-30 2016-09-30 Mosfet器件制造方法以及mosfet器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610872938.1A CN106158664A (zh) 2016-09-30 2016-09-30 Mosfet器件制造方法以及mosfet器件

Publications (1)

Publication Number Publication Date
CN106158664A true CN106158664A (zh) 2016-11-23

Family

ID=57341016

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610872938.1A Pending CN106158664A (zh) 2016-09-30 2016-09-30 Mosfet器件制造方法以及mosfet器件

Country Status (1)

Country Link
CN (1) CN106158664A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6015993A (en) * 1998-08-31 2000-01-18 International Business Machines Corporation Semiconductor diode with depleted polysilicon gate structure and method
US20100140589A1 (en) * 2008-12-04 2010-06-10 Ecole Polytechnique Federale De Lausanne (Epfl) Ferroelectric tunnel fet switch and memory
CN101866931A (zh) * 2010-05-19 2010-10-20 中国科学院微电子研究所 半导体结构及其形成方法
CN102054697A (zh) * 2009-10-29 2011-05-11 中芯国际集成电路制造(上海)有限公司 半导体器件的器件层制作方法
CN102054870A (zh) * 2010-10-26 2011-05-11 清华大学 一种半导体结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6015993A (en) * 1998-08-31 2000-01-18 International Business Machines Corporation Semiconductor diode with depleted polysilicon gate structure and method
US20100140589A1 (en) * 2008-12-04 2010-06-10 Ecole Polytechnique Federale De Lausanne (Epfl) Ferroelectric tunnel fet switch and memory
CN102054697A (zh) * 2009-10-29 2011-05-11 中芯国际集成电路制造(上海)有限公司 半导体器件的器件层制作方法
CN101866931A (zh) * 2010-05-19 2010-10-20 中国科学院微电子研究所 半导体结构及其形成方法
CN102054870A (zh) * 2010-10-26 2011-05-11 清华大学 一种半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
US10727334B2 (en) Lateral DMOS device with dummy gate
Wang et al. Complementary tunneling transistor for low power application
CN102983168B (zh) 带双扩散的条形栅隧穿场效应晶体管及其制备方法
CN102664192B (zh) 一种自适应复合机制隧穿场效应晶体管及其制备方法
US9728639B2 (en) Tunnel field effect transistors having low turn-on voltage
CN108962987A (zh) 半导体装置及其制造方法
US8853824B1 (en) Enhanced tunnel field effect transistor
CN104201195B (zh) 一种无结场效应晶体管及其制备方法
CN105633147A (zh) 隧穿场效应晶体管及其制造方法
CN104157686A (zh) 一种环栅场效应晶体管及其制备方法
CN108565286B (zh) 高k介质沟槽横向双扩散金属氧化物元素半导体场效应管及其制作方法
CN102364690B (zh) 一种隧穿场效应晶体管及其制备方法
CN104157687A (zh) 一种垂直环栅隧穿晶体管及其制备方法
CN104576723B (zh) 一种具有高开态电流的n型隧穿场效应晶体管
CN103377930A (zh) 半导体结构及其制造方法
CN106158664A (zh) Mosfet器件制造方法以及mosfet器件
CN102354708B (zh) 具有悬空源漏的隧穿场效应晶体管结构及其形成方法
Toh et al. A double-spacer I-MOS transistor with shallow source junction and lightly doped drain for reduced operating voltage and enhanced device performance
CN111293163B (zh) 横向扩散金属氧化物半导体场效应晶体管
CN103426881B (zh) 一种bcd集成器件及其制造方法
Gupta et al. An extremely low sub-threshold swing UTB SOI tunnel-FET structure suitable for low-power applications
CN101452956A (zh) 高压pmos器件及制造方法
US8921938B1 (en) Laterally diffused metal oxide semiconductor (LDMOS) device with overlapping wells
CN103050529B (zh) 一种低压本征nmos器件及其制造方法
Xu et al. Study of Si green transistor with an ultra-shallow pocket junction

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161123

RJ01 Rejection of invention patent application after publication