WO2011143962A1 - 半导体结构及其形成方法 - Google Patents

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WO2011143962A1
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type
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conductive layer
gate dielectric
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朱慧珑
尹海洲
骆志炯
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中国科学院微电子研究所
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    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure

Definitions

  • the present invention relates to the field of semiconductor manufacturing technology, and in particular, to a structure of a TFET (Tunneling FET) and a method of forming the same.
  • TFET Transmission FET
  • Metal-semiconductor oxide field effect transistors have been shrinking in size, and conventional MOSFET structures have been unable to adapt to ever-increasing demands. Therefore, a TFET has been proposed to accommodate the ever-increasing switching performance of devices.
  • a semiconductor structure comprising: a semiconductor substrate; and a flash memory device formed on the semiconductor substrate, formed on the semiconductor substrate; wherein the flash memory device comprises a gate region formed on the semiconductor substrate, formed on the semiconductor substrate; a gate stack formed on the channel region, formed on the channel region, wherein the gate stack includes: a first gate dielectric layer formed on the channel region, formed on the channel region; a first conductive layer formed on the first gate dielectric layer, formed on the first gate dielectric layer; a second gate dielectric layer on the first conductive layer, formed on the first conductive layer Formed on the second gate dielectric layer; a second conductive layer formed on the second gate dielectric layer; a highly doped first conductive type region and a second conductive type region respectively located in the channel On both sides of the region, the conductivity types of the first conductivity type
  • a method of forming a semiconductor structure comprising: providing a semiconductor substrate; forming a gate stack on the semiconductor substrate, the gate stack comprising: a first gate dielectric layer formed on a first conductive layer formed on the first gate dielectric layer; a second gate dielectric layer formed on the first conductive layer; and a second conductive layer formed on the second conductive layer On the gate dielectric layer; on the semiconductor substrate, high doping is performed on both sides of the gate stack to form a first conductivity type region and a second conductivity type region, and the first conductivity type and the second conductivity type conductivity type in contrast.
  • the first gate dielectric layer or the second gate dielectric layer may be composed of A1 2 0 3 , Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Si0 2 and Si 3 N 4 . Any combination of one or more is formed.
  • the first conductive layer is formed of a combination comprising any one or more of TiN, TaN, Ti, Ta, Al, Cu, Ci, Ni or polycrystalline Si.
  • the second conductive layer is a highly doped first conductive type or a second conductive type polycrystalline Si, and the second conductive layer is opposite to the conductivity type of the channel region under the gate stack.
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type
  • the first conductivity type may be n-type
  • the second conductivity type may be p-type
  • BOX Buried Oxide
  • a (Semiconductor On Insulator) layer is formed on the buried oxide layer, and a channel region is formed on the SOI layer.
  • the SOI layer has a thickness of from 1 to 10 nm.
  • the first conductive type region and the second conductive type region are the semiconductor structure source and drain regions, the second conductive layer corresponds to the control gate, and the first conductive layer corresponds to the floating gate.
  • the charge accumulated on the floating gate is susceptible to quantum tunneling due to the sharp decrease of the barrier.
  • the device can be switched at a small voltage to realize a low-power flash memory device.
  • FIG. 1-7 are cross-sectional views showing respective steps of a step of forming a semiconductor structure in accordance with an embodiment of the present invention
  • Figure 8 is a cross-sectional view of a semiconductor structure in accordance with an embodiment of the present invention.
  • Figure 9 is a diagram showing the structure of an energy band corresponding to an embodiment of the present invention.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features. The embodiment, such that the first and second features may not be in direct contact.
  • a cross-sectional view of a device structure corresponding to each step in the flow of forming a semiconductor device in accordance with an embodiment of the present invention is shown in Figs. 1-7.
  • a semiconductor substrate 101 such as a doped Si substrate, a Ge substrate, is provided. Or a semiconductor substrate formed of other m-v semiconductor compounds.
  • a BOX Buried Oxide
  • SOI Silicon-Initride
  • Light doping is performed on the SOI layer 103 corresponding to the position at which the gate stack is to be formed, and the type of doping may be p-type or n-type, and is selected as p-type in this embodiment.
  • the formation of the gate stack structure is started.
  • the first gate dielectric layer 201 is formed on the SOI 103, and may be, for example, any one of A1 2 0 3 , Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Si0 2 and Si 3 N 4 .
  • the dielectric layer formed by a combination of a plurality or more is preferably A1 2 0 3 and has a thickness of 2 to 5 nm.
  • the first conductive layer 202 is then formed on the first gate dielectric layer 201, for example, by a combination including any one or more of TiN, TaN, Ti, Ta, Al, Cu, Ci, Ni, or polycrystalline Si.
  • a second gate dielectric layer 203 is formed on the first conductive layer 202.
  • the second gate dielectric layer 203 may be the same material as that used for the first gate dielectric layer 201. If Si 3 N 4 is selected , the thickness is about 5-20 nm. A1 2 0 3 is used , and the thickness is about 5-30 nm.
  • a second conductive layer 204 is then formed over the second gate dielectric layer 203, preferably polysilicon, having a thickness of 50-100 ⁇ .
  • oxide layer 300 of a thickness of about 10 nm in the second conductive layer 204 we also have an oxide layer 300 of a thickness of about 10 nm in the second conductive layer 204. It is of course also possible to use a nitride cap layer to protect the gate stack structure in the etch.
  • a gate stack structure as shown in FIG. 3 is formed by etching using a conventional etching method.
  • the specific method may be that a photoresist is coated on the structure shown in FIG. 2, and the photoresist is patterned according to the shape of the gate stack to be formed, and finally formed according to the patterned photoresist etching.
  • the etched gate stack structure includes a first gate dielectric layer 20, a first conductive layer 202, a second gate dielectric layer 203, and a second conductive layer 204. Above the gate stack structure there is also an oxide cap layer 300 formed after etching.
  • the first conductive layer 202 serves as a floating gate of the flash memory device
  • the second conductive layer 204 serves as a control gate of the flash memory device by controlling a voltage change on the gate.
  • Source/drain implantation is then performed.
  • FIG. 4 first, a structure in which one side of the gate shown in FIG. 4 is covered with a photoresist is used for protection, and B or BF 2 or the like is implanted on the other side to form a p-type highly doped region in the implantation region. Due to the protection of the oxide cap layer 300 on the gate stack, the interior of the gate stack is protected from being doped into p-type conductivity.
  • the photoresist for protection and the oxide cap layer 300 are removed.
  • the p-type highly doped region is protected with a photoresist, and As or P is implanted on the side where the doping is not performed, thereby forming an n-type highly doped region.
  • the polysilicon is n-type doped on the second conductive layer 204 on top of the gate stack, as is the doping type of the right side structure.
  • the photoresist layer for protection is removed.
  • a highly doped p-type conductive region (p+ in the figure) and a highly doped n-type conductive region (n+ in the figure) are formed on both sides of the gate stack.
  • the doping type of the second conductive layer 204 is opposite to the light doping type on the channel region. Therefore, if the light doping type of the channel region is n-type, the doping type of the second conductive layer 204 is p-type.
  • annealing is performed by a conventional method to form source/drain regions 220 and 230.
  • spacers 400 are also formed on both sides of the gate stack.
  • metal silicide contacts 221, 231, 205 are also formed on the source/drain regions and the control gate for better contact of the source/drain regions and the control gate.
  • the metal silicide contact can be formed by depositing a layer of Ni, Co or Ti on the source/drain regions and the gate and rapidly annealing to form a silicide which contributes to reducing the contact resistance.
  • the semiconductor structure includes: a semiconductor substrate 101; and a flash memory device 200 formed on the semiconductor substrate 101.
  • the flash memory device 200 includes: a gate stack 210 and a highly doped first conductive type region 220 and a second conductive type region 230.
  • the gate stack includes a channel region 240 formed on the semiconductor substrate 101, which may be lightly doped with a first conductivity type or lightly doped with a second conductivity type; a first gate dielectric layer 20 ⁇ formed in a first conductive layer 202 is formed on the first gate dielectric layer 201, a second gate dielectric layer 203 is formed on the first conductive layer 202, and a second conductive layer 204 is formed on the first conductive layer 202. Formed on the second gate dielectric layer 203, the second conductive layer 204 has a doping type opposite to the channel region 204.
  • the highly doped first conductive type region 202 and the second conductive type region 204 are respectively located on both sides of the channel region 240, and the first conductive type and the second conductive type have opposite conductivity types, and they are used as flash memory devices. Source/drain area.
  • the first gate dielectric layer 201, or the second gate dielectric layer 203 may be composed of a combination comprising any one or more of A1 2 0 3 Hf0 2 HfSiO HfSiON HfTaO HfTiO HfZrO, Si0 2 and Si 3 N 4 . form.
  • the first conductive layer 202 may be comprised of TiN TaN Ti Ta Ah Cu
  • Ci Ni or polycrystalline Si A combination of any one or more of Ci Ni or polycrystalline Si, wherein the second conductive layer 204 may be a highly doped first conductive type or a second conductive type polycrystalline Si
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the semiconductor structure obtained according to the embodiment of the present invention reference may be made to the structure shown in FIG. Further, the first conductivity type may be an n-type, and the second conductivity type may also be a p-type.
  • the SOI layer has a thickness of from 1 to 10 nm, more preferably from 5 to 10
  • metal silicide contacts 221 and 231 are further formed on source/drain regions 220 230 with reference to FIG. 7, and metal silicide 205 is formed on the gate stack.
  • Embodiments of the invention are based on the principle of quantum tunneling.
  • the premise of the following description is based on the structure shown in Fig. 7.
  • the left side is the p+ area
  • the middle channel area is the P-region
  • the right side is the n+ region (where p+ and n+ are respectively highly doped p-regions and In the n region, P- is a lightly doped p region).
  • FIG. 9 is a diagram showing the energy band structure corresponding to the n+ region from the P-channel region to the right side.
  • the TFET is combined with the flash memory device, and the floating gate 202 captures a large amount of negative electrons, thereby causing the Ecp and Evp to further increase, the barrier becomes smaller, and the electron generation is more favorable. Transition.
  • embodiments of the present invention are capable of achieving a smaller turn-on voltage.
  • the tunneling current is modulated by the 'J gate voltage to enable control of the voltage on the floating gate to implement erasing of the floating gate charge.

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Abstract

一种半导体结构和该结构的形成方法，该结构包括半导体衬底；以及闪存器件，形成于所述半导体衬底上；其中，所述闪存器件包括：沟道区，形成于所述半导体衬底上；栅堆叠，形成于所述沟道区上，其中，所述栅堆叠包括：第一栅介质层，形成于所述沟道区上；第一导电层，形成于所述第一栅介质上；第二栅介质层，形成于所述第一导电层上；第二导电层，形成于所述第二栅介质层上；高掺杂的第一电类型区域和第二导电类型区域，分别位于所述沟道区的两侧，所述第一导电类型和第二导电类型的导电类型相反。

Description

半导体结构及其形成方法
本申请要求于 2010 年 5 月 19 日提交中国专利局、 申请号为 201010181638.1、 发明名称为"半导体结构及其形成方法"的中国专利申请的优 先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体制造技术领域， 特别涉及一种 TFET ( Tunneling FET, 隧道场效应管） 的结构及其形成方法。 背景技术 金属半导体氧化物场效应管）尺寸不断缩小， 传统的 MOSFET结构已 经无法适应越来越高的要求。 因此， 提出了一种 TFET 以适应不断提 高的器件开关性能的要求。
当在 TFET的栅极上施加一定的开启电压时， 由于量子隧穿效应， 沟道区两侧的源区和漏区上的势垒变小， 从而使得源区和漏区迅速导 通。
随着技术的发展， 急需进一步减小栅极的开启电压， 以满足迅速 提高的电子产品的低功耗要求。 发明内容
本发明的目的旨在解决上述技术问题， 实现闪存器件更小的开启电压。 根据本发明的一个方面本发明， 提出了一种半导体结构， 包括： 半导 体衬底； 以及形成于所述半导体衬底上闪存器件， 形成于所述半导体衬底 上； 其中， 所述闪存器件包括： 形成于所述半导体衬底上沟道区， 形成于 所述半导体衬底上； 形成于所述沟道区上栅堆叠， 形成于所述沟道区上， 其中， 所述栅堆叠包括： 形成于所述沟道区上第一栅介质层， 形成于所述 沟道区上； 形成于所述第一栅介质层上第一导电层， 形成于所述第一栅介 质层上； 形成于所述第一导电层上第二栅介质层， 形成于所述第一导电层 上形成于所述第二栅介质层上； 第二导电层， 形成于所述第二栅介质层上； 高掺杂的第一导电类型区域和第二导电类型区域， 分别位于所述沟道区的 两侧， 所述第一导电类型和第二导电类型的导电类型相反。
根据本发明的另一方面， 提出了一种半导体结构的形成方法， 包括： 提供半导体衬底； 在所述半导体衬底上形成栅堆叠， 所述栅堆叠包括： 第 一栅介质层， 形成于所述半导体衬底上； 第一导电层， 形成于所述第一栅 介质层上； 第二栅介质层， 形成于所述第一导电层上； 第二导电层， 形成 于所述第二栅介质层上； 在所述半导体衬底上、 栅堆叠的两侧进行高掺杂， 形成第一导电类型区域和第二导电类型区域， 所述第一导电类型和第二导 电类型的导电类型相反。
在上述方案的基础上， 优选地， 第一栅介质层或第二栅介质层可以由 包括 A1203、 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO , Si02和 Si3N4 中的任一种或多种的组合形成。
优选地， 第一导电层由包括 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Ci、 Ni或 多晶 Si中的任一种或多种的组合形成。
优选地，第二导电层为高掺杂第一导电类型或第二导电类型的多晶 Si, 并且第二导电层与栅堆叠下方的沟道区的导电类型相反。
在本发明的实施例中， 第一导电类型可以为 p型， 第二导电类型可以 为 n型； 或者第一导电类型可以为 n型， 第二导电类型可以为 p型。
优选地， 半导体衬底上方有 BOX ( Buried Oxide , 埋氧） 层， SOI
( Semiconductor On Insulator, 绝缘体上硅 ) 层形成于埋氧层上， 沟道区形 成于 SOI层上。 优选地， SOI层的厚度为 l-10nm。
上述的第一导电类型区域和第二导电类型区域为该半导体结构源区和 漏区， 第二导电层相当于控制栅极， 第一导电层相当于浮置栅极。
根据本发明实施例的半导体结构， 通过在浮置栅极以及源 /漏区施加适 当的偏压， 从而在浮置栅极上积蓄的电荷由于势垒的急剧变小容易发生量 子隧穿， 从而能够在很小的电压下实现器件开关， 实现低功耗的闪存器件。
本发明附加的方面和优点将在下面的描述中部分给出， 部分将从下面 的描述中变得明显， 或通过本发明的实践了解到。
附图说明 通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全 部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘 制附图， 重点在于示出本发明的主旨。
图 1-7是根据本发明实施例形成半导体结构流程中各步骤相应的结构 剖面图；
图 8是根据本发明实施例半导体结构的剖面图；
图 9是本发明实施例对应的能带结构图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明 提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一 特征在第二特征之 "上" 的结构可以包括第一和第二特征形成为直接接触 的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接触。 图 1-7 中示出了根据本发明的实施例形成半导体器件的流程中各个步 骤对应的器件结构的剖面图。 以下， 将参照这些附图来对根据本发明实施 例的各个步骤以及由此得到的半导体结构予以详细说明。
首先如图 1所示，提供半导体衬底 101 ,例如掺杂的 Si衬底、 Ge衬底， 或其他 m - v族半导体化合物形成的半导体衬底。 为了更好地实现本发明的 实施例的优点， 优选在半导体衬底 101上形成 BOX ( Buried Oxide, 埋氧 层） 102, 以及在 BOX上形成 SOI 103 , SOI的厚度可以为 l-10nm, 更优 选为 5-10匪 。
在 SOI 层 103上对应要形成栅堆叠的位置进行轻掺杂， 掺杂的类型可 以为 p型或 n型， 本实施例中选择为 p型。
接着， 如图 2所示， 开始形成栅堆叠结构。 具体地， 首先在 SOI 103 上形成第一栅介质层 201 , 例如可以是由 A1203、 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO, Si02和 Si3N4中的任一种或多种的组合形成的介 质层， 优选为 A1203, 厚度为 2-5nm。 然后再第一栅介质层 201上形成第一 导电层 202, 例如由包括 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Ci、 Ni或多晶 Si 中的任一种或多种的组合形成。 接着在第一导电层 202上形成第二栅介质 层 203 , 第二栅介质层 203可以与第一栅介质层 201所用的材料相同， 如 果选择 Si3N4, 厚度约为 5-20nm, 如果采用 A1203, 厚度约为 5-30nm。 接 着在第二栅介质层 203 上形成第二导电层 204, 优选地选择多晶硅， 厚度 为 50-100匪。
为了栅堆叠的刻蚀中保护栅堆叠中的结构， 我们还在第二导电层 204 一层氧化层 300, 厚度约为 10nm。 当然也可以采用氮化物帽层来保护刻蚀 中的栅堆叠结构。
接着， 采用传统的刻蚀方法刻蚀形成如图 3所示的栅堆叠结构。 具体 的方法可以是， 在图 2所示的结构上涂覆光刻胶， 并根据要形成的栅堆叠 的形状对光刻胶进行图案化， 最后根据图案化的光刻胶刻蚀， 从而形成栅 堆叠结构。刻蚀后的栅堆叠结构包括：第一栅介质层 20Γ, 第一导电层 202，, 第二栅介质层 203，， 第二导电层 204，。 在栅堆叠结构的上方还有刻蚀后形 成的氧化物帽层 300，。
在图 3所示形成的栅堆叠结构中， 第一导电层 202，作为闪存器件的浮 置栅极， 第二导电层 204，作为闪存器件的控制栅极， 通过控制栅极上的电 压变化来实现浮置栅极上电荷的擦写。 然后进行源 /漏的注入。 如图 4所示， 首先利用光刻胶覆盖图 4所示的 栅极其中一侧的结构进行保护， 在另一侧注入 B或 BF2等， 从而在注入区 形成 p型高掺杂区。 由于栅堆叠上的氧化物帽层 300，的保护， 因此， 栅堆 叠的内部被保护， 而不会被掺杂成 p型导电性能。
这时， 去除保护用的光刻胶以及氧化物帽层 300，。
然后， 如图 5所示， 将 p型高掺杂区用光刻胶进行保护， 并在未进行 掺杂的这一侧采用 As或 P注入，从而形成 n型高掺杂区。 由于没有氧化物 帽层的保护， 结果在栅堆叠顶部的第二导电层 204，上， 多晶硅被进行了 n 型掺杂， 与右侧结构的掺杂类型一样。 去除用于保护的光刻胶层。
因此便形成了如图 6所示的结构。 在栅堆叠的两侧形成高掺杂的 p型 导电区 （图中 p+ ) 以及高掺杂的 n型导电区 （图中的 n+ ) 。
需要注意的是， 第二导电层 204，的掺杂类型与沟道区上的轻掺杂类型 相反。 因此， 如果沟道区的轻掺杂类型为 n型， 则第二导电层 204，的掺杂 类型为 p型。
为了将高掺杂的 p型导电区和高掺杂的 n型导电区进行激活， 采用常 规方法进行退火， 从而形成源 /漏区 220和 230。 如图 7所示， 为了将栅堆 叠与其他结构隔离， 还在栅堆叠两侧形成了侧墙 400。 可选地， 为了更好 的实现源 /漏区和控制栅极的接触，还在源 /漏区和控制栅极上形成金属硅化 物接触 221、 231、 205。 金属硅化物接触的形成可以通过在源 /漏区和栅极 上淀积一层 Ni、 Co或 Ti, 并快速退火形成硅化物， 金属硅化物有助于减 小接触电阻。
至此就得到了根据本发明的一个实施例的半导体结构。 如图 8所示， 该半导体结构包括： 半导体衬底 101 ; 以及闪存器件 200 , 形成于所述半导 体衬底 101上。
其中， 闪存器件 200包括： 栅堆叠 210以及高掺杂的第一导电类型区 域 220和第二导电类型区域 230。
其中栅堆叠包括沟道区 240 , 形成于所述半导体衬底 101 上， 可以为 第一导电类型轻掺杂或第二导电类型轻掺杂； 第一栅介质层 20Γ , 形成于 沟道区 240上； 第一导电层 202，， 形成于第一栅介质层 201，上； 第二栅介 质层 203，， 形成于所述第一导电层 202，上； 第二导电层 204，， 形成于所述 第二栅介质层 203，上， 第二导电层 204，的掺杂类型与沟道区 204相反。
其中， 高掺杂的第一导电类型区域 202，和第二导电类型区域 204，， 分 别位于沟道区 240的两侧， 第一导电类型和第二导电类型的导电类型相反, 它们作为闪存器件的源 /漏区。
优选地， 第一栅介质层 201，或第二栅介质层 203，可以由包括 A1203 Hf02 HfSiO HfSiON HfTaO HfTiO HfZrO, Si02和 Si3N4中的任一 种或多种的组合形成。
优选地， 第一导电层 202，可以由包括 TiN TaN Ti Ta Ah Cu
Ci Ni或多晶 Si中的任一种或多种的组合形成， 其中第二导电层 204，可以 为高掺杂第一导电类型或第二导电类型的多晶 Si
在本发明的实施例中， 第一导电类型可以为 p型， 第二导电类型可以 为 n型，则根据本发明实施例得到的半导体结构可以参考图 7所示的结构。 此外， 第一导电类型可以为 n型， 第二导电类型也可以为 p型。
优选地， 半导体衬底 101上方有 BOX层 102, BOX层上有 SOI层， 沟道区 240形成于 SOI层 103上。 优选地， SOI层的厚度为 l-10nm, 更优 选为 5-10
根据本发明一个实施例， 参照图 7在源 /漏区 220 230上还形成有金 属硅化物接触 221和 231 , 在栅堆叠上形成有金属硅化物 205
本发明的实施例是根据量子隧穿原理的。 以下说明的前提基于， 如图 7所示的结构中， 左侧为 p+区， 中间的沟道区为 P-区， 右侧为 n+区 （这里 的 p+和 n+分别为高掺杂 p区和 n区， P-为轻掺杂的 p区） 。 如图 9所示为 从 P-沟道区到右侧的 n+区对应的能带结构图。 对于普通的 TFET , 未加栅 极偏置时， 沟道区及两侧的能带结构参考 （a ) , 其中， Ecp为左侧的 P-结 的导带， Evp表示 Ρ-结的价带， Ecn表示 n+结的导带， Evn表示 n+结的价 带； Efp表示 P-结的费米能级， Efn表示 n+结的费米能级。 如果在栅极上 施加一定的负电压， 由于量子隧穿效应， 电子将穿过变小的势垒而形成隧 穿电流。 在本发明的实施例中， 将 TFET与闪存器件结合， 浮置栅极 202， 中俘获了大量的负电子，从而导致 Ecp和 Evp进一步增大， 势垒变得更小， 更有利于电子发生跃迁。 因此本发明的实施例能够实现更小的开启电压。 本发明实施例中隧穿电流受 'J栅极电压的调制能够实现对浮置栅极上电压 的控制， 以实现浮置栅极电荷的擦写。 虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。任何熟 悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭 示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为 等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发 明的技术实质对以上实施例所做的任何筒单修改、等同变化及修饰， 均仍属于 本发明技术方案保护的范围内。
本发明说明书中各个实施例采用递进的方式描述，每个实施例重点说明的 都是与其他实施例的不同之处， 各个实施例之间相同相似部分互相参见即可。 对所公开的实施例的上述说明， 使本领域专业技术人员能够实现或使用本发 明。 对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的， 本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它 实施例中实现。 因此， 本发明将不会被限制于本文所示的这些实施例， 而是要 符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

权 利 要 求
1、 一种半导体结构， 包括： 半导体衬底； 以及闪存器件， 形成于所述 半导体衬底上；
其中， 所述闪存器件包括：
沟道区， 形成于所述半导体衬底上；
栅堆叠， 形成于所述沟道区上， 其中， 所述栅堆叠包括： 第一栅介质 层， 形成于所述沟道区上； 第一导电层， 形成于所述第一栅介质层上； 第 二栅介质层， 形成于所述第一导电层上； 第二导电层， 形成于所述第二栅 介质层上；
高掺杂的第一导电类型区域和第二导电类型区域， 分别位于所述沟道 区的两侧， 所述第一导电类型和第二导电类型的导电类型相反。
2、 根据权利要求 1所述的半导体结构， 所述第一栅介质层或第二栅介 质层由包括 A1203、 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO, Si02 和 Si3N4中的任一种或多种的组合形成。
3、 根据权利要求 1所述的半导体结构， 所述第一导电层由包括 TiN、
TaN、 Ti、 Ta、 Al、 Cu、 Ci、 Ni或多晶 Si中的任一种或多种的组合形成。
4、 根据权利要求 1所述的半导体结构， 所述第二导电层与沟道区的导 电类型相反。
5、 根据权利要求 1所述的半导体结构， 所述第一导电类型为 p型， 所 述第二导电类型为 n型，所述第二导电层为高掺杂第二导电类型的多晶 Si。
6、 根据权利要求 1所述的半导体结构， 所述第一导电类型为 n型， 所 述第二导电类型为 p型， 所述第二导电层为高掺杂的第二导电类型的多晶 Si。
7、 根据权利要求 1至 6中任一项所述的半导体结构， 其中， 所述半导 体衬底上方有 SOI层， 所述沟道区形成于所述 SOI层上。
8、 根据权利要求 7所述的半导体结构， 其中， 所述半导体衬底上有埋 氧层， 所述 SOI层形成于所述埋氧层上。
9、 根据权利要求 7所述的半导体结构， 其中， 所述 SOI层的厚度为 1-10
10 种半导体结构的形成方法， 包括：
提供半导体衬底；
在所述半导体衬底上形成栅堆叠， 所述栅堆叠包括： 第一栅介质层， 形成于所述半导体衬底上； 第一导电层， 形成于所述第一栅介质层上； 第 二栅介质层， 形成于所述第一导电层上； 第二导电层， 形成于所述第二栅 介质层上；
在所述半导体衬底上、 栅堆叠的两侧进行高掺杂， 形成第一导电类型 区域和第二导电类型区域， 所述第一导电类型和第二导电类型的导电类型 相反。
11、 根据权利要求 10所述的方法， 所述第一导电层由包括 TiN TaN Ti Ta Ah Cu Ci Ni或多晶 Si中的任一种或多种的组合形成。
12、 根据权利要求 10所述的方法， 所述第一栅介质层或第二栅介质层 由包括 A1203 Hf02 HfSiO HfSiON HfTaO HfTiO HfZrO, Si02和 Si3N4中的任一种或多种的组合形成。
13、 根据权利要求 12所述的方法，
在形成栅堆叠之前或之后， 还包括： 在栅堆叠下方的沟道区掺杂第一 导电类型的离子； 以及
在形成第二导电类型区域时， 还包括在所述栅堆叠上的第二导电层进 行高掺杂以形成第二导电类型的导电层， 其中所述第二导电层由多晶 Si形 成。
14、 根据权利要求 10所述的方法， 所述第一导电类型为 p型， 所述第 二导电类型为 n型。
15、 根据权利要求 10所述的方法， 所述第一导电类型为 n型， 所述第 二导电类型为 p型。
16、 根据权利要求 10至 15中任一项所述的方法， 在形成栅堆叠之前， 还包括在所述半导体衬底上形成 SOI层。
17、根据权利要求 16所述的方法， 在形成 SOI层之前还包括在所述半 导体衬底上形成埋氧层。
18、 根据权利要求 16所述的方法， 形成的 SOI层的厚度为 l-10nm。
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