TW201730976A - 金屬氧化物半導體電晶體 - Google Patents

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Abstract

一種MOS電晶體，其包含基底、第一區域、第二區域、源極區域、汲極區域、主動閘極堆疊以及虛擬閘極堆疊。所述基底具有第一導電性。具有所述第一導電性的所述第一區域形成於所述基底中。具有第二導電性的所述第二區域形成於所述基底中且與所述第一區域相鄰。具有所述第二導電性的所述源極區域形成於所述第一區域中。具有所述第二導電性的所述汲極區域形成於所述第二區域中。所述主動閘極堆疊設置於所述第一區域上。所述虛擬閘極堆疊設置於所述第二區域上，且所述虛擬閘極堆疊電耦接至可變電壓。

Description

金屬氧化物半導體電晶體
本發明實施例是有關於一種半導體元件，且特別是有關於一種金屬氧化物半導體元件。
金屬氧化物半導體場效電晶體(MOSFET)為電壓控制的元件。當將大於MOSFET的臨限值的控制電壓施加至MOSFET的閘極時，在MOSFET的汲極與源極之間建立導電通道。另一方面，當控制電壓小於MOSFET的臨限值時，相應地關閉MOSFET。目前，MOSFET被劃分成三個子類別，平面MOSFET、橫向雙擴散MOS（lateral double diffused MOS；LDMOS）FET以及垂直雙擴散MOSFET。與其他MOSFET相比較，LDMOS能夠在每單位面積遞送更多電流，這是因為其不對稱結構在LDMOS的汲極與源極之間提供短通道。為了增加LDMOS的崩潰電壓，LDMOS的閘極多晶矽可經擴展以與LDMOS的漂移區域相重疊。此種重疊可作為場板以維持LDMOS的崩潰電壓。
本發明實施例提供一種MOS電晶體，其包含基底、第一區域、第二區域、源極區域、汲極區域、主動閘極堆疊以及虛擬閘極堆疊。所述基底具有第一導電性。具有所述第一導電性的所述第一區域形成於所述基底中。具有第二導電性的所述第二區域形成於所述基底中且與所述第一區域相鄰。具有所述第二導電性的所述源極區域形成於所述第一區域中。具有所述第二導電性的所述汲極區域形成於所述第二區域中。所述主動閘極堆疊設置於所述第一區域上。所述虛擬閘極堆疊設置於所述第二區域上，且所述虛擬閘極堆疊電耦接至可變電壓。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本發明。當然，此等組件及配置僅僅為實例且不意欲為限制性的。舉例而言，在以下描述中的第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複參考數字及/或字母。此重複出於簡化及清楚之目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所說明的一個元件或特徵與其他元件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
本發明將關於特定上下文，高電壓橫向雙擴散金屬氧化物半導體（lateral double diffused metal oxide semiconductor；LDMOS）電晶體中的一些實施例加以描述。本發明的實施例亦可應用於多種金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor；MOSFET）。根據本發明的一個實施例，第一導電性為p型且第二導電性為n型。根據本發明的另一實施例，第一導電性為n型且第二導電性為p型。
圖1為根據一些實施例的LDMOS電晶體的俯視圖，且圖2為圖1的LDMOS電晶體的橫截面圖。參考圖1及圖2，LDMOS包含基底102、第一區域106、第二區域108、源極區域112、汲極區域114、主動閘極堆疊120以及虛擬閘極堆疊122。在一些實施例中，LDMOS進一步包含隔離體104。
基底102包括晶矽基底（例如，晶圓）。在一些替代實施例中，基底102可由以下各者組成：一些其他合適的元素半導體，諸如鑽石或鍺；合適的合成半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，諸如矽鍺碳化物、磷砷化鎵或磷化鎵銦。基底102可為用於n型LDMOS的p型基底或用於p型LDMOS的n型基底。在一些實施例中，基底102可摻雜有p型摻雜劑，諸如硼或BF2 ；或n型摻雜劑，諸如磷或砷。為了說明本發明，n型LDMOS作為實例繪製於圖式中，用於n型LDMOS的基底102為p型基底，但本發明不限於此。
第一區域106形成於基底102中。根據一些實施例，第一區域106藉由植入p型摻雜材料（諸如，硼、鎵、鋁、銦、其組合或其類似物）而形成。在一個實施例中，p型材料（諸如硼）可以約1015 /立方公分至1018 /立方公分的摻雜密度植入。第一區域106可為P區域且可被稱作通道區域。
第二區域108形成於基底102中且與第一區域106相鄰。根據一些實施例，第二區域108藉由植入n型摻雜材料（諸如，磷、砷、氮、銻、其組合或其類似物）而形成。在一個實施例中，n型材料（諸如磷）可以約1015 /立方公分至1018 /立方公分的摻雜密度植入。第二區域108可為N區域且可被稱作經擴展漂移區域。
源極區域112形成於第一區域106中。在一個實施例中，源極區域112可藉由植入n型摻雜劑（諸如，濃度在約1019 /立方公分與約1020 /立方公分之間的磷）而形成。源極區域112可為N+區域。
汲極區域114形成於第二區域108中。在一個實施例中，汲極區域114可藉由植入n型摻雜劑（諸如，濃度在約1019 /立方公分與約1020 /立方公分之間的磷）而形成。汲極區域114亦可為N+區域。
隔離體104用於隔離主動區域以防止洩漏電流在相鄰主動區域之間流動。隔離體104可包含氧化矽、氮化矽、氮氧化矽或低K介電材料。隔離體104可藉由熱成長製程或藉由沈積製程（諸如，高密度電漿化學氣相沈積（high-density-plasma chemical vapor deposition；HDP-CVD）而形成。在此實施例中，隔離體104可由淺溝槽隔離（shallow trench isolation；STI）製程製造。
主動閘極堆疊120設置於第一區域106上。主動閘極堆疊120包括閘極介電層120a及閘極電極層120b。在一些實施例中，閘極介電層120a可包含氧化矽、氮化矽、氮氧化矽或高k介電質。高k介電質包括金屬氧化物。用於高k介電質的金屬氧化物的實例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物，及/或其混合物。可使用合適的製程（諸如，原子層沈積（atomic layer deposition；ALD）、化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積法（physical vapor deposition；PVD）、熱氧化、UV-臭氧氧化或其組合）形成閘極介電層120a。閘極電極層120b設置於閘極介電層120a上。在一些實施例中，閘極電極層120b可包括單層或多層結構。在一些實施例中，閘極電極層120b可包括多晶矽或金屬（諸如，Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi）、具有與基底材料相容的功函數的其他導電材料，或其組合。閘極電極層120b可使用合適的製程（諸如，ALD、CVD、PVD、電鍍，或其組合）形成。根據一些實施例，主動閘極堆疊120可進一步包括閘極介電層120a及閘極電極層120b的側壁上的間隙物。
虛擬閘極堆疊122設置於第二區域108上。虛擬閘極堆疊122包括閘極介電層122a及閘極電極層122b。在一些實施例中，閘極介電層122a可包含氧化矽、氮化矽、氮氧化矽或高k介電質。高k介電質包括金屬氧化物。用於高k介電質的金屬氧化物的實例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物，及/或其混合物。可使用合適的過程（諸如，原子層沈積（ALD）、化學氣相沈積（CVD）、物理氣相沈積法（PVD）、熱氧化、UV-臭氧氧化或其組合）形成閘極介電層122a。閘極電極層122b設置於閘極介電層122a上。在一些實施例中，閘極電極層122b可包括單層或多層結構。在一些實施例中，閘電極層122b可包括多晶矽或金屬（諸如，Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi）、具有與基底材料相容的功函數的其他導電材料，或其組合。閘極電極層122b可使用合適的製程（諸如，ALD、CVD、PVD、電鍍，或其組合）形成。根據一些實施例，主動閘極堆疊122可進一步包括閘極介電層122a及閘極電極層122b的側壁上的間隙物。
在一個實施例中，主動閘極堆疊120及虛擬閘極堆疊122使用相同光罩製程而形成。因此，閘極介電層120a的材料與閘極介電層122a的材料相同，且閘極電極層120a的材料與閘極電極層122b的材料相同。閘極介電層120a的厚度實質上等於閘極介電層122a的厚度，且閘極電極層120a的厚度實質上等於閘極電極層122b的厚度。
根據一些實施例，虛擬閘極堆疊122的寬度W2小於主動閘極堆疊120的寬度W1。虛擬閘極堆疊122的寬度W2介於（例如）40奈米至130奈米的範圍內，主動閘極堆疊120的寬度W1介於（例如）500奈米至10微米的範圍內。在一個實施例中，主動閘極堆疊106與第一區域106重疊且不與第二區域108重疊，但本發明不限於此。
主動閘極堆疊120電耦接至LDMOS電晶體的偏壓電壓，且虛擬閘極堆疊122電耦接至可變電壓。施加於虛擬閘極堆疊122的可變電壓可調整位於虛擬閘極堆疊122下方的第二區域108的電阻。因此，LDMOS電晶體的崩潰電壓（BVdss）可根據不同需求而調整。崩潰電壓（BVdss）為電流開始在源極區域與汲極區域之間流動的電壓。由於虛擬閘極堆疊122電耦接至可變電壓，LDMOS電晶體的電阻為可變的，使得設計者可以任意地針對單個LDMOS電晶體施加不同崩潰電壓（BVdss）。
圖3為根據一些實施例的具有接觸結構的LDMOS電晶體的俯視圖。圖4為圖3的LDMOS電晶體的橫截面圖。在形成主動閘極堆疊120及虛擬閘極堆疊122之後，如圖3及圖4中所示，絕緣層130形成於源極112、汲極114、隔離體104、主動閘極堆疊120以及虛擬閘極堆疊122上方。絕緣層130可包含氧化矽、氮化矽、氮氧化矽、旋塗式介電材料或低k介電材料。絕緣層130可藉由高密度電漿化學氣相沈積（HDP-CVD）、次大氣CVD（sub-atmospheric CVD；SACVD）或藉由旋塗而形成。接觸結構132、134、136、138形成於絕緣層130中且可分別電連接至源極區域112、汲極區域114、主動閘極堆疊120以及虛擬閘極堆疊122。接觸結構132可被稱作源極觸點，汲極結構134可被稱作汲極觸點，接觸結構136可被稱作閘極觸點，且接觸結構138可被稱作虛擬閘極觸點。
圖5為根據一些實施例的LDMOS電晶體的橫截面圖。展示於圖5中的LDMOS電晶體為圖2中的LDMOS電晶體的經修改實施例。更詳細地，在圖2中所展示的LDMOS電晶體中，主動閘極堆疊120與第一區域106重疊且不與第二區域108重疊。然而，在圖5中所展示的LDMOS電晶體中，主動閘極堆疊120與第一區域106部分重疊且與第二區域108部分重疊。
圖6為根據一些實施例的LDMOS電晶體的俯視圖。圖7為圖6的LDMOS電晶體的橫截面圖。參考圖6及圖7，LDMOS包含基底102、第一區域106、第二區域108、第三區域110、第一源極區域112a、汲極區域114、第二源極區域112b、第一主動閘極堆疊120、第二主動閘極堆疊126、第一虛擬閘極堆疊122以及第二虛擬閘極堆疊124。在一些實施例中，LDMOS進一步包含隔離體104。
基底102包括晶矽基底（例如，晶圓）。在一些替代實施例中，基底102可由以下各者組成：一些其他合適的元素半導體，諸如鑽石或鍺；合適的合成半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，諸如矽鍺碳化物、磷砷化鎵或磷化鎵銦。基底102可為經組態用於n型LDMOS的p型基底或經組態用於p型LDMOS的n型基底。在一些實施例中，基底102可摻雜有p型摻雜劑，諸如硼或BF2 ；或n型摻雜劑，諸如磷或砷。為了說明本發明，n型LDMOS作為實例繪製於圖式中，且用於n型LDMOS的基底102為p型基底。
第一區域106形成於基底102中。根據一些實施例，第一區域106藉由植入p型摻雜材料（諸如，硼、鎵、鋁、銦、其組合或其類似物）而形成。在一些實施例中，p型材料（諸如硼）可以約1015 /立方公分至1018 /立方公分的摻雜密度植入。第一區域106可為P區域且可被稱作通道區域。
第二區域108形成於基底102中且與第一區域106相鄰。根據一些實施例，第二區域108藉由植入n型摻雜材料（諸如，磷、砷、氮、銻、其組合或其類似物）而形成。在一個實施例中，n型材料（諸如磷）可以約1015 /立方公分至1018 /立方公分的摻雜密度植入。第二區域108可為N區域且可被稱作經擴展漂移區域。
第三區域110形成於基底102中且與第二區域108相鄰，使得第二區域108形成於第一區域106與第三區域110之間。根據一些實施例，第三區域110藉由植入p型摻雜材料（諸如，硼、鎵、鋁、銦、其組合或類似物）而形成。在一個實施例中，p型材料（諸如硼）可以約1015 /立方公分至1018 /立方公分的摻雜密度植入。第三區域110可為P區域且亦可被稱作通道區域。
第一源極區域112a形成於第一區域106中。在一個實施例中，第一源極區域112a可藉由植入n型摻雜劑（諸如，濃度在約1019 /立方公分與約1020 /立方公分之間的磷）而形成。第一源極區域112a可為N+區域。
汲極區域114形成於第二區域108中。在一個實施例中，汲極區域114可藉由植入n型摻雜劑（諸如，濃度在約1019 /立方公分與約1020 /立方公分之間的磷）而形成。汲極區域114亦可為N+區域。
第二源極區域112b形成於第三區域110中。在一個實施例中，第二源極區域112b可藉由植入n型摻雜劑（諸如，濃度在約1019 /立方公分與約1020 /立方公分之間的磷）而形成。第二源極區域112b亦可為N+區域。
隔離體104用於隔離主動區域以便防止洩漏電流在相鄰主動區域之間流動。隔離體104可包含氧化矽、氮化矽、氮氧化矽或低K介電材料。隔離體104可藉由熱培養製程或沈積製程（諸如，高密度電漿化學氣相沈積（HDP-CVD）形成。在此實施例中，隔離體104可由淺溝槽隔離（STI）製程製造。
第一主動閘極堆疊120設置於第一區域106上，且第二主動閘極堆疊126設置於第三區域110上。第一主動閘極堆疊120包括閘極介電層120a及閘極電極層120b，且第二主動閘極堆疊126包括閘極介電層126a及閘極電極層126b。第一虛擬閘極堆疊122設置於第二區域108上，且第二虛擬閘極堆疊124亦設置於第二區域108上。第一虛擬閘極堆疊122包括閘極介電層122a及閘極電極層122b，且第二虛擬閘極堆疊124包括閘極介電層124a及閘極電極層124b。
在一些實施例中，閘極介電層120a、122a、124a、126a可包含氧化矽、氮化矽、氮氧化矽或高k介電質。高k介電質包括金屬氧化物。用於高k介電質的金屬氧化物的實例包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物，及/或其混合物。閘極介電層120a、122a、124a、126a可使用合適的製程（諸如，原子層沈積（ALD）、化學氣相沈積（CVD）、物理氣相沈積法（PVD）、熱氧化、UV-臭氧氧化或其組合）而形成。在一些實施例中，閘極電極層120b、122b、124b、126b可分別包括單層或多層結構。在一些實施例中，閘極電極層120b可包括多晶矽或金屬（諸如，Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi）、具有與基底材料相容的功函數的其他導電材料，或其組合。閘極電極層120b、122b、124b、126b可使用合適的製程（諸如，ALD、CVD、PVD、電鍍，或其組合）而形成。根據一些實施例，第一主動閘極堆疊120可進一步包括閘極介電層120a及閘極電極層120b的側壁上的間隔件，第二主動閘極堆疊126可進一步包括閘極介電層126a及閘極電極層126b的側壁上的間隙物，第一虛擬閘極堆疊122可進一步包括閘極介電層122a及閘極電極層122b的側壁上的間隙物，且第二虛擬閘極堆疊124可進一步包括閘極介電層124a及閘極電極層124b的側壁上的間隙物。
在一個實施例中，第一主動閘極堆疊120、第二主動閘極堆疊126、第一虛擬閘極堆疊122以及第二虛擬閘極堆疊126使用相同光罩製程而形成。因此，閘極介電層120a、122a、124a、126a的材料為相同的，且閘極電極層120a、122b、124b、126b的材料為相同的。閘極介電層120a、122a、124a、126a的厚度實質上相同，且閘極電極層120b、122b、124b、126b的厚度實質上相同。
根據一些實施例，第一虛擬閘極堆疊122的寬度W2小於第一主動閘極堆疊120的寬度W1。第一虛擬閘極堆疊122的寬度W2介於（例如）40奈米至130奈米的範圍內，第一主動閘極堆疊120的寬度W1介於（例如）500奈米至10微米的範圍內。第二虛擬閘極堆疊124的寬度W3小於第二主動閘極堆疊126的寬度W4。第二虛擬閘極堆疊124之寬度W3介於（例如）40奈米至130奈米的範圍內，第二主動閘極堆疊126之寬度W4介於（例如）500奈米至10微米的範圍內在一個實施例中，第一主動閘極堆疊120與第一區域106重疊且不與第二區域108重疊，但本發明不限於此。第二主動閘極堆疊126與第三區域110重疊且不與第二區域108重疊，但本發明不限於此。
第一主動閘極堆疊120電耦接至用於LDMOS電晶體的第一偏壓電壓，且第二主動閘極堆疊126電耦接至用於LDMOS電晶體的第二偏壓電壓。第一偏壓電壓可與第二偏壓電壓相同或與第二偏壓電壓不同。第一虛擬閘極堆疊122電耦接至第一可變電壓，且第二虛擬閘極堆疊124電耦接至第二可變電壓。第一可變電壓可與第二可變電壓相同或與第二可變電壓不同。施加於第一虛擬閘極堆疊122的第一可變電壓及施加於第二虛擬閘極堆疊124的第二可變電壓可調整位於第一虛擬閘極堆疊122下方的第二區域108的電阻及位於第二虛擬閘極堆疊124下方的第二區域108的電阻。因此，LDMOS電晶體的崩潰電壓（BVdss）可根據不同需求而調整。由於第一虛擬閘極堆疊122電耦接至第一可變電壓且第二虛擬閘極堆疊124電耦接至第二可變電壓，LDMOS電晶體的電阻為可變的。設計者可任意地針對LDMOS電晶體施加不同崩潰電壓（BVdss）。
圖8為根據一些實施例的具有接觸結構的LDMOS電晶體的俯視圖。圖9為圖8的LDMOS電晶體的橫截面圖。在形成第一主動閘極堆疊120、第二主動閘極堆疊126、及第一虛擬閘極堆疊122以及第二虛擬閘極堆疊124之後，如圖6及圖7中所示，絕緣層130形成於第一源極112a、第二源極112b、汲極114、隔離體104、第一主動閘極堆疊120、第二主動閘極堆疊126、第一虛擬閘極堆疊122以及第二虛擬閘極堆疊124上方。絕緣層130可包含氧化矽、氮化矽、氮氧化矽、旋塗式介電材料或低k介電材料。絕緣層130可藉由高密度電漿化學氣相沈積（HDP-CVD）、次大氣CVD（SACVD）或藉由旋塗而形成。接觸結構132a、132b、134、136a、136b、138a、138b形成於絕緣層130中且可分別電連接至第一源極區域112a、第二源極區域112b、汲極區域114、第一主動閘極堆疊120、第二主動閘極堆疊126、第一虛擬閘極堆疊122以及第二虛擬閘極堆疊124。接觸結構132a、132b可被稱作源極觸點，汲極結構134可被稱作汲極觸點，接觸結構136a、136b可被稱作閘極觸點，且接觸結構138a、138b可被稱作虛擬閘極觸點。
圖10為根據一些實施例的LDMOS電晶體的橫截面圖。展示於圖10中的LDMOS電晶體為圖7中的LDMOS電晶體的經修改實施例。更詳細地，在圖7中所展示的LDMOS電晶體中，第一主動閘極堆疊120與第一區域106重疊且不與第二區域108重疊，且第二主動閘極堆疊126與第三區域110重疊且不與第二區域108重疊。然而，在圖10中所展示的LDMOS電晶體中，第一主動閘極堆疊120與第一區域106部分重疊且與第二區域108部分重疊，且第二主動閘極堆疊126與第三區域110部分重疊且與第二區域108部分重疊。
根據本發明之一些實施例，MOS電晶體包含基底、第一區域、第二區域、源極區域、汲極區域、主動閘極堆疊以及虛擬閘極堆疊。基底具有第一導電性。具有第一導電性的第一區域形成於基底中。具有第二導電性的第二區域形成於基底中，且第二區域與第一區域相鄰。具有第二導電性的源極區域形成於第一區域中。具有第二導電性的汲極區域形成於第二區域中。主動閘極堆疊設置於第一區域上。虛擬閘極堆疊設置於第二區域上，且虛擬閘極堆疊電耦接至可變電壓。
根據本發明實施例，所述虛擬閘極堆疊的寬度小於所述主動閘極堆疊的寬度。
根據本發明實施例，所述虛擬閘極堆疊的所述寬度介於40奈米至130奈米的範圍內，且所述主動閘極堆疊的所述寬度介於500奈米至10微米的範圍內。
根據本發明實施例，所述主動閘極堆疊與所述第一區域重疊且不與所述第二區域重疊。
根據本發明實施例，所述主動閘極堆疊與所述第一區域部分重疊且與所述第二區域部分重疊。
根據本發明的一些實施例，MOS電晶體包含基底、第一區域、第二區域、第三區域、第一源極區域、汲極區域、第二源極區域、第一主動閘極堆疊、第一虛擬閘極堆疊、第二主動閘極堆疊以及第二虛擬閘極堆疊。基底具有第一導電性。具有第一導電性的第一區域形成於基底中。具有第二導電性的第二區域形成於基底中，且第二區域與第一區域相鄰。具有第一導電性的第三區域形成於基底中，且第三區域與第二區域相鄰。具有第二導電性的第一源極區域形成於第一區域中。具有第二導電性的汲極區域形成於第二區域中。具有第二導電性的第二源極區域形成於第三區域中。第一主動閘極堆疊設置於第一區域上。第一虛擬閘極堆疊設置於第一源極區域與汲極區域之間的第二區域上，且第一虛擬閘極堆疊電耦接至第一可變電壓。第二虛擬閘極堆疊設置於第二源極區域與汲極區域之間的第二區域上，且第二虛擬閘極堆疊電耦接至第二可變電壓。
根據本發明實施例，所述第一虛擬閘極堆疊的寬度小於所述第一主動閘極堆疊的寬度。
根據本發明實施例，第一虛擬閘極堆疊的所述寬度介於40奈米至130奈米的範圍內，且所述第一主動閘極堆疊的所述寬度介於500奈米至10微米的範圍內。
根據本發明實施例，所述第二虛擬閘極堆疊的寬度小於所述第二主動閘極堆疊的寬度。
根據本發明實施例，所述第二虛擬閘極堆疊的所述寬度介於40奈米至130奈米的範圍內，且所述第二主動閘極堆疊的所述寬度介於500奈米至10微米的範圍內。
根據本發明實施例，所述主動閘極堆疊與所述第一區域重疊且不與所述第二區域重疊。
根據本發明實施例，所述第二主動閘極堆疊與所述第三區域重疊且不與所述第二區域重疊。
根據本發明實施例，所述第一主動閘極堆疊與所述第一區域部分重疊且與所述第二區域部分重疊。
根據本發明實施例，所述第二主動閘極堆疊與所述第三區域部分重疊且與所述第二區域部分重疊。
根據本發明實施例，所述第二區域形成於所述第一區域與所述第二區域之間，且所述汲極區域形成於所述第一源極區域與所述第二源極區域之間。
根據本發明的一些實施例，MOS電晶體包含基底、源極區域、汲極區域、通道區域、經擴展漂移區域、主動閘極堆疊以及虛擬閘極堆疊。基底具有第一導電性。具有第二導電性的源極區域形成於基底中。具有第二導電性的汲極區域形成於基底中，且源極區域與汲極區域彼此分離。具有第一導電性的通道區域形成於源極區域與汲極區域之間的基底中。具有第二導電性的經擴展漂移區域形成於汲極區域周圍的基底中。主動閘極堆疊設置於通道區域上。虛擬閘極堆疊設置於經擴展漂移區域上，且虛擬閘極堆疊電耦接至可變電壓。
根據本發明實施例，所述虛擬閘極堆疊的寬度小於所述主動閘極堆疊的寬度。
根據本發明實施例，所述虛擬閘極堆疊的所述寬度介於40奈米至130奈米的範圍內，且所述主動閘極堆疊的所述寬度介於500奈米至10微米的範圍內。
根據本發明實施例，所述主動閘極堆疊與所述通道區域重疊且不與所述經擴展漂移區域重疊。
根據本發明實施例，所述主動閘極堆疊與所述通道區域部分重疊且與所述經擴展漂移區域部分重疊。
前文概述若干實施例的特徵，使得熟習此項技術者可較佳地理解本揭露的態樣。熟習此項技術者應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且其可在不脫離本發明的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
102‧‧‧基底
104‧‧‧隔離體
106‧‧‧第一區域
108‧‧‧第二區域
110‧‧‧第三區域
112‧‧‧源極區域
112a‧‧‧第一源極區域
112b‧‧‧第二源極區域
114‧‧‧汲極區域
120‧‧‧第一主動閘極堆疊
120a‧‧‧閘極介電層
120b‧‧‧閘極電極層
122‧‧‧第一虛擬閘極堆疊
122a‧‧‧閘極介電層
122b‧‧‧閘極電極層
124‧‧‧第二虛擬閘極堆疊
124a‧‧‧閘極介電層
124b‧‧‧閘極電極層
126‧‧‧第二主動閘極堆疊
126a‧‧‧閘極介電層
126b‧‧‧閘極電極層
130‧‧‧絕緣層
132‧‧‧接觸結構
132a‧‧‧接觸結構
132b‧‧‧接觸結構
134‧‧‧接觸結構
136‧‧‧接觸結構
136a‧‧‧接觸結構
136b‧‧‧接觸結構
138‧‧‧接觸結構
138a‧‧‧接觸結構
138b‧‧‧接觸結構
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準方法，未按比例繪製各種特徵。實際上，為論述清楚起見，可任意地增大或減小各種特徵的尺寸。 圖1為根據一些實施例的LDMOS電晶體的俯視圖。 圖2為根據一些實施例的LDMOS電晶體的橫截面圖。 圖3為根據一些實施例的具有接觸結構的LDMOS電晶體的俯視圖。 圖4為根據一些實施例的具有接觸結構的LDMOS電晶體的橫截面圖。 圖5為根據一些實施例的LDMOS電晶體的橫截面圖。 圖6為根據一些實施例的LDMOS電晶體的俯視圖。 圖7為根據一些實施例的LDMOS電晶體的橫截面圖。 圖8為根據一些實施例的具有接觸結構的LDMOS電晶體的俯視圖。 圖9為根據一些實施例的具有接觸結構的LDMOS電晶體的橫截面圖。 圖10為根據一些實施例的LDMOS電晶體的橫截面圖。
104‧‧‧隔離體
108‧‧‧第二區域
112‧‧‧源極區域
114‧‧‧汲極區域
120‧‧‧第一主動閘極堆疊
122‧‧‧第一虛擬閘極堆疊

Claims (1)

  1. 一種金屬氧化物半導體(MOS)電晶體，包括： 基底，具有第一導電性； 第一區域，具有所述第一導電性且形成於所述基底中； 第二區域，具有第二導電性且形成於所述基底中，所述第二區域與所述第一區域相鄰； 源極區域，具有所述第二導電性且形成於所述第一區域中； 汲極區域，具有所述第二導電性且形成於所述第二區域中； 主動閘極堆疊，設置於所述第一區域上；及 虛擬閘極堆疊，設置於所述第二區域上，所述虛擬閘極堆疊電耦接至可變電壓。
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