KR102410935B1 - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 다양한 폭(Various Widths)을 갖는 트랜지스터들의 문턱전압 균일도를 개선시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 제1게이트스택을 포함하는 제1트랜지스터; 상기 제1게이트스택보다 폭이 좁은 제2게이트스택을 포함하는 제2트랜지스터; 및 상기 제1게이트스택 및 제2게이트스택의 주변에 배치된 더미게이트스택을 포함하고, 상기 더미게이트스택은 외부로부터 상기 제1 및 제2게이트스택으로 확산되는 산소원자를 포획하는 산소싱크층을 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 고유전층 및 금속게이트전극을 포함하는 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치의 저전원 전압화 및 고속화에 따라 HKMG 구조가 제안되었다. HKMG(High-K Metal Gate) 구조를 가지는 트랜지스터(이하, 'HKMG 트랜지스터'라고 약칭)는 실리콘산화물(SiO2)보다 높은 유전율을 가지는 고유전율 물질을 포함하는 게이트절연층을 구비할 수 있다. 또한, HKMG 트랜지스터는 금속층을 포함하는 게이트 전극을 구비할 수 있다. HKMG 트랜지스터에서는 게이트절연층이 고유전율 물질을 포함하므로써, 등가 산화막 두께(EOT)를 얇게 하면서 게이트누설전류를 억제할 수 있다. 또한, 금속층을 포함하는 게이트 전극을 이용함으로써, 트랜지스터의 동작 특성을 향상시킬 수 있다.
본 발명의 실시예는 다양한 폭(Various Widths)을 갖는 트랜지스터들의 문턱전압 균일도를 개선시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는, 제1게이트스택을 포함하는 제1트랜지스터; 상기 제1게이트스택보다 폭이 좁은 제2게이트스택을 포함하는 제2트랜지스터; 및 상기 제1게이트스택 및 제2게이트스택의 주변에 배치된 더미게이트스택을 포함하고, 상기 더미게이트스택은 외부로부터 상기 제1 및 제2게이트스택으로 확산되는 산소원자를 포획하는 산소싱크층을 포함할 수 있다. 상기 더미게이트스택은 상기 제1게이트스택 및 제2게이트스택을 에워싸는 형상을 가질 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판 상에 액티브게이트스택을 형성하는 단계; 상기 액티브게이트 주변에 더미게이트스택을 형성하는 단계; 상기 액티브게이트스택 및 더미게이트스택의 산소베이컨시를 큐어링하기 위해, 산소가스 분위기의 어닐링을 수행하는 단계를 포함하고, 상기 더미게이트스택은 상기 산소가스 분위기로부터 확산되는 산소원자를 포획하는 산소싱크층을 포함할 수 있다. 상기 액티브게이트스택을 형성하는 단계는, 와이드게이트스택을 형성하는 단계; 및 상기 와이드게이트스택보다 폭이 작은 내로우게이트스택을 형성하는 단계를 포함할 수 있다. 상기 더미게이트스택은 상기 액티브게이트스택을 에워싸는 형상을 갖도록 형성할 수 있다.
본 기술은 산소싱크더미를 형성하므로써 산소베이컨시를 균일하게 큐어링할 수 있다.
본 기술은 산소싱크더미를 형성하므로써 와이드 게이트 트랜지스터(Wide gate transistor)와 내로우 게이트 트랜지스터(Narrow gate transistor) 사이의 문턱전압 균일도를 확보할 수 있다.
본 기술은 산소싱크더미를 형성하므로써 장채널 트랜지스터(Long channel transistor)와 단채널 트랜지스터(Short channel transistor) 사이의 문턱전압 균일도를 확보할 수 있다.
본 기술은 다양한 폭 및 길이의 게이트를 갖는 트랜지스터들의 신뢰성을 향상시킬 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c 및 도 1d는 산소베이컨시 큐어링 균일도를 설명하기 위한 도면이다.
도 2는 제2실시예에 따른 반도체장치를 도시한 평면도이다.
도 3a는 제3실시예에 따른 반도체장치를 도시한 평면도이다.
도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 3c는 제3실시예의 변형예에 따른 반도체장치를 도시한 단면도이다.
도 4a는 제4실시예에 따른 반도체장치를 도시한 평면도이다.
도 4b는 도 4a의 A-A'선에 따른 단면도이다.
도 5는 제5실시예에 따른 반도체장치를 도시한 평면도이다.
도 6은 제6실시예에 따른 반도체장치를 도시한 평면도이다.
도 7은 제7실시예에 따른 반도체장치를 도시한 평면도이다.
도 8a 내지 도 8e는 본 실시예들에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
이하, 실시예들은 게이트퍼스트 프로세스(Gate first process)에 의한 HKMG 형성시, 트랜지스터의 신뢰성(relability) 및 문턱전압(threshold voltage)의 온칩균일도(on chip uniformity)를 개선하는 방법을 제안한다.
게이트퍼스트 프로세스는, 게이트절연층 및 게이트전극을 형성한 후에 불순물의 이온 주입 및 활성화어닐링을 통해 소스/드레인영역을 형성하는 방법이다. 게이트퍼스트 프로세스에서, 게이트스택은 계면층, 게이트절연층 및 게이트전극을 포함할 수 있다. 계면층은 SiO2일 수 있고, 게이트절연층은 고유전 물질로 형성될 수 있다.
게이트퍼스트 프로세스를 수행하는 동안에, 게이트스택의 고유전층 내에 산소베이컨시(oxygen vacancy)가 형성될 수 있다. 이러한 산소베이컨시에 의해 PBTI 등의 신뢰성 열화가 발생될 수 있다. 또한, 문턱전압 쉬프트(Vt shift)가 발생될 수 있다.
후속 어닐링 공정 진행시에 산소베이컨시를 산소원자로 다시 큐어링할 수 있다. 이때 게이트 에지(Gate edge)에서 산소 반응이 끝나 게이트의 길이 및 폭 차이에 따른 특성변화를 초래할 수 있다. 즉, 길이 및 폭이 서로 다른 게이트들이 어닐링 공정에 동시에 노출될 때, 게이트 에지에서 큐어링이 불균일해질 수 있다.
본 실시예들은 산소원자를 소모하기 위한 더미게이트(gate dummy)를 제안한다. 더미게이트에 의해 게이트 에지에서의 산소큐어링을 억제할 수 있다. 이로써, 길이 및 폭이 서로 다른 게이트들의 산소베이컨시 큐어링 균일도를 개선할 수 있다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 1a를 참조하면, 반도체장치(100)는 복수의 액티브게이트(G1~G3)와 복수의 더미게이트(D1~D10)를 포함할 수 있다.
복수의 액티브게이트(G1~G3)는 서로 다른 폭(Width) 및 길이(Length)를 가질 수 있다. 제1액티브게이트(G1)는 제1폭(W1) 및 제1길이(L2)를 가질 수 있다. 제2액티브게이트(G2)는 제2폭(W2) 및 제2길이(L2)를 가질 수 있다. 제3액티브게이트(G3)는 제3폭(W3) 및 제3길이(L3)를 가질 수 있다. 제1폭(W1)과 제2폭(W2)은 동일하고, 제3폭(W3)은 제1폭(W1) 및 제2폭(W2)보다 더 클 수 있다. 제1길이(L1)와 제3길이(L3)는 동일하고, 제2길이(L2)는 제1길이(L1) 및 제3길이(L3)보다 더 작을 수 있다. 위와 같이, 복수의 액티브게이트(G1~G3)는 내로우 게이트(Narrow gate)와 와이드 게이트(Wide gate)를 포함할 수 있다. 내로우 게이트는 폭이 작은 액티브게이트를 지칭할 수 있고, 와이드 게이트는 폭이 큰 액티브게이트를 지칭할 수 있다. 제1액티브게이트(G1)와 제2액티브게이트(G2)는 내로우 게이트일 수 있다. 제3액티브게이트(G3)는 와이드 게이트일 수 있다.
복수의 더미게이트(D1~D10)는 서로 다른 크기 또는 동일 크기를 가질 수 있다. 복수의 더미게이트(D1~D10) 각각은 서로 분리(separated)될 수 있다. 즉, 복수의 더미게이트(D1~D10) 각각은 기설정된 간격을 갖고 서로 이웃할 수 있다. 복수의 더미게이트(D1~D10)는 불규칙한 형상(irregular-shape)일 수 있다.
복수의 더미게이트(D1~D10)는 복수의 액티브게이트(G1~G3)로부터 전기적으로 절연(insulated)될 수 있다. 복수의 더미게이트(D1~D10)와 복수의 액티브게이트(G1~G3) 사이의 간격은 1nm~100nm일 수 있다.
복수의 더미게이트(D1~D10)는 각각의 액티브게이트(G1~G3)를 에워싸는 형상일 수 있다. 제1액티브게이트(G1)의 주위에 제1더미게이트 내지 제4더미게이트(D1~D4)가 배치될 수 있다. 제1더미게이트 내지 제4더미게이트(D1~D4)는 불연속될 수 있다. 제2액티브게이트(G2)의 주위에 제4더미게이트 내지 제7더미게이트(D4~D7)가 배치될 수 있다. 제4더미게이트 내지 제7더미게이트(D4~D7)는 불연속될 수 있다. 제3액티브게이트(G3)의 주위에 제7더미게이트 내지 제10더미게이트(D7~D10)가 배치될 수 있다. 제7더미게이트 내지 제10더미게이트(D7~D10)는 불연속될 수 있다.
복수의 액티브게이트(G1~G3)와 복수의 더미게이트(D1~D10)는 동일 프로세스(same process)에 의해 형성될 수 있다. 복수의 액티브게이트(G1~G3)와 복수의 더미게이트(D1~D10)는 동일 물질(same material)을 포함할 수 있다. 복수의 액티브게이트(G1~G3)와 복수의 더미게이트(D1~D10)는 서로 다른 물질을 포함할 수 있다. 예컨대, 복수의 액티브게이트(G1~G3)는 절연물질과 도전물질의 스택을 포함할 수 있다. 복수의 더미게이트(D1~D10)는 절연물질과 도전물질의 스택을 포함할 수 있다.
제1액티브게이트 내지 제3액티브게이트(G1~G3)는 동일 물질을 포함할 수 있다. 제1더미게이트 내지 제10더미게이트(D1~D10)는 동일 물질을 포함할 수 있다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1b를 참조하면, 반도체기판(101) 상에 복수의 액티브게이트(G1~G3) 및 복수의 더미게이트(D1, D4, D7, D10)가 형성될 수 있다. 복수의 액티브게이트(G1~G3)는 서로 이격될 수 있다. 복수의 더미게이트(D1, D4, D7, D10)는 서로 이격될 수 있다. 복수의 액티브게이트(G1~G3)와 복수의 더미게이트(D1, D4, D7, D10)는 서로 이격될 수 있다.
반도체기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다.
복수의 더미게이트(D1, D4, D7, D10)는 각각 더미계면층(120), 더미게이트절연층(130) 및 더미게이트전극(140)을 포함할 수 있다. 반도체기판(101) 상에 더미계면층(120)이 형성된다. 계면층(120) 상에 더미게이트절연층(130)이 형성된다. 더미게이트절연층(130) 상에 더미게이트전극(140)이 형성된다.
복수의 액티브게이트(G1~G3)는 각각 계면층(121), 게이트절연층(131) 및 게이트전극(141)을 포함할 수 있다. 반도체기판(101) 상에 계면층(121)이 형성된다. 계면층(121) 상에 게이트절연층(131)이 형성된다. 게이트절연층(131) 상에 게이트전극(141)이 형성된다.
더미계면층(120)과 계면층(121)은 동일 두께일 수 있다. 더미계면층(120)과 계면층(121)은 동일 물질일 수 있다. 더미계면층(120)과 계면층(121)은 실리콘산화물 또는 실리콘산화질화물을 포함할 수 있다.
더미게이트절연층(130)과 게이트절연층(131)은 고유전물질(High-k materials)을 포함할 수 있다. 더미게이트절연층(130)과 게이트절연층(131)은 SiO2의 유전율(약 3.9)보다 더 큰 유전율을 가질 수 있다. 더미게이트절연층(130)과 게이트절연층(131)은 더미계면층(120) 및 계면층(121)보다 큰 유전율을 가질 수 있다. 더미게이트절연층(130)과 게이트절연층(131)은 금속산화물 또는 금속실리케이트를 포함할 수 있다. 더미게이트절연층(130)과 게이트절연층(131)은 하프늄(Hf), 알루미늄(Al), 란탄늄(La) 또는 지르코늄(Zr)을 포함할 수 있다. 더미게이트절연층(130)과 게이트절연층(131)은 하프늄 산화물(hafnium oxide), 알루미늄산화물(Alumium oxide), 란탄늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide) 또는 이들의 조합을 포함할 수 있다. 더미게이트절연층(130)과 게이트절연층(131)은 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Ziconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 본 실시예들에서, 더미게이트절연층(130)과 게이트절연층(131)은 하프늄 베이스 물질을 포함할 수 있다. 예컨대, HfO2, HfSiO, HfSiON 또는 HfON을 포함할 수 있다.
더미게이트전극(140)과 게이트전극(141)은 동일 두께일 수 있다. 더미게이트전극(140)과 게이트전극(141)은 폴리실리콘, 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 더미게이트전극(140)과 게이트전극(141)은 n형 도프드 폴리실리콘, p형 도프드 폴리실리콘, 티타늄질화물, 탄탈륨질화물, 텅스텐, 알루미늄 또는 이들의 조합을 포함할 수 있다.
상술한 바와 같이, 더미게이트절연층(130)과 게이트절연층(131)은 고유전물질로 형성되므로, 복수의 산소베이컨시를 포함한다. 산소베이컨시를 큐어링하기 위해, 복수의 액티브게이트(G1~G3) 및 복수의 더미게이트(D1, D4, D7, D10)는 열처리 공정(150)에 노출될 수 있다.
열처리 공정(150)은 산소함유가스 분위기에서 수행될 수 있다. 산소함유가스 분위기는 O2 가스를 포함할 수 있다.
열처리 공정(150)이 수행되는 동안에, 산소함유가스 분위기의 산소원자가 게이트절연층(131) 및 더미게이트절연층(130)으로 확산할 수 있다. 확산된 산소원자는 게이트절연층(131) 및 더미게이트절연층(130)의 산소베이컨시를 큐어링할 수 있다.
본 실시예는, 각각 더미게이트절연층(130)을 포함하는 복수의 더미게이트(D1~D10)를 형성해주므로써, 열처리 공정(150)을 진행하는 동안에 더미게이트절연층(130)이 산소원자(Oxygen atom; OA)를 포획한다. 산소원자(OA)를 포획함에 따라, 더미게이트절연층(130)은 게이트절연층(131)보다 산소함량이 더 클 수 있다. 포획된 산소원자(OA)에 의해 더미게이트절연층(130)의 산소베이컨시가 큐어링될 수 있다. 이로써, 더미게이트절연층(130)과 게이트절연층(131)은 산소베이컨시 밀도가 서로 다를 수 있다. 다른 실시예에서, 더미게이트절연층(130)과 게이트절연층(131)은 산소함량이 동일할 수 있다.
위와 같이, 열처리 공정(150) 동안에 더미게이트절연층(130)이 산소원자(OA)를 포획함에 따라, 게이트절연층(131)으로 확산되는 산소원자(OA)를 최소화할 수 있다. 열처리 공정(150) 동안에, 산소원자(OA)가 더미게이트(130)에서 소모되므로 액티브게이트(G1~G3)에 도달하는 산소원자가 최소화될 수 있다. 따라서, 서로 폭이 다른 액티브게이트들에서 산소베이컨시 큐어링을 억제할 수 있고, 이로 인해 산소베이컨시 균일도를 향상시킬 수 있다.
도 1c 및 도 1d는 산소베이컨시 큐어링 균일도를 설명하기 위한 도면이다.
도 1c를 참조하면, 액티브게이트들(G1, G2, G3)의 에지에서 산소원자에 의해 산소베이컨시가 큐어링될 수 있다. 더미게이트들(D1~D10)이 산소원자를 포획하므로, 액티브게이트들(G1, G2, G3)의 에지에 도달하는 산소원자를 최소화할 수 있다. 따라서, 액티브게이트들(G1, G2, G3)의 산소베이컨시큐어링영역(C11, C12, C13)은 균일한 크기를 가질 수 있다. 액티브게이트들(G1, G2, G3)은 각각 산소베이컨시함유영역(V11, V12, V13)과 산소베이컨시큐어링영역(C11, C12, C13)을 포함할 수 있다. 산소베이컨시큐어링영역(C11, C12, C13)은 각 액티브게이트(G1, G2, G3)의 게이트 에지(Gate edge)에 한정될 수 있다. 산소베이컨시함유영역(V11, V12, V13)은 복수의 산소베이컨시를 포함할 수 있고, 산소베이컨시큐어링영역(C11, C12, C13)은 산소베이컨시가 큐어링된 영역일 수 있다. 산소베이컨시함유영역(V11, V12, V13)이 산소베이컨시큐어링영역(C11, C12, C13)보다 더 큰 면적을 가질 수 있다.
다른 실시예에서, 더미게이트(D1~D10)에 의해 확산되는 산소원자가 모두 소모되는 경우, 액티브게이트들(G1, G2, G3)은 산소베이컨시큐어링영역(C11, C12, C13)을 포함하지 않을 수도 있다.
도 1d는 비교예에 따른 반도체장치(100)로서, 비교예는 도 1c와 다르게 더미게이트가 생략될 수 있다. 비교예에 따른 반도체장치(100)는, 도 1b와 같은 열처리 공정(150)에 노출될 수 있다.
열처리 공정(150)이 수행되는 동안에, 산소함유가스 분위기의 산소원자(OA)가 게이트절연층(131)으로 확산할 수 있다. 확산된 산소원자(OA)는 게이트절연층(131)의 산소베이컨시를 큐어링할 수 있다. 그러나, 액티브게이트들(G1, G2, G3)의 폭이 서로 다르므로, 산소베이컨시 큐어링 밀도가 불균일할 수 있다. 예컨대, 폭이 작은 액티브게이트(G1, G2)는 폭이 큰 액티브게이트(G3)보다 산소베이컨시가 더 많이 큐어링될 수 있다. 부연하면, 액티브게이트들(G1, G2)의 산소베이컨시큐어링영역(C1, C2)은 액티브게이트(G3)의 산소베이컨시큐어링영역(C3)보다 더 클 수 있다. 이와 같은 산소베이컨시큐어링영역의 유의차에 의해 액티브트랜지스터들간에 문턱전압 차이가 발생할 수 있다.
본 실시예는, 더미게이트(D1~D10)를 배치하므로써, 서로 다른 폭을 갖는 액티브게이트(G1, G2, G3) 간에 산소베이컨시 유의차가 발생하지 않는다. 결국, 서로 다른 폭을 갖는 액티브트랜지스터들의 문턱전압 차이 및 신뢰성 차이를 없앨 수 있다.
도 2는 제2실시예에 따른 반도체장치를 도시한 평면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 2를 참조하면, 반도체장치(100M)는 링 형상(Ring-shape)의 더미게이트(D11)을 포함할 수 있다. 즉, 더미게이트(D11)는 연속된 형상일 수 있다. 복수의 액티브게이트(G1~G3)는 하나의 더미게이트(D11)에 의해 에워싸일 수 있다.
도 3a는 제3실시예에 따른 반도체장치를 도시한 평면도이다. 도 3b는 도 3a의 A-A'선에 따른 단면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 3a 및 도 3b를 참조하면, 반도체장치(200)는 복수의 액티브트랜지스터(Tr1, Tr2)와 하나의 더미트랜지스터(Tr3)를 포함할 수 있다. 복수의 액티브트랜지스터(Tr1, Tr2)는 제1액티브트랜지스터(Tr1)와 제2액티브트랜지스터(Tr2)를 포함할 수 있다. 제1액티브트랜지스터(Tr1)는 와이드 게이트(211W)를 포함할 수 있다. 제2액티브트랜지스터(Tr2)는 내로우 게이트(211N)를 포함할 수 있다. 와이드 게이트(211W)는 내로우 게이트(211N)보다 더 큰 폭(W12＞W11)을 가질 수 있다. 와이드 게이트(211W)와 내로우 게이트(211N)는 동일한 게이트길이를 가질 수 있다.
제1액티브트랜지스터(Tr1)는 와이드 게이트(211W) 및 제1소스/드레인영역(215W)을 포함할 수 있다. 와이드 게이트(211W)는 제1액티브영역(210W) 상에 가로놓일 수 있다. 제1소스/드레인영역(215W)은 와이드 게이트(211W) 양측의 제1액티브영역(210W) 내에 형성될 수 있다.
제2액티브트랜지스터(Tr2)는 내로우 게이트(211N) 및 제2소스/드레인영역(215N)을 포함할 수 있다. 내로우 게이트(211N)는 제2액티브영역(210N) 상에 가로놓일 수 있다. 제2소스/드레인영역(215N)은 내로우 게이트(211N) 양측의 제2액티브영역(210N) 내에 형성될 수 있다.
더미트랜지스터(Tr3)는 더미게이트(221) 및 더미소스/드레인영역(225)을 포함할 수 있다. 더미게이트(221)는 더미액티브영역(220) 상에 가로놓일 수 있다. 더미소스/드레인영역(225)은 더미게이트(221) 양측의 더미액티브영역(220) 내에 형성될 수 있다. 더미게이트(221)는 와이드 게이트(211W)보다 더 작은 폭(W12＞W13)을 가질 수 있다. 더미게이트(221)와 내로우 게이트(211N)는 동일한 폭(W12=W13)을 가질 수 있다. 다른 실시예에서, 더미게이트(221)는 내로우 게이트(211N)보다 작은 폭(W12＞W13)을 가질 수 있다.
제1,2액티브영역(210W, 210N)과 더미액티브영역(220)은 반도체기판(201)에 정의될 수 있다. 반도체기판(201)은 소자분리층(202)을 더 포함할 수 있다. 제1액티브영역(210W), 제2액티브영역(210N) 및 더미액티브영역(220)은 소자분리층(202)에 의해 전기적으로 서로 분리될 수 있다.
와이드 게이트(211W)는 제1계면층(212W), 제1게이트절연층(213W) 및 제1게이트전극(214W)을 포함할 수 있다.
내로우 게이트(211N)는 제2계면층(212N), 제2게이트절연층(213N) 및 제2게이트전극(214N)을 포함할 수 있다.
더미게이트(221)는 더미계면층(222), 더미게이트절연층(223) 및 더미게이트전극(224)을 포함할 수 있다.
더미계면층(222)은 도 1b의 더미게이트절연층(120)에 대응될 수 있다. 제1,2계면층(212W, 212N)은 도 1b의 계면층(121)에 대응될 수 있다. 제1,2게이트절연층(213W, 213N)은 도 1b의 게이트절연층(131)에 대응될 수 있다. 더미게이트절연층(223)은 도 1b의 더미게이트절연층(130)에 대응될 수 있다. 제1,2게이트전극(214W, 214N)은 도 1b의 게이트전극(141)에 대응될 수 있다. 더미게이트전극(224)은 도 1b의 더미게이트전극(140)에 대응될 수 있다.
제1,2소스/드레인영역(215W, 215N) 및 더미소스/드레인영역(225)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 제1,2소스/드레인영역(215W, 215N) 및 더미소스/드레인영역(225)은 인(Ph), 비소(As) 또는 보론(B)을 포함할 수 있다. 제1,2소스/드레인영역(215W, 215N)과 더미소스/드레인영역(225)은 동일 불순물로 도핑될 수 있다.
제1,2소스/드레인영역(215W, 215N)과 더미소스/드레인영역(225)은 서로 다른 불순물로 도핑될 수 있다. 제1,2소스/드레인영역(215W, 215N)과 더미소스/드레인영역(225)은 N형 불순물로 도핑될 수 있다. 이에 따라, 제1,2액티브트랜지스터(Tr1, Tr2)와 더미트랜지스터(Tr3)는 NMOSFET를 포함할 수 있다.
제1,2소스/드레인영역(215W, 215N)과 더미소스/드레인영역(225)은 P형 불순물로 도핑될 수 있다. 이에 따라, 제1,2액티브트랜지스터(Tr1, Tr2)와 더미트랜지스터(Tr3)는 PMOSFET를 포함할 수 있다.
제1,2소스/드레인영역(215W, 215N)는 N형 불순물로 도핑되고, 더미소스/드레인영역(225)은 P형 불순물로 도핑될 수 있다. 이에 따라, 제1,2액티브트랜지스터(Tr1, Tr2)는 NMOSFET일 수 있고, 더미트랜지스터(Tr3)는 PMOSFET를 포함할 수 있다.
본 실시예는, 더미게이트절연층(223)을 포함하는 더미게이트(221)를 형성해주므로써, 열처리 공정(250)을 진행하는 동안에 더미게이트절연층(223)이 산소원자(OA)를 포획한다.
위와 같이, 더미게이트절연층(223)이 산소원자(OA)를 포획함에 따라, 제1,2게이트절연층(213W, 213N)으로 확산되는 산소원자(OA)를 최소화할 수 있다. 따라서, 제1액티브트랜지스터(Tr1)와 제2액티브트랜지스터(Tr2) 사이에 산소베이컨시 유의차가 발생하지 않는다.
아울러, 더미게이트(221)가 산소원자를 포획하므로, 서로 다른 채널길이를 갖는 와이드 게이트(211W)와 내로우 게이트(211N) 사이의 산소베이컨시 균일도를 향상시킬 수 있다. 즉, 장채널과 숏채널 사이의 문턱전압을 균일하게 유지할 수 있다.
결국, 와이드 게이트(211W)와 내로우 게이트(211N)의 주위에 더미게이트(221)를 형성하므로써, 서로 다른 게이트폭 또는 서로 다른 채널길이를 갖는 제1,2액티브트랜지스터(Tr1, Tr2) 사이의 신뢰성을 균일하게 확보할 수 있다.
제1액티브트랜지스터(Tr1) 및 제2액티브트랜지스터(Tr2)는 NMOSFET, PMOSFET 또는 CMOSFET을 포함할 수 있다. 더미트랜지스터(Tr3)는 더미 NMOSFET, 더미 PMOSFET 또는 더미 CMOSFET를 포함할 수 있다.
도 3c는 제3실시예의 변형예에 따른 반도체장치를 도시한 단면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 3c를 참조하면, 와이드게이트(211W)는 제1게이트전극(214W)과 제1게이트절연층(213W) 사이의 제1캡핑층(216W)을 더 포함할 수 있다. 내로우게이트(211N)는 제2게이트전극(214N)과 제2게이트절연층(213N) 사이의 제2캡핑층(216N)을 더 포함할 수 있다. 더미게이트(221)는 더미게이트전극(224)과 더미게이트절연층(223) 사이의 더미캡핑층(226)을 더 포함할 수 있다.
제1,2캡핑층(216W, 216N)은 다이폴을 유도하여 유효일함수를 조절할 수 있는 물질일 수 있다. 제1,2캡핑층(216W, 216N)은 란탄산화물(LaO) 또는 알루미늄산화물(AlO)을 포함할 수 있다. 제1액티브트랜지스터(Tr1)와 제2액티브트랜지스터(Tr2)가 NMOSFET인 경우, 제1,2캡핑층(216W, 216N)은 LaO일 수 있다. 제1액티브트랜지스터(Tr1)와 제2액티브트랜지스터(Tr2)가 PMOSFET인 경우, 제1,2캡핑층(216W, 216N)은 AlO일 수 있다. 제1,2캡핑층(216W, 216N)과 더미 캡핑층(226)은 동일 물질일 수 있다.
제1,2캡핑층(216W, 216N)에 의해 액티브트랜지스터들(Tr1, Tr2)의 문턱전압을 요구되는 수준으로 조절할 수 있다.
도 4a는 제4실시예에 따른 반도체장치를 도시한 평면도이다. 도 4b는 도 4a의 A-A'선에 따른 단면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 반도체장치(300)는 와이드 게이트(211W), 내로우 게이트(211N) 및 더미게이트(221')를 포함할 수 있다. 더미게이트(221')는 소자분리층(202) 상에 직접 접촉하여 형성될 수 있다. 즉, 더미게이트(221')는 더미액티브영역 없이 소자분리층(202) 상에 위치할 수 있다.
도 5는 제5실시예에 따른 반도체장치를 도시한 평면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 5를 참조하면, 반도체장치(400)는 와이드 게이트(211W) 및 내로우 게이트(211N) 주변에 배치된 더미게이트(221")를 포함할 수 있다. 더미게이트(221")는 더미액티브영역(220")과 부분적으로 오버랩(OL1)될 수 있다. 아울러, 더미게이트(221")는 소자분리층(202)과 부분적으로 오버랩(OL2)될 수 있다.
도 6은 제6실시예에 따른 반도체장치를 도시한 평면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 6을 참조하면, 반도체장치(500)는 와이드 게이트(211W) 및 내로우 게이트(211N) 주변에 배치된 복수의 더미게이트(221, 221', 221")를 포함할 수 있다. 더미게이트(221)는 더미액티브영역(220) 상에 가로놓일 수 있다. 더미게이트(221')는 소자분리층(202) 상에 위치할 수 있다. 더미게이트(221")는 더미액티브영역(220") 및 소자분리층(202)과 부분적으로 오버랩될 수 있다.
도 7은 제7실시예에 따른 반도체장치를 도시한 평면도이다. 이하, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 7을 참조하면, 반도체장치(600)는 복수의 액티브게이트(211L, 211S) 및 하나의 더미게이트(221R)을 포함할 수 있다. 더미게이트(221R)는 복수의 액티브게이트(211L, 211S)를 에워싸는 링 형상일 수 있다. 복수의 액티브게이트(211L, 211S)는 액티브영역(210) 위에 가로놓일 수 있다. 복수의 액티브게이트(211L, 211S)는 숏 액티브게이트(Short active gate, 211S) 및 롱 액티브게이트(Long active gate, 211L)를 포함할 수 있다. 숏 액티브게이트(211S)는 길이(L1)가 짧고, 롱 액티브게이트(Long active gate, 211L)는 길이(L2)가 길 수 있다. 숏 액티브게이트(211S)와 롱 액티브게이트(211L)는 동일한 폭을 가질 수 있다. 숏 액티브게이트(211S)는 숏 액티브영역(Short active region, 210S) 위에 가로놓일 수 있다. 롱 액티브게이트(211L)는 롱 액티브영역(Long active region, 210L) 위에 가로놓일 수 있다. 게이트길이 방향으로 볼 때, 롱 액티브영역(210L)은 숏 액티브영역(210S)보다 더 길 수 있다.
더미게이트(221R)의 대부분은 소자분리층(202) 상에 위치할 수 있다. 더미게이트(221R)의 일부는 더미액티브영역(220A) 위에 가로놓일 수 있다. 다른 실시예에서, 더미액티브영역(220A)은 생략될 수도 있다.
도 8a 내지 도 8e는 본 실시예들에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 8a에 도시된 바와 같이, 반도체기판(11)에 소자분리층(12)이 형성될 수 있다. 반도체기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 소자분리층(12)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(12)은 실리콘산화물, 실리콘질화물, 스핀온절연물질(Spin On Dielectric; SOD) 또는 이들의 조합을 포함할 수 있다.
소자분리층(12)에 의해, 반도체기판(11)에 제1영역(R1), 제2영역(R2) 및 제3영역(R3)이 정의될 수 있다. 제1영역(R1), 제2영역(R2) 및 제3영역(R3)은 활성영역일 수 있다. 제1영역(R1)은 '와이드게이트영역'이라고 지칭할 수 있다. 제2영역(R2)은 '내로우게이트영역'이라고 지칭될 수 있다. 제3영역(R3)은 '더미게이트영역'이라고 지칭될 수 있다. 제1영역(R1) 및 제2영역(R2)은 실제로 동작하는 트랜지스터가 형성되는 영역일 수 있다. 제3영역(R3)은 비-동작 트랜지스터, 즉 더미 트랜지스터가 형성되는 영역일 수 있다. 제1영역(R1), 제2영역(R2) 및 제3영역(R3)은 활성영역일 수 있다.
도 8b에 도시된 바와 같이, 반도체기판(11) 상에 계면층(13)이 형성될 수 있다. 계면층(13) 상에 게이트절연층(14)이 형성될 수 있다.
계면층(13)은 실리콘산화물(Silicon oxide), 실리콘산질화물(Silicon oxynitride) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 계면층(13)은 SiO2 또는 SiON을 포함할 수 있다. 계면층(13)은 반도체기판(11)과 게이트절연층(14) 사이의 계면특성을 개선시킬 수 있다. 계면층(13)으로서 실리콘산화물은 오존(Ozone)을 이용한 습식방식으로 성장될 수 있다. 계면층(13)은 제1영역(R1), 제2영역(R2) 및 제3영역(R3)에서 동일한 재료로 형성될 수 있다.
게이트절연층(14)은 제1영역(R1), 제2영역(R2) 및 제3영역(R3)에서 동일한 재료로 형성될 수 있다. 게이트절연층(14)은 고유전물질(High-k materials)을 포함할 수 있다. 게이트절연층(14)은 SiO2의 유전율(약 3.9)보다 더 큰 유전율을 가질 수 있다. 게이트절연층(14)은 계면층(13)보다 큰 유전율을 가질 수 있다.
게이트절연층(14)은 금속산화물 또는 금속실리케이트를 포함할 수 있다. 게이트절연층(14)은 하프늄(Hf), 알루미늄(Al), 란탄늄(La) 또는 지르코늄(Zr)을 포함할 수 있다. 게이트절연층(14)은 하프늄 산화물(hafnium oxide), 알루미늄산화물(Alumium oxide), 란탄늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(14)은 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Ziconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(14)은 제1영역(R1)과 제2영역(R2)에서 서로 다른 재료가 사용될 수도 있다. 게이트절연층(14)은 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD)에 의해 형성될 수 있다. 도시하지 않았으나, 게이트절연층(14)은 플라즈마질화(Plasma Nitridation) 공정 및 질화후어닐(Post Nitridation Anneal)에 노출될 수 잇다.
게이트절연층(14) 상에 게이트도전층(15)이 형성될 수 있다. 게이트도전층(15)은 제1영역(R1), 제2영역(R2) 및 제3영역(R3)에서 동일한 재료로 형성될 수 있다. 게이트도전층(15)은 폴리실리콘, 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 게이트도전층(15)은 n형 도프드 폴리실리콘, p형 도프드 폴리실리콘, 티타늄질화물, 탄탈륨질화물, 텅스텐, 알루미늄 또는 이들의 조합을 포함할 수 있다.
게이트도전층(15) 상에 마스크층(16)이 형성될 수 있다. 마스크층(16)은 포토레지스트패턴을 포함할 수 있다.
도 8c에 도시된 바와 같이, 와이드게이트(WG), 내로우게이트(NG) 및 더미게이트(DG)가 형성될 수 있다. 와이드게이트(WG), 내로우게이트(NG) 및 더미게이트(DG)를 동시에 형성될 수 있다. 와이드게이트(WG), 내로우게이트(NG) 및 더미게이트(DG)를 형성하기 위해, 마스크층(16)을 이용하여 게이트 패터닝 공정이 수행될 수 있다. 예를 들어, 게이트도전층(15), 게이트절연층(14) 및 계면층(13)이 순차적으로 식각될 수 있다.
와이드게이트(WG), 내로우게이트(NG) 및 더미게이트(DG)는 각각 다층의 스택구조일 수 있다. 와이드게이트(WG)는 와이드계면층(13W), 와이드게이트절연층(14W) 및 와이드게이트전극(15W)이 적층된 구조일 수 있다. 내로우게이트(NG)는 내로우계면층(13N), 내로우게이트절연층(14N) 및 내로우게이트전극(15N)이 적층된 구조일 수 있다. 더미게이트(DG)는 더미계면층(13D), 더미게이트절연층(14D) 및 더미게이트전극(15D)을 포함하는 스택구조일 수 있다. 와이드계면층(13W), 내로우계면층(13N) 및 더미계면층(13D)은 동일 물질 및 동일 두께일 수 있다. 와이드게이트절연층(14W), 내로우게이트절연층(14N) 및 더미게이트절연층(14D)은 동일 물질 및 동일 두께일 수 있다. 와이드게이트전극(15W), 내로우게이트전극(15N)과 더미게이트전극(15D)은 동일 물질 및 동일 두께일 수 있다.
와이드게이트(WG)는 제1영역(R1) 상에 형성될 수 있다. 내로우게이트(NG)는 제2영역(R2) 상에 형성될 수 있다. 더미게이트(DG)는 제3영역(R3) 상에 형성될 수 있다. 와이드게이트(WG)는 내로우게이트(NG) 및 더미게이트(DG)보다 더 큰 폭을 가질 수 있다. 와이드게이트(WG) 및 내로우게이트(NG)는 액티브게이트일 수 있다.
와이드게이트(WG) 및 내로우게이트(NG)는 각각 SiO2/HfO2/TiN 스택일 수 있다. 예컨대, 와이드계면층(13W) 및 내로우계면층(13N)은 SiO2일 수 있다. 와이드게이트절연층(14W) 및 내로우게이트절연층(14N)은 HfO2일 수 있다. 와이드게이트전극(15W) 및 내로우게이트전극(15N)은 TiN일 수 있다.
더미게이트(DG)는 SiO2/HfO2/TiN 스택일 수 있다. SiO2는 더미계면층(13D)일 수 있다. HfO2는 더미게이트절연층(14D)일 수 있다. TiN는 더미게이트전극(15D)일 수 있다.
게이트패터닝이 완료된 이후에, 마스크층(도 8b의 '16')이 제거될 수 있다.
도 8d에 도시된 바와 같이, 소스/드레인영역(17W, 17N, 17D)이 형성될 수 있다. 소스/드레인영역(17W, 17N, 17D)은 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)을 포함할 수 있다. 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은 도핑 공정에 의해 형성될 수 있다. 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은 동일 불순물로 도핑될 수 있다. 다른 실시예에서, 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은은 서로 다른 불순물로 도핑될 수 있다.
와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은 N형 불순물로 도핑될 수 있다. 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은 P형 불순물로 도핑될 수 있다. 와이드소스/드레인영역(17W) 및 내로우소스/드레인영역(17N)은 N형 불순물로 도핑되고, 더미소스/드레인영역(17D)은 P형 불순물로 도핑될 수 있다.
와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)은 인(Ph), 비소(As) 또는 보론(B)을 포함할 수 있다.
와이드게이트(WG) 및 와이드소스/드레인영역(17W)은 와이드게이트 트랜지스터가 될 수 있다. 내로우게이트(NG) 및 내로우소스/드레인영역(17N)은 내로우게이트 트랜지스터가 될 수 있다. 더미게이트(DG) 및 더미소스/드레인영역(17D)은 더미트랜지스터가 될 수 있다. 와이드게이트 트랜지스터와 내로우게이트 트랜지스터는 동일한 문턱전압을 가질 수 있다.
도 8e에 도시된 바와 같이, 열처리 공정(18)이 수행될 수 있다. 열처리 공정(18)에 의해 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)에 도핑된 불순물이 활성화될 수 있다.
열처리 공정(18)은 산소함유가스 분위기에서 수행될 수 있다. 산소함유가스 분위기는 O2 가스를 포함할 수 있다.
열처리 공정(18)에 의해 산소베이컨시가 큐어링될 수 있다. 여기서, 산소베이컨시는 와이드게이트절연층(14W), 내로우게이트절연층(14N) 및 더미게이트절연층(14D)에 위치할 수 있다. 와이드게이트절연층(14W), 내로우게이트절연층(14N) 및 더미게이트절연층(14D)은 고유전물질을 포함하기 때문에, 와이드게이트절연층(14W), 내로우게이트절연층(14N) 및 더미게이트절연층(14D) 내에 다수의 산소베이컨시가 형성될 수 있다.
열처리 공정(18)이 수행되는 동안에, 산소함유가스 분위기의 산소원자가 와이드게이트절연층(14W), 내로우게이트절연층(14N) 및 더미게이트절연층(14D)으로 확산할 수 있다. 확산된 산소원자는 산소베이컨시를 큐어링한다.
다른 실시예에서, 열처리 공정(18)을 먼저 수행한 후에, 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)이 형성될 수도 있다. 이 경우, 와이드소스/드레인영역(17W), 내로우소스/드레인영역(17N) 및 더미소스/드레인영역(17D)에 도핑된 불순물의 활성화를 위한 추가 열처리 공정이 수행될 수 있다. 추가 열처리 공정은 열처리 공정(18)과 동일 조건하에서 수행될 수 있다.
열처리 공정(18)을 진행하는 동안에, 더미게이트(DG)는 산소원자를 포획할 수 있다. 더미게이트(DG)는 '산소싱크더미(oxygen sink dummy)'라고 지칭될 수 있다. 더미게이트(DG)가 산소원자를 포획하므로, 와이드게이트(WG) 및 내로우게이트(NG)로 확산되는 산소원자를 최소화시킬 수 있다.
더미게이트(DG)가 산소원자를 포획하므로, 산소베이컨시 유의차(Significant difference)가 발생하지 않는다. 즉, 서로 다른 폭을 갖는 와이드게이트(WG)와 내로우게이트(NG) 사이의 산소베이컨시 균일도를 향상시킬 수 있다. 부연하면, 와이드트랜지스터와 내로우트랜지스터 사이의 문턱전압을 균일하게 유지할 수 있다.
산소싱크더미로 사용되는 더미게이트(DG)는 더미게이트절연층(13D)에 형성되는 산소베이컨시를 갖고 있으므로, NMOS/PMOS 자체를 사용할수 있다.
더미게이트절연층(14D)과 더미게이트전극(15D)이 직접 접촉하는 경우에 산소베이컨시 생성량이 증가하므로, 산소싱크역할을 더 강하게 수행할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
G1, G2, G3 : 액티브게이트
D1~D10 : 더미게이트
201 : 반도체기판 202 : 소자분리층
211W : 와이드게이트 211N : 내로우게이트
221 : 더미게이트
OA : 산소원자

Claims (20)

  1. 제1게이트절연층을 포함하는 제1게이트스택;
    제2게이트절연층을 포함하고 상기 제1게이트스택의 폭보다 좁은 폭을 갖는 제2게이트스택;
    상기 제1게이트스택의 측면을 둘러싸는 제1더미게이트스택;
    상기 제2게이트스택의 측벽을 둘러싸는 제2더미게이트스택;
    상기 제1 및 제2더미게이트스택 각각은 외부로부터 상기 제1 및 제2게이트절연층으로 확산되는 산소원자를 포획하기 위한 산소싱크층을 포함하고,
    상기 산소싱크층은 상기 제1 및 제2게이트절연층의 산소함량보다 높은 산소함량을 갖는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1게이트스택, 제2게이트스택, 제1더미게이트스택 및 제2더미게이트스택은 각각 산소베이컨시함유층을 포함하고, 상기 제1게이트스택과 제2게이트스택 간에 산소베이컨시 유의차가 없는
    반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2더미게이트스택은 상기 제1게이트스택 및 제2게이트스택과 동일한 물질로 형성되는
    반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2게이트스택은 각각 산소베이컨시함유영역과 산소베이컨시큐어링영역을 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 산소베이컨시큐어링영역은 상기 제1게이트스택 및 제2게이트스택 각각의 게이트에지에 형성된
    반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1게이트절연층, 제2게이트절연층 및 산소싱크층은 각각 고유전층을 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1게이트절연층, 제2게이트절연층 및 산소싱크층은 각각 HfO2, HfSiO, HfSiON 또는 HfON를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1게이트스택, 제2게이트스택, 제1더미게이트스택 및 제2더미게이트스택은 각각 계면층, 고유전층 및 금속게이트전극의 순서로 적층된 스택구조를 포함하고, 상기 제1 및 제2더미게이트스택의 고유전층은 상기 산소싱크층이 되는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1게이트스택, 제2게이트스택, 제1더미게이트스택 및 제2더미게이트스택은 각각 계면층, 고유전층, 다이폴유도캡핑층 및 금속게이트전극의 순서로 적층된 스택구조를 포함하고, 상기 제1 및 제2더미게이트스택의 고유전층은 상기 산소싱크층이 되는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1더미게이트스택은 상기 제1게이트스택의 측면을 연속적으로 둘러싸는 형상을 갖고, 상기 제2더미게이트스택은 상기 제2게이트스택의 측벽을 연속적으로 둘러싸는 형상을 갖는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2더미게이트스택 각각은 상기 제1 및 제2게이트스택으로부터 1nm~100nm 간격만큼 이격되어 배치되는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1게이트스택과 제2게이트스택은 서로 다른 게이트 길이를 갖는 반도체장치.
  13. 반도체기판 상에 선폭이 상이하고 서로 이격된 복수의 액티브게이트스택을 형성하는 단계;
    상기 액티브게이트스택들 각각의 측면을 둘러싸는 더미게이트스택을 형성하는 단계;
    상기 각 액티브게이트스택의 산소베이컨시를 큐어링하기 위해, 산소가스 분위기의 열처리를 수행하는 단계를 포함하고,
    상기 더미게이트스택은 상기 산소가스 분위기로부터 확산되는 산소원자를 포획하는 산소싱크층을 포함하는
    반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 액티브게이트스택을 형성하는 단계는,
    와이드 게이트스택을 형성하는 단계; 및
    상기 와이드 게이트스택보다 폭이 작은 내로우 게이트스택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 더미게이트스택은 상기 각 액티브게이트스택의 측면을 연속적으로 둘러싸는 형상을 갖도록 형성하는 반도체장치 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 액티브게이트스택들 및 더미게이트스택은 각각 산소베이컨시함유층을 포함하고, 상기 열처리 이후에 상기 산소베이컨시가 일부 큐어링되는 반도체장치 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 열처리 이후에,
    상기 액티브게이트스택들은 산소베이컨시함유영역과 산소베이컨시큐어링영역을 포함하고, 상기 산소베이컨시큐어링영역은 상기 각 액티브게이트스택의 게이트 에지에 한정되어 형성되는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 액티브게이트스택들 및 더미게이트스택은 각각 계면층, 고유전층 및 금속게이트전극의 순서로 적층된 스택구조로 형성하는
    반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 액티브게이트스택들 및 더미게이트스택은 각각 계면층, 고유전층, 다이폴유도캡핑층 및 금속게이트전극의 순서로 적층된 스택구조로 형성하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 더미게이트스택은 상기 각 액티브게이트스택으로부터 1nm~100nm 간격만큼 이격되어 형성되는 반도체장치 제조 방법.
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