JP5283943B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る半導体装置(高周波電力増幅器)の平面構成を模式的に示した図である。図2は、図1のA−A線に沿った断面構成を模式的に示した図である。図1及び図2に示した半導体装置(高周波電力増幅器)は、マルチフィンガー型のレイアウト構造を有している。
ここで、Lは電界効果トランジスタのゲート長であり、Wは電界効果トランジスタのゲート幅である。μはキャリア移動度であり、COXはゲート絶縁膜のキャパシタンスである。また、VGSはゲート電圧(ゲート及びソース間の電圧)であり、VTHは電界効果トランジスタの閾値電圧である。
ここで、L1及びL2はそれぞれ第1及び第2の電界効果トランジスタのゲート長であり、W1及びW2はそれぞれ第1及び第2の電界効果トランジスタのゲート幅(トランジスタ1個あたりのゲート幅)である。また、M1及びM2はそれぞれ、第1及び第2の電界効果トランジスタのゲート電極の本数である。本実施形態では、第1及び第2の電界効果トランジスタのゲート長は互いに等しく、ゲート幅も互いに等しい。したがって、式(2)は以下のように表される。
本実施形態では、第1の電界効果トランジスタのゲート電極31の本数M1が2本、第2の電界効果トランジスタのゲート電極32の本数M2が4本である。したがって、電流利得は2となる。このように、第2の電界効果トランジスタのゲート電極32の本数を、第1の電界効果トランジスタのゲート電極31の本数よりも多くすることで、第2のトランジスタユニットからは増幅信号を出力することができる。
図4は、本発明の第2の実施形態に係る半導体装置(高周波電力増幅器)の平面構成を模式的に示した図である。図5は、図4のA−A線に沿った断面構成を模式的に示した図である。図4及び図5に示した半導体装置(高周波電力増幅器)は、マルチフィンガー型のレイアウト構造を有している。
図6は、本発明の第3の実施形態に係る半導体装置(高周波電力増幅器)の平面構成を模式的に示した図である。図7は、図6のA−A線に沿った断面構成を模式的に示した図である。図6及び図7に示した半導体装置(高周波電力増幅器)は、マルチフィンガー型のレイアウト構造を有している。
12…素子領域 13…素子分離領域
21、22、23、23a、23b、24、24a、24b…辺(エッジ)
31…第1のゲート電極 32…第2のゲート電極
33…ダミーゲート電極 34、35…共通電極
41…拡散領域 51…基板コンタクト
Claims (9)
- 互いに電気的に接続された複数の第1のゲート電極と、互いに電気的に接続された複数の第1のソースと、互いに電気的に接続された複数の第1のドレインとを含んだ複数の第1の電界効果トランジスタを有し、前記第1のゲート電極及び前記第1のドレインが互いに電気的に接続された第1のトランジスタユニットと、
互いに電気的に接続された複数の第2のゲート電極と、互いに電気的に接続された複数の第2のソースと、互いに電気的に接続された複数の第2のドレインとを含んだ複数の第2の電界効果トランジスタを有し、前記第2のゲート電極が前記第1のゲート電極に電気的に接続された第2のトランジスタユニットと、
前記第1のゲート電極及び前記第2のゲート電極と電気的に分離された複数のダミーゲート電極と、
を備え、
前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極は互いに平行に配列され、任意の前記第1のゲート電極と任意の前記第2のゲート電極との間に少なくとも1つの前記ダミーゲート電極が配置され、
前記第1のトランジスタユニット及び前記第2のトランジスタユニットは同一の素子領域に設けられ、
前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極は前記素子領域を横切り、
前記素子領域は複数の辺によって規定された多角形形状を有し、
前記辺の少なくとも1つは、前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極のいずれとも交差せず、且つ前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極のいずれに対しても非平行である
ことを特徴とする半導体装置。 - 互いに電気的に接続された複数の第1のゲート電極と、互いに電気的に接続された複数の第1のソースと、互いに電気的に接続された複数の第1のドレインとを含んだ複数の第1の電界効果トランジスタを有し、前記第1のゲート電極及び前記第1のドレインが互いに電気的に接続された第1のトランジスタユニットと、
互いに電気的に接続された複数の第2のゲート電極と、互いに電気的に接続された複数の第2のソースと、互いに電気的に接続された複数の第2のドレインとを含んだ複数の第2の電界効果トランジスタを有し、前記第2のゲート電極が前記第1のゲート電極に電気的に接続された第2のトランジスタユニットと、
前記第1のゲート電極及び前記第2のゲート電極と電気的に分離された複数のダミーゲート電極と、
を備え、
前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極は互いに平行に配列され、任意の前記第1のゲート電極と任意の前記第2のゲート電極との間に少なくとも1つの前記ダミーゲート電極が配置され、
互いに隣接する前記第2のゲート電極間に少なくとも1つの前記ダミーゲート電極が配置されている
ことを特徴とする半導体装置。 - 互いに電気的に接続された複数の第1のゲート電極と、互いに電気的に接続された複数の第1のソースと、互いに電気的に接続された複数の第1のドレインとを含んだ複数の第1の電界効果トランジスタを有し、前記第1のゲート電極及び前記第1のドレインが互いに電気的に接続された第1のトランジスタユニットと、
互いに電気的に接続された複数の第2のゲート電極と、互いに電気的に接続された複数の第2のソースと、互いに電気的に接続された複数の第2のドレインとを含んだ複数の第2の電界効果トランジスタを有し、前記第2のゲート電極が前記第1のゲート電極に電気的に接続された第2のトランジスタユニットと、
前記第1のゲート電極及び前記第2のゲート電極と電気的に分離された複数のダミーゲート電極と、
を備え、
前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極は互いに平行に配列され、任意の前記第1のゲート電極と任意の前記第2のゲート電極との間に少なくとも1つの前記ダミーゲート電極が配置され、
前記第1及び第2のゲート電極のうち連続して配置された3つを左ゲート電極、中央ゲート電極及び右ゲート電極としたとき、
前記中央ゲート電極と前記左ゲート電極との間に配置された前記ダミーゲート電極の数は、前記中央ゲート電極と前記右ゲート電極との間に配置された前記ダミーゲート電極の数と異なる
ことを特徴とする半導体装置。 - 前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極は同じピッチで配列している
ことを特徴とする請求項1、2又は3のいずれか1項に記載の半導体装置。 - 前記第1のゲート電極、前記第2のゲート電極及び前記ダミーゲート電極は、同一の電極幅を有し且つ同一の電極長を有する
ことを特徴とする請求項1、2又は3のいずれか1項に記載の半導体装置。 - 前記第2のゲート電極の数は前記第1のゲート電極の数よりも多い
ことを特徴とする請求項1、2又は3のいずれか1項に記載の半導体装置。 - 前記第1のトランジスタユニットには信号が入力し、前記第2のトランジスタユニットからは増幅信号が出力される
ことを特徴とする請求項1、2又は3のいずれか1項に記載の半導体装置。 - 前記第1のトランジスタユニット及び前記第2のトランジスタユニットはカレントミラー回路を構成する
ことを特徴とする請求項1、2又は3のいずれか1項に記載の半導体装置。 - 前記ダミーゲート電極は一定電位に接続されている
ことを特徴とする請求項1、2又は3のいずれか1項に記載の半導体装置。
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