JP2007027272A - 半導体集積回路 - Google Patents

Abstract

【課題】複数のスタンダードセルが並列に配置された場合に、プロセスに起因して各スタンダードセル内のMOSトランジスタのゲート端からSTI領域までの距離Ｘにばらつきが存在するという問題が全く発生せず、STIストレスに起因するシリコン基板の歪みによる影響を軽減し、プロセスによる駆動能力のばらつきを抑え、狙い通りの駆動能力を持つスタンダードセルを作成する。
【解決手段】半導体基板上にそれぞれMOS トランジスタ形成領域を有する複数のスタンダードセル１０が横方向に並べられて配置されて構成されたスタンダードセルアレイ１を具備し、スタンダードセルアレイ内で横方向に隣り合うスタンダードセルは、それぞれのMOSトランジスタ形成領域の拡散層同士がSTI領域４０を介在することなく連続的に形成されている。
【選択図】 図１

Description

本発明は、半導体集積回路に係り、特に論理回路セルの拡散層のレイアウトに関するもので、例えばASIC（特定用途向け集積回路）デバイスに使用されるものである。

ASICデバイスの設計に際して、スタンダードセルの素子分離を行うために、シリコン基板の表面に形成したシャロートレンチ内にシリコン酸化物(SiO₂)が埋設されたシャロートレンチ型絶縁（Shallow Trench Isolation; STI）領域を採用する場合が多い。

STI領域を採用した従来のASICデバイスにおいて、それぞれCMOSトランジスタ形成領域を有する複数のスタンダードセルが並列配置されている場合、同じスタンダードセル内のＮ型拡散領域（PMOSトランジスタ形成領域）とＰ型拡散領域（NMOSトランジスタ形成領域）との間、隣り合うスタンダードセルのＰ型拡散領域相互間、隣り合うスタンダードセルのＮ型拡散領域相互間は、それぞれSTI領域により分離されている。

しかし、上記したようにSTI領域を採用したASICは、STI部分のSiO₂とシリコン基板のSiの収縮率の違いにより、STI領域に挟まれたSi基板は圧縮応力を受けている。このようにSi基板が受ける圧縮応力（STIストレス）は、スタンダードセルに使用されているMOSトランジスタの電子・正孔の移動に影響を与える。また、Si基板が受ける圧縮応力は、MOSトランジスタのゲート端からSTI領域までの距離に依存し、結果として、MOSトランジスタのドレイン電流がMOSトランジスタのゲート端からSTI領域までの距離に依存するようになる。

また、スタンダードセルの種類によってSTIストレスの影響を受ける度合いは異なる。現在のASICデバイスにおいては、STIストレスを受けているMOSトランジスタと受けていないMOSトランジスタのスパイスモデルが別途存在するが、STIストレスの有無が混在している状況でのシミュレーションは不可能であり、このことはシミュレーションと実チップとの性能の乖離等、種々の問題を引き起こす。

なお、MOSトランジスタが形成される半導体集積回路において、素子分離領域のトレンチ内に埋設されたシリコン酸化物と内壁のシリコン酸化膜との間にシリコン窒化膜を介在させて引張応力を導入する点、及び、埋設されたシリコン酸化物による圧縮応力をシリコン窒化膜の有する引張応力で相殺する点が特許文献１及び２に開示されている。
特開２００３−１７９１５７号公報 特開２００３−２７３２０６号公報

本発明は前記した従来の問題点を解決すべくなされたもので、複数のスタンダードセルが並列に配置された場合に、STIストレスに起因するシリコン基板の歪みによる影響を軽減し、プロセスによる駆動能力のばらつきを抑え、狙い通りの駆動能力を持つスタンダードセルを作成することが可能になる半導体集積回路を提供することを目的とする。

本発明の半導体集積回路は、半導体基板と、前記半導体基板上にそれぞれMOSトランジスタ形成領域を有する複数のスタンダードセルが横方向に並べられて配置されたスタンダードセルアレイと、前記半導体基板の表層部に選択的に形成されたシャロートレンチ型の素子分離領域とを具備し、前記スタンダードセルアレイ内で隣り合うスタンダードセルは、それぞれのMOSトランジスタ形成領域のドレイン拡散層同士またはソース拡散層同士が前記素子分離領域を介在することなく連続的に形成されていることを特徴とする。

本発明の半導体集積回路によれば、複数のスタンダードセルが並列に配置された場合に、STIストレスに起因するシリコン基板の歪みによる影響を軽減し、プロセスによる駆動能力のばらつきを抑え、狙い通りの駆動能力を持つスタンダードセルを作成することが可能になる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の半導体集積回路の第１の実施形態に係るASICデバイスのレイアウトパターンの一例を示す。図１に示すASICデバイスにおいては、半導体基板上にそれぞれMOSトランジスタ形成領域を有する複数のスタンダードセル１０が横方向（ソース線が延在する方向）に並べられて配置されたスタンダードセルアレイ１を有する。そして、スタンダードセルアレイ１内で横方向に隣り合うスタンダードセル１０は、それぞれのMOSトランジスタ形成領域のドレイン拡散層同士またはソース拡散層同士がSTI領域を介在することなく連続的に形成されている。図１中の各スタンダードセル１０の一例として、２個のNMOSトランジスタと２個のPMOSトランジスタを用いたCMOS論理回路が挙げられる。

図２（ａ）は図１中のＡ−Ａ線に沿う断面構造の一例、図２（ｂ）は図１中のＢ−Ｂ線に沿う断面構造の一例を概略的に示している。図２（ａ）、（ｂ）において、PMOSトランジスタ形成領域には、Ｎウエル(well)２２の表層部に、それぞれＰ型拡散層からなるPMOSトランジスタのソース領域２３およびドレイン領域２４が形成されている。そして、Ｎウエル２２におけるソース領域２３・ドレイン領域２４の相互間の表層部のチャネル領域上にゲート絶縁膜２７を介してポリシリコン２８からなるゲート電極が形成され、その側壁には、ＬＤＤ構造のMOSトランジスタを形成するために側壁絶縁膜２９が設けられている。なお、ソース領域２３には、ソース線（電源線）２５がコンタクトしている。

上記したPMOSトランジスタ形成領域と同様に、NMOSトランジスタ形成領域においても、Ｐウエル３２の表層部に、それぞれＮ型拡散層からなるNMOSトランジスタのドレイン領域３３およびソース領域３４が形成されている。そして、Ｐウエル３２におけるドレイン領域３３・ソース領域３４の相互間の間表層部のチャネル領域上にゲート絶縁膜３７を介してポリシリコン２８からなるゲート電極が形成され、その側壁には、ＬＤＤ構造のMOSトランジスタを形成するために側壁絶縁膜３９が設けられている。なお、ソース領域３４には、ソース線（接地線）３５がコンタクトしている。

そして、各スタンダードセル１０内のＮウエル２２とＰウエル３２との間は、例えばSiO₂が埋め込まれてなるSTI領域４０により素子分離されており、スタンダードセルアレイ１内で横方向に隣り合うスタンダードセル１０のPMOSトランジスタのソース領域２３同士は共通に連なっており、横方向に隣り合うスタンダードセル１０のNMOSトランジスタのソース領域３４同士は共通に連なっている。換言すれば、スタンダードセルアレイ１内で横方向に隣り合うスタンダードセル１０の拡散層相互間にはSTI領域４０が形成されていない構造を有する。

さらに、PMOSトランジスタおよびNMOSトランジスタのゲート電極となるポリシリコン２８は連なっている。また、PMOSトランジスタのドレイン領域２４とNMOSトランジスタのドレイン領域３３とは、半導体基板上に形成された層間絶縁膜に埋め込まれた導電性プラグ（図示せず）と層間絶縁膜上に形成された金属配線４２を介して接続されている。

図５（ａ）は、ASICデバイス中のスタンダードセルにおけるPMOSトランジスタのドレイン電流ＩdrとPMOSトランジスタのゲート端からSTI領域までの距離Gate−STI(X)との関係（依存性）の一例を示す。図５（ｂ）は、ASICデバイス中のスタンダードセルにおけるNMOSトランジスタのドレイン電流ＩdrとNMOSトランジスタのGate−STI(X)との関係（依存性）の一例を示す。ここでは、例えば図６に示すように、ＬＤＤ（ライトリー・ドープト・ドレイン）構造を採用したチャネル幅Ｗが例えば１μｍのMOSトランジスタにおいて、チャネル領域からSTI領域までの距離をGate−STI(X)としている。なお、図６中、Ｄ（Ｓ）はドレイン領域またはソース領域、ＥＸＴはドレイン領域またはソース領域の浅い低濃度拡散領域（エクステンション領域）、Ｇはゲート電極である。

しかし、素子の微細化によりMOSトランジスタのGate−STI(X)が短縮されると、プロセスのばらつきの影響を強く受ける。図５（ａ）、（ｂ）に示したように、MOSトランジスタは、Gate−STI(X)に依存してレイン電流Ｉdrが増減し、このドレイン電流Ｉdrの変動がデバイス性能のばらつきとなる。仮に同一チップ上に同じスタンダードセルが存在しても、プロセスの面内ばらつき等により各スタンダードセルのMOSトランジスタが同じ寸法で仕上がるとは限らないので、MOSトランジスタのGate−STI(X)のばらつきがドレイン電流Ｉdrのばらつきとなる。結果として、スタンダードセルのシミュレーション結果と実デバイスと性能とが不一致になり、問題となっている。

なお、MOSトランジスタのゲートがSTI領域から受けるSTIストレスの影響を失くするには、MOSトランジスタのGate−STI(X)を10μｍ以上離す必要がある。そこで、各スタンダードセルの拡散層を単に伸ばして使用することが考えられるが、これはセルの面積が増大するので、あまり有効ではない。

図１の構成を採用したASICデバイスにおいては、スタンダードセルアレイ１内で横方向に隣り合うスタンダードセル１０の拡散層相互間にはSTI領域４０が存在しない構造を有する。したがって、STI領域４０のトレンチ内の埋め込み絶縁物(SiO₂)とSi基板４６のSiの収縮率の違いによりSi基板４６が圧縮応力を受けたとしても、従来のようにスタンダードセル内のMOSトランジスタのGate−STI(X)がプロセスに起因してばらつくという問題は全く発生せず、スタンダードセル１０内のMOSトランジスタの性能（駆動能力）がプロセスに起因してばらつくという問題は全く発生しない。即ち、STIストレスに起因するSi基板４６の歪みによる影響を軽減し、Gate−STI(X)に依存するSTIストレスの影響を受けないで狙い通りの駆動能力を持つスタンダードセル１０を作成することができる。

換言すれば、横方向に並んで配置された複数のスタンダードセル１０内のMOSトランジスタがSTIストレスによる影響を受けなくなり（ストレスフリー）、または軽減されるようになり、スタンダードセル１０をシミュレーションとの性能乖離を抑えた実デバイスとして実現することが期待できる。

なお、図１に示した構成をASICデバイス上の全ての領域に採用しなくともよく、ASICデバイス上の仕様が厳しい一部の領域にのみ採用するようにしてもよい。また、上記実施形態におけるスタンダードセルは、予めパターンが登録されたものに限らず、手書きでパターンが形成されるものでもよい。

図３は、図１中の一部を取り出して平面パターンの一例を示している。図３中に○印で囲んだ表示部分は、ノーマリーオフタイプのNMOSトランジスタ５０を示している。この部分は、あるスタンダードセル１０のCMOS論理回路の出力ノードと出力信号線とのコンタクト部が、横方向に隣接するスタンダードセル１０の電源線（例えばソース線３５）に近接し、CMOS論理回路の出力信号が拡散層（例えばソース領域３４）を介して誤って伝播してしまうような箇所である。

このような箇所には、従来例における横方向に隣接するスタンダードセル相互間のSTI領域の代わりに、ノーマリーオフタイプのNMOSトランジスタ５０を配置し、CMOS論理回路の出力信号が誤って伝播しないようにすることが可能である。このノーマリーオフタイプのNMOSトランジスタ５０を構成するには、例えばNMOSトランジスタのソース領域（拡散層）３４の一部上にゲート絶縁膜（図示せず）を介してポリシリコンゲート配線４１を形成し、このポリシリコンゲート配線４１にソース線３５を接続し、ポリシリコンゲート配線４１の電位をソース線３５によって“Ｌ”レベルに固定すればよい。

＜第２の実施形態＞
図１に示したスタンダードセルアレイ１の両端に位置するスタンダードセル１０のそれぞれの一端側（チップ周辺側）にSTI領域４０が存在するので、両端に位置するスタンダードセル１０のMOSトランジスタが従来例のMOSトランジスタと同様にGate−STI(X)に依存するストレスを受けるという問題が考えられる。この問題を避けるための第２の実施形態を図４に示す。

図４に示すように、スタンダードセルアレイ１ａの両端に位置するスタンダードセル１０のMOSトランジスタのGate−STI(X)をある長さ以上（例えば10μｍ）離すために、両端に位置するスタンダードセル１０とそれぞれの一端側（チップ周辺側）に位置するSTI領域４０との相互間に、ダミーセルとして例えば拡散層のみからなるキャップ(Cap)セル５０を形成している。これにより、両端に位置するスタンダードセル１０のMOSトランジスタのGate−STI(X)はある長さ以上（例えば10μｍ）になっているので、STIストレスによる影響を受けなくなる（ストレスフリー）。

本発明の半導体集積回路の第１の実施形態に係るASICデバイスのレイアウトパターンの一例を示す図。 図１中のＡ−Ａ線に沿う断面構造の一例および図１中のＢ−Ｂ線に沿う断面構造の一例を概略的に示す断面図。 図１中の一部を取り出して平面パターンの一例を示す図。 本発明の半導体集積回路の第２の実施形態に係るASICデバイスのレイアウトパターンの一例を示す図。 ASICデバイス中のスタンダードセルにおけるMOSトランジスタのドレイン電流ＩdrとGate−STI(X)との関係（依存性）の一例を示す特性図。 MOSトランジスタの一例を示すパターン図。

符号の説明

１…スタンダードセルアレイ、１０…スタンダードセル、２２…Ｎウエル領域、２３…PMOSトランジスタのソース領域、２４…PMOSトランジスタのドレイン領域、２５…電源線、２７…ゲート絶縁膜、２８…ポリシリコン、２９…PMOSトランジスタのゲート側壁絶縁膜、３２…Ｐウエル領域、３３…NMOSトランジスタのドレイン領域、３４…NMOSトランジスタのソース領域、３５…接地線、３７…ゲート絶縁膜、３９…NMOSトランジスタのゲート側壁絶縁膜、４０…STI領域、４１…ポリシリコンゲート配線、４２…金属配線、４５…埋め込み絶縁物、４６…Si基板。

Claims (5)

1. 半導体基板と、
   前記半導体基板上にそれぞれMOSトランジスタ形成領域を有する複数のスタンダードセルが横方向に並べられて配置されたスタンダードセルアレイと、
   前記半導体基板の表層部に選択的に形成されたシャロートレンチ型の素子分離領域とを具備し、
   前記スタンダードセルアレイ内で隣り合うスタンダードセルは、それぞれのMOSトランジスタ形成領域のドレイン拡散層同士またはソース拡散層同士が前記素子分離領域を介在することなく連続的に形成されていることを特徴とする半導体集積回路。
2. 前記各スタンダードセル内にはPMOSトランジスタ形成領域およびNMOSトランジスタ形成領域が存在しており、
   前記PMOSトランジスタ形成領域においては、Ｎウエル領域の表層部に、それぞれＰ+ 型拡散層からなるPMOSトランジスタのソース領域およびドレイン領域と、Ｐ+ 型拡散層からなる電源線コンタクト領域が形成されており、前記Ｎウエル領域におけるソース領域・ドレイン領域間表層部のチャネル領域上にゲート絶縁膜を介してポリシリコンゲート電極が形成されており、
   前記NMOSトランジスタ形成領域においては、Ｐウエル領域の表層部に、それぞれＮ+ 型拡散層からなるNMOSトランジスタのドレイン領域およびソース領域と、Ｎ+ 型拡散層からなるソース線コンタクト領域が形成されており、前記Ｐウエル領域におけるドレイン領域・ソース領域間表層部のチャネル領域上にゲート絶縁膜を介してポリシリコンゲート電極が形成されており、
   前記各スタンダードセル内では前記Ｎ+ 型拡散層と前記Ｐ+ 型拡散層との間に前記素子分離領域が形成されており、
   前記スタンダードセルアレイ内で隣り合うスタンダードセルの前記PMOSトランジスタのソース領域相互は共通に連なっており、
   前記スタンダードセルアレイ内で隣り合うスタンダードセルの前記NMOSトランジスタのソース領域相互は共通に連なっていることを特徴とする請求項１記載の半導体集積回路。
3. 前記各スタンダードセル内には、PMOSトランジスタのMOS トランジスタ形成領域またはNMOSトランジスタのMOS トランジスタ形成領域が存在しており、
   前記MOSトランジスタ形成領域においては、第１導電型のウエル領域の表層部に選択的にそれぞれ第２導電型の不純物拡散層からなるソース領域およびドレイン領域が形成されており、前記ウエル領域におけるソース領域・ドレイン領域間表層部のチャネル領域上にゲート絶縁膜を介してポリシリコンゲート電極が形成されており、
   前記スタンダードセルアレイ内で隣り合うスタンダードセルの前記ドレイン拡散層同士またはソース拡散層同士が共通に形成されていることを特徴とする請求項１記載の半導体集積回路。
4. 前記スタンダードセルアレイの両端にはダミーセルが配置されていることを特徴とする請求項１記載の半導体集積回路。
5. 前記半導体基板はシリコンであり、
   前記シャロートレンチ型の素子分離領域内にはシリコン酸化膜が埋め込まれていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路。

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