JP2009164364A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】本発明による半導体装置は、第1導電型の半導体基板1上にゲート絶縁膜5およびゲート電極6を順に積層してなるゲート構造と、ゲート構造の両側の半導体基板1に埋込み形成され、ソース/ドレインとなる第2導電型の第1埋込領域10、11と、第1埋込領域10、11と同材質よりなり、第1埋込領域10、11に隣接して半導体基板1に埋込み形成され、基板電位領域となる第1導電型の第2埋込領域15とを備えることを特徴とする。
【選択図】図2
Description
Claims (10)
- 第1導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に積層してなるゲート構造と、
前記ゲート構造の両側の前記半導体基板に埋込み形成され、ソース/ドレインとなる第2導電型の第1埋込領域と、
前記第1埋込領域と同材質よりなり、前記第1埋込領域に隣接して前記半導体基板に埋込み形成され、基板電位領域となる第1導電型の第2埋込領域と、
を備える、半導体装置。 - 前記第1および第2埋込領域上に形成されたシリサイドをさらに備えることを特徴とする、請求項1に記載の半導体装置。
- 前記半導体基板の表面全体を覆うように形成されたストレスライナー膜をさらに備えることを特徴とする、請求項1に記載の半導体装置。
- 前記第1および第2埋込領域の材質はSiGeであることを特徴とする、請求項1に記載の半導体装置。
- 前記第1および第2埋込領域の材質はSiCであることを特徴とする、請求項1に記載の半導体装置。
- (a)第1導電型の半導体基板上にゲート絶縁膜およびゲート電極を順に積層してなるゲート構造を形成する工程と、
(b)前記ゲート構造の両側の前記半導体基板にソース/ドレインとなる第2導電型の第1埋込領域を埋込み形成するとともに、前記第1埋込領域に隣接して前記半導体基板に基板電位領域となる第1導電型の第2埋込領域を前記第1埋込領域と同材質で埋込み形成する工程と、
を備える、半導体装置の製造方法。 - 前記工程(b)は、
前記第1および第2埋込領域を第2導電型で埋め込み形成する工程と、
前記第2埋込領域を第1導電型に転換する工程と、
を備える、請求項6に記載の半導体装置の製造方法。 - 前記工程(b)は、
前記第1および第2埋込領域を無導電型で埋込み形成する工程と、
前記第2埋込領域に導電型を付与する工程と、
を備える、請求項6に記載の半導体装置の製造方法。 - 前記工程(b)において、
前記第1および第2埋込領域にSiGeを埋込み形成することを特徴とする、請求項6に記載の半導体装置の製造方法。 - 前記工程(b)において、
前記第1および第2埋込領域にSiCを埋込み形成することを特徴とする、請求項6に記載の半導体装置の製造方法。
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