JP2000512805A - シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ - Google Patents

シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ

Info

Publication number
JP2000512805A
JP2000512805A JP09540909A JP54090997A JP2000512805A JP 2000512805 A JP2000512805 A JP 2000512805A JP 09540909 A JP09540909 A JP 09540909A JP 54090997 A JP54090997 A JP 54090997A JP 2000512805 A JP2000512805 A JP 2000512805A
Authority
JP
Japan
Prior art keywords
voltage
pseudo
mosfet
diode
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP09540909A
Other languages
English (en)
Other versions
JP4330660B2 (ja
Inventor
ウィリアムズ、リチャード・ケイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconix Inc filed Critical Siliconix Inc
Publication of JP2000512805A publication Critical patent/JP2000512805A/ja
Application granted granted Critical
Publication of JP4330660B2 publication Critical patent/JP4330660B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
    • H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
    • H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/21—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 ソース及びボディが互いに接続され、それに、ドレンよりは正のバイアス電圧によりバイアスされたものとしてＮ−チャネルパワーＭＯＳＦＥＴ（Ｍ２）を製造する。ゲートはスイッチ（１１８４）により制御され、ゲートを、ソース及び当該ＭＯＳＦＥＴのチャネルを完全にオンにするのに十分な電圧（ＶＣＰ）のいずれか一方に選択的に接続する。ゲートがソースに接続されたとき、デバイスは、比較的低い電圧でオンし、従来のＰＮ接合よりは低い導通抵抗を有する「擬似ショットキー」ダイオードとして機能する。ゲートが、前記した正の電圧に接続されたとき、ＭＯＳＦＥＴのチャネルは完全にオンとなる。このＭＯＳＦＥＴスイッチは、パワー変換器に於けるシンクロナス整流器として適するもので、電力損及び“break-before-make”時間に於ける蓄積電荷を低減する。

Description

【発明の詳細な説明】 シンクロナス整流器或いは電圧クランプ用の ３端子パワーＭＯＳＦＥＴスイッチ関連出願の相互参照 本出願は、米国特許出願第０８／６４８，３３４号及び同０８／６４９，７４ ７号に関連し、これらの出願は本願と同時に提出されたもので、それらに言及す ることをもって、これらの出願明細書の全体が本願の一部をなすものとする。発明の技術分野 本発明は、パワー変換器その他の回路におけるシンクロナス整流器あるいは電 圧クランプとして用いられるパワーＭＯＳＦＥＴスイッチに関する。発明の背景技術 半導体デバイスはパワー電子回路に於て電流をスイッチするために用いられる 。これらのデバイスは通常、回路中に発生する電圧スパイクによって、順方向に 導通したり、なだれ破壊状態に至り得るようなＰＮ接合その他のダイオードを含 んでいる。スイッチングデバイスの一般的な形式として例えばパワーＭＯＳＦＥ Ｔがあり、それについては１９８０年以来文献中に於て様々に議論されている。 通常のソース／ボディ短絡を有するＭＯＳＦＥＴは、そのドレイン−ボディ領域 間の接合に於て、寄生ＰＮダイオードを含んでいる。寄生ダイオードは、ＭＯＳ ＦＥＴのチャネルを通過する電流に対して並列をなすが、通常逆バイアスの向き に配置されることから、逆並列ダイオードとして呼ばれることが多い。 パワーＭＯＳＦＥＴにおける逆並列ダイオードはいくつもの方法によって順バ イアスすることができる。例えば、回路中に於ける静電放電（ＥＳＤ）はその原 因となり得る。しかも、多くのパワー電子回路に於ては、 インダクタは、通過する電流の大きさの変化を阻止する傾向を示すことから、大 電流が流れる経路中にインダクタが置かれると、その端子間に電圧の大きな変動 が発生することがある。よく知られたＶL＝Ｌ（ｄＩ／ｄｔ）はこの現象を表し ており、インダクタに流れる電流が減少したり、或いはインダクタに直列接続さ れたスイッチが開かれると、負の値のＶL即ちインダクタの端子の両端の電圧の 特性の反転が引き起こされる。このような反転電圧の大きさが供給電圧を超える と、回路理論に於ては一般的にノードと呼ばれる回路の接続部のいくつもが、電 源電圧の範囲を超える電圧値に達することがある。このような場合にＭＯＳＦＥ Ｔスイッチに於ける逆並列ＰＮダイオードは一時的に順バイアスされることがあ る。 例えば、モータのドライバに於ては、モータの巻線のいずれかに対して直列に 接続されたＭＯＳＦＥＴをオフすると、誘導性のフライバックが引き起こされる 。プッシュ・プッシュ即ちハーフブリッジドライバに於ては、２つのスイッチが 、電源供給レールに於て互いに重ね合わされており、両スイッチ間の中心点はモ ータに接続される。一番に、ロー側のスイッチがオフされた時にハイ側のスイッ チがオンされ、あるいはその逆となる。しかしながら、実際には、オン状態が重 なり合う危険があり、そのような場合には電源供給レール間に破壊的な突き抜け 短絡電流が流れることから、ＭＯＳＦＥＴを同時にスイッチすることができない 。しかしながら、しばしば３状態と呼ばれるような一方のスイッチのオフ及び他 方のスイッチのオンの間に短いbreak-before-make時間を設けることが一般的で ある。このように、ハイ側のスイッチが依然としてオフの時に、ロー側のスイッ チをオフすると、モータの巻き線は、出力（即ち中心点）を、正のレールよりも 高い電圧にドライブし、ハイ側のＭＯＳＦＥＴの逆並列ダイオードを順バイアス し、逆に、ロー側のスイッチ が依然としてオフの時に、ハイ側のスイッチをオフすると、モータの巻き線は、 出力を、ギラウンドよりも低い電圧にドライブし、ロー側のＭＯＳＦＥＴの逆並 列ダイオードを順バイアスする。即ち、３状態の間、誘導性負荷は必ずハーフブ リッジに於ける２つの逆並列ダイオードの一方を順バイアスする。逆並列ダイオ ードに於ける導通を避けることはできない。 スイッチングモードＤＣ−ＤＣコンバータ等の電源回路に用いられるような他 の回路に於ては、スイッチングＭＯＳＦＥＴに於ける逆並列ダイオードは意図的 に導通させられる。このような回路に於ては、ＭＯＳＦＥＴは整流器のように方 向性を与えられて接続され、変換器のスイッチが開かれるときは常にその寄生ダ イオードは導通するようにしている。ＭＯＳＦＥＴのゲートは、逆並列ダイオー ドが順バイアスされたときは必ずＭＯＳＦＥＴが、そのダイオードの（そのチャ ネルを介する）電流をシャントするように同期される。従って、このようなＭＯ ＳＦＥＴはしばしばシンクロナス整流器と呼ばれる。しかしながら、この場合も 、寄生ダイオードが導通し始めるときと、ＭＯＳＦＥＴのゲートが、ＭＯＳＦＥ Ｔのチャネルをオンさせるように駆動されるときとの間にはmake-before-break 時間を設ける必要がある。break-before-make時間の間、ＭＯＳＦＥＴのゲート は、チャネルをオフするようにバイアスされる。 従って、このタイプの回路に於ては、一般に、当該ＭＯＳＦＥＴ或いは同一回 路中に於ける他のＭＯＳＦＥＴがオンし、ダイオードからの電流をチャネルに振 り向ける前に、ＭＯＳＦＥＴに於ける寄生ＰＮダイオードが導通するような時間 が必ず存在する。多くの誘導性パワー回路に於ては寄生ダイオード導通を回避す ることはできない。 順バイアスされた時、ＰＮダイオードは少数キャリアデバイスであり、 従って、多数キャリアデバイスに比較して長い回復時間を要する。ＰＮダイオー ドが順バイアスされているとき、少数キャリアはＰＮダイオード中に蓄積される 。ＰＮダイオードが再び逆バイアスされると、蓄積された少数キャリアはＰＮダ イオードの逆回復時間を増大させる。逆回復時間しは、順バイアスされたダイオ ードが、逆方向に加えられた電圧をブロックするまでに要する時間である。更に 、少数キャリアが逆バイアス状態に於て取り除かれると、電圧の急激な過渡的変 化即ち大きなｄｖ／ｄｔが引き起こされ、電源電圧を超える電圧スパイクが発生 する場合がある。 これと同じ問題がＭＯＳＦＥＴ内の逆並列ダイオードにも発生し、その寄生Ｐ Ｎダイオードが一時的に順バイアスされると、ＭＯＳＦＥＴの性能を損なう場合 がある。（ソース端子が、ドレイン端子よりも低い電圧に接続されているような ）クアドラントＩにおけるＮチャネルＭＯＳＦＥＴの動作中に、寄生ダイオード は逆バイアスされ、電流を導通しない。しかしながら、ＭＯＳＦＥＴが、（ソー ス端子が、ドレイン端子よりも高い電圧に接続される）クアドラントＩＩＩに於 て作動する場合、寄生ダイオードは順バイアスされ、少数キャリアにより電流を 導通する。（ここでは、特記されない限り、ボディがドレイン／ソース端子に短 絡されているようなＭＯＳＦＥＴに於て、短絡された端子はソースと呼び、短絡 されていない端子はドレインと呼ぶものとする。ソース或いはドレインなる用語 が、それらの構造よりもむしろそれらの電気的機能について用いられた場合、電 気的ソース或いは電気的ドレインという用語を用いることとする。ＮチャネルＭ ＯＳＦＥＴについては、電気的ソースは電気的ドレインよりも負である。Ｐチャ ネルＭＯＳＦＥＴについては上記したのと逆のことがいえる。） ＭＯＳＦＥＴがクアドラントＩの作動状態に戻ったとき、蓄積された 電荷はＭＯＳＦＥＴのドレイン／ソース電流によって吸収されなければならない 。従って、オンオフ変化の間に於けるスイッチング時間及びそれに付随するＭＯ ＳＦＥＴの電力損が増大する。しかも、すべての電荷が吸収された瞬間に、大き な電圧変化即ち大きなｄｖ／ｄｔが発生する。大きなｄｖ／ｄｔは、（好ましく ないバイポーラトランジスタ動作として表されるような）ＭＯＳＦＥＴに於ける スナップバック問題を引き起こし、集積回路に於ける（そのデバイスの制御が失 われるような）ラッチアップ状態をトリガーする。 ＭＯＳＦＥＴが集積回路（ＩＣ）の一部を成す場合、寄生ダイオードを流れる 電流は、ＩＣの基層内に少数キャリアを注入することがある。このような少数キ ャリアは、基層中を流れ、ＩＣに内に於ける他のデバイスに於けるラッチアップ 或いはスナップバックといった様々な問題を引き起こす。 更に、寄生ダイオードを流れる電流はＩＣ内に電荷を導入し、これにはＩＣの 異なる領域に於で少数キャリアとなる。このような場合、ＩＣ内に於て電圧降下 が発生し、空間的に接地電圧を不均一にするようなグラウンドバウンス現象を引 き起こし、これもやはりラッチアップ現象の原因となる。 ＭＯＳＦＥＴに於ける寄生ダイオードにより引き起こされる問題を回避するた めに、クアドラントＩ動作中に於けるＭＯＳＦＥＴの寄生ダイオードを流れる電 流を、ダイオードと並列にシャントデバイスを配置することにより、寄生ダイオ ードから迂回させることが考えられる。更に、ＰＮダイオードの少数キャリアに より引き起こされる問題を回避するために、どのようなＰＮダイオードに於ても 並列にシャントデバイスを接続することができる。理想的には、シャントデバイ スは、ＰＮダイオードが逆バイアスの時は、なんら電流を導通することがなく、 ＰＮダイオ ードが順バイアスされた時には、ＰＮダイオードよりも低い電圧に於て導通する と良い。シリコンの物理的な特性から、シリコンＰＮダイオードは０．６〜０． ８Ｖのオン電圧を有する。この範囲であれば、より高い順バイアス電圧は、より 高い電流密度及びより多数の蓄積された少数キャリア電荷に対応する。従って、 シャントデバイスは０．６Ｖ以下のオン電圧を有しなければならない。しかも、 ＭＯＳＦＥＴの寄生ダイオードにとって、シャントデバイスによってＭＯＳＦＥ Ｔのオフ時間が劣化しないように、シャント・デバイスは、低い回復時間を有す るものでなければならない。 本技術分野に於ては、ショットキーダイオードをシャントデバイスとして用い 得ることが知られている。ショットキーダイオードは、通常０．２〜０．３Ｖの 低いオン電圧を有し、高速でオフし、逆バイアスされた時には非導通となること により特徴づけられる。従って、ショットキーダイオードはシャントデバイスと しての機能を果たすことができる。 しかしながら、ＩＣにショットキーダイオードを付加することは追加のプロセ スステップを必要とする。特に、ショットキーダイオードを形成するためには、 金属シリコンバリアを形成しなければならない。ショットキーダイオードを適正 な特性を有するものとするためには、バリア金属は、金属オーミックコンタクト のような他のプロセスステップとは異なるものである場合が多い。このような追 加のステップは、ＩＣのコストを高め、その複雑さを増大させる。 或いは、多数のチップを用いる解決方法として、ＩＣに於けるＭＯＳＦＥＴ或 いはＰＮダイオードに並列にディスクリートなショットキーダイオードを接続す ることが考えられる。しかしながら、このような接続には、接続ワイヤ内に於け る様々な抵抗、静電容量或いはインダクタンスを伴い、ショットキーダイオード のオン時間を遅延させ、寄生或いは スタンドアローンＰＮダイオードがショットキーダイオードよりも先にオンする といった事態を引き起こし得る。更に、ショットキーダイオードをそれに極力近 づけて接続しなければならないことから、寄生或いはスタンドアローンをクラン プするために、ディスクリートなショットキーダイオードを用いることは理想と はほど遠い。 従って、ここで必要なのは、追加のプロセスステップを必要とすることなく製 造することが可能であり、シリコンダイオードよりも低いオン電圧を有し、順バ イアスから逆バイアス状態にスイッチされたときに高速な回復を行うことができ 、逆バイアス時に非導通であるようなデバイスである。理想的には、デバイスの オン抵抗や電流密度を劣化させることなく、パワーＭＯＳＦＥＴ自体に組み込み 得るようなシャントデバイスが望まれる。発明の開示 本発明は、ＭＯＳＦＥＴのボディとドレイン（電気的ソース）との間のＰＮ接 合が部分的に順バイアスされた時にＭＯＳＦＥＴに発生するボディエフェクトを 利用するものである。ボディエフェクトの結果、ＭＯＳＦＥＴの閾電圧が下がり 、ゲートに比較的低い電圧が印加された場合でも、殆どの電流が、ボディ−ドレ イン接合に形成される寄生ダイオードよりも、むしろＭＯＳＦＥＴのチャネルを 流れるようになる。例えば、ＮチャネルＭＯＳＦＥＴの場合、ボディに、ドレイ ンに対して、例えば０．０５〜０．６ボルト程度の小さな正のバイアスが与えら れた場合、ＭＯＳＦＥＴのチャネルをオンさせるために必要なゲート−ソース電 圧Ｖgsが低減される。ＰチャネルＭＯＳＦＥＴの場合、ボディに、ドレインに対 して小さな負のバイアスが与えられた場合、同様に、より小さな負のＶgsが必要 となるような絶対的な意味で、チャネルをオンするために必要となるＶgsが低減 される。 本願及び上記した２つの関連する米国特許出願（第０８／６４８，３３４号及 び同０８／６４９，７４７号）は、全てボディエフェクトによりＭＯＳＦＥＴの 閾電圧を低下することに関するものである。 米国特許出願第０８／６４８，３３４に記載されているような２端子式のＭＯ ＳＦＥＴの場合、ＭＯＳＦＥＴのソース、ボディ及びゲートはハードワイヤされ ており、単一の電源が、ドレイン−ソース電圧Ｖds、ゲートバイアス及びボディ バイアスを供給する。Ｎチャネルの場合、Ｖdsが正であるようなクアドラントＩ において電流を必ずブロックするものであり、Ｖdsが負であるようなクアドラン トＩＩＩにおいては電流を導通させ、ショットキーダイオードほどではないとし ても、通常のＰＮダイオードよりも低いオン電圧を有するダイオードとして機能 する。このような特性を考慮して、２端子式のこのデバイスを、擬似ショットキ ーダイオードと呼ぶものとする。この用語はまた、ある条件においては、デバイ スが可変抵抗器よりもむしろ真のショットキーダイオードとして振る舞うような ＭＯＳＦＥＴの物理的動作を表すものである。 擬似ショットキーダイオードが２端子デバイスであることから、そのゲート駆 動に関連して何らタイミングの問題が発生しない。擬似ショットキーダイオード は、多数キャリア導通に依存するものであり、蓄積少数キャリアに伴う不利益を 受けることがなく、従って短い逆回復時間を有する。 米国特許出願第０８／６４９，７４７号に記載された４端子式のデバイスにお いては、ソース、ボディ、ドレイン及びゲートが互いに独立に制御される。ＭＯ ＳＦＥＴは２つのモードによって動作する。その１つはオン状態であって、Ｎチ ャネルデバイスを仮定した場合、ゲート及びボディがそれぞれ個別に正の電圧に バイアスされ、ＭＯＳＦＥＴのチャネルを反転し、そのボディ及びソース間の接 合を部分的に順バイアスす る（Ｖsb＜０）。そのもう１つはオフ状態であって、ボディがソースにより短絡 される（Ｖsb＝０）。オン状態においては、ＭＯＳＦＥＴが通常クアドラントＩ においで動作し、ソース−ボディ接合に加えられた独立に制御可能な順バイアス がその閾電圧を下げ、それによって、Ｖsbが０の場合よりもドレイン電流を増大 させる。オフ状態においては、ＭＯＳＦＥＴは、ドレイン電圧に応じて、クアド ラントＩＩＩに於いて順バイアスされた擬似ショットキーダイオードと同様に或 いはクアドラントＩに於いてオフのダイオードとして機能する。 本出願は、３端子ＦＥＴについて記述するもので、従ってソース及びボディが 互いに短絡されるが、ゲートは個別に或いは独立に制御可能である。３端子デバ イスも同様に２つのモードで動作する。第１の動作モードにおいては、ＭＯＳＦ ＥＴのゲートがソース及びボディに電気的に結合され、デバイスは完全に擬似シ ョットキーダイオードとして動作する。即ち、デバイスはクアドラントＩＩＩに おいて電流を導通し、通常のＰＮダイオードよりも低い電圧降下を伴い、またク アドラントＩにおいてはデバイスは電流をブロックする。第２の動作モードにお いては、デバイスがＮチャネルデバイスであるとした場合に、ゲートがより高い 電圧に駆動され、そのチャネルをより完全にオンする。デバイスは一般に、通常 のＭＯＳＦＥＴとして動作するが、クアドラントＩＩＩにおいて動作する場合、 ボディ−ドレイン接合が部分的に順バイアスされることから、その閾電圧が低下 する。クアドラントＩにおいて作動する場合、デバイスは通常のＭＯＳＦＥＴと して動作する。 以下に明らかになる理由により、３端子デバイスは本明細書においては擬似シ ョットキーシンクロナス整流器と呼ぶものとする。上記したようなデバイスが２ 端子デバイスとして機能するような第１のモードは、擬似ショットキーシンクロ ナス整流器の擬似ショットキー状態と呼び、 上記した第２の動作モードは擬似ショットキーシンクロナス整流器のＭＯＳＦＥ Ｔ状態と呼ぶものとする。以下に記述する第３のモードは、ソース−ボディとは 独立してバイアスされ、チャネルを完全にオフしたような時に発生するもので、 ダイオード状態と呼ぶものとする。 擬似ショットキーシンクロナス整流器の性能は、ボディエフェクトが最大化さ れ、閾電圧が最小化される度合いに応じて改善される。ここで目的とされるのは 、ボディ−ドレインダイオード（ＰＮ接合）電流に対するチャネル電流の比率を 最大化し、導通時におけるボディ−ドレイン電圧を最小化することにある。一般 に、ＭＯＳＦＥＴは高いゲインＧm、低いオン抵抗Ｒds及び低い閾電圧Ｖtを有す るべきである。以下の記載から明らかとなるように、「低いオン抵抗」なる用語 は、一般的な意味とはやや違う意味で用いられる。これは、擬似ショットキー状 態においては、擬似ショットキーシンクロナス整流器は、チャネルの表面が完全 に反転していない状態において導通状態を呈するからである。 擬似ショットキーシンクロナス整流器は様々な用途を有する。ある好適実施例 においては、擬似ショットキーシンクロナス整流器は、負荷に向けて電力の流れ を制御するためのスイッチとして動作する。ＭＯＳＦＥＴのソース及びボディは 互いに短絡され、ゲートは、それを、ソースに接続したり（擬似ショットキー状 態）、或いはＭＯＳＦＥＴのチャネルを完全にオンするような電圧に接続したり （ＭＯＳＦＥＴ状態）、２つの何れかの状態をとるようなスイッチにより制御さ れる。擬似ショットキーシンクロナス整流器は、スイッチングモードパワー変換 器において、例えば通常シンクロナス整流器として動作する従来形式のＭＯＳＦ ＥＴに代えて本発明のデバイスを用いたような場合に特に有用である。シンクロ ナス整流器がオンする前に発生するbreak-before-make時間において、デバイス は、低い閾電圧を有する擬似ショットキー状態におい て動作し、電力損或いは蓄積電荷を減少させる。ゲートを例えばアースするので はなくソースに対してバイアスすることにより、電流は寄生逆並列ダイオードよ りもむしろＭＯＳＦＥＴのチャネルを流れるようになる。チャネルにおける電圧 降下は、逆並列ダイオードにおける電圧降下よりも実質的に小さいことから、シ ンクロナス整流器における電力損が低減され、従来形式のＭＯＳＦＥＴの寄生Ｐ Ｎダイオードにおける蓄積電荷に付随する問題が低減あるいは実質的に解消され る。 break-before-make時間の終了に際して、擬似ショットキーシンクロナス整流 器はＭＯＳＦＥＴ状態となり、ゲートが、ＭＯＳＦＥＴを完全にオンにするよう に駆動される。 擬似ショットキーシンクロナス整流器は、その擬似ショットキー状態において は、通常のＰＮダイオードよりも低い電圧でオンすることから、集積回路（ＩＣ ）チップ上における他のダイオード及びトランジスタの両端に発生する電圧をク ランプするためにも用いることができる。これは、他のダイオードなどにおける 電荷の蓄積及び順方向の導通を制限し、少数キャリア注入、ＭＯＳＦＥＴスナッ プバック或いはＩＣチップのラッチアップを防止することができる。 擬似ショットキーシンクロナス整流器は、低い閾電圧、高いボディドーパント 濃度、短いチャネル長及び単位面積あたりの広いゲート幅を有するものであるの が好ましい。閾電圧を高めるような、高いボディドーピング濃度などのファクタ の影響を解消するためには、閾電圧調整用のイオン注入が一般的に必要となる。 本発明のある側面によれば、ラテラルデバイスにおいて、ゲートを形成するのに 先だって閾電圧調整用イオン注入が行われる。本発明の別の側面によれば、大き なルートＤｔプロセスを必要とするようなデバイスにおいて（但し、Ｄはドーパ ントの拡散率であり、ｔは時間である。）、閾電圧調整用イオン注入は、長時間 の高温炉内処理の後に、ゲート酸化膜及びゲートを透過するような或いはセシウ ムなどの比較的動きの悪い即ち低い拡散率を有するイオンを、ゲートの形成に先 だって導入することにより実行される。 ゲート酸化膜の厚さの設計基準は、擬似ショットキー状態におけるデバイスの 性能を最適化する考慮と、ＭＯＳＦＥＴ状態におけるデバイスの性能を最適化す る考慮との妥協を必要とする。前者の場合には、ボディエフェクトを高めること により閾電圧を下げるようにゲート酸化膜を厚くしなければならず、後者の場合 デバイスのオン抵抗を最小化するためにゲート酸化膜を薄くしなければならない 。また、擬似ショットキーシンクロナス整流器がＭＯＳＦＥＴ状態の時のオン抵 抗を低減する上では、ドレインの設計が重要である。図面の簡単な説明 図１Ａ−１Ｄは、ＭＯＳＦＥＴを２端子デバイスとして接続する４つの可能な 方法を示す回路図である。 図１Ｅ−１Ｈは、それぞれ図１Ａ−１Ｄに示された構造の電気的特性を示すグ ラフである。 図２はＭＯＳＦＥＴの閾電圧（Ｖt）を、ＭＯＳＦＥＴのソース−ボディ電圧 （Ｖsb）の関数として表したグラフである。 図３は、様々なゲートバイアスレベルにおける、ドレイン電流（Ｉd）をドレ イン−ソース電圧（Ｖds）の関数として示すグラフである。 図４Ａ及び４Ｂは、擬似ショットキーダイオード及び閾電圧接続されたＭＯＳ ＦＥＴのＩＶ特性を比較するグラフである。 図５Ａ及び５Ｂは、ショットキーダイオード、擬似ショットキーダイオード及 び理論的ＰＮダイオードのＩＶ特性を比較するグラフである。 図６は、様々な閾電圧（Ｖt）について、擬似ショットキーダイオードの電圧 降下を示すグラフである。 図７ＡはＭＯＳＦＥＴの寄生ダイオードによって引き起こされるスナップバッ ク問題を表す一連の曲線を含むグラフである。 図７ＢはＭＯＳＦＥＴの寄生ダイオードにより引き起こされるＣＭＯＳラッチ アップ問題を表すグラフである。 図８はＮチャネルＭＯＳＦＥＴにおける寄生ダイオードによる少数キャリアの 注入により引き起こされるダイオード回復スナップバックを防止するために擬似 ショットキーシンクロナス整流器を用いた場合を示すＩＣの断面図である。 図９は、ＰチャネルＭＯＳＦＥＴにおける寄生ＰＮＰバイポーラトランジスタ のスナップバックを防止するために擬似ショットキーシンクロナス整流器を用い た場合を示すＩＣの断面図である。 図１０は、寄生ダイオードにより基層内に少数キャリアが注入されもことによ り引き起こされるＩＣのラッチアップを防止するために擬似ショットキーシンク ロナス整流器が用いられたＩＣの断面図である。 図１１Ａ−１１Ｆは、パワー変換器における擬似ショットキーシンクロナス整 流器の様々な利用方法を示す回路図である。 図１２Ａ−１２Ｃは集積回路として擬似ショットキーシンクロナス整流器を構 成した３つの態様を示す断面図である。 図１３は、ソース−ゲート接続を模式的に示し、やはり擬似ショットキー動作 が可能なアクティブＭＯＳＦＥＴと組み合わされた擬似ショットキーシンクロナ ス整流器の断面図である。 図１４Ａ−１４ＥはラデラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロ ナス整流器を構成する方法を示す断面図である。 図１４Ｆは、図１４Ｅの擬似ショットキーシンクロナス整流器のドーパント濃 度分布を示すグラフである。 図１４Ｇは、図１４Ｅの擬似ショットキーシンクロナス整流器の別の ドーパントの濃度分布を示すグラフである。 図１５Ａ−１５Ｃは、垂直ＤＭＯＳＦＥＴに基づく擬似ショットキーシンクロ ナス整流器を構成する方法を示す断面図である。 図１５Ｄは、図１５Ｃの擬似ショットキーシンクロナス整流器のドーパント濃 度分布を示すグラフである。 図１６は、擬似ショットキーシンクロナス整流器の（単位ゲート幅あたりの） 電流のログに対する端子間の電圧を、閾電圧接続されたＭＯＳＦＥＴ（図１Ｂ） のそれと対照して比較するグラフである。 図１７は、閾電圧及びダイオードの両端間の電圧を一定に保持した状態で、３ つのゲート酸化膜厚さについてボディドーピング濃度の関数として擬似ショット キーシンクロナス整流器における電流密度を示すグラフである。 図１８は、閾電圧及びダイオードの両端間の電圧を一定に保持した状態で、ボ ディドーピング濃度及びゲート酸化膜厚さの関数として擬似ショットキーシンク ロナス整流器における等電流密度曲線を示すグラフである。 図１９は、擬似ショットキーシンクロナス整流器に於いて、ゲート酸化膜厚さ 、ボディドーピング濃度及び、３つの異なる電流密度を達成するために必要とな る閾電圧調整用注入ドース量を示す２組の曲線を含むグラフである。 図２０は、擬似シンクロナス整流器の逆回復特性を、通常のＰＮダイオードと 比較して示すグラフである。 図２１は、擬似ショットキーシンクロナス整流器の測定された逆回復時間及び ピーク逆電流を、通常のＰＮダイオードのそれらと比較するグラフである。 図２２Ａ及び２２Ｂは、様々なタイプのスイッチングの後に起きる回 復時間中におけるシンクロナス整流器の電圧及び電流波形を示すグラフである。発明の詳細な説明 擬似ショットキーシンクロナス整流器は、低閾電圧ＭＯＳＦＥＴが、そのボデ ィダイオードが順バイアスされ、そのゲートがエンハンスされた時の現象を利用 するものである。この現象を理解する上で、２端子接続されたＭＯＳＦＥＴの可 能な構造を考慮することが重要である。 図１Ａ−１Ｄは、ＮチャネルＭＯＳＦＥＴ１００を２端子デバイスとして接続 する４つの可能な構造を示し、図１Ｅ−１Ｈはこれらのデバイスの対応するＩＶ 特性グラフである。上記したように、ボディがドレイン／ソース端子に短絡され ているＭＯＳＦＥＴを記述する上での混乱を回避するために、短絡された端子は ソースと呼び、短絡されていない端子はドレインと呼ぶものとする。 このように、図１Ａに示されたＭＯＳＦＥＴ１００において、ソース端子には 符号１０３が、ドレイン端子には符号１１２が付されている。ＭＯＳＦＥＴ１０ ０は更にボディ１０６及びゲート１０９を含む。符号１１５は、ＭＯＳＦＥＴ１ ００に発生した逆並列ダイオードを示す。図１Ａに示されるように、ゲート１０ ９、ボディ１０６及びソース端子１０３は負の電圧に接続され、ドレイン端子１ １２は正の端子に接続されている。ゲート１０９が最も負の電圧にバイアスされ ていることから、ＭＯＳＦＥＴのチャネルは導通しない。更に、寄生ダイオード １１５は逆バイアスされ、導通しない。この構造は、電圧が逆並列ダイオード１ １５の破壊電圧に到達するまで何らの電流もＭＯＳＦＥＴを流れないことからオ フ状態と呼ぶ。図１Ａのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１ Ｅに示されており、ドレイン−ソース電圧Ｖdsがダイオード１１５の破壊電圧Ｂ Ｖdssに到達すると、電流が急激に増大する ことが分かる。 図１Ｂに示された構造においては、ゲート１０９及びドレイン端子１１２は正 の電圧に接続され、ボディ１０６及びソース端子１０３は負の電圧に接続されい る。寄生ダイオード１１５は逆バイアスされ非導通の状態にある。しかしながら 、ゲート１０９が正の電源端子に接続されていることから、電圧がＭＯＳＦＥＴ の閾電圧に到達すれば、電流がチャネルを流れる。これを閾値接続と呼ぶものと する。図１Ｂのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１Ｆに示さ れており、Ｖdsが約０．８Ｖに到達すると、電流が急激に増大することが分かる 。この接続は、ＭＯＳＦＥＴの閾電圧の迅速な推定を可能にする一方、デバイス の真の閾電圧は、様々な文献に記載されているような外挿法を用いて決定しなけ ればならない。一般に、これらの方法は、Ｖdsが小さい領域では線形動作として ＩD対Ｖgsを線形のグラフ上にプロットし、Ｖgsが数Ｖもの高い電圧である時に は、飽和領域における動作としてＩD 1/2対Ｖgsをプロットすることからなる。 図１Ｃはダイオード接続状態を示す。ソース端子１０３及びボディ１０６は正 の電圧に接続され、ゲート１０９及びドレイン１１２は負の電圧に接続されてい る。ゲート１０９が最も負の電圧に接続されていることから、ＭＯＳＦＥＴ１０ ０のチャネルは電流を導通しない。しかしながら、順方向にバイアスされている 寄生ダイオード１１５は、そのオン電圧Ｖdiode（０．６−０．８Ｖ）において 導通する。図１Ｃのように接続されたＭＯＳＦＥＴ１００のＩＶ特性が図１Ｇに 示されており、Ｖdgがオン電圧に到達すると電流が急激に増大することが分かる 。 図１Ｄは本発明の擬似ショットキーダイオード状態を示す。ゲート１０９、ソ ース１０３及びボディ１０６の各端子は全て正の電圧に接続され、ドレイン端子 １１２のみが負の電圧に接続されている。この構造に おいては、電流が小さい場合、トランジスタのＭＯＳ部分はＶps（０．３−０． ５Ｖ）として示されている擬似ショットキー電圧において導通し始めるが、この 電圧は０．６−０．８Ｖといった通常のダイオードのオン電圧や０．８Ｖの閾電 圧よりもかなり低いことが理解されよう。図１Ｄのように接続されたＭＯＳＦＥ Ｔ１００のＩＶ特性が図１Ｈに示されており、ＶdgがＶpsに到達すると電流が急 激に増大することが分かる。ここで、図１Ｄに示された擬似ショットキーダイオ ード構造は、擬似ショットキーシンクロナス整流器の擬似ショットキー状態と同 一であって、擬似逆並列ダイオードにおける導通が引き起こされたときには必ず ゲートをＭＯＳＦＥＴのソース及びボディ端子に短絡し、その他の場合にはゲー トを独立に駆動することにより達成される。 図２は、４端子ＭＯＳＦＥＴの閾電圧Ｖtを、（ボディはソース又はドレイン に短絡されていない）ＭＯＳＦＥＴに加えられたソース−ボディ電圧Ｖsbの関数 として表すグラフである。この場合、ソースは負電圧に接続された端子として定 義され、ドレインは正電圧に接続された端子として定義されている。通常のソー ス−ボディ間短絡が存在する（Ｖsb＝０）場合の閾電圧はＶtoとして示されてい る。図２に示されるように、ＭＯＳＦＥＴの閾電圧Ｖtは、Ｖsbが負である場合 、即ちボディがソースよりも高い電圧にバイアスされている場合により低い。こ のようなＶsbに依存する閾電圧の変化の原因はボディエフェクトと呼ばれる。ボ ディエフェクトは通常、ソース−ボディ接合における逆バイアスに起因する閾電 圧の増大と考えられるのが通常であるが、擬似ショットキーダイオードの場合に は、ソース−ボディ接合の部分的順バイアス(負のＶsb)はＶtの低下を引き起こ し、即ち逆ボディエフェクト現象を引き起こす。 符号３Ａ、３Ｂ、３Ｃ及び３Ｄに示されている曲線は、ＭＯＳＦＥＴのドレイ ン−ソース電流Ｉdを、様々な正のゲートバイアスＶgsについ て、ドレイン−ソース電圧Ｖdsの関数として示すものである。ＭＯＳＦＥＴのソ ース及びボディは互いに短絡されている。ドレインがソースに対して正にバイア スされているようなクワドラントＩにおいて、ＭＯＳＦＥＴは、飽和点に到達す るまで実質的に抵抗器として動作し、飽和点に到達すると、ＭＯＳＦＥＴは定電 流源として機能する。Ｖtにより示された曲線は、ゲートがドレインに接続され ている場合におけるＩdをＶdsの関数として示しており、これは図１Ｂに示され た閾値接続構造に対応する。クワドラントＩＩＩにおいては、ソースがドレイン に対して正にバイアスされている。初期段階では、曲線３Ａ−３Ｄは原点に対し て対称であるが、Ｖdsが−Ｖdiodeに到達すると、順バイアスされた寄生ダイオ ードが導通し、その後にダイオードを通過する電流は、Ｖdsがより一層負になる に従って、ＭＯＳＦＥＴのチャネルを流れる電流に対してより大きな割合を占め るようになる。しかしながら、Ｖdsが−Ｖdiodeに到達するまでは、Ｉd曲線はボ ディエフェクト及びその結果として図２に示されるように閾値が低下することの の影響を受ける。これは、寄生ダイオードが導通し始めるまでチャネルを流れる 電流を増大させることになる。チャネル電流の殆どは、多数キャリアにより運ば れ、これによって少数キャリアにより引き起こされる問題をかなり低減させるこ とができる。 Ｖpsにより示される曲線は、クワドラントＩＩＩにおいては、より正の端子と して与えられるソースが、ゲートに接続された時のＶdsの関数としてのＩDを示 す。この状態においては、クワドラントＩＩＩにおけるＭＯＳＦＥＴの最も負で ある端子としてのドレインに対するゲートのバイアスを増大させることが、ドレ インに対するボディの電圧を増大させることによるボディエフェクトと組み合わ され、このボディエフェクトは図２に示されるように閾電圧Ｖtを低減させ、Ｍ ＯＳＦＥＴが０． ２乃至０．３Ｖ低い電圧範囲で導通し始めるようになる。 従って、図３に示された曲線ＶPSは、図１Ｄに示されるような構造のＭＯＳＦ ＥＴは、真のショットキーダイオード程は低くないとしても、従来のＰＮダイオ ードのオン電圧よりもかなり低い電圧でオンするダイオードとして振る舞うこと を表している。従って、図１ＤのＭＯＳＦＥＴは擬似ショットキーダイオードと 呼ばれ、これは擬似ショットキー状態にある擬似ショットキーシンクロナス整流 器と同一である。擬似ショットキーダイオードは、ＭＯＳＦＥＴのボディ及びゲ ートが接続された端子にアノードを有し、ＭＯＳＦＥＴの逆側の端子にカソード を備えてい図４Ａ及び４Ｂは、クワドラントＩ動作中のＭＯＳＦＥＴのドレイン −ソース電流Ｉd（μＡ／チャネル幅（μｍ））に対するクワドラントＩＩＩに おいて動作中の（擬似ショットキー効果を有するデバイスとしての）擬似ショッ トキーダイオードのＩdとの関係を示す。上記したように、擬似ショットキー状 態にある擬似ショットキーシンクロナス整流器は、擬似ショットキーダイオード と等価である。符号ＰＳが付されている曲線は、擬似ショットキーダイオードを 表し、符号Ｍが付されている曲線はＭＯＳＦＥＴを表す。何れの場合も、ＭＯＳ ＦＥＴのゲートはＭＯＳＦＥＴのより正の端子に接続されている。図４Ａは、擬 似ショットキーダイオードのオン電圧が低いことから、擬似ショットキーダイオ ードのＩＶ曲線が原点に向けてずれていることを示している。図４Ｂは、特に閾 位置近傍のＶdsにおける電流の比較を容易にするためにＩdのログをプロットし たものである。部分Ａにおいては、漏洩電流のみが擬似ショットキーダイオード 及びＭＯＳＦＥＴを流れ、従って電流の大きさは互いに概ね等しい。グラフの部 分Ｂにおいては、擬似ショットキーダイオードがオンし、従って擬似ショットキ ーダイオード電流が、ＭＯＳＦＥＴ電流よりもかなり大きい。部分Ｃにおいては 、ＭＯＳＦＥＴ がオンし、ボディエフェクトが消滅しており、従って電流が再び互いに等しくな っている。ここで注意すべきことは、Ｖdsが０．２−０．６Ｖの範囲である場合 には、擬似ショットキーダイオードにおけるＩdは、ＭＯＳＦＥＴにおけるＩdよ りも数倍大きいことである。 図５Ａ及び５Ｂは、ショットキーダイオード（曲線Ｓ）、擬似ショットキーダ イオード（曲線ＰＳ）及びＰＮダイオード（曲線ＰＮ）のＩＶ特性を比較したも のである。図５Ａ及び５Ｂは、Ｉdのログをプロットしている。ＭＯＳＦＥＴに おける寄生ＰＮダイオードは、ＰＮダイオードと同様の特性を示す。図５Ｂに示 されているように、擬似ショットキーダイオードのオン電圧と、ＰＮダイオード のオン電圧との間の電圧レベル（０．３−０．５Ｖ程度）では、擬似ショットキ ーダイオードを流れる電流は、ＰＮダイオードを流れる電流の１００倍以上にも 達する。従って、このような電圧の範囲においては、擬似ショットキーダイオー ドは、ＰＮダイオードに対して極めて効果的なシャントデバイスを構成するもの である。 図６は、ＭＯＳＦＥＴの幾つかの閾電圧Ｖtについて電流Ｉの関数として擬似 ショットキーダイオードの両端における電圧降下ＶDROPを表したもので、閾電圧 値変化させているが依然としてボディエフェクトが顕著に現れている。ＭＯＳＦ ＥＴが高いＶtを有する場合、ボディエフェクトは、ＭＯＳＦＥＴの寄生ダイオ ードが導通し始める前にかなりの電流がチャネルを流れるのに充分な程閾電圧値 を下げることができない。Ｖtが低い場合、ボディエフェクトは、ＭＯＳＦＥＴ の閾電圧値を寄生ダイオードのオン電圧よりも下げることができ、チャネルの導 通が、寄生ダイオードの導通に先行して引き起こされる。中ぐらいのＶtの場合 、チャネル導通はより低い度合いで発生する。閾電圧値が低ければ低いほど、Ｐ Ｎダイオード導通が擬似ショットキー（チャネル）導通に追いつ くまでの電流密度が高くなる。 図７Ａはスナッブバック状態が引き起こされたＭＯＳＦＥＴのＩＶ特性を示す 。ＶG1、ＶG2及びＶG3は、ゲート駆動電圧の様々なレベルを表すものである。ス ナップバックの間、ＭＯＳＦＥＴに電圧降下が発生し、この電圧降下は、ドレイ ンが高い正の電圧にある時、ソース−ボディ接合を順バイアスする。ＭＯＳＦＥ Ｔの寄生バイポーラトランジスタは、ＭＯＳＦＥＴの破壊電圧よりも低い電圧で 導通する。このような状態の例が以下に議論される。ドレイン電流が比較的小さ い場合、図７Ａの３つの曲線はそれぞれ通常のＭＯＳＦＥＴのＩＶ特性を示す。 しかしながら、デバイスがバイポーラトランジスタがオンするに伴い、負抵抗の 領域に入ると、スナップバックが引き起こされ、その後は電流が極端に増大する 。曲線の形状は、曲線同志が集合する過渡的領域において変化する。 図７Ｂはラッチアップが引き起こされた集積回路のＩＶ特性を示す。図７Ｂに おいて符号２００で示されるような点に電流が到達すると、ＭＯＳＦＥＴがラッ チアップし、図７Ｂの領域２０１により示されるように殆ど電圧降下を伴うこと なくかなりの電流を導通し始める。デバイスがラッチアップ電流に耐えたとして も、デバイスから一時的に電源を遮断しない限り、通常の動作を復活することは できない。 図８Ａは、スナップバック状態を回避するために擬似ショットキーシンクロナ ス整流器を用いた場合を示す。断面図に示されているＮチャネルＭＯＳＦＥＴ８ ００は、ＭＯＳＦＥＴ８００のドレインに接続されたインダクタ８３０を含む回 路に接続されている。インダクタ８３０は、回路中に用いられている任意のイン ダクタンスの代表として与えられたものである。ＭＯＳＦＥＴ８００は、Ｐ−エ ピタキシャル層８１０及びＰ＋基層８２０に短絡されたＮ＋ソース８０９とドレ イン８１１とを有 する。Ｐ−エピタキシャル層８１０及びＰ＋基層８２０は、共にＭＯＳＦＥＴ８ ００のボディを構成する。インダクタ８３０からの負の電圧スパイクがドレイン ８１１を接地電圧以下に駆動すると、寄生ダイオード８０２は順バイアスされ、 電子８０５からなる少数キャリアをＰ−エピタキシャル層８１０及びＰ＋基層８ ２０に注入する。これらの電子のあるものはホール８０７と結合し、即ちソース ８０９により集められるが、最終的な結果としてドレイン８１１の周りの領域に 少数キャリアが充満する。ここでドレイン８１１の電圧を急激に正にプルすると （例えばインダクタ８３０又は他のデバイスにより）、これらの少数キャリアは 、それらが取り除かれ又はポールと結合するまで、電圧が上昇するのを防止する 。小数キャリアが使い尽くされると、電圧は極めて急速に上昇し、大きなｄｖ／ ｄｔ及び大きな変位電流を引き起こす。この大きな変位電流は、衝撃的なイオン 化電流と共に、ＭＯＳＦＥＴ８００のＰ−エピタキシャル層８１０内に於いて電 圧降下を引き起こす。Ｐ−エピタキシャル層８１０は、Ｎ＋ソース８０９よりも 正となると、電子を注入し始め、バイポーラ導通をトリガーする。ＭＯＳＦＥＴ ８００における寄生バイポーラトランジスタをオンすることは、図７Ａに示され るようなスナップバック状態を引き起こす。 しかしながら、擬似ショットキーシンクロナス整流器８１０が、そのカソード 端子８５２がＭＯＳＦＥＴ８００のドレイン８１１に接続され、そのアノード端 子８５４が、接地されているＰ＋基層８２０に結合されるようにしてＭＯＳＦＥ Ｔ８００に接続されると、スナップバックの可能性を大幅に制限することができ る。上記した例の場合、インダクタ８３０が擬似ショットキーシンクロナス整流 器８５０のカソード及びＭＯＳＦＥＴ８００のドレイン８１１を接地電圧以下に プルすると、寄生ＰＮダイオード８０２が導通する前に、擬似ショットキーシン クロナス整 流器８５０が、そのチャネルを介して導通し始める。このように、電流が、擬似 ショットキーシンクロナス整流器８５０によりＭＯＳＦＥＴ８００からシャント される。従って、ＭＯＳＦＥＴ８００内の少数キャリアが極めて低減される。し かも、擬似ショットキーシンクロナス整流器８５０は、以下において詳しく説明 されるように、ＭＯＳＦＥＴ８００に集積化することができる。実際、ＭＯＳＦ ＥＴ８００は、ダイオード８０２が順バイアスされた時に、ＭＯＳＦＥＴ８００ のゲートがＮ＋ソース８０９に短絡されている限り、通常のＭＯＳＦＥＴ８００ と異なるところがない。 図９は、ＩＣ９００のＮ−ウェル９１０に形成されたＰ−チャネルＭＯＳＦＥ Ｔ９０１におけるスナップバックを示す。Ｐ＋ソース９０４及びＮ＋ボディコン タクト９０２は互いに短絡され、ＶCCに接続されている。Ｐ＋ドレイン９０６は 、インダクタ９３０及び、グラウンドに接続されたスイッチ９３５に接続されて いる。スイッチ９３５が開かれると、インダクタ９３０及びドレイン９０６の電 圧は、ＶCCを越える値にフライアップされる。このような状況において、Ｐ＋ド レイン９０６とＮ−ウェル９１０との接合におけるＰＮダイオードは順バイアス され、ホール９０８からなる少数キャリアがＮ−ウェル９１０に注入されるよう になる。しかも、エミッタとして機能するＰ＋ドレイン９０６、ベースとして機 能するＮ−ウェル９１１０及びコレクタとして機能するＰ＋基層９１４により構 成された寄生バイポーラＰＮＰトランジスタは、ＶCCに等しいベース−コレクタ 電圧を有する。従って、寄生ＰＮＰトランジスタがオンし、図７Ａに示されるよ うなスナップバック問題が引き起こされる。 しかしながら、ドレイン９０６における電圧がＶCC以下にクランプされていれ ば、寄生ダイオードはオンすることがなく、寄生ＰＮＰトラン ジスタはスナップバック問題を引き起こさない。ＭＯＳＦＥＴ９０１は、カソー ドがＶCCに接続されアノードがＰ＋ドレイン９０６に接続されるように構成され たＮチャネル擬似ショットキーシンクロナス整流器９４０によりクランプするこ とができる。擬似ショットキーシンクロナス整流器９４０がこのようにして存在 し、スイッチ９３５を開き、インダクタ９３０がドレイン９０６をＶCCを越える レベルにプルすると、擬似ショットキーシンクロナス整流器９４０は、寄生ＰＮ ダイオードに先立って導通し、ドレイン９０６をＶCCにクランプする。或いは、 Ｐチャネル擬似ショットキーシンクロナス整流器を、ＭＯＳＦＥＴ９０１と並列 に用いたり、或いはＭＯＳＦＥＴ９０１が、それ自体擬似ショットキー効果を有 するように調整することもできる。擬似ショットキーシンクロナス整流器９４０ のゲートは、それがダイオード導通状態の間にそのソースに対して電気的にバイ アスされている限り独立して制御することができる。 図１０はＮチャネルＭＯＳＦＥＴ１０１０及びＮ−ウェル１０２０を含む集積 回路中に発生し得るラッチアップ状態を示す。インダクタ１０４０がＭＯＳＦＥ ＴのＮ＋ドレイン１０１１に接続されている。ＭＯＳＦＥＴ１０１０のＮ＋ソー ス１０１２及びＰ−エピタキシャル層１０１３はグラウンドに接続されている。 場合によっては。インダクタ１０４０がＮ＋ドレイン１０１１をグラウンドレベ ル以下にプルし、従ってＰ−エピタキシャル層１０１３及びＮ＋ドレイン１０１ １によって形成された寄生ダイオードを順バイアスする。従って、ドレイン１０ １１は、電子１０１４からなる少数キャリアを基層内に注入する。これらの電子 １０１４はホール１０１６と結合する。しかしながら、ホール１０１６がＰ型導 電形式材料中を移動することから、ホールは抵抗１０１５に遭遇する。従って、 ホール１０１６の移動により引き起こされる電流は、 Ｐ−エピタキシャル層１０１３及びＰ＋基層内に抵抗性の電圧降下（Ｖ＝ＩＲ） を引き起こす。 Ｉ電圧降下は更に、ソース１０１２などの接地されたＮ＋領域を、周囲のＰ型 材料よりも負にする。従って、ソース１０１２及びＰ−エピタキシャル層１０１ ３により形成された寄生ダイオード１０１７は順バイアスされ、それ自身の電子 １０１８からなる少数キャリアを注入する。これらの電子１０１８はＮ型材料に より集められ、それらが到達し得るような最も正の電位に向けてドリフトする。 例えば、電子１０１８はＮ−ウェル１０２０に掃き出され、ＶCCに接続されたＮ ＋領域１０２５にドリフトすることができる。 る。 しかしながら、一旦、電子１０１８がＮ−ウェルに入ると、それらは多数キャ リアと成り、従ってＰＭＯＳＦＥＴにおけるＰ＋領域などのような、ＩＣチップ におけるＰ＋領域の代表として、Ｎ−ウェル１０２０及びＰ＋領域１０２７によ り形成された寄生ダイオード１０２８を順バイアスするような電圧降下を引き起 こす。次に、Ｐ＋領域１０２７はホール１０２９を注入し、これらのホールはＰ ＋エピタキシャル層１０１３に集められる。ホール１０２９が存在することによ り、寄生ダイオード１０１７の順バイアスが強化され、それにより電子１０１８ が注入される。上記したように電子１０１８は寄生ダイオード１０２８の順バイ アスの原因であった。従って、インダクター１０４０がグランドレベル又はそれ よりも高いレベルに復帰したとしても、寄生ダイオード１０１７及び１０２８は 順バイアスされたままで、極めて低い電圧降下を伴うのみで電流を導通し続け、 図７Ｂに示されるようなラッチアップ状態を呈することになる。 元々のラッチアップ条件の原因が電子１０１４が基層に注入されるこ とによるものであったことから、擬似ショットキーシンクロナス整流器１０５０ のカソードをＮ＋ドレイン１０１１に、擬似ショットキーシンクロナス整流器の アノードをグラウンドに接続することによりこのような問題を回避することがで きる。この場合、インダクター１０４０はドレイン１０１１をグランドレベル以 下に駆動すると、擬似ショットキーシンクロナス整流器１０５０は電子をグラン ドにシャントしする。これは、擬似ショットキーシンクロナス整流器１０５０が Ｎ＋ドレイン１０１１とＰ−エピタキシャル層１０１３との接合により形成され た寄生ＰＮダイオードよりも低い電圧を有するからである。寄生ダイオード１０ １７を順バイアスするべき電子１０１４が存在しないことから、ラッチアップ状 態が発生しない。擬似ショットキーシンクロナス整流器１０５０は、別個のＮチ ャネルＭＯＳＦＥＴであったり、或いはダイオード導通の間にゲートはソースに 短絡されている限りＭＯＳＦＥＴ１０１０のすべて又は一部に組み込むことがで きる。 擬似ショットキーシンクロナス整流器のもう一つの重要な用途はパワー変換器 である。様々なパワー変換器構造が電源、インダクター、負荷、スイッチ及びダ イオードの関係に基づいて試みられている。このような構造においては、ダイオ ードは順バイアスと逆バイアスとの間をスイッチされる。上記したようにＰＮダ イオードは少数キャリアデバイスであって、順バイアスされたときに少数キャリ アを蓄積する。ダイオードが逆バイアス状態にスイッチされると、蓄積された電 荷は長い回復時間を要し、大きなｄｖ／ｄｔを伴う。 ＰＮダイオードは順方向に電流を導通することが許された場合、それがオフす る要領は、そのＰＮ接合に於いて導通の時に蓄積した電荷の量に依存する。ダイ オードが順方向導通の定常状態で作動しているとき、順方向バイアス導通電流に 比例する。即ち、順バイアスが大きければ大 きいほど、オフ時に使い尽くされなければならない蓄積電荷の量が大きい。した がって、ダイオードが順方向に導通しているときにダイオードの両端の電圧によ り電圧を制限することにより蓄積電荷量を制限することができる。導通ＰＮダイ オードの電圧降下を減少させることにより、電力損及びダイオードにより発生す る熱を低減することができる。 図２２Ａは従来形式のＰＮダイオードのオフ時（オフは時間ｔ＝０に発生）に おける電流Ｉ対時間ｔの関係を示すグラフである。曲線Ｐ１は、理論値を表し、 電流は、ｔ＝０の時に順方向定常状態レベルＩforwardから０にほとんど即座に 低下する。２つの事例が図示されている。曲線Ｐ２は、ダイオードの端子が短絡 された場合に発生する事例を表している。この場合、蓄積電荷はオフを遅延させ る。曲線Ｐ３は、ダイオードの両端に加わる電圧の極性が、電圧ＶDDを加えるこ とにより急激に反転したときの様子を示している。オフはやや加速されるが、そ の反面挙動や性能がやや損なわれる。まず、電流が０に向けて勾配ｄＩ／ｄｔに 低減されるが、蓄積された電荷のあるものが、電流が０に到達したときでも依然 として存在することから、電流は極性を反転する。その結果、電流はＩforward とは逆方向にプルされる。やがて、電流はピーク反転値に到達し、その後０に向 けて指数曲線的に減少する。このようなオフ時の事例は拡散により規定される。 図２２Ａにおいては、点線がＩ＝０に到達する部分は、実際の電流が、ピーク反 転電流の約１０％にどこで等しくなるかを推定させるものである。この時刻はｔrr により示されており、この点に至るまでのＰ３曲線の下側の面積がＱrrにより 示されている。このように、曲線Ｐ３により表される反転電流は、順方向導通状 態におけるＰＮダイオードの接合における順方向導通の状態が理論どうりではな いことによるものである。これはＩＣにおける他の部品に対して悪い相互作用を 引き起こし、パワー変換器の電力損をいっそう増大させうる。 蓄積電荷のもう一つの側面が図２２Ｂに示されているが、これは電圧対時間の プロットを表したものである。曲線Ｐ４は理論値を示すもので、順方向導通状態 のダイオードの両端の電圧降下は時刻ｔ＝０において０に下がるが、これはそれ 自身の抵抗及び消滅静電容量によってのみ規定される。実際には、蓄積された少 数キャリアのために、このプロセスはより長い時間を要する。曲線Ｐ５は図２２ Ａにおける曲線Ｐ２に対応し、ダイオード両端の電圧が、ダイオードの端子を短 絡したとき（−ＶD）から指数関数的に減衰する。曲線Ｐ６は図２２Ａの曲線Ｐ ３に対応し、電圧ＶDをもってダイオードが逆バイアスされたときに、ダイオー ドの両端の電圧が、接合近傍に蓄積された電荷のほとんどが取り除かれるまで、 概ね曲線Ｐ５と同様の経路に沿ってやや減衰する。それに続いて、電圧は、反転 電圧ＶDDに向けてｄＶ／ｄｔの速度をもって極めて急激に上昇する。変位電流は 電力損を引き起こし、ＩＣにおいて寄生的な相互作用を引き起こし得るもので、 オフ動作が過度に急激に行われると、寄生インダクタンスのために電圧がオーバ ーシュートすることがある。これはそのデバイス或いは他のデバイスにおける破 壊の原因となりうる。また導通及び電磁放射によりノイズが増大する場合もあり 得る。 要するに、順方向導通状態時の従来形式のＰＮダイオードの接合に蓄積された 電荷はいくつもの好ましくない影響を及ぼす。これらの影響は、ＰＮダイオード に代えて或いはそれに並列に擬似ショットキーシンクロナス整流器を用いること により低減することができる。擬似ショットキーシンクロナス整流器はまた、Ｍ ＯＳＦＥＴ内における寄生ＰＮダイオードと並列に接続することができ、またＭ ＯＳＦＥＴ自体も擬似ショットキーシンクロナス整流器として機能するように設 計することができる。これらの応用のいずれにおいても、擬似ショットキーシン クロナス整流器は、順バイアスされたＰＮ接合の両端の電圧降下を低減するよう に作 動する。これはさらに、ＰＮ接合における順方向電流を減少させ、順方向導通時 に接合近傍に蓄積される電荷の量を減少させる。 図１１Ａ−１１Ｆは、少数キャリアの蓄積を最小化するために擬似ショットキ ーシンクロナス整流器を用いたいくつかのパワー変換器の構造を示す。図１１Ａ は、ハイ側スイッチ１１０２，インダクター１１０４，及び擬似ショットキーシ ンクロナス整流器１１０８と並列に接続されたＰＮダイオード１１０６を含むバ ック変換器１１００を示す。ハイ側スイッチ１１０２が開かれるたびに、インダ クター１１０４は、ダイオード１１０６及び並列擬似ショットキーシンクロナス 整流器１１０８に電流を導通させるが、この電流は、繰り返しスイッチング動作 が高周波で行われる限り一定である。再循環する電流を取り扱うダイオードは整 流器と呼ばれる。ある程度後の段階で、擬似ショットキーシンクロナス整流器１ １０８のゲートを、そのソースから切り離し、そのＭＯＳＦＥＴ状態にバイアス することにより電力損をいっそう低減することができる。擬似ショットキーシン クロナス整流器１１０８のゲートが十分な電圧をもって駆動され、擬似ショット キーシンクロナス整流器１１０８が最も厳しい条件下においてもインダクターの 電流のすべてを取り扱うのに十分な容量を有するものであれば、変換器はシンク ロナスバック変換器と呼ぶことができる。ダイオード１１０６が取り外されると 、擬似ショットキーシンクロナス整流器１１０８内のダイオードが、ハイ側スイ ッチ１１０２及び擬似ショットキーシンクロナス整流器１１０８がいずれもオフ である時間、すべての電流を導通させなければならない。擬似ショットキー効果 が顕著であれば、この電流は、大きな蓄積電荷を伴うことなく導通させることが できる。 図１１Ｂは擬似ショットキーシンクロナス整流器１１２８に並列接続されたＰ チャネルＭＯＳＦＥＴ１１２２、インダクター１１２６及び擬 似ショットキーシンクロナス整流器１１３０に並列接続された整流器として機能 するＮチャネルＭＯＳＦＥＴ１１２４を含むシンクロナスバック変換器１１２０ を示す。シンクロナスバック変換器１１２０の動作の間、ＰチャネルＭＯＳＦＥ Ｔ１１２２及びＮチャネルＭＯＳＦＥＴ１１２４は交互にオン・オフされ、従っ てＭＯＳＦＥＴ１１２２がオフの時はＭＯＳＦＥＴ１１２４がオンであり、また その逆が成立する。しかしながら、ＶDDとグランドとの間の短絡を回避するため に、両ＭＯＳＦＥＴの一方がオンする前に他方をオフさせなければならないこと から、両ＭＯＳＦＥＴがオフであるような短いBreak-before-make時間が設けら れている。この時間、インダクター１１２６をスイッチングすると、両ＭＯＳＦ ＥＴの寄生ダイオードの一方を順バイアスする。擬似ショットキーシンクロナス 整流器１１２８及び１１３０が存在することから、寄生ダイオードの周りから電 流がシャントされ、それらが順方向バイアスされている間、少数キャリアの蓄積 を最小化する。理論的には、ダイオードの回復時間中にロー側のＭＯＳＦＥＴ１ １２４がオフされるときのオーバーシュートをクランプする以外については、擬 似ショットキーシンクロナス整流器１１２８は必要とされない。実際、擬似ショ ットキーシンクロナス整流器１１３０は、ＭＯＳＦＥＴの一部又はすべてを成す ものであってよく、極性反転の際にそのゲートはそのソースに短絡されることを 条件とする。 図１１Ｃはハイ側のスイッチとして機能し、図１１Ｂに示されたＮチャネル擬 似ショットキーシンクロナス整流器１１２８に代えてＰチャネル擬似ショットキ ーシンクロナス整流器１１４２に並列接続されたＰチャネルＭＯＳＦＥＴ１１４ ４を含むバック変換器を示す。これは、回路の集積を容易にするためである。 図１１Ｄは整流ダイオード１１５４と並列に接続された擬似ショット キーシンクロナス整流器１１５２を有するブースト変換器１１５０を示す。変換 器１１５０の動作中、ロー側スイッチ１１５１は、インダクター１１５６にエネ ルギーを貯蔵するべくオンされる。ついで、ロー側スイッチ１１５６がオフされ 、スイッチ１１５１のドレーンの電圧がＶoutを越えるレベルにフライバックさ れ、ダイオード１１５４を順バイアスする。Ｖoutを一定に保持するためにスイ ッチ１１５１のオン時間をフィードバック制御する。擬似ショットキーシンクロ ナス整流器１１５２は、ダイオード１１５４からの電流をシャントし、電力損を 低減し、強制的ダイオード回復を防止する。即ち、前回の順方向導通時に蓄積さ れた電荷を有するダイオードに対して逆電圧を加える。擬似ショットキーシンク ロナス整流器１１５２は、Break-before-make時間に続いて、Ｖoutよりも少なく とも３ボルト高いレベルにそのゲートをバイアスすることにより完全にオンにさ れる。擬似ショットキーシンクロナス整流器１１５２としてＰチャネルデバイス が用いられた場合、ＰＭＯＳデバイスは、そのゲートをグラウンドレベルにする ことによりオンすることができる（ＭＯＳＦＥＴモード）。擬似ショットキー効 果を最適化することにより、デバイスはそのゲートをソースに戻すのみで擬似シ ョットキーモードにおける導通を達成することができる。 図１１Ｅは、擬似ショットキーシンクロナス整流器１１７４に並列に接続され たシンクロナス整流器として機能するＭＯＳＦＥＴ１１７２を備えたフライバッ ク変換器１１７０を示す。図１１Ｄに示されたブースト変換器と同様に、ロー側 ＭＯＳＦＥＴ１１７１をオンし、一次コイル１１７７を励磁する。一次コイル１ １７７及び二次コイル１１７８の巻き方向は、この状態においてＭＯＳＦＥＴ１ １７２及び擬似ショットキーシンクロナス整流器１１７４の逆並列ダイオードが 逆バイアスされ、電流を導通しないような向きに定められている。ＭＯＳＦＥＴ １１７１ 及び１１７２は、出力コンデンサーを放電させるような突き抜け電流を回避する ように、同時にスイッチされることはない。従って、ＭＯＳＦＥＴ１１７１のオ フ及びＭＯＳＦＥＴ１１７２のオンとの間にBreak-before-make時間が設けられ ている。この時間、ＭＯＳＦＥＴ１１７２のチャネルがオンするまで、電流は擬 似ショットキーシンクロナス整流器１１７４を順方向に流れる。出力コンデンサ ーを充電するのはこの順方向電流である。Break-before-make時間に対して、Ｍ ＯＳＦＥＴ１１７２の逆並列ダイオードを流れることとなるような電流を、擬似 ショットキーシンクロナス整流器１１７４によりシャントすることにより電力損 が低減される。擬似ショットキーシンクロナス整流器１１７４は、Break-before -make時間にＶSG＝０であることを条件にして独立したゲートを駆動することに より制御することができ、或いはＭＯＳＦＥＴ１１７２に集積化することができ る。 図１１Ｆは、本発明の好適実施例に基づき用いられた擬似ショットキーシンク ロナス整流器１１８２を含む回路の回路図である。スイッチングモードブースト 変換器１１８０は、擬似ショットキーシンクロナス整流器１１８２のゲートを、 擬似ショットキーシンクロナス整流器１１８２のソース及びチャージポンプ１１ ８６により供給される正の電圧ＶCPのいずれか一方に交互に接続する。ロー側Ｍ ＯＳＦＥＴ１１８８はシャントスイッチトして機能する。ロー側ＭＯＳＦＥＴ１ １８がオンされている間、擬似ショットキーシンクロナス整流器１１８２はその 擬似ショットキー状態にあり、スイッチ１１８４は、擬似ショットキーシンクロ ナス整流器１１８２のゲート及びソースを互いに接続する。この時点でＶoutが ノードＮにおける電位よりも高いことから、擬似ショットキーシンクロナス整流 器１１８２のチャネルはオフされ、擬似ショットキーシンクロナス整流器１１８ ２内の逆並列ダイオードは逆バイアスされ る。 ＭＯＳＦＥＴ１１８のオフと擬似ショットキーシンクロナス整流器１１８２の オンの時との間のBreak-before-make時間にあっては、ノードＮにおける電圧が フライアップし始める。この時間、擬似ショットキーシンクロナス整流器１１８ ２のゲート及びソースは互いに接続されていることから、擬似ショットキーシン クロナス整流器１１８２は擬似ショットキー効果を発揮し、電流が擬似ショット キーシンクロナス整流器１１８２のチャネルを流れ、これは、擬似ショットキー シンクロナス整流器１１８２の逆並列ダイオードを通過する経路に比較して低い 抵抗の経路を構成する。スイッチ１１８４が擬似ショットキーシンクロナス整流 器１１８２のゲートをチャージポンプにより供給される電圧ＶCPに接続したとき にBreak-before-make時間が終了し、擬似ショットキーシンクロナス整流器１１ ８２を完全にオンにし、電流がノードＮから出力端子に流れる経路を提供する（ ＭＯＳＦＥＴ状態）。このような構成にあって、Break-before-make時間におけ る擬似ショットキーシンクロナス整流器１１８２のＩＶ電力損は、例えば擬似シ ョットキーシンクロナス整流器１１８２のゲートは接地され、電流はすべてその 逆並列ダイオードを経て流れるような場合に比較してかなり低減することができ る。 同様に、順方向変換器など、擬似ショットキーダイオードを、順方向導通ダイ オードをシャントしたりそれを置換するような場合にも擬似ショットキーシンク ロナス整流器を用いることができる。 図１２Ａ−１２Ｃは擬似ショットキーシンクロナス整流器のいくつかの実施例 の構造を示す断面図である。図１２Ａはラテラル構造として構成された擬似ショ ットキーシンクロナス整流器１２００の実施例の断面図である。Ｐ−エピタキシ ャル層１２０４が従来から知られた方法によりＰ＋基層１２０２上に成長される 。Ｐ＋ボディコンタクト１２０６及 びＮ＋ソース１２０８が、金属ソース／ボディコンタクト１２１８により短絡さ れている。ゲート１２１６が、スイッチ１２１５を介してソース／ボディコンタ クト１２１８に接続されている。金属ドレインコンタクト１２１４がＮ＋ドレイ ン１２１２に接続されている。Ｎ−ドリフト領域１２１０がＮ＋ドレイン１２１ ２に隣接して設けられている。スイッチ１２１５が開かれると、ゲート１２１６ が、図示されない正の電圧源に接続され、擬似ショットキーシンクロナス整流器 １２００をＭＯＳＦＥＴ状態にバイアスする。 図１２Ｂは垂直トレンチ−ゲート構造として構成された擬似ショットキーシン クロナス整流器を示す。Ｎ＋基層１２３１はＭＯＳＦＥＴのドレーンを成す。Ｎ −エピタキシャル層１２３２がＮ＋基層１２３１上に成長している。Ｐ−ボディ 領域１２３４がＮ−エピタキシャル層１２３２内に注入されている。Ｎ＋ソース 領域１２３８がＰ−ボディ領域１２３４内に注入されている。トレンチ１２３９ が、ソース及びボディ領域を貫通し、Ｐマイナエピタキシャル層１２３２内に向 けてエッチングにより形成されている。トレンチは、ゲート酸化膜１２４０によ り、Ｎ＋ソース１２３８，Ｐ−ボディ１２３４及びＮ−エピタキシャル層１２３ ２から分離されたゲート１２３６により満たされている。金属層１２４１はＰ− ボディ及びＮ＋ソース領域を互いに短絡し、更にスイッチ１２３５を介してゲー ト１２３６に接続されている。スイッチ１２３５が開かれると、ゲート１２３６ は図示されない正の電圧に接続され、擬似ショットキーシンクロナス整流器１２ ３０をＭＯＳＦＥＴ状態にバイアスする。 図１２Ｃは垂直二重拡散（ＤＭＯＳ）構造として構成された擬似ショットキー シンクロナス整流器１２５０を示す。Ｎ＋基層１２５１がＭＯＳＦＥＴドレンと して機能する。Ｎエピタキシャル層１２５２が基層１ ２５１上に成長している。Ｐ−ボディ領域１２５４がＮエピタキシャル層１２５ ２の上面内に注入及び拡散している。Ｐ＋ボディコンタクト領域１２５６及びＮ ＋ソース領域１２５８がＰ−ボディ領域１２５４内に注入及び拡散させられてい る。ゲート１２６０が、Ｐ−ボディ領域１２５４内にてチャネル領域上に重ね合 わせられている。Ｐ＋ボディコンタクト領域１２５６及びＮ＋ソース領域１２５ ６が金属層１２５６に互いに短絡され、且つスイッチ１２５５を介してゲート１ ２６０に接続されている。スイッチ１２５５が開かれると、ゲート１２６０は図 示されない正の電圧源に接続され、擬似ショットキーシンクロナス整流器１２５ ０をＭＯＳＦＥＴ状態にバイアスする。 図１２Ａ−１２Ｃに示された実施例のそれぞれにおいて、ドーピングノード及 びゲート酸化膜厚さは、擬似ショットキー効果を増大させるように選択される。 通常閾値調整用注入が必要となる。ゲートは独立して駆動されるが、擬似ショッ トキーシンクロナス整流器が擬似ショットキー状態にあるとき即ち図１１Ａ−１ １Ｃに示されたパワー変換器におけるBreak-before-make時間にはソース及びボ ディに接続されている。 図１３はＭＯＳＦＥＴ１３０２と組み合わされた擬似ショットキーシンクロナ ス整流器１３００の断面図である。Ｎ−エピタキシャル層１３１２がＮ＋基層１ ３１０上に成長している。Ｐ−ボディ領域１３１４がＮエピタキシャル１３１２ 内に注入されている。Ｎ＋ソース領域１３１６はＰ−ボディ領域１３１４内に注 入されている。次に、Ｎ＋ソース領域１３１６及びＰ−ボディ領域１３１４を貫 通し、Ｎ−エピタキシャル層１３１２内に達するようにトレンチ１３２４がエッ チングにより形成される。トレンチ１３２４は、いずれも酸化膜１３２６により Ｎ＋ソース領域１３１６，Ｐ−ボディ領域１３１４及びＮ−エピタキシャル層１ ３１２から分離された第一のゲート１３１８或いは第二のゲート１３２ ０により満たされている。金属層１３２２は、Ｐ−ボディ領域１３１４及びＮ＋ ソース領域１３１６に接触し、更にスイッチ１３１５を介してゲート１３１８に 接続されている。図１３に示された構造において、Ｎ＋ソース領域は、スイッチ １３１５が閉じられた状態で、Ｎ＋基層（ドレーン）に対して正にバイアスされ ると、擬似ショットキーシンクロナス整流器１３００が導通し,、ＭＯＳＦＥＴ １３０２のボディ−ドレーン接合における電荷の蓄積を最小化する。このように 擬似ショットキーシンクロナス整流器１３００がクランプとして用いられている 場合、擬似ショットキーシンクロナス整流器１３００が順方向導通状態である場 合、それによって電流が瞬間的に再分配される。しかしながら、この構造におい ては、擬似ショットキー法に基づいて従来形式のＭＯＳＦＥＴを形成し得る場合 とし得ない場合がある。より高い擬似ショットキー効果を得るためには、ＭＯＳ ＦＥＴ１３０２のゲートは、Ｐ−ボディ領域１３１４及びＮ−エピタキシャル層 １３１２により形成されるＰＮダイオードが順バイアスされているような任意の 時間において、ＭＯＳＦＥＴ１３０２のゲートは電気的にソースに接続されるべ きである。設計基準 擬似ショットキーダイオード及び擬似ショットキーシンクロナス整流器の設計 に際して同様の考慮が適用可能であることから、まず擬似ショットキーダイオー ドのための設計基準について議論する。 擬似ショットキーダイオードを形成する際に、擬似ショットキーダイオードの オン電圧ＶPSを、シャントされるべきＰＮダイオードのオン電圧に対して最小化 するべきである。 ２端子擬似ショットキーダイオードは、Ｖgs＝Ｖbs＝ＶdsであるようなＭＯＳ ＦＥＴとして特徴づけられる。ただし、Ｖgsはゲート−ソース電圧であり、Ｖbs はボディ−ソース電圧であり、Ｖdsはドレイン−ソ ース電圧である。飽和ＭＯＳＦＥＴのためのドレイン電流ＩDは次の式により表 される。 但し、μはキャリアの表面移動度（ｃｍ2／Ｖsec）、ＣOXはゲート酸化膜の静電 容量（Ｆ／ｃｍ2）、Ｗ及びＬはそれぞれチャネル幅及び長さである。ＭＯＳＦ ＥＴの閾電圧Ｖtは次の式により表される。またＶtoは、ＭＯＳＦＥＴの電流を０にまで外挿することにより得られる、外挿 閾電圧値であり、γはボディエフェクトファクタ（Ｖ-1/2）であり、ΨBは、通 常フェルミ電位の２倍と仮定されるシリコンボディ領域に於けるエネルギーバン ドを曲げるために必要な電圧として知られるバルク電圧である。 しかしながら、通常０．６５−０．８Ｖ程度の強い反転にあっては以下 の式に示されるようにやや大きくなる。 ＩDsat及びＶtについての式を組み合わせることにより次の式を得る。 擬似ショットキーダイオードに於てはＶgs＝Ｖbs＝Ｖdsであることから、それら に代えてＶＰＳを代入して、擬似ショットキーダイオードの電流の式として次の 式を得ることができる。 これは次のように表すことができる。 酸化膜の静電容量であるＣOXは、ＸOX／εOXとして表され、ＸOXはゲート酸化 膜厚さであり、εOXはシリコン酸化膜の誘電率である。ボディファクタγは次の 式により与えられる。 ただしＮBはボディ領域に於けるドーパント濃度であり、εBはシリコンの誘電率 である。従って次の式を得る。 項Ｖtoは項ＸOX及びＮBを含み、Ｘox及びＮBの変化を補償するために閾値調整 用イオン注入を行って、閾電圧値をある目標値に調整したものと仮定する。従っ て、Ｖtoは独立変数とみることができる。 経験的に求められたデータによれば、ΨBが０．６５Ｖ程度であることから、 ＶPSは約０．３−０．５Ｖである。従って、ＶPS式に於ける第２項は正であるが 、式の第１及び第３項から減算されていることから、ＶPSよりも低い。ＶPSが式 の第２項に現れることから、ＶPSを実際に求めるためには、特定の解に収束する まで逐次法により式を解かなければならない。しかしながら、ＶPSが第２項に含 まれていることは、ＶPSが第２項に反比例する関係に対してなんら変更を加える ものではない。 第１及び第３項が正であることから、これらの値を増減することにより、対応す る変化をＶPSに引き起こすことができる。上記したように、理想的には、ＶPSを 、寄生ダイオードのオン電圧に比較して可及的に小さくするべきである。閾値調 整用注入を行わないと、Ｖtoは他のファクタにより規定されＶPSを制御するため に、利用することができない。従って、ＶPSの式に於て最も容易に調整可能な２ つの変数はＸOX及びＮBである。ＸOXを増大させることは第２項を増大させ、こ れは第２項に於けるＶPSを減少させる。しかしながら、ＸOXを増大させることは 第３項を増大させ、これはＶPSを増大される。従って、ＶPSとＸOXとの間の関係 には互いに反対の作用があり、従ってＶPSを制御するためにＸOXのみを用いるこ とは一般に十分とはいえない。しかも、ＸOXを増大させることは、ダイオード及 びＭＯＳＦＥＴ状態の間を交互する擬似ショットキーシンクロナス整流器にとっ て問題となりうる。 ＮBを増大させることはＶPSの式を第２項を増大させ、それによりＶPSを減少 させる。しかしながら、ＮBが増大するとＶtoも増大する。幸いなことに、デバ イスのＮBが設定された後に、Ｖtoを所要のレベルに調整するために閾値調整用 注入と呼ばれる技術が開発されている。従って閾電圧値Ｖtは通常、イオン注入 により０．４５−０．９５Ｖの範囲の最終値に調整されるが、ボディエフェクト がない場合には一般に０．６−０．７Ｖの範囲である。これらの技術については 、１９９２年３月２０日に出願された米国特許第０７／８５５，３７３号及び１ ９９２年３月２０日に出願された米国特許第０７／８５４，１６２号に記載され ており、これらの出願の内容は、言及することをもって、その全体を本願の一部 と成すものとする。従って、ＶPSを最小化するためには、破壊電圧等デバイスの 他の必要な特性を損なわない限り可及的に高い値に設定するべきである。あまり にも過度な閾電圧値調整注入は、移動度を損な い、オン抵抗を増大させる。与えられたＮBに対する最適なＸOXの値を求めるこ とによりＶPSの更なる改善を図ることができる。擬似ショットキーダイオードに 於てはゲート酸化膜は、ＸOX＝４００−１０００Å以上といった比較的厚いもの であるのが好ましい。しかしながらデバイスが擬似ショットキーシンクロナス整 流器として動作する場合にはオン抵抗を最小化するためにゲート酸化膜は薄くし なければならない。 低い閾電圧値を達成すると共に（クアドラントＩＩＩ動作に於ける閾電圧を低 下させるような）高いボディエフェクトを達成することは、反転が発生したとき に、ゲートから、最大空乏領域よりも大きな深さに於ける高濃度領域が、デバイ スがバイアスオフされた場合に実質的に空乏状態となる薄い注入層または表面層 によりカウンタードープされるような任意の方法により達成することができる。 カウンタードープ層は、次の式により表される閾電圧のシフトΔＶtを引き起こ す。 Ｎチャネルデバイスの場合、閾値調整用注入はシリコンの表面内の砒素或いは リンからなるＮ型ドーパントの注入として或いはゲート酸化膜内に注入されたセ シウム等の不動性イオン等の注入でなければならない。電荷がゲート酸化膜とシ リコンとの間の境界に位置していない場合には、ゲート酸化膜チャージのドース 量を増大させなければならない。即ち、これは、ゲート酸化膜の途中に存在する 電荷は、閾電圧値の同じ量のシフトを得るためには２倍のドース量が必要となる 。 閾電圧値の式を書き換えることにより、所要のＶt調整用ドース量は 次の式により与えれる。 ただし、プラスの符合はＮチャネルデバイスについて用いられ、マイナスの符 号はＰチャネルデバイスについて用いられる。ここで、 ただし、φｍはゲート材料の仕事関数であり、φｓはシリコンの仕事関数であっ て、従ってＶFBは通常０．５−１．５Ｖのマイナスの値となるようないわゆるフ ラットバンド状態を定義する。項ｋｔ／ｑは、室温に於て約２６ｍＶとなるよう な熱温度として知られる量であり、ここでｋはボルツマン定数である。ｎiは室 温に於て約１．４×１０10ｃｍ-3程度の値を有するシリコンの真性キャリア濃度 である。Ｑfは一定の酸化物チャージであって、約２×１０10ｃｍ-2である。 図１６は、任意の擬似ショットキーダイオード或いはシンクロナス整流器に存 在する擬似ショットキー効果の単純な分析モデルを開発しよう とする試みを表している。ゲート幅によって基準化された電流（Ｉ／Ｗ）が、閾 値接続された構造（図１Ｂ）及び擬似ショットキー構造について、強い反転モデ ル及び弱い反転モデルの両者を仮定してＶgsの関数としてプロットしたものであ る。曲線Ｐ７及びＰ８は、擬似ショットキー及び閾値接続構造の弱い反転モデル をそれぞれ表し、曲線Ｐ９及びＰ１０は擬似ショットキー及び閾値接続構造の強 い反転モデルをそれぞれ表す。先に示した方程式は、オン状態のＭＯＳＦＥＴの シリコンの表面が強度に反転したという仮定に基づいて得られたものである。こ のようなモデルに於てゲート幅により基準化された電流は、急激に閾値に低下す る。そうであったとしても、クアドラントＩＩＩに於てはＶｔを低下する上での ボディエフェクトの影響を予測するために強い反転方程式を用いることができる 。図１６に於ても、曲線Ｐ１１は−Ｖgsと等しいＶSBの関数として擬似ショット キーダイオードの閾電圧Ｖｔの値をプロットしたものである。低い電流及び電圧 に於て、ドレイン電流はゲート電圧に対して指数関数的に変化する。この動作領 域が弱い反転と呼ばれ、ドリフト電流よりもむしろ拡散電流が支配的である。導 通は、組み込みソースをボディエネルギーバリアに低下させるようなゲート誘起 されたバリアの押し下げと考えることができる。 弱い反転モデルのための基準化された電流が次のように定義される。 ただし、γは先に定義されたボディエフェクト効果であり、ｋＴ／ｑは２６ｍ Ｖからなる熱電圧であり、表面電位は、この場合、強い反転の場合よりも低く、 次の関係が成立する。 ここで注意すべきことは、電流はゲート電圧と共に指数関数的に増大し（Ｖｇ ｂ＝Ｖｇｓ＋|Ｖｓｂ|）、ＭＯＳＦＥＴの弱い反転挙動が、半対数方眼紙上に於 て、ダイオード方程式と同様に直線により特徴づけられることである。方程式が バリアーを押し下げることに基づくことから、弱く反転したＭＯＳＦＥＴは、そ れが多数キャリアデバイスである点を除けば、ダイオードと近似した動作を行う 。ショットキーダイオードは、導通のためにバリアーの押し下げに依存する多数 キャリアデバイスであることから、このようなＭＯＳＦＥＴを擬似ショットキー と呼ぶのが適切であろう。しかしながら、弱い反転方程式は、曲線Ｐ７、Ｐ８に 示されるように、通常のＭＯＳＦＥＴの電流を０．４Ｖ以上過大に予測し、強い 反転方程式は曲線Ｐ９及びＰ１０に示されるように電流を１Ｖ以上過小に予測す る。擬似ショットキーダイオードの場合、弱い反転方程式が０．３Ｖ程度まで有 効であって、強い反転方程式は約０．５Ｖまで有効である。これらの値は、図１ ６の理論的曲線と図５Ｂの計測値等を比較することにより確認することができる 。従って、０．５Ｖ擬似ショットキー電圧は、強い反転方程式により概ね予測さ れる。ＭＯＳＦＥＴ方程式自体の詳しい説明は“The MOS Transistor”，Y，Tsi vidis，MacGraw-Hill,New York(1987),ISBN＃0-07-065381-Ｘ、特にその第 ３章に記載されているが、この文献には擬似ショットキー現象或いはその最適化 に関する何らの示唆もなされていない。この文献によれば、強い反転及び弱い反 転の間の領域は容易にモデル化することはできず、複雑であって数字的に煩雑な 逐次的解法に依存せざるを得ない。不幸なことに、この領域に於て擬似ショット キー効果が最も顕著に現れる。図５ＢのＰＳ及びＰＮの曲線により示される値の 比をＶdsに対してプロットすると、約０．４−０．５Ｖに於てほぼ８００程度の ピーク比が見られる。しかしながら、擬似ショットキー効果を最適化するために 強い反転方程式を用いることができる。 図１７は、バックグラウンドドーピングＮB及びゲート酸化膜厚さの関数とし て擬似ショットキー電流Ｉ／Ｗ（μＡ／μｍ）を示す。閾電圧値Ｖtは、０．７ Ｖで、ダイオードの両端の電圧ＶPSは０．５Ｖであった。図示されているように 、３本の曲線はゲート酸化膜厚さがそれぞれ１０００Å、４００Å及び１７５Å についてのものである。電流が０．１μＡ／μｍ以上であって、電圧降下が０． ５Ｖ以下のデバイスは有用であるが、少なくとも１μＡ／μｍの目標電流が、汎 用パワーデバイスとして必要とされる。例えば、Ｌ＝２μｍであるような、３０ ０ｍｍΩの抵抗を有する２０ＶラテラルパワーＮＭＯＳは、１２０，０００μｍ のチャネル幅を有し、ほとんどＰＮダイオード電流或いは蓄積電荷を伴うことな くクワドラントＩＩＩに於いて１２０ｍＡの電流を取り扱うことができる。図１ ７に示されるように、１μＡ／μｍ電流を取り扱うためには、１０００Åの厚さ のゲート酸化膜は、１０16ｃｍ-3のバックグラウンドドーピングが必要であり、 ４００Åの厚さのゲート酸化膜は、４×１０16ｃｍ-3のバックグラウンドドーピ ングが必要であり、１７５Åの厚さのゲート酸化膜は、１．５×１０17ｃｍ-3の バックグラウンドドーピングが必要である。 図１８は応答面と同一の情報を示すもので、Ｘ軸はボディドーピング濃度ＮB 、Ｙ軸はゲート酸化膜厚さＸOX及び各曲線は０．１から１まで十分の１刻みで、 １から１０まで１刻みででログ目盛りで与えられるμＡ／μｍを表す。図１７の ＮB＝２×１０16ｃｍ-3に於ける４００Åのデータを比較することにより、０． ３μＡ／μｍの電流を予測することができ、これは図４Ｂに於いてＶds＝０．５ Ｖに於ける曲線ＰＳにより表される測定データとよく一致する。 図１９は、閾電圧Ｖtが０．７Ｖであるようなデバイスに於いて、擬似ショッ トキー電圧降下のために、０．３μＡ／μｍ、１μＡ／μｍ及び３μＡ／μｍの 電流密度を達成するために必要とされるボディ及び閾値調整用ドーピングをまと めたものである。水平軸に沿ってプロットされた各酸化膜厚さについて、必要な ボディドーピング濃度ＮB及び必要な閾値調整用注入ドース量が左右の垂直軸に プロットされている。ここで注意すべきことは、ラテラルデバイスに於いては、 ボディドーピングの増大は、デバイスの破壊電圧を低下することである。これは 、垂直ＤＭＯＳデバイスには当てはまらない。なぜなら空乏層の広がりのほとん どが基層すなわちドレインに発生するからである。 ここで注意すべきことは、５００Åを越えるゲート酸化膜厚さは、図１１Ｆに 示されるような擬似ショットキーシンクロナス整流器などのような擬似ショット キーシンクロナス整流器にとって有用ではないことである。上記したように、ゲ ート酸化膜の厚さを増大させることは、ゲート及びボディがソースに永久的にハ ードワイヤされたような擬似ショットキーダイオードに於いては一般的に好まし いことである。このような場合に於いて、電流を最適化することは、低い閾電圧 値に対して最も高いボディエフェクトを得ることに基づくものであり、ゲート酸 化膜の厚さが大きくなるにしたがって電流が増大することが見い出されている。 ゲート駆動が、デバイスの両端に加えられる電圧（ＶPS）に限られるため、デバ イスは常に飽和状態或いは少なくとも飽和状態の近傍で作動することになり、し たがって他のデバイスに対する影響について考慮することなくゲート酸化膜の厚 さを増大させることができる。 擬似ショットキーシンクロナス整流器の設計のためにはやや異なる基準が適応 される。上記したように、擬似ショットキーシンクロナス整流器に於いては、ゲ ートはソース及びボディにハードワイヤされていない。しかも、ＭＯＳＦＥＴモ ードに於いては、一般に豊富なゲート駆動電圧が存在する。図１１Ｆに示される ように、ゲートは、シンクロナス整流器がオンしたときにチャージポンプの出力 Ｖcpに接続されている。この領域では、厚いゲート酸化膜は、オン抵抗（ｍＣox Ｗ／Ｌ）を増大させ、ＭＯＳＦＥＴのドレイン電流を減少させる。したがって、 ２端子デバイスとして動作しているときにＭＯＳＦＥＴの性能を向上するように ゲート酸化膜の厚さを増大させることと、ゲートがソースから切り離され、外部 電圧源により強く駆動されているようなときにデバイスの性能を向上するように ゲート酸化膜を減少させることとの間にトレードオフが存在する。例えば４００ −１０００Åと言ったゲート酸化膜の厚さは擬似ショットキーダイオードのため に理想的であるが、一般的には、擬似ショットキーシンクロナス整流器のために ＸOXは例えば１７５−３００Åと言った４００Åよりも低に値に保つべきである 。ゲート駆動電圧のレベルは、ゲート酸化膜の厚さについてのトレードオフに影 響を及ぼす。例えば、３．０或いは４．５Ｖと言ったゲート駆動電圧は、薄いゲ ート酸化膜が適当であるとする根拠であるのに対し、ゲート駆動がわずかに１． ２Ｖである場合には、より厚いゲート酸化膜がより望まれる。 さらに、擬似ショットキーシンクロナス整流器の場合、ドレインのエンジニア リングがより一層重要である。擬似ショットキーダイオードに 於けるゲート駆動が極めて弱い（０．４Ｖ）ことから、チャネルを流れる電流は 極めて小さく、ドレイン抵抗は比較的重要でない。Ｗ／Ｌを最大化することは有 用であるが、ドレインのエンジニアリング自体は必ずしも重要でない。擬似ショ ットキーシンクロナス整流器がＭＯＳＦＥＴ状態に切り替えられたとき、ドレイ ン電流はかなりのレベルであって、ドレイン抵抗を減らすような技術は、かなり 優れたデバイスを製造可能にする。このような技術としては様々なものがあり、 例えばドレインをドーピングしたり、米国特許出願第０８／３６７，０２７号に 記載されているように垂直トレンチＭＯＳＦＥＴのドレイン内にデルタ層を形成 したり、米国特許出願第０８／５３３，８１４号に記載されているように高密度 トレンチを設けることなどがある。 擬似ショットキーダイオードが、多数キャリアデバイスであることを証明する ために、チャネルバイアスをオフした同一のＭＯＳＦＥＴ内に含まれるＰＮダイ オードと比較した。図２０は、ｔ＝０に於いて開始電流が１．０Ａであるように バイアスされた両デバイスの測定された反転回復時間のプロットである。曲線Ｐ １２は擬似ショットキーダイオードの電流を表し、曲線Ｐ１３はダイオードに於 ける電流を表す。ダイオードの反転電流は１．５Ａのピーク値を有し、このピー ク値の１０％に到達するのに７９２ｎｓｅｃ要した。それに対して、擬似ショッ トキーダイオードはわずかに０．５Ａのピーク値を有し、その１０％に到達する のに１５４ｎｓｅｃを有するのみで、Ｉrrに関しては３倍の改善、ｔrrに関して は５倍の改善結果が得られた。図２１は擬似ショットキーダイオード及び従来形 式のＰＮダイオードについてのＩrr及びｔrrを電流の関数として表したもので、 広い範囲の電流値について擬似ショットキーダイオードの性能が優れていること が明瞭に示されている。左側の垂直軸はｎｓｅｃ単位で回復時間ｔrrを表し、右 側の垂直軸はｍＡ単位 のピーク反転電流Ｉrrを表す。 図１４Ａ−１４ＥはラテラルＭＯＳＦＥＴに基づく擬似ショットキーシンクロ ナス整流器を得るために用い得る製造ステップの順序を示している。図１４Ａに 示されるように、中程度のドーパント濃度例えば１×１０15乃至１×１０18ｃｍ-3 を以てＰ−エピタキシャル層１４１２がＰ＋基層１４１０上に成長する。擬似 ショットキー効果を高めるために必要なボディドーピングの強度は、ゲート酸化 膜の厚さに依存する。以下に示されるように、１０００Å厚のゲート酸化膜は、 ２×１０15ｃｍ-3を越えるドーピング濃度によって有用となり、４００Åの厚さ を有するゲート酸化膜は、少なくとも約１．５×１０16ｃｍ-3のドーピング濃度 を必要とする。１７５Å厚のゲート酸化膜は、少なくとも７×１０16ｃｍ-3程度 のボディドーピング濃度が、デバイスの有用性のためには必要となる。 デバイスのアクティブ領域を画定するために酸化膜１４１４が用いられている 。リン或いは砒素からなるＮ型カウンタドーパント１４１６がＰ−エピタキシャ ル層１４１２の面から注入され、正味のＰ型ドーパント濃度が、Ｐ−エピタキシ ャル層１４１２の他の領域に比較して低いような閾値調整用領域１４２２を形成 する。図１４Ｂに於いて、ゲート酸化膜１４１７及びポリシリコンゲート１４１ ８が、従来から知られた方法によりカウンタドープされた閾値調整用領域１４２ ２上に形成される。ゲート酸化膜の厚さは８０Åから２０００Åの範囲であって よいが、通常は１７５Åから７００Åの範囲である。ポリシリコンゲート電極は 通常１５００乃至６０００Åの厚さを有し、Ｎチャネルデバイスのためにはリン により、Ｐチャネルデバイスのためにはホウ素によりドーピングされるのが一般 的である。それを短絡するためには、チタン或いはタングステンシリサイド層を 用いることができる。 リンからなるＮ型ドーパント１４１２がＰ−エピタキシャル層１４１２の露出 部分に注入され、Ｎ−ドリフト領域１４２４及びＮ−領域１４２５を形成する。 チャネル長さが２μｍ以下であるような５Ｖ以下のデバイスについてはドリフト 注入を省略することができるが、サブミクロンのチャネル長さを有するデバイス については、０．２５程度の側壁スペーサドリフトが必要となろう。 図１４Ｃは第３のＮ型注入の結果を示すもので、これによりＮ＋ソース領域１ ４２６及びＮ＋ドレイン領域１４２８が形成される。Ｎ−領域１４２５は、図１ ４Ｄに於いてホウ素からなるＰ型ドーパント１４３０を注入することによりＰ＋ ボディコンタクト１４３２に変換される。フォトレジスト層１４３４は、注入さ れたボロンがデバイスの他の領域に到達するのを防止する。図１４Ｅはソース／ ボディ金属コンタクト層１４４０及びドレイン金属コンタクト層１４３８が追加 された後の擬似ショットキーシンクロナス整流器１４９０を示す。ゲート１４１ ８は、スイッチ１４２７により、デバイスが擬似ショットキー状態にあるときに はソース／ボディコンタクト層１４４０に、或いはデバイスがＭＯＳＦＥＴ状態 にあるときにはゲート駆動電圧源に電気的に接続される。 図１４Ｆは、図１４Ｅに於いて点線により示された擬似ショットキーダイオー ド１４９０のチャネルを垂直断面について見たデバイスのドーパント濃度ＮB分 布を示すグラフである。図１４Ｆのグラフの縦軸は、閾値調整用チャネル領域の 面から下方への深さをμｍで示す。領域Ａは、チャネルを含み、この部分に於い ては、Ｐ型ドーパントの濃度が、閾値調整用注入により低下し、それによって閾 電圧値Ｖtが押し下げられ、擬似ショットキーシンクロナス整流器１４９０のオ ン特性が改善される。このプロフィールは、従来から知られている閾値が調整さ れたＭＯＳＦＥＴのそれと同様であるが、擬似ショットキー効果が、通常とはか け離 れたボディドーピングのレベル及び閾電圧調整用カウンタドーピングにより高め られている点に於いて異なる。領域ＢはＰ−エピタキシャル層１４１２を表し、 領域Ｃは最も高いドーパント濃度を有するＰ＋基層１４１０を表す。 米国特許出願第０７／８５５，３７３号及び同０７／８５４，１６２号に記 載されているような高エネルギー注入ステップより、ドーパントをポリシリコン ゲート内に打ち込む場合には、図１４Ａに示されるようなカウンタドーピング注 入を行うことなく擬似ショットキーシンクロナス整流器１４９０を製造すること ができる。エピタキシャル層のドーピングレベルに対するデバイス特性の敏感度 は、エピタキシャル層自体と同一の導電形式の第２のイオン注入を、カウンタド ーピングによる閾電圧値調整の過程に加えて行うことにより低減することができ る。図１４Ｇに示されているように、逆行(retrograde)ボロン注入が、２００Ｋ ｅＶ以上のエネルギーをもって、かつ１×１０12から５×１０14ｃｍ-2のドース 量をもって、エピタキシャル層の表面の下に０．２乃至１．０μｍの平均深さを もって行った。したがって、表面カウンタドーピングはそれほど必要でない。Ｐ −エピタキシャル層の注入されなかった部分は薄いかまたは存在しない。逆行層 は基層内に延出している。エピタキシャル層のみを用いるかわりに、イオン注入 を用いてＮB及びγの値を設定することの利点は、ドーパント濃度の制御を改善 し、ＩＣ内のどのＭＯＳＦＥＴを擬似ショットキー効果向上の対称として調整す るかを選択する能力にある。 図１５Ａ−１５Ｃは垂直ＤＭＯＳＦＥＴに基づく擬似ショットキーシンクロ ナス整流器を得るために用い得る製造ステップの順序を示す。図１５Ａに示され るように、Ｎ−エピタキシャル層１５１２が、デバイスのカソードとなるべきＮ ＋基層１５１０上に成長する。エピタキシ ャル層のドーピングレベルは、デバイスの所望の破壊電圧に応じて定められる。 高電圧デバイスについては、１×１０14から１×１０15ｃｍ-3の濃度を用いるこ とができ、低電圧デバイスについては１×１０15から１×１０16ｃｍ-3の濃度を 用いることができる。Ｐ−ボディ領域１５１４が、従来から知られた方法により Ｎ−エピタキシャル層１５１２内に形成される。ゲート酸化膜１５１６及びポリ シリコンゲート１５１８が、注入やドライブインなどの従来から知られた方法に よって形成される。 図１５Ｂは、同じく従来から知られた方法によりＮ＋ソース領域１５２２及び Ｐ＋ボディコンタクト領域１５２４を追加する様子を示している。リンからなる Ｎ型ドーパント１５２０が１×１０11乃至１×１０12ｃｍ-2のドース量をもって 注入される。ドーパント１５２０は、デバイスの閾電圧値を調整するために、Ｐ −ボディ領域１５１４の表面に於いてカウンタドープされた閾電圧調整用領域１ ５２８（図１５Ｃ）を形成する。リンからなるドーパントは、Ｎ−エピタキシャ ル層１５１２に対してほとんど影響を与えないが、これはそれが表面の近傍に位 置することによるものである。図１５Ｃに於いて、擬似ショットキーシンクロナ ス整流器１５９０が、金属ソース／ボディコンタクト層１５２６を加えることに よりほぼ完成している。ゲート１５１８は、デバイスが擬似ショットキー状態に あるときにはソース／ボディコンタクト層１５２０に、デバイスがＭＯＳＦＥＴ 状態にあるときにはゲート駆動電圧源にぞれぞれスイッチ１５２７により電気的 に接続される。 図１５Ｄは、図１５Ｃの破線についてみた断面図に於けるデバイスのドーパン ト濃度ＮBの分布を示す。領域ＡはＮ＋ソース領域を表し、領域ＢはＰ−ボディ 領域１５１４を表す。図１５Ｄに於いて破線によ り示したボディ領域の表面近傍の濃度は、閾電圧Ｖtを調整するための高エネル ギーカウンタドーピングにより押し下げられている。領域ＣはＮ−エピタキシャ ル層１５１２を表し、領域ＤはＮ＋基層１５１０を表す。 以上本発明の特定の実施例を説明したが、これらの実施例は単なる例示であっ て本発明を限定するものではないことを了解されたい。当業者であれば様々な他 の実施例が自明であり、それらも全て本発明の技術範囲内に含まれるものである 。例えば、本発明の原理は、ラテラルＤＭＯＳや、四角形内にセルを有するよう なセル状ＭＯＳ構造、六角形或いは他の形状を有するセルについても等しく適用 可能であり、またＮチャネル或いはＰチャネルデバイスに等しく適用可能である 。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/695 Ｈ０１Ｌ 29/78 ６５２Ｋ ６５２Ｂ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＺ，ＶＮ，ＹＵ

Claims (1)

  1. 【特許請求の範囲】 １．半導体デバイスであって、 第１の導電型のソース領域と、 前記ソース領域に隣接し、前記第１の導電型とは異なる第２の導電型のボディ 領域と、 前記ボディ領域に隣接し、前記第１の導電型のドレン領域と、 前記ボディ領域のチャネル領域に対して絶縁層により分離されたゲートと、 前記ゲートを、前記ソース領域及び当該半導体デバイスを完全にオンにするの に十分な第３の電圧のいずれか一方に選択的に接続する第１のスイッチとを有し 、 前記ソース領域及び前記ボディ領域が互いに接続され、かつ第１の電圧にバイ アスされ、前記ドレン領域が、第２の電圧にバイアスされ、かつ前記第１及び第 ２の電圧が、前記ボディ領域と前記ドレン領域との間の接合を順バイアスするよ うに定められことを特徴とする半導体デバイス。 ２．前記第３の電圧の絶対値が、前記第１の電圧の絶対値よりも大きいことを特 徴とする請求項１に記載の半導体デバイス。 ３．パワー変換器であって、 請求項１に記載された半導体デバイスと、 インダクターと、 該インダクターに直列接続された第２のスイッチとを有し、 前記半導体デバイスが、前記インダクターと前記第２のスイッチとの間の共通 のノードに接続されていることを特徴とするパワー変換器。 ４．前記第３の電圧を供給するためのチャージポンプを更に有することを特徴と する請求項３に記載のパワー変換器。 ５.前記第２のスイッチが開かれた直後の“break-before-make”時間に於いては 、前記第１のスイッチが、前記ゲートを前記ソース領域に接続することを特徴と する請求項３に記載のパワー変換器。 ６．前記“break-before-make”時間の終了に際して、前記第１のスイッチが、 前記ゲートを前記第３の電圧に接続することを特徴とする請求項５に記載のパワ ー変換器。 ７．請求項３に記載されたパワー変換器の運転方法であって、 前記第２のスイッチを閉じた状態に保ったまま、前記第１のスイッチを、前記 ゲートを前記ソース領域に接続する第１の位置に保つ過程と、 前記第１のスイッチを第１の位置に保ったまま、前記第２のスイッチを開く過 程と、 前記ゲートを前記第３の電圧に接続するべく、前記第１のスイッチを第２の位 置に切り替える過程とを有することを特徴とする運転方法。 ８．前記第３の電圧を供給するためにチャージポンプを用いる過程を更に有する ことを特徴とする請求項７に記載の運転方法。
JP54090997A 1996-05-15 1997-05-07 パワー変換器、及びその運転方法 Expired - Fee Related JP4330660B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US648,266 1996-05-15
US08/648,266 US5744994A (en) 1996-05-15 1996-05-15 Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp
PCT/US1997/007477 WO1997043823A1 (en) 1996-05-15 1997-05-07 Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008268883A Division JP5312896B2 (ja) 1996-05-15 2008-10-17 シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ

Publications (2)

Publication Number Publication Date
JP2000512805A true JP2000512805A (ja) 2000-09-26
JP4330660B2 JP4330660B2 (ja) 2009-09-16

Family

ID=24600112

Family Applications (3)

Application Number Title Priority Date Filing Date
JP54090997A Expired - Fee Related JP4330660B2 (ja) 1996-05-15 1997-05-07 パワー変換器、及びその運転方法
JP2008268883A Expired - Lifetime JP5312896B2 (ja) 1996-05-15 2008-10-17 シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2012089822A Expired - Lifetime JP5484508B2 (ja) 1996-05-15 2012-04-11 シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2008268883A Expired - Lifetime JP5312896B2 (ja) 1996-05-15 2008-10-17 シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2012089822A Expired - Lifetime JP5484508B2 (ja) 1996-05-15 2012-04-11 シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ

Country Status (6)

Country Link
US (2) US5744994A (ja)
EP (1) EP0898808A4 (ja)
JP (3) JP4330660B2 (ja)
KR (1) KR100334691B1 (ja)
AU (1) AU2931297A (ja)
WO (1) WO1997043823A1 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208691A (ja) * 2001-01-11 2002-07-26 Ngk Insulators Ltd 逆導通機能を有する電力用半導体スイッチングデバイス
JP2003526923A (ja) * 2000-02-24 2003-09-09 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング モノリシック集積半導体素子
JP2006344779A (ja) * 2005-06-09 2006-12-21 Toyota Motor Corp 半導体装置および半導体装置の制御方法
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2012004460A (ja) * 2010-06-18 2012-01-05 Sharp Corp 半導体装置およびその製造方法
JP2012104856A (ja) * 2009-04-30 2012-05-31 Panasonic Corp 半導体素子、半導体装置および電力変換器
WO2012157608A1 (ja) * 2011-05-18 2012-11-22 国立大学法人九州工業大学 半導体装置及びその駆動方法
JP2013084992A (ja) * 2013-01-21 2013-05-09 Toshiba Corp 半導体装置
JP5400252B2 (ja) * 2011-09-07 2014-01-29 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
JP2014502425A (ja) * 2010-12-09 2014-01-30 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 自動車に電圧供給するための発電機装置
JPWO2012056705A1 (ja) * 2010-10-29 2014-03-20 パナソニック株式会社 半導体素子およびその製造方法
JPWO2012127821A1 (ja) * 2011-03-23 2014-07-24 パナソニック株式会社 半導体装置およびその製造方法
US8933463B2 (en) 2009-04-30 2015-01-13 Panasonic Intellectual Property Management Co., Ltd. Semiconductor element, semiconductor device, and power converter
JP2015159530A (ja) * 2014-01-21 2015-09-03 セイコーインスツル株式会社 増幅回路
JP2017188585A (ja) * 2016-04-06 2017-10-12 株式会社デンソー 半導体装置およびその製造方法

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744994A (en) * 1996-05-15 1998-04-28 Siliconix Incorporated Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp
US6121666A (en) * 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
US6093951A (en) * 1997-06-30 2000-07-25 Sun Microsystems, Inc. MOS devices with retrograde pocket regions
US6127857A (en) * 1997-07-02 2000-10-03 Canon Kabushiki Kaisha Output buffer or voltage hold for analog of multilevel processing
US6069503A (en) * 1998-03-11 2000-05-30 Intel Corporation High value FET resistors on a submicron MOS technology
US6249027B1 (en) 1998-06-08 2001-06-19 Sun Microsystems, Inc. Partially depleted SOI device having a dedicated single body bias means
US6249028B1 (en) * 1998-10-20 2001-06-19 International Business Machines Corporation Operable floating gate contact for SOI with high Vt well
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6052019A (en) * 1998-10-29 2000-04-18 Pericom Semiconductor Corp. Undershoot-isolating MOS bus switch
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6421262B1 (en) * 2000-02-08 2002-07-16 Vlt Corporation Active rectifier
US6301139B1 (en) 2000-04-06 2001-10-09 Power-One, Inc. Self-driven synchronous rectifier circuit for non-optimal reset secondary voltage
JP3416628B2 (ja) * 2000-04-27 2003-06-16 松下電器産業株式会社 半導体集積回路装置
US6509233B2 (en) 2000-10-13 2003-01-21 Siliconix Incorporated Method of making trench-gated MOSFET having cesium gate oxide layer
US6462393B2 (en) 2001-03-20 2002-10-08 Fabtech, Inc. Schottky device
US6537921B2 (en) * 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
EP1302987A1 (en) * 2001-10-16 2003-04-16 Siliconix, Inc. Trench-gated vertical MOSFET having gate oxide layer containing cesium and process of forming the same
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
FR2861916A1 (fr) * 2003-10-31 2005-05-06 St Microelectronics Sa Commande d'un transistor mos en element de redressement
KR20080100265A (ko) * 2003-12-19 2008-11-14 써드 디멘존 세미컨덕터, 인코포레이티드 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법
WO2005065144A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Planarization method of manufacturing a superjunction device
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
US7052982B2 (en) * 2003-12-19 2006-05-30 Third Dimension (3D) Semiconductor, Inc. Method for manufacturing a superjunction device with wide mesas
JP4928947B2 (ja) 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
US6956429B1 (en) 2004-02-09 2005-10-18 Fairchild Semiconductor Corporation Low dropout regulator using gate modulated diode
US7142046B1 (en) 2004-05-14 2006-11-28 Fairchild Semiconductor Corporation Current sharing using gate modulated diodes
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US8134329B2 (en) * 2006-04-13 2012-03-13 International Rectifier Corporation Buck converter with improved filter design
KR20090014402A (ko) 2006-05-29 2009-02-10 코닌클리케 필립스 일렉트로닉스 엔.브이. 스위칭 회로 장치
KR100924222B1 (ko) * 2006-06-29 2009-11-02 엘지디스플레이 주식회사 정전기 방전 회로 및 이를 구비한 액정표시장치
US8232829B2 (en) * 2006-12-11 2012-07-31 John Joseph Robinson Active rectifier
US7782027B2 (en) * 2006-12-30 2010-08-24 Advanced Analogic Technologies, Inc. High-efficiency DC/DC voltage converter including down inductive switching pre-regulator and capacitive switching post-converter
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8148748B2 (en) * 2007-09-26 2012-04-03 Stmicroelectronics N.V. Adjustable field effect rectifier
EP3447803A3 (en) 2007-09-26 2019-06-19 STMicroelectronics N.V. Adjustable field effect rectifier
US8633521B2 (en) * 2007-09-26 2014-01-21 Stmicroelectronics N.V. Self-bootstrapping field effect diode structures and methods
US8012806B2 (en) * 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) * 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
EP2274770A4 (en) * 2008-04-28 2012-12-26 St Microelectronics Nv INTEGRATED FIELD EFFECT RECTIFIER MOSFET
JP4918626B2 (ja) * 2009-04-30 2012-04-18 パナソニック株式会社 半導体素子、半導体装置および電力変換器
WO2010127370A2 (en) * 2009-05-01 2010-11-04 Lakota Technologies, Inc. Series current limiting device
CN102473645B (zh) * 2009-08-19 2013-07-10 松下电器产业株式会社 半导体元件、半导体装置以及功率变换器
US20110148376A1 (en) * 2009-12-23 2011-06-23 Texas Instruments Incorporated Mosfet with gate pull-down
WO2011089861A1 (ja) * 2010-01-19 2011-07-28 パナソニック株式会社 半導体装置およびその製造方法
US9627524B2 (en) * 2010-03-02 2017-04-18 Richtek Technology Corporation, R.O.C. High voltage metal oxide semiconductor device and method for making same
US8026700B1 (en) * 2010-03-12 2011-09-27 Freescale Semiconductor, Inc. DC to DC converter having switch control and method of operation
US8242763B2 (en) * 2010-03-12 2012-08-14 Freescale Semiconductor, Inc. DC to DC converter having ability of switching between continuous and discontinuous modes and method of operation
JP4965754B2 (ja) * 2010-10-29 2012-07-04 パナソニック株式会社 半導体素子
US8941264B2 (en) * 2011-06-20 2015-01-27 Bae Systems Information And Electronic Systems Integration Inc. Apparatus for bi-directional power switching in low voltage vehicle power distribution systems
US8737094B2 (en) * 2011-11-17 2014-05-27 Ixys Corporation Transformer drive for low conduction loss rectifier in flyback converter
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
SG2013067749A (en) 2012-09-07 2014-04-28 Agency Science Tech & Res An energy harvesting apparatus and a method for operating an energy harvesting apparatus
US9029874B2 (en) 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
KR101444553B1 (ko) * 2012-12-21 2014-09-24 삼성전기주식회사 전원 공급 장치
DE112014001094B4 (de) 2013-03-01 2022-10-27 Fuji Electric Co., Ltd. Halbleitervorrichtung
CN104576360B (zh) * 2013-10-23 2017-08-08 无锡华润上华半导体有限公司 功率二极管的制备方法
US9525058B2 (en) * 2013-10-30 2016-12-20 Infineon Technologies Austria Ag Integrated circuit and method of manufacturing an integrated circuit
EP2882086A1 (en) * 2013-12-03 2015-06-10 ams AG Voltage converter and method for voltage conversion
DE102014202030A1 (de) 2014-02-05 2015-08-06 Robert Bosch Gmbh Gleichrichterschaltung, elektronisches Bauelement, Generator und Verfahren zum Betreiben einer Gleichrichterschaltung
US9507897B2 (en) * 2014-06-14 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Circuit arrangement for modeling transistor layout characteristics
JP2018074817A (ja) * 2016-10-31 2018-05-10 旭化成エレクトロニクス株式会社 整流方法及び整流装置
US10224918B2 (en) * 2016-12-07 2019-03-05 Infineon Technologies Americas Corp. Active gate bias driver
US10680598B2 (en) 2016-12-07 2020-06-09 Infineon Technologies Americas Corp. Active gate bias driver
US10644601B2 (en) * 2018-06-22 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Dead-time conduction loss reduction for buck power converters
JP7232208B2 (ja) * 2020-03-19 2023-03-02 株式会社東芝 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952632B2 (ja) * 1978-07-06 1984-12-20 日本電信電話株式会社 整流装置
JPS62185409A (ja) * 1986-02-10 1987-08-13 Hitachi Ltd 電圧比較回路
US4667144A (en) * 1986-06-03 1987-05-19 The United States Of America As Represented By The Secretary Of The Air Force High frequency, high voltage MOSFET isolation amplifier
US4903189A (en) * 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
JPH0291974A (ja) * 1988-09-29 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH04304162A (ja) * 1991-03-29 1992-10-27 Matsushita Electric Ind Co Ltd Ｄｃ−ｄｃコンバータ装置
JPH05152526A (ja) * 1991-11-30 1993-06-18 Hitachi Ltd 半導体集積回路装置
US5248627A (en) * 1992-03-20 1993-09-28 Siliconix Incorporated Threshold adjustment in fabricating vertical dmos devices
US5510641A (en) * 1992-06-01 1996-04-23 University Of Washington Majority carrier power diode
US5510747A (en) * 1993-11-30 1996-04-23 Siliconix Incorporated Gate drive technique for a bidirectional blocking lateral MOSFET
JPH07231670A (ja) * 1994-02-14 1995-08-29 Amada Co Ltd 高周波インバータ装置
JP3163896B2 (ja) * 1994-04-28 2001-05-08 松下電器産業株式会社 ３相ｐｗｍインバータ
US5744994A (en) * 1996-05-15 1998-04-28 Siliconix Incorporated Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003526923A (ja) * 2000-02-24 2003-09-09 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング モノリシック集積半導体素子
JP2002208691A (ja) * 2001-01-11 2002-07-26 Ngk Insulators Ltd 逆導通機能を有する電力用半導体スイッチングデバイス
JP2006344779A (ja) * 2005-06-09 2006-12-21 Toyota Motor Corp 半導体装置および半導体装置の制御方法
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2012104856A (ja) * 2009-04-30 2012-05-31 Panasonic Corp 半導体素子、半導体装置および電力変換器
US8933463B2 (en) 2009-04-30 2015-01-13 Panasonic Intellectual Property Management Co., Ltd. Semiconductor element, semiconductor device, and power converter
JP2012004460A (ja) * 2010-06-18 2012-01-05 Sharp Corp 半導体装置およびその製造方法
JPWO2012056705A1 (ja) * 2010-10-29 2014-03-20 パナソニック株式会社 半導体素子およびその製造方法
JP2014502425A (ja) * 2010-12-09 2014-01-30 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング 自動車に電圧供給するための発電機装置
US9660550B2 (en) 2010-12-09 2017-05-23 Robert Bosch Gmbh Generator device for the voltage supply of a motor vehicle
JPWO2012127821A1 (ja) * 2011-03-23 2014-07-24 パナソニック株式会社 半導体装置およびその製造方法
JP2012243918A (ja) * 2011-05-18 2012-12-10 Kyushu Institute Of Technology 半導体装置及びその駆動方法
WO2012157608A1 (ja) * 2011-05-18 2012-11-22 国立大学法人九州工業大学 半導体装置及びその駆動方法
JP5400252B2 (ja) * 2011-09-07 2014-01-29 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
JPWO2013035300A1 (ja) * 2011-09-07 2015-03-23 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
JP2013084992A (ja) * 2013-01-21 2013-05-09 Toshiba Corp 半導体装置
JP2015159530A (ja) * 2014-01-21 2015-09-03 セイコーインスツル株式会社 増幅回路
JP2017188585A (ja) * 2016-04-06 2017-10-12 株式会社デンソー 半導体装置およびその製造方法
WO2017175544A1 (ja) * 2016-04-06 2017-10-12 株式会社デンソー 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5744994A (en) 1998-04-28
AU2931297A (en) 1997-12-05
KR100334691B1 (ko) 2002-06-20
WO1997043823A1 (en) 1997-11-20
JP2009065185A (ja) 2009-03-26
EP0898808A1 (en) 1999-03-03
US5929690A (en) 1999-07-27
EP0898808A4 (en) 2001-09-12
JP2012169650A (ja) 2012-09-06
JP4330660B2 (ja) 2009-09-16
JP5312896B2 (ja) 2013-10-09
JP5484508B2 (ja) 2014-05-07
KR20000011158A (ko) 2000-02-25

Similar Documents

Publication Publication Date Title
JP4330660B2 (ja) パワー変換器、及びその運転方法
US5818084A (en) Pseudo-Schottky diode
KR100326475B1 (ko) 양방향전압클램핑을하는트렌치-게이트형mosfet
KR101375021B1 (ko) 실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫
US6545316B1 (en) MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6764889B2 (en) Methods of forming vertical mosfets having trench-based gate electrodes within deeper trench-based source electrodes
US6331794B1 (en) Phase leg with depletion-mode device
JP2934390B2 (ja) 双方向電流阻止ｍｏｓｆｅｔ及び双方向電流阻止ｍｏｓｆｅｔのオン抵抗を低減する方法
KR100660764B1 (ko) 고경도, 저도통저항, 그리고 개선된 바디다이오드 역회복특성을 갖는 저전압 이중-웰 모스 소자
US20110097885A1 (en) Mosfet using gate work function engineering for switching applications
US20070138547A1 (en) Semiconductor device and method of manufacturing the same
US20120175679A1 (en) Single structure cascode device
US9048308B2 (en) Regenerative building block and diode bridge rectifier and methods
US7193293B2 (en) Semiconductor component with a compensation layer, a depletion zone, and a complementary depletion zone, circuit configuration with the semiconductor component, and method of doping the compensation layer of the semiconductor component
US10256236B2 (en) Forming switch circuit with controllable phase node ringing
US20050230745A1 (en) Vertical power JFET with low on-resistance for high voltage applications
EP2482315A1 (en) Semiconductor element
US20050072990A1 (en) Semiconductor device and driving circuit for semiconductor device
Cai et al. A new lateral trench-gate conductivity modulated power transistor
JP3655049B2 (ja) 静電誘導トランジスタの駆動方法
Chang et al. Comparison of n and p channel IGTs
Nagapudi et al. Effect of collector structure on the FBSOA of the dielectrically-isolated LIGBT
Zambrano Improved structures for power MOSFETs with on-chip full protection
Murakami et al. Grounded-trench-MOS structure assisted normally-off bipolar-mode power FET
Lutz et al. MOS Transistors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080402

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080519

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080606

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080722

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081114

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20081218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090415

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090526

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090617

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees