KR101375021B1 - 실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫 - Google Patents

실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫 Download PDF

Info

Publication number
KR101375021B1
KR101375021B1 KR1020097005022A KR20097005022A KR101375021B1 KR 101375021 B1 KR101375021 B1 KR 101375021B1 KR 1020097005022 A KR1020097005022 A KR 1020097005022A KR 20097005022 A KR20097005022 A KR 20097005022A KR 101375021 B1 KR101375021 B1 KR 101375021B1
Authority
KR
South Korea
Prior art keywords
layer
gate
sige
conductive material
region
Prior art date
Application number
KR1020097005022A
Other languages
English (en)
Other versions
KR20090057245A (ko
Inventor
박찬호
치 왕
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20090057245A publication Critical patent/KR20090057245A/ko
Application granted granted Critical
Publication of KR101375021B1 publication Critical patent/KR101375021B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

과도 전압에 대한 내성을 향상시키고 기생 임피던스를 감소시키는 디바이스, 방법 및 공정이 제공된다. 클램핑되지 않은 유도 스위칭 이벤트에 대한 내성이 향상된다. 예를 들어, SiGe 소스를 갖는 트랜치 게이트 전력 MOSFET 디바이스가 제공되는데, 상기 SiGe 소스는 본체 또는 웰 영역에서의 정공 전류를 줄임으로써 기생 npn 트랜지스터 이득을 감소시키고, 이로써 래치업 조건이 일어날 가능성을 줄인다. SiGe 본체 또는 웰 영역을 갖는 트랜치 게이트 전력 MOSFET 디바이스가 또한 제공된다. SiGe 본체는 본체 다이오드가 구동될 때 정공 전류를 감소시키고, 이로써 역방향 회복 전력 손실을 감소시킨다. 다른 디바이스 특성들 또한 향상된다. 예를 들어, 폴리 SiGe 게이트의 사용을 통해 기생 게이트 임피던스를 줄일 수 있다. 또한, 상기 디바이스의 게이트 부근에서 SiGe 층을 사용함으로써 채널 저항이 감소될 수 있고 게이트-드레인 간 용량을 줄이기 위해 두꺼운 산화물 영역이 트랜치 게이트 아래에 형성될 수 있다.
전력 MOSFET, 트랜치, 기생 임피던스, 과도 전압, 실리콘 게르마늄, 정공 전류.

Description

실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫{POWER TRENCH MOSFETS HAVING SiGe/Si CHANNEL STRUCTURE}
본 출원은 2005년 10월 7일자로 출원된 미합중국 특허출원 제11/245,995호의 부분 계속 출원(Continuation-in-part application)이고, 2004년 10월 7일자로 출원되고 참조에 의해 본 명세서에 편입되는 미합중국 임시 특허출원 제60/617,167호, 제60/617,464호, 제60/617,463호 및 제60/617,168호를 우선권 주장의 기초로 한다.
본 발명은 일반적으로 전력 트랜지스터에 관한 것이며, 보다 구체적으로는, 실리콘-게르마늄(SiGe) 소스, 웰, 채널, 폴리 실리콘-게르마늄 게이트, 또는 이들의 조합을 포함하는 금속 산화물 반도체 게이트(metal-oxide-semiconductor-gated; MOS-gated) 전력 트랜지스터에 관한 것이다.
트랜치 게이트 전력 MOSFET(금속 산화물 반도체 전계효과 트랜지스터) 디바이스들은, DC-DC 변환기와 같이 요구 조건이 많은 몇몇 응용 제품에서 보편적으로 사용된다. 이러한 제품들은 그 사용 환경이 매우 혹독해서, 이들 트랜지스터에 큰 응력이 가해질 수 있다. 예를 들어, 큰 전류를 공급(sourcing)하고 유도 부하로 흡입(sinking)하면 상기 디바이스의 하나 또는 그 이상의 단자에 큰 과도 전압(voltage transient)이 일어날 수 있다. 특히, 트랜치 게이트 전력 MOSFET에 의해 발견되는 큰 전압 진폭은 기생 npn 트랜지스터를 활성화할 수 있고, 이는 심각한 고장을 일으킨다. 덜 치명적이지만 여전히 성능을 떨어뜨리는 이벤트(event)가, 큰 과도 현상이 디바이스의 본체 다이오드를 순방향으로 바이어스 시킬 때 일어날 수 있는데, 이는 트랜지스터의 역방향 회복(reverse recovery)을 늦춘다.
이러한 유도 효과는 DC-DC 변환기의 효율(efficiency)을 제한함으로써, 전력을 소모할 수 있다. 효율에 영향을 미치는 다른 요인 중 하나는 트랜치 게이트 전력 MOSFET 자체의 물리적 한계이다. 예를 들어, 기생 임피던스는 전력 손실과 디바이스의 가열을 일으킬 수 있다. 이러한 기생 임피던스 중에는 상기 디바이스의 게이트들의 직렬 저항이 포함된다. 이 직렬 저항은 실리사이드(silicide)를 사용하여 완화될 수 있지만, 이러한 처리의 유효성은 상기 트랜지스터의 물리적 구조로 인해 제한된다. 채널 저항, 즉, Ron 또한 디바이스 성능을 제한하고, 이에 따라 컨버터 효율을 제한한다. 디바이스가 클수록 Ron이 낮아지지만, 비용은 증가된다.
따라서, 큰 과도 전압의 영향에 대한 내성(immunity)이 향상된 트랜지스터를 제공하고 기생 임피던스를 줄임으로써 향상된 성능을 제공하는 디바이스, 방법 및 공정이 요구된다.
이에 따라, 본 발명의 실시예들은 과도 전압에 대한 내성을 향상시키고 기생 임피던스를 줄이는 디바이스, 방법 및 공정을 제공한다.
본 발명의 실시예들은 클램핑(clamping)되지 않은 유도 스위칭 및 다른 과도 전압 이벤트에 대한 내성이 향상된 트랜지스터를 제공한다. 예를 들어, 본 발명의 예시적인 실시예는 실리콘-게르마늄(SiGe) 소스를 갖는 트랜치 게이트 전력 MOSFET 디바이스를 제공한다. SiGe 소스는 본체 또는 웰 영역의 정공 전류(hole current)를 줄임으로써 기생 npn 트랜지스터의 이득을 줄이고, 이에 따라 클램핑되지 않은 유도 스위칭 이벤트에 이어서 래치업(latch-up) 조건이 될 가능성을 감소시킨다. 이러한 디바이스 상의 본체 결합(body tie)도 트랜지스터 셀의 크기를 줄이기 위해 제거될 수 있다.
본 발명의 다른 예시적인 실시예는 SiGe 본체 또는 웰 영역을 포함하는 트랜치 게이트 전력 MOSFET 디바이스를 제공한다. 상기 SiGe 본체는 본체 다이오드가 구동될 때 정공 전류를 줄이고, 이에 따라 역방향 회복 중의 전력 손실을 감소시킨다.
본 발명의 실시예들은 또한 디바이스 특성을 향상시킬 수 있다. 예를 들어, 본 발명의 예시적인 실시예는 폴리 SiGe(poly SiGe) 게이트를 결합함으로써 기생 게이트 임피던스를 줄인다.
본 발명의 다른 예시적인 실시예는, 디바이스의 게이트 부근에서 SiGe 층을 사용함으로써 채널 저항이 감소된 채널을 제공한다. 이 층은 드레인 영역 위에 있을 수 있고, 다시 말해, 트랜치 게이트 영역의 아래에서 연장될 수 있다. 그러나, 상기 SiGe 층을 상기 게이트 아래에서 연장하는 것은 상기 트랜치 게이트의 바닥부로부터 상기 SiGe 층까지 기생 용량을 형성한다.
이 용량을 줄이고 그 결과 디바이스 동작 중 밀러 용량(Miller capacitance)을 줄이기 위해, 상기 트랜치 게이트 아래의 상기 SiGe 층은 두꺼운 산화물 영역으로 대체될 수 있다. 이 두꺼운 산화물 층은 실리콘의 국부적 산화(local oxidation of silicon; LOCOS) 또는 다른 적절한 기술을 사용하여 형성될 수 있다. 상기 게이트 아래에서 두꺼운 산화물을 사용하고 SiGe 층을 제거하는 것은 드레인과 게이트 간 또는 드레인과 소스 간의 단락(short)의 발생을 또한 감소시킬 수 있다. 또한, 특정 실시예는 선택적 에피택시 성장을 사용하여 채널에 SiGe 층을 형성하는데, 이는 Ge 함량의 변동을 감소시킬 수 있다.
과도 전압에 대한 내성을 증가시키고 디바이스 성능을 향상시키는 개선들이 배타적인 것은 아니다. 예를 들어, SiGe 본체의 사용은 채널 임피던스를 감소시키는 한편, 상기 본체 영역 내의 SiGe 층은 본체 다이오드의 역방향 회복을 향상시킨다. 이러한 실시예들은 n-채널 또는 p-채널 디바이스를 향상시키기 위해 사용될 수 있다. 본 발명의 실시예들은 상기 특징들 또는 본 명세서에 기재된 다른 특징들 중 하나 또는 그 이상과 결합될 수 있다.
도 1은 본 발명의 일 실시예의 결합에 의해 향상된 n-채널 트랜치 게이트 전 력 MOSFET의 단면도이다.
도 2는 본 발명의 일 실시예에 의한 SiGe 소스를 갖는 n-채널 트랜치 게이트 전력 MOSFET의 단면을 도시한다.
도 3은 도 2에 도시된 디바이스의 소스-웰 영역에 걸친 에너지 대역의 구조를 도시한다.
도 4는 본 발명의 일 실시예에 의한 SiGe 소스를 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다.
도 5는 본 발명의 일 실시예의 결합에 의해 향상된 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다.
도 6은 본 발명의 일 실시예에 의한 SiGe 웰을 갖는 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다.
도 7은 도 6에 도시된 MOSFET의 순도핑(net doping) 및 게르마늄 몰분율(mole fraction)을 도시한다.
도 8은 본 발명의 일 실시예에 의한 SiGe 웰 영역을 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다.
도 9는 본 발명의 일 실시예의 결합에 의해 향상된 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다.
도 10은 본 발명의 일 실시예에 의한 폴리 SiGe 게이트를 갖는 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다.
도 11은 다양한 물질에 대해서 물질 저항율을 붕소 농도의 함수로서 도시한 다.
도 12는 p-채널 하이사이드(high-side) 전력 MOSFET 디바이스 및 n-채널 로우사이드(low-side) 전력 MOSFET 디바이스를 포함하는 DC-DC 변환기의 출력단을 도시한다.
도 13은 본 발명의 일 실시예의 결합에 의해 제공된 효율의 증가를 도시한다.
도 14는 본 발명의 일 실시예에 의한 폴리 SiGe 게이트를 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다.
도 15는 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET의 단면도이다.
도 16은 응력이 완화된(relaxed) Si1-xGex 가상 기판 위에 성장된 두 개의 다른 Si1-xGex 필름에 대하여 측정된 정공 이동성(hole mobility)을 도시한다.
도 17은 채널 영역의 게르마늄 농도의 함수로서 이동성의 변화를 도시한다.
도 18은 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET에 있어서의 가전자 대역 오프셋을 도시한다.
도 19A 내지 19C는 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET을 제조하는 방법을 도시한다.
도 20은 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다.
도 21은 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET의 단면도이다.
도 22는 본 발명의 일 실시예를 사용하여 얻어진 저항의 감소를 도시한다.
도 23 또한 본 발명의 일 실시예를 사용하여 얻어진 저항의 감소를 도시한다.
도 24는 본 발명의 특정 실시예에 있어서의 기생 용량의 감소를 나타내는 표이다.
도 25A 내지 25D는 본 발명의 일 실시예에 의한 트랜치 게이트 아래의 산화물 영역 및 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET을 제조하는 방법을 도시한다.
도 26은 본 발명의 일 실시예에 의한 트랜치 게이트 아래의 산화물 영역 및 SiGe 채널 영역을 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다.
도 1은 본 발명의 일 실시예의 결합에 의해 향상된 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다. 상기 디바이스는 n-타입 소스 영역 110, p-웰에 의해 형성된 본체 120, n-타입 드레인 영역 130, 기판 160, 게이트 140, 및 금속 접촉부 150을 포함한다.
이러한 구조에는 자연히 기생 npn 양극성 트랜지스터가 존재한다. 구체적으로, 상기 기생 디바이스의 에미터(emitter)는 소스 영역 110이고, 그 베이스는 상 기 본체 또는 웰 영역 120이며, 상기 기생 디바이스의 콜렉터(collector)는 에피택시 영역 130에 대응된다. 만약 이 기생 트랜지스터가 그 순방향 활성 동작 모드로 바이어스되면 심각한 고장이 일어날 수 있다. 이러한 상황은, 예를 들어, 클램핑되지 않은 유도 스위칭(unclamped inductive switching; UIS) 이벤트에 의해 유도된 사태 항복(avalanche breakdown) 중에 일어날 수 있다. 충격 이온화(impact ionization)에 의해 생성된 정공은 상기 P-웰 120에 의해 형성된 상기 베이스를 통해 흐를 수 있고, 이는 오믹(ohmic) 전압 강하를 일으킨다. 만약 이러한 전압 강하가 대략 0.6V를 초과하면, 웰-소스 간 접합 다이오드의 구동(turn-on) 전압이 순방향으로 바이어스되고 전위 장벽(potential barrier)을 넘어 전자를 주입할 수 있는데, 이는 순방향 활성 동작과 잠재적인 파손을 일으킨다.
구체적으로, 도 1에 도시된 바와 같이, 클램핑되지 않은 유도 스위칭 이벤트가 상기 소스를 로우(low) 상태가 되게 한다(즉, pull low)(1). 이는 정공이 상기 본체 또는 웰 120으로 흐르게 한다(2). 상기 웰이 대전(charge up)되거나 상기 소스 110에 비해 전압이 증가하여, 상기 p-웰 120과 소스 110 간의 접합이 구동된다(3). 그 결과 전자 전류가 상기 소스 110으로 흐른다(4). 이는 디바이스의 고장을 일으킬 수 있는 기생 npn을 구동시킨다(5).
이러한 일련의 동작이 일어나는 경향은 상기 기생 베이스로부터 정공을 제거하기 위한 낮은 저항의 경로를 제공하고 상기 기생 npn의 전류 이득을 낮춤으로써 최소화될 수 있다. 이는 상기 본체 또는 p-웰을 상기 소스 접속부 150과 접촉시킴으로써 성취될 수 있다.
그러나 이러한 본체 접촉은 n-채널 MOSFET의 크기를 증가시킨다. 따라서, 디바이스의 크기와 상기 고장 메커니즘 간의 절충이 요구된다. 이러한 문제에 대한 하나의 해법은 상기 웰 영역에 대한 상기 소스 영역의 에너지 갭을 좁히기 위해 밴드-갭(band-gap) 엔지니어링 기술을 이용하는 것이다. 이는 Si1-xGex 합금을 사용하여 상기 소스 영역을 형성함으로써 성취될 수 있는데, 여기서 x는 상기 합금에서 게르마늄의 몰분율(mole fraction)이고 일반적으로 0.1<x<0.3이다. 다른 실시예에서는, 다른 농도가 사용될 수 있는데, 예를 들어, 게르마늄의 농도는 10%보다 작거나 30%보다 클 수 있다. 상기 SiGe 소스 영역은 에피택시 성장과 같은 표준 기술 또는 이온 주입에 의해 제작될 수 있다.
도 2는 본 발명의 일 실시예에 의한 SiGe 소스를 갖는 n-채널 트랜치 게이트 전력 MOSFET의 단면을 도시한다. 이 디바이스는 실리콘 게르마늄으로 형성된 n-타입 소스 영역 210, p-웰에 의해 형성된 본체 220, n-타입 드레인 영역 230, 게이트 240, 금속 접촉부 250 및 n 기판 260을 포함한다. 도시된 바와 같이, 상기 p-웰 접촉부의 제거로 인해 셀 피치가 현저히 감소된다. 이는 도 1의 디바이스에 비해 소스 영역의 크기를 증가시킴으로써 전류 전도 능력을 향상시키고 온-상태 저항을 감소시키는 추가적인 이점을 갖는다. 본 명세서에 포함된 다른 도면들과 마찬가지로 이 도면은 예시를 목적으로 하며, 본 발명의 가능한 다른 실시예 또는 청구범위를 제한하지 않는다. 또한, 이 도면과 다른 도면들은 n-채널 트랜지스터를 도시하고 있지만, 본 발명의 실시예들은 p-채널 디바이스를 향상시키기 위해 유사하게 사 용될 수 있다. 다른 도면들에 도시된 구성들 또한 이 도면에 포함될 수 있다. 예를 들어, p-웰 220 또한 SiGe일 수 있고, 게이트는 폴리 SiGe일 수 있다.
이와 같이 소스 210에 SiGe을 사용하는 것은 정공이 소스로 흐르게 하여 본체 또는 p-웰 220 내의 정공 전류를 감소시킨다. 구체적으로, 상기 합금 내의 게르마늄의 존재는 게르마늄의 몰분율에 대체로 비례해서 에너지 갭(Eg)을 좁힌다. 이러한 대역 오프셋의 대부분은 가전자 대역(valence band)에서 일어난다. 이는 정공이 상기 소스 영역으로 용이하게 흐르도록 하여, 홀 제거용 경로를 제공하고 상기 npn 이득을 감소시킨다. 클램핑되지 않은 유도 이벤트가 상기 소스를 로우 상태가 되게 할 때(1), 정공은 상기 소스 210으로 흐르고, 상기 웰은 충전되지 않는다(2).
도 3은 도 2에 도시된 디바이스의 소스-웰 영역에 걸친 에너지 대역의 구조를 도시한다. 도 3은 30%의 게르마늄 몰분율에 대하여 추산되었다. 이 데이터는 상기 웰에 대하여 상기 소스의 에너지 갭이 약 0.21eV 감소한 것을 보여주는데, 다시 말해, 상기 웰 또는 본체 영역에서 1.1eV인 것에 비해 상기 소스에서는 0.9eV이다. 이론적으로, 이는 상기 접합을 횡단하는 정공 전류를 ~exp(Eg/kT)의 비율로 증가시킨다. 상기 에너지 대역 오프셋의 전체가 가전자 대역에서 일어나는 것은 아니기 때문에, 실제 향상은 이보다 다소 작다.
본 발명의 특정 실시예에서, 상기 소스 210은 몰분율로 30%의 게르마늄 성분을 포함한다. 실리콘 소스와 상기 SiGe 소스를 갖는 디바이스들을 비교하면, SiGe 소스 영역을 사용하는 디바이스가 정공 전류의 증가 및 npn 전류 이득의 감소를 나 타낸다. 구체적으로, 일반적인 0.75V의 바이어스에서, 정공 전류는 약 100x 만큼 증가하고 기생 전류 이득은 약 500배 감소된다. 이 데이터는 최악의 경우로서 고려되어야 하는데, 실제로 웰 영역은 완전한 부동(floating) 상태로 방치되지 않을 것이고 제3의 방향(도 2의 단면에 대해 수직인 방향)으로 멀리 이격되어 접촉될 것이기 때문이다. 이와 같은 기생 전류 이득의 감소로 인하여 상기 기생 트랜지스터 160이 UIS 이벤트 중에 치명적인 고장을 일으키는 전류를 흐르게 할 가능성이 줄어든다.
도 4는 본 발명의 일 실시예에 의한 SiGe 소스를 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다. 이 실시예에서는, 클램핑되지 않은 유도 스위칭 이벤트에 의해 야기된 고장에 대한 내성이 더욱 커질 수 있도록 SiGe 소스가 형성된다.
구체적으로, 단계 410에서는, 에피택시 층을 형성한다. 단계 420에서 상기 에피택시 층에 SiGe 층을 형성한다. 단계 430에서 상기 에피택시 층을 제거하여 트랜치를 형성하고, 단계 440에서 상기 트랜치에 게이트를 형성한다. 단계 450과 460에서는, 상기 게이트가 금속과 접촉하고 소스 영역을 형성하기 위해 상기 SiGe 층이 금속과 접촉한다.
이러한 트랜치 게이트 전력 MOSFET은 낮은 전도 손실과 빠른 스위칭 시간 때문에 특히 낮은 전압의 DC-DC 변환기에 유용하게 사용된다. 그러나 소스가 로우 상태가 되는 것이 상기 디바이스가 당면하게 되는 유일한 유도 효과는 아니다. 정상 동작 중에, 상기 MOSFET의 소스는 드레인에 대해서 양(+)으로 바이어스될 수 있 고 이에 따라 기생 본체-드레인 다이오드(통상적으로 본체 다이오드라고도 불림)가 구동될 수 있다. 상기 실시예와 본 발명의 다른 실시예들은 DC-DC 전력 변환기에 매우 적절하지만, 다른 형태의 시스템들도 본 발명의 실시예들을 결합함으로써 향상된 디바이스들과 결합될 수 있다는 점에 유의하여야 한다.
도 5는 이러한 메커니즘을 도시한다. 이 디바이스는 n-타입 소스 영역 510, p-타입 본체 영역 520, n-타입 드레인 영역 530, 게이트 540, 및 금속 접촉부 550을 포함한다. 구체적으로, 상기 소스는 하이(high) 상태가 될 수 있다(1). 이는 상기 본체 또는 웰 다이오드가 구동되도록 한다(2). 상기 소스가 로우 상태로 복귀할 때(3), 상기 에피택시 530 또는 드레인으로 정공이 계속 주입된다. 이 정공 전류는 역방향 회복을 느리게 한다(4). 상기 다이오드의 순방향 전도 및 상기 다이오드의 역방향 회복에 기인하여 에너지 손실이 일어난다. 이렇게 손실된 전력은 대략 다음과 같다.
Pcond=Vf×Iout×tdeadtime×Fsw
Psw=Vin×trr×(Irr/2)×Iout×Fsw
여기서 Vf는 본체 다이오드 순방향 전압이고, Iout은 상기 다이오드의 순방향 전류이고, Fsw는 스위칭 주파수이고, trr은 역방향 회복 시간이며, Irr은 역방향 회복 전류이다. 일반적인 n-채널 MOSFET에 있어서, 역방향 회복 특성은 주로 상기 본체 영역(p-타입)으로부터 상기 드레인 영역(n-타입)으로 주입되는 정공에 의해 결정된다.
이러한 해석은 상기 다이오드의 순방향 전압, 역방향 회복 전류 및 역방향 회복 시간을 동시에 감소시킴으로써 다이오드의 에너지 손실을 줄일 수 있음을 보여준다. 불행히도, 종래의 실리콘 기술에서는, 상기 역방향 회복 파라미터들과 순방향 전압이 서로 반비례한다. 순방향 전압을 향상시키는 기술은 일반적으로 역방향 회복을 악화시키고, 역방향 회복을 향상시키는 기술은 순방향 전압을 악화시킨다. 이로 인해 종래의 실리콘 기술을 이용해서는 상기 인자들을 동시에 감소시킬 수 없다.
본 발명의 실시예들은 상기 드레인 에피택시 영역에 대한 상기 본체 영역의 에너지 갭을 줄이기 위해 밴드-갭 엔지니어링 기술을 이용한다. 이는 Si1-xGex의 합금(여기서, x는 상기 합금의 게르마늄 몰분율이고, 일반적으로 0.1<x<0.3임)을 포함하는 트랜지스터의 본체 영역을 형성함으로써 성취될 수 있다. 다른 실시예에서는, 다른 농도가 사용될 수 있는데, 예를 들어, 게르마늄의 농도가 10%보다 작거나 30%보다 클 수 있다. Si1-xGex를 포함하는 상기 본체 영역은 에피택시 성장과 같은 표준 기술 또는 이온 주입을 통해 제작될 수 있다.
도 6은 본 발명의 일 실시예에 의한 SiGe 웰을 갖는 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다. 이 디바이스는 n-타입 소스 영역 610, 실리콘 게르마늄을 포함하는 p-타입 본체 영역 620, n-타입 드레인 영역 630 및 게이트 640을 포함한다. 도 2와 마찬가지로, 상기 p-타입 본체 영역 620과 금속 650 간의 접촉 구역이 제거될 수 있다는 점에 유의한다. 또한, 상기 게이트는 폴리실리콘 게르마늄, 즉, 폴리 SiGe일 수 있다.
합금이 게르마늄을 포함함으로써 에너지 갭(Eg)이 축소되는데, 이는 게르마늄의 몰분율에 거의 비례한다. 상기 본체 영역에서의 에너지 갭이 작을수록 주어진 순방향 바이어스에서 전자 주입이 증가된다. 이는 주어진 전자 밀도에 대한 정공의 주입이 감소됨을 의미한다.
도 7은 도 6에 도시된 MOSFET의 순도핑 및 게르마늄 몰분율을 도시한다. 순도핑 710과 게르마늄의 몰분율 720은 X축의 깊이의 함수로써 Y축을 따라 표시된다. 상기 순도핑은 일반적으로 트랜치 게이트 MOSFET 본체와 드레인 영역의 순도핑이다. 상기 게르마늄 프로파일의 몰분율은 0.15의 피크값을 갖고 이 피크에서의 폭은 100㎚이다.
도 8은 본 발명의 일 실시예에 의한 SiGe 웰 영역을 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다. 이 실시예에서는, SiGe 본체 영역을 갖는 트랜치 게이트 전력 트랜지스터가 형성된다.
구체적으로, 단계 810에서, 에피택시 층을 형성한다. 단계 820에서 SiGe 웰을 형성한다. 이 층은 단계 810에서 형성된 상기 에피택시 층 위에 성장되거나, 또는 단계 810에서 형성된 상기 에피택시 층에 주입될 수 있다. 단계 830에서, 상기 웰에 소스를 형성한다.
단계 840에서, 상기 에피택시 층을 제거하는 등의 방법으로 트랜치를 형성하고, 단계 850에서 상기 트랜치에 게이트를 형성한다. 단계 860에서 상기 게이트를 접촉시키고, 단계 870에서 상기 소스를 접촉시킨다.
본 발명의 특정 실시예에서, 실리콘 게르마늄의 사용은 순방향 전압을 소량 감소시킬 뿐만 아니라 정공 전류를 현저히 감소시킨다. 이 실시예에서는, 0.75V의 일반적인 바이어스에서, 실리콘 웰 구조에 비해 정공 전류가 약 5배 감소한다. 이는 상기 트랜지스터의 역방향 회복 특성을 현저히 향상시킨다. 또한, 순방향 전압을 증가시키는 대가로 역방향 회복이 향상되는 종래 기술과 달리, 순방향 전압의 감소와 함께 역방향 회복이 향상된다.
이러한 트랜치 게이트 MOSFET은 DC-DC 변환기 회로에서 사용되어 높은 효율로, 즉, 최소한의 전력 손실로 전압을 변환시킬 수 있다. 상기 목적을 달성하기 위한 이러한 디바이스들의 가능한 개선점 중 몇 가지는, 디바이스 온저항(Rdson), 입력 용량(Ciss), 게이트 전하(Qg 및 Qgd), 게이트 임피던스(ESR 또는 Rg), 본체 다이오드 역방향 회복(Trr) 또는 이들의 조합을 낮추는 것이다.
종래, 게이트 임피던스의 감소는 통상적으로 게이트 도핑을 포화시키거나 실리사이드(silicide)를 추가함으로써 이루어진다. 불행히도, 트랜치 게이트 MOSFET 디바이스의 큰 열수지(thermal budget)(높은 온도) 때문에, 게이트 내의 높은 도펀트 농도는, 특히 게이트 산화물이 얇을 때, 채널(또는 웰 또는 벌크)로의 도펀트 침투를 향상시킬 수 있다. 이러한 도펀트 침투는 디바이스 문턱 전압(Vth)의 변동을 일으킨다. 다음 도면에 도시된 바와 같이, 실리사이드 층을 부가함에 따른 효과 또한 제한적이다.
도 9는 본 발명의 일 실시예의 결합에 의해 향상된 n-채널 트랜치 게이트 전 력 MOSFET의 단면도이다. 이 단면은 게이트 940, 소스 910, 본체 또는 웰 영역 920 및 드레인 또는 에피택시 영역 930을 포함하는 디바이스를 포함한다. 게이트 940은 실리사이드 층 942를 포함한다. 트랜치 게이트 전력 MOSFET 디바이스에서, 낮은 전압, 낮은 Rdson 및 낮은 비용을 위해서는 작은 치수의 게이트가 바람직하다. 그러나 협소한 치수의 게이트는 실리사이드 층 942의 효과를 제한한다. 즉, 상기 실리사이드 층 942 아래에 있는 게이트 940의 일부는 폴리실리콘의 특성을 유지하여, 실리사이드 942의 존재에 의한 이익을 얻을 수 없다.
이에 따라, 상기 단점과 제한없이 MOS 게이트(MOS-gated) 전력 트랜지스터의 스위칭 속도를 빠르게 하기 위해 낮은 게이트 저항을 구현한다. 구체적으로, 본 발명의 실시예들은 트랜치 게이트 전력 MOSFET 트랜지스터와 같은 MOS 게이트 전력 트랜지스터에 폴리실리콘 게르마늄(Si1-xGex) 게이트를 사용하여 더 낮은 게이트 저항을 제공한다. 폴리 Si1-xGex 게이트의 결합은 종래의 폴리실리콘 및 실리사이드 게이트를 사용하는 디바이스에 비해 향상된 성능을 제공한다.
예를 들어, 주어진 온도와 도핑 농도에서 Si1-xGex의 대역 갭이 작을수록 캐리어의 수가 많아진다. 이는 결국, 문턱 전압 Vth를 변동시키고 또한 게이트 임피던스를 낮추는 게이트 공핍(depletion)을 감소시킨다. 또한, 폴리 Si1-xGex에서의 상기 캐리어의 이동성은 폴리실리콘에서의 이동성에 비해 3배 이상 높다. 이는 또한 게이트 임피던스를 67% 낮추고 트랜지스터가 더 빨리 스위칭되도록 한다.
도 10은 본 발명의 일 실시예에 의한 폴리 SiGe 게이트를 갖는 n-채널 트랜치 게이트 전력 MOSFET의 단면도이다. 이 단면은 게이트 1040, 소스 1010, 본체 또는 웰 영역 1020, 및 드레인 또는 에피택시 영역 1030을 포함하는 디바이스를 포함한다. 도 9의 실리사이드 층 942에 의해 제공되는 향상이 불충분한데 비해, 이 실시예에서는 상기 게이트 1040의 전체가 폴리 SiGe의 낮은 저항에 의한 이익을 얻는다. 앞서 살펴본 도 2에서와 같이, 상기 p-타입 본체 영역 1020과 금속 1050의 접촉 구역이 제거될 수 있다는 점에 유의해야 한다. 또한, 소스 1010, p-웰 1020 또는 양쪽 모두는 SiGe를 사용하여 형성될 수 있다.
폴리 SiGe 게이트는 또한 정전 방전(electrostatic discharge) 디바이스를 향상시키기 위해 사용될 수 있다. 예를 들어, Si1-xGex 폴리 게이트를 사용하여 구축된 제너(Zener) 디바이스(n+p)는 종래의 폴리실리콘 게이트 디바이스보다 더 높은 정전 방전 전력을 견딜 수 있다. 폴리 Si1-xGex의 높은 캐리어 이동성은, 특히 상기 제너의 저농도로 도핑된 p-타입 영역에서 직렬 저항을 감소시키고, 이에 따라 오믹 저항이 감소되고 동작 온도가 낮아진다. 도시된 다른 실시예들과 관련하여, p-채널 디바이스 또한 향상될 수 있다. p-채널 디바이스에서는, 게이트 산화물을 경유한 Si1-xGex 폴리 게이트로부터 본체 또는 웰로의 붕소(boron) 침투가 감소된다. 이는 문턱 전압을 불안정하게 만들지 않으면서 얇은 산화물을 사용할 수 있도록 한다.
게이트 직렬 저항은 SiGe 폴리 게이트를 사용함으로써 크게 감소된다. 종래의 트랜치 게이트 디바이스에서는 실리사이드화된(silicided) 게이트가 게이트 저항을 2배 낮출 수 있을 뿐이다. 이러한 한정된 감소는, 폭이 좁은 트랜치의 게이트 물질 위에 실리사이드를 형성하는데 이용가능한 구조가 기하학적으로 작은데 기인한다. 게이트 물질로서 폴리 Si1-xGex를 사용하면 동일한 게이트 단면적 하에서 게이트 임피던스가 67% 이상 감소되고, 이에 따라 실리사이드 처리를 사용함에 따른 추가적인 비용이나 어려움없이 더 좋은 성능을 제공한다. 또한, 폴리 SiGe는 1000℃에서 안정적인데 비해, 실리사이드화된 게이트를 사용하면 응집(agglomeration)이 일어날 가능성 때문에 이후의 처리 온도가 850℃ 이하로 제한된다. 다른 이점과 특성들 중, 폴리 SiGe 게이트 1040의 사용은 상기 게이트 상의 실리사이드 층 942에 대한 요구를 제거한다.
도 11은 다양한 물질에 대해서 물질 저항율(resistivity)을 붕소 농도의 함수로서 도시한다. 도시된 바와 같이, SiGe 폴리의 저항율은 종래의 폴리실리콘보다 훨씬 작다. 이 예에서, 2×10^^19의 붕소 농도(여기서, ^^는 제곱을 나타내는 기호이며, 즉, 10^^19는 10의 19승을 나타냄)에서 게르마늄의 농도는 몰분율로 35%이다. 다른 실시예에서, 상기 농도는 35%보다 높거나 그보다 낮을 수 있다.
종합해 볼 때, 폴리 Si1-xGex 게이트의 사용은 기존의 레이아웃을 변경하지 않으면서 게이트 임피던스를 줄일 수 있고, 이 처리는 기존의 실리콘 기술과 호환가능하다. 게이트 저항의 67% 감소의 이점은, 도 12에 도시된 것처럼 p-채널 하이사이드(high-side) MOSFET과 n-채널 로우사이드(low-side) MOSFET을 포함하는 DC-DC 변환기의 효율을 고려할 때 명확하다.
도 13은 본 발명의 일 실시예의 결합에 의해 제공된 효율의 증가를 도시한다. 도 13의 결과는 피크 효율이 83%에서 88%로 증가했음을 나타낸다. 이는 손실될 수 있었던 30%의 전력을 절약하는 것과 같다. 구체적으로, 종래의 폴리 게이트 1310의 피크 효율은 SiGe 게이트 디바이스 1320의 피크 효율보다 낮다. 도 13의 데이터는 또한 이러한 변환기 효율이 하이사이드 및 로우사이드 쌍방에서의 n-채널 MOSFET(곡선 1330)에 대한 변환기 효율에 접근한다는 것을 암시한다. 이는 게이트 드라이버의 전력 소모를 현저히 감소시키고, 설계자들로 하여금 드라이버 회로를 단순화할 수 있게 하면서도 높은 출력 전류에서 효율은 1-2% 정도만 희생될 수 있게 한다.
표 1은 MOSFET 게이트를 형성하는데 사용될 수 있는 다양한 물질들의 전기적 특성을 열거한다. SiGe 폴리는 종래의 폴리실리콘보다 낮은 저항율을 갖는다는 점을 다시 상기할 수 있다. 이러한 물질을 게이트로서 사용하면 게이트 직렬 저항이 감소되고 회로 효율은 증가된다.
다양한 게이트 물질의 전기적 특성
게이트 물질(농도=2×1018cm-3) 이동성(cm2/V/sec) 저항율(mΩ-cm)
p-타입 결정질 실리콘 78 30
p-타입 폴리실리콘 유효하지 않음 100[8]
p-타입 Si0 .9Ge0 .1 275[3] 12
p-타입 폴리실리콘(2×1019) 유효하지 않음 7.5[9]
p-타입 Si0 .65Ge0 .35(2×1019) 유효하지 않음 2.0[9]
도 14는 본 발명의 일 실시예에 의한 폴리 SiGe 게이트를 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다. 이 실시예에서는, 폴리 SiGe 게이트가 트랜치 게이트 전력 MOSFET 디바이스에 결합된다.
구체적으로, 단계 1410에서는, 에피택시 층을 형성한다. 단계 1420에서 상기 에피택시 층에 웰 층을 형성한다. 단계 1430에서 상기 웰에 소스를 형성한다.
단계 1430에서 상기 에피택시 층에 트랜치를 형성한다. 단계 1440에서 상기 트랜치에 폴리 SiGe 게이트를 형성한다. 단계 1450과 1460에서는, 상기 폴리 SiGe 게이트 및 소스를 금속과 접촉시킨다.
폴리 SiGe 게이트 또는 SiGe 소스가 있어도, 채널 임피던스는 트랜치 게이트 전력 MOSFET 디바이스의 성능을 제한한다. 즉, 특히 낮은 전압에서 사용할 때, n-채널 및 p-채널 트랜치 게이트 전력 MOSFET 디바이스와 같은 MOS 게이트 전력 트랜지스터의 온저항(Rdson)을 감소시키는 것이 바람직하다. 예를 들어, 동기 DC-DC 변환기에 사용할 때, p-채널 MOSFET의 게이트 드라이버는 n-채널 디바이스의 드라이버보다 더 적은 전력을 소모한다. 따라서, 도 12에 도시된 바와 같이, 하이사이드 드라이버를 위해 n-채널 디바이스 대신 p-채널 디바이스를 사용하는 것은 매우 바람직하다.
그런데, p-채널 디바이스의 Rdson은 유사한 n-채널 MOSFET보다 훨씬 높고, 이는 그 사용 영역을 소전류 영역으로 제한시킨다. 낮은 전압을 사용할 때는, 채널 저항이 디바이스 Rdson을 좌우한다. 채널 저항(Rch)은 다음과 같다.
Figure 112009014601960-pct00001
여기서, L은 채널 길이, Z는 채널 폭, C ox 는 단위 면적당 게이트 산화물의 전기 용량, V G 는 게이트 전압이며 V T 는 문턱 전압이다. 채널 저항을 줄이기 위해, 채널 길이, 게이트 산화물 두께를 줄이고 문턱 전압을 낮추는 것이 바람직하다. 처리의 한계 또는 문턱 전압 이하에서(sub-threshold) 발생하는 문제 때문에, 이러한 접근법은 한계가 있다.
도 1의 트랜지스터와 같은 트랜지스터에서, 웰 영역 120의 저항, 특히, 웰 영역 120의 게이트 140에 가까운 부분의 저항율이 직렬 온저항을 좌우한다. 만약 이 저항율이 감소된다면, 상기 디바이스의 직렬 온저항이 감소된다. 이 저항율을 줄이는 방법의 하나는 높은 이동성을 갖는 물질을 이용하는 것이다. 구체적으로, 만약 상기 채널에서 가장 먼저 도전이 일어나는 부분, 즉, 게이트 140에 가까운 부분이 높은 이동성을 갖는 물질로 이루어진다면, 상기 직렬 저항이 감소될 수 있다. 이에 따라, 본 발명의 실시예들은 채널 저항을 줄이기 위해 채널 구역에 응력이 인가된(strained) Si1-xGex를 이용한다.
도 15는 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET의 단면도이다. 이 디바이스는 p-타입 소스 영역 1510, n-웰 또는 본체 1520, p-타입 드레인 영역 1530, 게이트 1540, SiGe 층 1534를 포함한다. 상기 SiGe 층 1534는 실리콘 층 1532에 의해 상기 게이트 1540으로부터 절연된다. 이 실리콘 층 1532는 상기 폴리실리콘 게이트에 적절한 인터페이스를 제공한다. 앞서 도 2에서 p-타입 본체 영역 접촉부가 제거된 것과 같이, n-타입 본체 영역 1520과 금속 1550 간의 접촉 구역을 제거할 수 있다는 점에 유의하여야 한다. 또한, 소스 1510도 SiGe를 사용하여 형성될 수 있고, 게이트 1540은 폴리 SiGe일 수 있다.
Si1-xGex 층 1534의 층이 실리콘 트랜치의 측벽을 따라 균형있게 성장된다. Si1-xGex의 격자 상수(lattice constant)가 실리콘의 격자 상수보다 크기 때문에, 게르마늄 몰분율에 따라 상기 Si1-xGex 층이 [100]/[010] 방향에서 두 개 축의(biaxial) 압축 응력 하에 놓이게 된다. 응력이 인가된 Si1-xGex 평면층의 정공 이동성은 압축 또는 인장 응력 중 어느 하나를 받는 벌크 실리콘의 그것에 비해 증가된다. 이렇게 증가된 이동성은 상기 SiGe 층 1534에서 저항율을 감소시킨다.
도 16은 응력이 완화된(relaxed) Si1-xGex 가상 기판 위에 성장된 두 개의 다른 Si1-xGex 필름에 대하여 측정된 정공 이동성을 도시한다. 벌크 실리콘의 일반적인 이동성 곡선인 1630이 비교의 기준으로서 포함된다. Si1-xGex 채널층의 정공 이동성은 가전자 대역의 분열과 형상의 변화에 기인하여 현저히 향상된다. 이러한 향상은 또한, Si1-xGex 가상 기판의 게르마늄 농도에 대한 게르마늄 농도에 의존하는데, 이는 응력과 관련된 현상을 나타낸다. 20 원자%의 Ge와 84 원자%의 Ge에 대한 향상된 정공의 이동성이 각각 1640 및 1650으로 도시된다.
도 17은 채널 영역의 게르마늄 농도의 함수로서 이동성의 변화를 도시한다. 예를 들어, 게르마늄의 농도가 50 원자%인 Si1-xGex 필름에서 이동성이 2배 향상된다는 것이 관찰된다. 따라서, 채널로서 Si50Ge50을 사용하는 디바이스는 벌크 실리콘을 사용하는 동일한 디바이스의 채널 저항의 1/2에 불과한 채널 저항을 갖는다. 이러한 이동성의 향상은 또한, 낮은 전압에서 사용할 때 중요한 문턱 전압 이하에서의 특성을 현저히 향상시킨다.
도 18은 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET에 있어서의 가전자 대역 오프셋을 도시한다. 이 오프셋은 다음과 같다:
Figure 112009014601960-pct00002
여기서, x는 필름의 게르마늄 함량이다. 이 오프셋은 응력이 인가된 Si1-xGex 채널에 정공을 가둬두는 것을 돕는다. 이어서 실리콘 캡(cap) 층으로부터의 기생 채널 저항이 최소화된다.
도 19A 내지 19C는 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET을 제조하는 방법을 도시한다. 도 19A에서, 실리콘 기판 1960 위에 실리콘 에피택시 층 1930을 증착하거나 성장시킨다. 다음으로 트랜치를 형성한다. 소정의 지점에서, 웰 1920이 에피택시 층 1930의 일부로서 주입되거나 또는 성장된다.
도 19B에서, 상기 트랜치의 측벽을 따라 에피택시 Si1-xGex 층 1934를 증착, 성장 또는 주입에 의해 형성한다. 상기 Si1-xGex 층의 두께는 게르마늄 농도에 따라 1㎚ 내지 100㎚ 범위이다. 일 실시예에서, 게르마늄의 농도는 10 원자% 내지 80 원자%의 범위이다. 다른 실시예에서는, 게르마늄 농도가 달라질 수 있는데, 예를 들어, 몰분율로 10%보다 작거나 80%보다 클 수 있다. 다른 실시예에서, 게르마늄 농도의 범위는 더 작아질 수 있다.
도 19C에서, Si1-xGex 층 1934의 최상부에 에피택시 층으로서 실리콘 캡 층 1932가 성장된다. 일 실시예에서, 상기 실리콘 캡 층의 두께는 1㎚ 내지 10㎚ 범위인데, 다른 실시예에서는 이 범위보다 더 얇거나 더 두꺼울 수 있다. 또는, SiGe 층 1934를 실리콘 층 1932로 주입한 후, 상기 실리콘 층 1932를 그대로 남겨둘 수도 있다.
도 20은 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다. 이 실시예에서는, 트랜치 게이트 전력 MOSFET 디바이스의 채널 영역에 SiGe 층이 성장된다.
구체적으로, 단계 2010에서 에피택시 층을 형성한다. 단계 2020에서, 웰 층을 형성한다. 다음으로 단계 2030에서 상기 에피택시 층에 트랜치를 식각한다. 단계 2040에서 SiGe 층을 성장시키고, 단계 2050에서 실리콘 캡을 성장시킨다. 단계 2060 및 2070에서는 게이트 및 소스 영역을 형성하고 접촉시킨다.
도 15에 도시된 디바이스는 트랜치 게이트 1540 아래에서 연장되는 SiGe 층 1534를 갖는다. 이는 트랜치 게이트 1540의 바닥과 SiGe 층 1534 사이에 전기 용량을 형성한다. 이러한 게이트-드레인 간 용량은 디바이스 동작 중에 밀러(Miller) 용량을 증가시킨다. 또한, 드레인 위의 SiGe 층의 존재는 상기 디바이스의 드레인과 게이트 간의 단락 또는 드레인과 소스 간의 단락이 일어날 가능성을 증가시킨다. 또한, SiGe 층의 Ge의 몰분율(농도)은 제어하기 어려울 수 있다. 따라서, 본 발명의 특정 실시예는 트랜치 게이트 아래에 산화물 영역을 형성한다. 이 영역은 실리콘의 국부적인 산화(local oxidation of silicon; LOCOS) 또는 다른 적절한 기술을 사용하여 형성될 수 있다. 실리콘 캡 층뿐만 아니라 SiGe 층이 선택적 에피택시 성장을 사용하여 트랜치 내에 형성될 수 있다. 이러한 디바이스의 일 예는 다음의 도면에 도시된다.
도 21은 본 발명의 일 실시예에 의한 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET의 단면도이다. 상기 디바이스는 p-타입 소스 영역 2110, n-웰 또는 본체 2120, p-타입 드레인 영역 2130, 게이트 2140, SiGe 층 2134, 및 산화물 영역 2136을 포함한다. 상기 SiGe 층 2134는 실리콘 층 2132에 의해 게이트 2140으로부터 절연된다. 앞서 살펴본 바와 같이, 이 실리콘 층 2132는 게이트 산화물에 적절한 인터페이스를 제공한다. 앞서 도 2에서 p-타입 본체 영역의 접촉부가 제거된 것처럼, n-타입 본체 영역 2120의 금속 2150으로의 접촉부가 제거될 수 있다는 점에 유의한다. 또한, 소스 2110은 SiGe를 사용하여 형성될 수 있고, 게이트 2140은 폴리 SiGe일 수 있다.
두꺼운 산화물 층 2136은 상기 트랜치 게이트 2140 아래의 구역에 형성된다. 이 층은 LOCOS 또는 다른 적절한 기술을 사용하여 형성될 수 있다. Si1-xGex 층 2134의 층이 실리콘 트랜치의 측벽을 따라 균형있게 성장된다. 실리콘 층 2132 뿐만 아니라 이 층 역시, 디바이스 트랜치의 측부를 따라 에피택시 층을 선택적으로 성장시킴으로써 형성될 수 있다.
SiGe 층의 제거는 상기 디바이스의 게이트-드레인 간 용량을 감소시킬 뿐만 아니라 상기 디바이스가 이득 디바이스로서 동작할 때는 결과적인 밀러 용량 또는 이득 용량을 감소시키고, 그 외의 다른 장점도 제공한다.
예를 들어, SiGe 층의 Ge의 몰분율의 변동은 제어하기 어려울 수 있다. 이에 따라, 본 발명의 다양한 실시예들은 트랜치의 측부를 따라서 SiGe 에피택시 층을 선택적으로 성장시킨다. 이로 인해 Ge 몰분율의 제어가 더 우수해지고 변동을 감소시킨다. 또한, 상기 SiGe 층은 상기 트랜치 게이트 아래에서 드레인 위로는 연장되지 않기 때문에, 게이트와 드레인 간에 일어날 수 있었던 단락의 높은 가능성이 감소된다. 유사하게, 상기 드레인과 소스 간의 단락의 발생이 덜 빈번해진다. 이전과 마찬가지로, 채널에서 SiGe를 사용하면 디바이스 저항이 감소된다. 다시, Si1-xGex의 격자 상수는 실리콘의 격자 상수보다 크기 때문에, 게르마늄의 몰분율에 따라 Si1-xGex 층은 [100]/[010] 방향에서 두 개 축의 압축 응력 하에 놓이게 된다. 벌크 실리콘과 비교할 때 응력이 인가된 Si1-xGex 평면층은 두 개 축의 압축 또는 인장 응력 하에서 정공 이동성을 증가시킨다. 이러한 증가된 이동성은 SiGe 층 2134의 저항율을 감소시킨다. 다음 도면에 그래프가 도시된다.
도 22는 본 발명의 일 실시예를 사용하여 얻어진 저항의 감소를 도시한다. 이 곡선들은 1.8V의 게이트-소스 간 전압에서 디바이스 저항이 30% 감소했음을 나타낸다.
도 23 또한 본 발명의 일 실시예를 사용하여 얻어진 저항의 감소를 도시한다. 이 곡선들은 저항의 유사한 감소를 게이트-소스 간 바이어스 전압의 함수로서 도시한다.
트랜치 게이트 아래의 SiGe 층의 제거 및 산화물 영역 2136의 사용은 게이트-드레인 간 부유 용량(stray capacitance)을 감소시킨다. 도 24는 본 발명의 특정 실시예에 있어서의 기생 용량의 감소를 나타내는 표이다.
산화물 영역 2136 및 SiGe 층 2132와 같은 상기 디바이스의 구성 또는 영역은 다양한 방법으로 형성될 수 있다. 일 예는 다음의 도면에 도시된다.
도 25A 내지 25D는 본 발명의 일 실시예에 의한, 트랜치 게이트 아래의 산화물 영역 및 SiGe 채널 영역을 갖는 p-채널 트랜치 게이트 전력 MOSFET을 제조하는 방법을 도시한다. 도 25A에서, 실리콘 에피택시 층 2530은 실리콘 기판 2560 위에 증착 또는 성장된다. 다음으로 트랜치가 형성된다. 소정의 지점에서, 에피택시 층 2530의 일부로서 주입 또는 성장에 의해 웰 2520이 형성된다.
도 25B에서, 실리콘 산화물의 영역 2536이 트랜치 게이트 아래에 존재하게 될 구역에 형성된다. 이 산화물은 LOCOS 또는 다른 적절한 기술을 사용하여 형성될 수 있다.
도 25C에서, 상기 트랜치 영역에 SiGe 층이 성장된다. 본 발명의 특정 실시예에서, 이 층은 선택적으로 성장된 에피택시 층이다. 다른 실시예에서, 주입 또는 증착과 같은 다른 기술이 사용될 수 있다. 예시적인 실시예에서, 게르마늄 농도에 따라 상기 Si1-xGex 층의 두께는 1㎚ 내지 100㎚ 범위인데, 다른 실시예에서는 상기 두께가 이 범위보다 더 두껍거나 더 얇을 수 있다. 일 실시예에서는, 게르마늄 농도는 10 원자% 내지 80 원자%의 범위이다. 다른 실시예에서는, 게르마늄 농도는 달라질 수 있고, 예를 들어, 몰분율로 10%보다 작거나 몰분율로 80%보다 클 수 있다. 다른 실시예에서는, 게르마늄의 농도의 범위가 더 작을 수 있다.
도 25D에서, Si1-xGex 층 2534의 최상부에 실리콘 캡 층 2532가 에피택시 층으로서 성장된다. 일 실시예에서, 상기 실리콘 캡 층 2532의 두께는 1㎚ 내지 20㎚ 범위이고, 다른 실시예에서는 이 범위보다 더 얇거나 더 두꺼울 수 있다. 또는, 상기 실리콘 층 2532는, SiGe 층 2534가 상기 실리콘 층 2532를 통해 주입된 후, 남아있는 층일 수 있다.
도 26은 본 발명의 일 실시예에 의한 트랜치 게이트 아래의 산화물 영역 및 SiGe 채널 영역을 갖는 트랜치 게이트 전력 MOSFET을 제조하는 방법의 흐름도이다. 이 실시예에서, 상기 트랜치 게이트 아래에 있게 될 영역 내에 산화물 영역이 형성되고 트랜치 게이트 전력 MOSFET 디바이스의 채널 영역에 SiGe 층이 성장된다.
구체적으로, 단계 2610에서, 에피택시 층을 형성한다. 단계 2620에서, 웰 층을 형성한다. 다음으로 단계 2630에서 상기 에피택시 층에 트랜치를 식각한다. 단계 2640에서 상기 트랜치 내에 산화물 영역을 형성한다. 이는 LOCOS 또는 다른 적절한 방법을 사용하여 행해질 수 있다. 단계 2650에서 SiGe 층을 성장시키고 단계 2660에서 실리콘 캡을 성장시킨다. 단계 2670 및 2680에서 게이트 및 소스 영역을 형성하고 접촉시킨다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는, 이 흐름도와 본 명세서에 포함된 다른 흐름도들이 상당히 단순화된 것이며 제조 과정 중에서 기본적인 일부 단계만을 도시하고 있음을 인식할 수 있을 것이다. 본 발명의 일 실시예를 결합함으로써 향상될 수 있는 상기 제조 과정의 변형예가 상당히 많은데 본 발명을 이해하는데는 필요하지 않다.
본 발명의 예시적인 실시예에 관한 상기 기재는 설명 및 예시를 위하여 제시되었다. 이는 발명을 철저히 개시하거나 발명의 범위를 본 명세서에 기재된 정확한 형태로 한정하려는 것이 아니며, 개시된 기재 내용에 비추어 다양한 수정 및 변형이 가능하다. 상기 실시예들은 본 발명의 원리와 그 실제 응용을 가장 잘 설명하기 위해 선택되고 설명되었고, 이로써 당업자로 하여금 본 발명을 다양한 실시예에서 그리고 특정 용도에 적합하도록 다양하게 변형하여 최적의 상태로 이용하도록 한다. 예를 들어, 본 발명의 범위를 벗어나지 않으면서, 위에서 도시되고 설명된 도핑 극성이 반전될 수 있고 다양한 원소들의 도핑 농도가 변경될 수도 있다. 다른 예로서, 수직형 MOSFET 실시예의 관점에서 본 발명이 도시되고 설명되지만, 본 발명의 다양한 실시예는 수직형 및 수평형 평면 게이트 MOSFET 및 IGBT 뿐만 아니라 트랜치 게이트 IGBT, 수평형 트랜치 게이트 MOSFET과 같은 다른 트랜치 게이트 구조에서 유사하게 구현될 수 있다. 또한, 공지의 개방셀 또는 폐쇄셀 구조를 사용하여 다양한 트랜지스터 실시예들을 설계할 수 있다.
본 발명의 실시예들은 클램핑되지 않은 유도 스위칭과 다른 과도 전압 이벤트에 대해 향상된 내성을 갖는 트랜지스터를 제공한다. 예를 들어, 본 발명의 예시적인 실시예는 실리콘-게르마늄(SiGe) 소스를 갖는 트랜치 게이트 전력 MOSFET 디바이스를 제공한다. SiGe 소스는 본체 또는 웰 영역의 정공 전류를 줄임으로써 기생 npn 트랜지스터의 이득을 줄이고, 이에 따라 클램핑되지 않은 유도 스위칭 이벤트에 이어서 래치업(latch-up) 조건이 될 가능성을 감소시킨다. 이러한 디바이스 상의 본체 결합(body tie)도 트랜지스터 셀의 크기를 줄이기 위해 제거될 수 있다.

Claims (23)

  1. 금속 산화물 반도체(MOS) 게이트 트랜지스터에 있어서,
    소스 영역;
    상기 소스 영역과 pn 접합을 형성하는 본체 영역;
    상기 본체 영역과 pn 접합을 형성하는 드레인 영역;
    트랜치 내에서 연장되는 게이트;
    상기 게이트와 상기 본체 영역의 적어도 일부 사이에서 연장되는 도전성 물질의 층; 및
    상기 게이트와 상기 드레인 영역 사이에서, 상기 게이트 아래에서 연장되는 유전체 층을 포함하고,
    상기 유전체 층은 또한, 상기 도전성 물질의 층 바로 아래에서 연장되고,
    상기 도전성 물질의 층은 상기 드레인 영역보다 더 낮은 에너지 갭(gap)을 갖는, MOS 게이트 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 도전성 물질의 층은 실리콘 게르마늄(SiGe)을 포함하는 MOS 게이트 트랜지스터.
  4. 제1항에 있어서,
    상기 도전성 물질의 층은 Si1-xGex를 포함하고, 0.1<x<0.3인 MOS 게이트 트랜지스터.
  5. 제1항에 있어서,
    상기 도전성 물질의 층은 게르마늄을 10% 내지 30%의 몰분율로 포함하는 MOS 게이트 트랜지스터.
  6. 제1항에 있어서,
    상기 도전성 물질의 층은 제1 도전성 물질 층이고,
    상기 MOS 게이트 트랜지스터는 제2 층을 더 포함하며,
    상기 제2 층은 상기 제1 도전성 물질 층과 상기 게이트 사이에서 연장되는 실리콘 캡인, MOS 게이트 트랜지스터.
  7. 제1항에 있어서,
    상기 유전체 층은 실리콘의 국부적 산화를 사용하여 형성되는 MOS 게이트 트랜지스터.
  8. 제1항에 있어서,
    상기 도전성 물질의 층은 선택적 에피택시 성장을 사용하여 형성되는 MOS 게이트 트랜지스터.
  9. 제6항에 있어서,
    상기 제1 도전성 물질 층 및 상기 제2 층은 선택적 에피택시 성장을 사용하여 형성되는 MOS 게이트 트랜지스터.
  10. 제1항에 있어서,
    상기 게이트는 폴리실리콘 게르마늄을 포함하는 MOS 게이트 트랜지스터.
  11. 금속 산화물 반도체(MOS) 게이트 트랜지스터를 제조하는 방법에 있어서,
    웰 영역을 포함하는 에피택시 층을 형성하는 단계;
    상기 에피택시 층에 바닥 및 측벽을 갖는 트랜치를 형성하는 단계;
    상기 트랜치의 바닥을 따라서 연장되는 유전체 영역을 형성하는 단계; 및
    상기 트랜치의 측벽을 따라서 연장되는 도전성 물질의 층을 형성하는 단계를 포함하되,
    상기 도전성 물질의 층은 상기 에피택시 층보다 더 낮은 에너지 갭을 갖고,
    상기 유전체 영역은 또한, 상기 도전성 물질의 층 바로 아래에서 연장되는,
    MOS 게이트 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 도전성 물질의 층은 제1 도전성 물질 층이고,
    상기 MOS 게이트 트랜지스터 제조 방법은, 상기 트랜치의 측벽을 따라서 제2 층을 형성하는 단계를 더 포함하되, 상기 제2 층은 상기 에피택시 층과 유사한 에너지 갭을 갖는, MOS 게이트 트랜지스터 제조 방법.
  13. 제11항에 있어서,
    상기 유전체 영역은 실리콘의 국부적 산화를 사용하여 형성되는 MOS 게이트 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 도전성 물질의 층은 Si1-xGex를 포함하고, 0.1<x<0.3인 MOS 게이트 트랜지스터 제조 방법.
  15. 제13항에 있어서,
    상기 도전성 물질의 층은 게르마늄을 10% 내지 30%의 몰분율로 포함하는 MOS 게이트 트랜지스터 제조 방법.
  16. 제13항에 있어서,
    상기 도전성 물질의 층은 선택적 산화물 성장을 사용하여 형성되는 MOS 게이트 트랜지스터 제조 방법.
  17. 제12항에 있어서,
    상기 제1 도전성 물질 층 및 상기 제2 층은 선택적 산화물 성장을 사용하여 형성되는 MOS 게이트 트랜지스터 제조 방법.
  18. 금속 산화물 반도체(MOS) 게이트 트랜지스터에 있어서,
    트랜치 내에서 연장되는 게이트;
    제1 도전성 타입의 웰 영역;
    상기 웰 영역과 pn 접합을 형성하는 제2 도전성 타입의 소스 영역;
    상기 게이트와 상기 웰 영역의 적어도 일부 사이에서 연장되는 SiGe 층;
    상기 SiGe 층과 상기 게이트 사이에서 연장되는 실리콘 캡 층;
    상기 웰 영역과 pn 접합을 형성하는 제2 도전성 타입의 드레인 영역; 및
    상기 게이트와 상기 드레인 영역 사이에서, 상기 게이트 아래에서 연장되는 유전체 층을 포함하되,
    상기 유전체 층은 또한, 상기 SiGe 층 바로 아래에서 연장되는,
    MOS 게이트 트랜지스터.
  19. 제18항에 있어서,
    상기 유전체 층은 실리콘의 국부적 산화를 사용하여 형성되는 MOS 게이트 트랜지스터.
  20. 제18항에 있어서,
    상기 SiGe 층 및 상기 실리콘 캡 층은 선택적 에피택시 성장을 사용하여 형 성되는 MOS 게이트 트랜지스터.
  21. 제1항에 있어서,
    상기 도전성 물질의 층은 상기 게이트와 상기 본체 영역의 적어도 일부 사이에서 종방향으로 연장되는, MOS 게이트 트랜지스터.
  22. 제11항에 있어서,
    상기 도전성 물질의 층은 상기 트랜치의 측벽을 따라서 종방향으로 연장되는, MOS 게이트 트랜지스터 제조 방법.
  23. 제18항에 있어서,
    상기 SiGe 층은 상기 게이트와 상기 웰 영역의 적어도 일부 사이에서 종방향으로 연장되는, MOS 게이트 트랜지스터.
KR1020097005022A 2006-08-31 2007-08-14 실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫 KR101375021B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/469,456 2006-08-31
US11/469,456 US7504691B2 (en) 2004-10-07 2006-08-31 Power trench MOSFETs having SiGe/Si channel structure
PCT/US2007/075911 WO2008027722A2 (en) 2006-08-31 2007-08-14 Power trench mosfets having sige/si channel structure

Publications (2)

Publication Number Publication Date
KR20090057245A KR20090057245A (ko) 2009-06-04
KR101375021B1 true KR101375021B1 (ko) 2014-03-14

Family

ID=39136706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097005022A KR101375021B1 (ko) 2006-08-31 2007-08-14 실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫

Country Status (7)

Country Link
US (1) US7504691B2 (ko)
KR (1) KR101375021B1 (ko)
CN (1) CN101512777B (ko)
AT (1) AT506209A2 (ko)
DE (1) DE112007002028T5 (ko)
TW (1) TW200818506A (ko)
WO (1) WO2008027722A2 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504691B2 (en) 2004-10-07 2009-03-17 Fairchild Semiconductor Corporation Power trench MOSFETs having SiGe/Si channel structure
TWI431771B (zh) * 2004-10-07 2014-03-21 Fairchild Semiconductor 帶狀隙經設計之金屬氧化物半導體（ｍｏｓ）閘控功率電晶體
JP2006344759A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
US7564096B2 (en) * 2007-02-09 2009-07-21 Fairchild Semiconductor Corporation Scalable power field effect transistor with improved heavy body structure and method of manufacture
US8039892B2 (en) * 2007-04-26 2011-10-18 Infineon Technologies Ag Semiconductor device and a method for manufacturing a semiconductor device
US7808040B2 (en) * 2007-04-26 2010-10-05 Infineon Technologies Ag Semiconductor device and a method for manufacturing a semiconductor device
US7994005B2 (en) * 2007-11-01 2011-08-09 Alpha & Omega Semiconductor, Ltd High-mobility trench MOSFETs
US7825465B2 (en) * 2007-12-13 2010-11-02 Fairchild Semiconductor Corporation Structure and method for forming field effect transistor with low resistance channel region
US8098536B2 (en) 2008-01-24 2012-01-17 International Business Machines Corporation Self-repair integrated circuit and repair method
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US8816429B2 (en) 2011-07-07 2014-08-26 Fairchild Semiconductor Corporation Charge balance semiconductor devices with increased mobility structures
CN103094116A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作沟槽mos的工艺方法
CN103094074B (zh) * 2011-11-01 2015-04-08 上海华虹宏力半导体制造有限公司 用选择性外延制作底部厚栅氧化层沟槽mos的工艺方法
US9082741B2 (en) 2012-05-18 2015-07-14 Infineon Technologies Ag Semiconductor device including first and second semiconductor materials
KR101920717B1 (ko) 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
KR102069275B1 (ko) * 2013-06-07 2020-01-22 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
DE102015213630B4 (de) * 2015-07-20 2018-10-25 Infineon Technologies Ag Halbleitervorrichtung, welche eine Zone mit einer verkleinerten Bandlücke aufweist
CN106611781A (zh) * 2015-10-27 2017-05-03 上海新昇半导体科技有限公司 量子阱器件及其形成方法
US10199492B2 (en) * 2016-11-30 2019-02-05 Alpha And Omega Semiconductor Incorporated Folded channel trench MOSFET
WO2018182749A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Germanium-rich channel transistors including one or more dopant diffusion barrier elements
CN109063289B (zh) * 2018-07-19 2022-12-30 北京顿思集成电路设计有限责任公司 半导体器件的评估方法
CN113054030A (zh) * 2021-03-12 2021-06-29 深圳方正微电子有限公司 垂直双扩散金属氧化物半导体晶体管及其制备方法和应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451800A (en) * 1992-12-02 1995-09-19 International Business Machines Corporation Metal oxide semiconductor heterojunction field effect transistor (MOSHFET)
US6020600A (en) * 1995-09-06 2000-02-01 Nippondenso Co., Ltd. Silicon carbide semiconductor device with trench
US20040256639A1 (en) * 2003-06-17 2004-12-23 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US6200866B1 (en) * 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
GB9817643D0 (en) * 1998-08-14 1998-10-07 Philips Electronics Nv Trench-gate semiconductor device
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6373122B1 (en) * 1999-04-12 2002-04-16 Tanner Research, Inc. Method of fabricating various-sized passivated integrated circuit chips from a borderless gate array
US6373112B1 (en) * 1999-12-02 2002-04-16 Intel Corporation Polysilicon-germanium MOSFET gate electrodes
DE10023115A1 (de) * 2000-05-11 2001-11-29 Infineon Technologies Ag Halbleiter-Leistungsbauelement mit reduziertem parasitärem Bipolartransistor
US6765247B2 (en) * 2001-10-12 2004-07-20 Intersil Americas, Inc. Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
GB0129066D0 (en) * 2001-12-05 2002-01-23 Koninkl Philips Electronics Nv Rectifying diode
ITVA20020005A1 (it) * 2002-01-25 2003-07-25 St Microelectronics Srl Flusso di processo per la realizzazione di un transitore mos di potenza a trench di gate con canale di dimensioni scalate
US6620664B2 (en) * 2002-02-07 2003-09-16 Sharp Laboratories Of America, Inc. Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
JP3954928B2 (ja) * 2002-08-20 2007-08-08 本田技研工業株式会社 車両の動力伝達装置
US6709912B1 (en) * 2002-10-08 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Dual Si-Ge polysilicon gate with different Ge concentrations for CMOS device optimization
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
TWI431771B (zh) 2004-10-07 2014-03-21 Fairchild Semiconductor 帶狀隙經設計之金屬氧化物半導體（ｍｏｓ）閘控功率電晶體
US7504691B2 (en) 2004-10-07 2009-03-17 Fairchild Semiconductor Corporation Power trench MOSFETs having SiGe/Si channel structure
DE102005046711B4 (de) * 2005-09-29 2007-12-27 Infineon Technologies Austria Ag Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451800A (en) * 1992-12-02 1995-09-19 International Business Machines Corporation Metal oxide semiconductor heterojunction field effect transistor (MOSHFET)
US6020600A (en) * 1995-09-06 2000-02-01 Nippondenso Co., Ltd. Silicon carbide semiconductor device with trench
US20040256639A1 (en) * 2003-06-17 2004-12-23 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof

Also Published As

Publication number Publication date
KR20090057245A (ko) 2009-06-04
TW200818506A (en) 2008-04-16
AT506209A2 (de) 2009-07-15
DE112007002028T5 (de) 2009-07-23
CN101512777A (zh) 2009-08-19
US7504691B2 (en) 2009-03-17
US20060289916A1 (en) 2006-12-28
WO2008027722A3 (en) 2008-05-22
WO2008027722A2 (en) 2008-03-06
CN101512777B (zh) 2013-03-27

Similar Documents

Publication Publication Date Title
KR101375021B1 (ko) 실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫
US7755137B2 (en) Bandgap engineered MOS-gated power transistors
CN104299997B (zh) 电荷补偿半导体器件
EP2165367B1 (en) Improved power switching transistors
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
KR101413879B1 (ko) 반도체 소자, 전자 회로, ｍｏｓｆｅｔ, 파워 ｍｏｓｆｅｔ 소자, 다이오드, 및 전자 소자의 형성 방법
KR100869324B1 (ko) 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법
CN107924950A (zh) 具有集成mos二极管的碳化硅mosfet
CN102446966B (zh) 一种集成反并联二极管的igbt结构及其制造方法
CN212571005U (zh) 一种tvs器件
CN112259597A (zh) 一种tvs器件
Veliadis 1200 V SiC vertical‐channel‐JFETs and cascode switches
Sun et al. A composite structure named self-adjusted conductivity modulation SOI-LIGBT with low on-state voltage
US20220262935A1 (en) Voltage-controlled switching device with channel region
US20240030315A1 (en) Vertical oriented semiconductor device comprising well regions having a lateral doping gradient with monotonic decreasing doping concentration, as well as a corresponding method of manufacturing such a vertical oriented semiconductor device
CN102983169B (zh) 高击穿电压的双栅极半导体器件
JP2000114518A (ja) 半導体装置
KR20200003593A (ko) 반도체장치
Veliadis 1200-V SiC Vertical-channel-JFET based cascode switches
Narayanan et al. RESURFed Quasi Lateral IGBT Structure for High Current PICs
KR20020011259A (ko) 아이지비티의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant