JP2000114518A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 （修正有） 【課題】 高耐圧性を損なう事なく、大幅なオン抵抗の
低減を図る。 【解決手段】 複数の第一導電型のドリフト層１と第二
導電型のドリフト層２を互いに隣接して設け、第二導電
型のベース層３と、第一導電型のベース層４と、ベース
層３内に設けられた第一導電型のソース層５と、第一導
電型のベース層４内に設けられた第二導電型のソース層
６と、ソース層５と第一及び第二導電型ドリフト層１、
２に挟まれるベース層３の表面にゲート酸化膜７を介し
て設けられた第一のゲート電極８と、ソース層５とドリ
フト層１、２に挟まれるベース層４の表面にゲート酸化
膜９を介して設けられた第二のゲート電極１０と、ベー
ス層３とのソース層５の双方にオーミック・コンタクト
する第一のソース・ドレイン電極１１と、第一導電型の
ベース層４と第二導電型のソース層５の双方にオーミッ
ク・コンタクトする第二のソース・ドレイン電極１２と
からなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に低オン抵抗化されたＭＯＳＦＥＴ等の半導体装
置に関する。
【０００２】
【従来の技術】従来の横型ＭＯＳＦＥＴの構成を図７に
示す。この横型ＭＯＳＦＥＴは、図７に示すように、Ｎ
型基板１０１に形成されたＮドリフト層１と、このＮド
リフト層１の表面に形成されたＰ型ベース層３及びＮ+
ドレイン層６と、Ｐ型ベース層３に形成されたＮ+ ソー
ス層５と、Ｎドリフト層１とＮ+ ソース層５に挟まれる
Ｐ型ベース層３の表面にゲート酸化膜７を介して形成さ
れたゲート電極９と、Ｐ型ベース層３とＮ+ ソース層５
の双方にオーミックコンタクトするソース電極１１と、
Ｎ+ ドレイン層６の表面にオーミックコンタクトするド
レイン電極１２とから構成されている。
【０００３】このような横型ＭＯＳＦＥＴにおいて、Ｎ
ドリフト層１の不純物濃度を高くすると、Ｎドリフト層
１の抵抗が下がりオン抵抗が小さくなるが、ドリフト領
域内の空乏層の広がりが抑制されるため高耐圧化が出来
なくなる。逆に、Ｎドリフト層１の不純物濃度を低くす
ると、高耐圧化は可能となるが、オン抵抗が大きくなる
という問題がある。
【０００４】このような問題を解決するものとして、図
８に示す構造の横型ＭＯＳＦＥＴが知られている。この
横型ＭＯＳＦＥＴは表面電界緩和型（ＲＥＳＵＲＦ）と
呼ばれている横型ＭＯＳＦＥＴで、図７に示した横型Ｍ
ＯＳＦＥＴと異なる点は、基板１０２にＰ型の半導体基
板を用いた事である。この場合、空乏層はＮドリフト層
１とＰ型基板１０２に広がりがるため、Ｎドリフト層１
の濃度を高くしても高耐圧化が図られ、オン抵抗を小さ
くできる。
【０００５】また、図８に示すＲＥＳＵＲＦ型の横型Ｍ
ＯＳＦＥＴに改良を加えた構造のＭＯＳＦＥＴが示され
ている（特開平９−２６６３１１）。このＭＯＳＦＥＴ
は、複数のＮドリフト層１とＰ型仕切り層２を短冊状に
配列している点で、図に示すＲＥＳＵＲＦ型の横型ＭＯ
ＳＦＥＴと異なり、Ｎドリフト層１の濃度をさらに高く
しても高耐圧化が図られ、オン抵抗を小さくできる特徴
がある。
【０００６】
【発明が解決しようとする課題】しかしながら、図に示
すＲＥＳＵＲＦ型の横型ＭＯＳＦＥＴでは、Ｎドリフト
層１の濃度を従来の２倍程度にしか高められず、大幅な
オン抵抗の低減は望めなかった。また、特開平９−２６
６３１１に示されたＭＯＳＦＥＴではＮドリフト層１と
Ｐ型仕切り層２の幅を狭くする事で、オン抵抗を従来の
１／１０にまで低減する事が出来るが、この素子がオン
状態の時、Ｐ型仕切り層２はオン電流の経路としては寄
与せず、オン抵抗の低減を阻害する領域になっていた。
【０００７】本発明はこの様な事情を考慮してなされた
もので、高耐圧性を損なう事なく、大幅なオン抵抗の低
減を図った半導体装置を提供する事を目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、第一導電型（例えばＮ型）のドリフト層
と第二導電型（例えばＰ型）のドリフト層を互いに隣接
して設け、これらのドリフト層の一方端に設けられた第
二導電型のベース層と、他方端に設けられた第一導電型
のベース層と、第二導電型のベース層内に設けられた第
一導電型のソース層と、第一導電型のベース層内に設け
られた第二導電型のソース層と、第一導電型のソース層
と第一及び第二導電型ドリフト層に挟まれる第二導電型
のベース層の表面にゲート絶縁膜（酸化膜等）を介して
設けられた第一のゲート電極と、第二導電型のソース層
と第一及び第二導電型ドリフト層に挟まれる第一導電型
のベース層の表面にゲート絶縁膜（酸化膜）を介して設
けられた第二のゲート電極と、第二導電型のベース層と
第一導電型のソース層の双方にオーミック・コンタクト
する第一のソース・ドレイン電極と、第一導電型のベー
ス層と第二導電型のソース層の双方にオーミック・コン
タクトする第二のソース・ドレイン電極とから構成され
た半導体装置を提供する。
【０００９】このような構成とすれば、第一のゲート電
極に第二導電型のベース層に対して正の電圧を印加する
と、第一のゲート電極の下の第二導電型のベース層の表
面にはＮチャネルが形成され、電子電流が第一導電型の
ソース層から第一導電型のドリフト層を通して第一導電
型のベース層に流れる。同時に、第二のゲート電極に第
一導電型のベース層に対して負の電圧を印加すると、第
二のゲート電極の下の第一導電型のベース層の表面には
Ｐチャネルが形成され、正孔電流が第二導電型のソース
層から第二導電型のドリフト層を通して第二導電型のベ
ース層に流れる。このように第一および第二導電型の両
方のドリフト層が電流径路として働くためオン抵抗の大
幅な低減が実現できる。
【００１０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００１１】図１は本発明の第１の実施形態に係るＭＯ
ＳＦＥＴである。この実施形態のＭＯＳＦＥＴでは、Ｎ
型のドリフト層１とＰ型のドリフト層２が互いに隣接し
て設けられ、このＮ型及びＰ型ドリフト層１、２の一方
端に設けたＰ型ベース層３と、他方端に設けたＮ型ベー
ス層４と、このＰ型ベース層３に設けたＮ型ソース層５
と、Ｎ型ベース層４に設けたＰ型ソース層６と、Ｎ型ソ
ース層５とＮ型及びＰ型ドリフト層１、２に挟まれるＰ
型ベース層３の表面にゲート酸化膜７を介して設けた第
一のゲート電極８と、Ｐ型ソース層６とＮ型及びＰ型ド
リフト層１、２に挟まれるＮ型ベース層４の表面にゲー
ト酸化膜９を介して設けた第二のゲート電極１０と、Ｎ
型ソース層５とＰ型ベース層３の双方にオーミック・コ
ンタクトする第一のソース・ドレイン電極１１と、Ｐ型
ソース層６とＮ型ベース層４の双方にオーミック・コン
タクトする第二のソース・ドレイン電極１２とから構成
されている。なお、Ｐ型ベース層３のＮ型ソース層５が
設けられていない表面には高濃度のＰ+ 層を、Ｎ型ベー
ス層４のＰ型ソース層６が設けられていない表面には高
濃度のＮ+ 層を設けておく事が望ましい。
【００１２】このように構成したＭＯＳＦＥＴの動作は
次のようになる。まず、オン状態では、第二のソース・
ドレイン電極１２と第一のソース・ドレイン電極１１間
に、第二のソース・ドレイン電極１２が正、第一のソー
ス・ドレイン電極１１が負になるように電圧を印加して
おき、第一のゲート電極８に、Ｐ型ベース層３に対して
正の電圧を印加すると、第一のゲート電極８の下のＰ型
ベース層３の表面にＮチャネル層が生成されて、電子電
流が第一のソース・ドレイン電極１１からＮ型ソース層
５、Ｎ型のドリフト層１、Ｎ型ベース層４を通して第二
のソース・ドレイン電極１２に流れる。同時に、第二の
ゲート電極１０に、Ｎ型ベース層４に対して負の電圧を
印加すると、第二のゲート電極１０の下のＮ型ベース層
４の表面にＰチャネル層が生成されて、正孔電流が第二
のソース・ドレイン電極１２からＰ型ソース層６、Ｐ型
のドリフト層２、Ｐ型ベース層３を通して第一のソース
・ドレイン電極１１に流れる。このように、このＭＯＳ
ＦＥＴのオン状態においては、電子電流と正孔電流がそ
れぞれＮ型のドリフト層１とＰ型のドリフト層２を通し
て流れ両方のドリフト層が電流径路として働く。
【００１３】次に、オフ状態では（この時、第一のゲー
ト電極および第二のゲート電極の印加電圧は零であ
る）、Ｎ型のドリフト層１とＰ型のドリフト層２は隣接
して形成されている事から、第二のソース・ドレイン電
極１２と第一のソース・ドレイン電極１１間に、第二の
ソース・ドレイン電極１２が正、第一のソース・ドレイ
ン電極１１が負になるように電圧を印加すると、Ｎ型の
ドリフト層１とＰ型のドリフト層２は互いの境界から空
乏化してそれぞれのドリフト層は完全空乏化してオフ状
態となる。従って、それぞれのドリフト層の幅を狭めて
おけば、このドリフト層の濃度を高くしても高耐圧が実
現する。
【００１４】このように、このＭＯＳＦＥＴでは両方の
ドリフト層が電流径路として働き、ドリフト層の濃度を
高く出来るため、オン抵抗の大幅な低減が実現できる。
【００１５】また、この構造のＭＯＳＦＥＴでは、例え
ば電子電流が第二のソース・ドレイン電極１２に流れる
時、電子電流はＰ型ソース層６の下を通って流れる。こ
の時、Ｐ型ソース層６を負バイアスし、このバイアス電
圧がＰ型ソース層６とＮ型ベース層４で作るＰＮ接合の
ビルトイン電圧を超えると、Ｐ型ソース層６から正孔が
直接Ｎ型ベース層４に注入し、この正孔がドリフト層に
流入すると、ドリフト層は導電変調を起こしてよりオン
抵抗の小さいオン状態を得る事ができる。但し、正孔電
流が第一のソース・ドレイン電極１１に流れる時、正孔
電流はＮ型ソース層５の下を通って流れ、Ｎ型ソース層
５を正バイアスし、このバイアス電圧がＮ型ソース層５
とＰ型ベース層３で作るＰＮ接合のビルトイン電圧を超
えると、Ｎ型ソース層５から電子が直接Ｐ型ベース層３
に注入し、このＭＯＳＦＥＴはラッチ・アップしてしま
うので、このような状態で使う場合にはＮ型ソース層５
の下のＰ型ベース層３の抵抗を十分低く設定しておく必
要がある。同様に正孔電流を使って導電変調を起こさせ
てオン抵抗の小さいオン状態をつくる事も可能である。
【００１６】図２（ａ）は本発明の第２の実施形態に係
るＭＯＳＦＥＴを示す平面図、図２（ｂ）は図２（ａ）
中のＡ−Ａ´線の断面図、図２（ｃ）は図２（ａ）中の
Ｂ−Ｂ´線の断面図である。このＭＯＳＦＥＴは図１に
示したＭＯＳＦＥＴの構造を僅かに変えたものである。
具体的にはＰ型ベース層３及びＮ型ベース層４に形成す
るＮ型ソース層５とＰ型ソース層６を分割してそれぞれ
のドリフト層に対向して配置してある。図１に示したＭ
ＯＳＦＥＴの構造では、電子電流及び正孔電流がそれぞ
れのソース・ドレイン電極に流れる時、電子電流及び正
孔電流はソース層の下のベース層を通って流れる。この
ベース層の抵抗はその表面に反対の導電型層があると高
くなるため、オン抵抗がこの分大きくなる欠点がある。
しかし、この実施例ではソース層が分割して形成されて
いるため、電子電流及び正孔電流はソース層が無い抵抗
の低いベース層を通って流れ、オン抵抗の低減が図られ
る。
【００１７】図３は本発明の第３の実施形態に係るＭＯ
ＳＦＥＴである。このＭＯＳＦＥＴは図１に示したＭＯ
ＳＦＥＴのゲート構造をトレンチゲート構造に変えたも
のである。このような構成にすると電子電流及び正孔電
流がそれぞれのソース・ドレイン電極に流れる時、ソー
ス層の下のベース層を流れる事無く直接ベース層に流入
するため、オン抵抗の低減が図られる。また、トレンチ
ゲート構造にすると、ゲートの面積が小さくなり装置の
小型化が図られる。
【００１８】図４（ａ）は本発明の第４の実施形態に係
るＭＯＳＦＥＴを示す平面図、図４（ｂ）は図４（ａ）
中のＡ−Ａ´線の断面図、図４（ｃ）は図４（ａ）中の
Ｂ−Ｂ´線の断面図である。このＭＯＳＦＥＴでは図４
（ｂ）で示すようにＮ型のドリフト層１とＰ型のドリフ
ト層２を積層して形成してある。そして、この積層した
Ｎ型のドリフト層１とＰ型のドリフト層２の両端に設け
たＰ型ベース層３及びＮ型ベース層４と、Ｐ型ベース層
３に選択的に設けたＮ型ソース層５と、Ｎ型ベース層４
に選択的に設けたＰ型ソース層６と、図４（ａ）、図４
（ｃ）に示すように各ベース層３、４に周期的に設けた
トレンチゲート８、１０と、Ｐ型ベース層３とＮ型ソー
ス層５の双方にオーミック・コンタクトする第一のソー
ス・ドレイン電極１１と、Ｐ型ソース層６とＮ型ベース
層４の双方にオーミック・コンタクトする第二のソース
・ドレイン電極１２とから構成されている。このＭＯＳ
ＦＥＴの動作は第一の実施例と同じであるのでその説明
は省略するが、Ｎ型のドリフト層１とＰ型のドリフト層
２は積層して形成されるため、その厚さを薄く形成する
事が可能で、ドリフト層の高濃度化が図られ、オン抵抗
の低減が実現できる。
【００１９】図５は本発明の第５の実施形態に係る縦型
のＭＯＳＦＥＴを示す。このＭＯＳＦＥＴではＮ型のド
リフト層１とＰ型のドリフト層２を互いに垂直方向に隣
接して形成し、一方の表面に選択的に設けられたＰ型ベ
ース層３と、このＰ型ベース層３の中に選択的に設けら
れたＮ型ソース層５と、Ｎ型ソース層５とＮ型のドリフ
ト層１及びＰ型のドリフト層２に挟まれたＰ型ベース層
３の表面にゲート酸化膜７を介して設けられた第一のゲ
ート電極８と、Ｐ型ベース層３とＮ型ソース層５の双方
にオーミック・コンタクトする第一のソース・ドレイン
電極１１と、Ｎ型のドリフト層１及びＰ型のドリフト層
２の他方の表面に選択的に設けられたＮ型ベース層４
と、このＮ型ベース層４の中に選択的に設けられたＰ型
ソース層６と、Ｐ型ソース層６とＮ型のドリフト層１及
びＰ型のドリフト層２に挟まれたＮ型ベース層４の表面
にゲート酸化膜９を介して設けられた第二のゲート電極
１０と、Ｐ型ソース層６とＮ型ベース層４の双方にオー
ミック・コンタクトする第二のソース・ドレイン電極１
２とから構成されている。この縦型のＭＯＳＦＥＴでは
大面積化が可能で、大電流の素子が実現できる。
【００２０】図６は本発明の第６の実施形態に係る縦型
のＭＯＳＦＥＴを示す。このＭＯＳＦＥＴは図５に示す
構造を僅かに変えたものである。具体的にはＮ型のドリ
フト層１とＰ型のドリフト層２の並べる方向を中間で９
０度回転させてある。この構造はシリコン直接接合法を
用いることにより実現できる。このＭＯＳＦＥＴではＮ
型のドリフト層１及びＰ型のドリフト層２の長さを長く
出来る特徴があり、高耐圧の素子が実現できる。
【００２１】なお、本発明は以上述べた実施形態に限定
されるものではない。例えば上記実施形態の組合わせで
も良い。また、上記実施形態ではバルクの半導体基板で
説明したが、半導体基板の中に絶縁膜を埋め込んだ誘電
体分離基板に本発明の素子を形成する事もできる。さら
に、半導体装置としてはバイポーラトランジスタ、ＧＴ
Ｏ、サイリスタ、ＩＧＢＴなどにも適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【００２２】
【発明の効果】以上述べたように本発明によれば、Ｎ型
のドリフト層とＰ型のドリフト層を互いに隣接して設
け、これらのドリフト層の両端にそれぞれタイプの異な
るＭＯＳゲート等の半導体素子を設けてあるため、Ｎ型
及びＰ型の両方のドリフト層が電流径路として働き低オ
ン抵抗の半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの
摸式図である。
【図２】本発明の第２の実施形態に係るＭＯＳＦＥＴの
平面図及び断面図である。
【図３】本発明の第３の実施形態に係るＭＯＳＦＥＴの
摸式図である。
【図４】本発明の第４の実施形態に係るＭＯＳＦＥＴの
平面図及び断面図である。
【図５】本発明の第５の実施形態に係るＭＯＳＦＥＴの
摸式図である。
【図６】本発明の第６の実施形態に係るＭＯＳＦＥＴの
摸式図である。
【図７】従来のＭＯＳＦＥＴの断面図である。
【図８】従来の表面電界緩和型ＭＯＳＦＥＴの断面図で
ある。
【符号の説明】
１…Ｎ型ドリフト層 ２…Ｐ型ドリフト層 ３…Ｐ型ベース層 ４…Ｎ型ベース層 ５…Ｎ型ソース層 ６…Ｐ型ソース層 ７…ゲート酸化膜 ８…第一のゲート電極 ９…ゲート酸化膜 １０…第二のゲート電極 １１…第一のソース・ドレイン電極 １２…第二のソース・ドレイン電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第一導電型半導体層と第二導電型半導体
    層が互いに隣接して形成されるドリフト領域と、このド
    リフト領域の一方端に形成された第二導電型ベース層
    と、前記ドリフト領域の他方端に形成された第一導電型
    ベース層と、前記第二導電型ベース層に選択的に形成さ
    れた第一導電型ソース層と、前記ドリフト領域と前記第
    一導電型ソース層に挟まれる第二導電型ベース層の表面
    に第一の絶縁膜を介して設けられた第一のゲート電極
    と、前記第一導電型ベース層に選択的に形成された第二
    導電型ソース層と、前記ドリフト領域と前記第二導電型
    ソース層に挟まれる第一導電型ベース層の表面に第二の
    絶縁膜を介して設けられた第二のゲート電極と、前記第
    二導電型ベース層と第一導電型ソース層の双方にオーミ
    ックコンタクトする第一のソース・ドレイン電極と、前
    記第一導電型ベース層と第二導電型ソース層の双方にオ
    ーミックコンタクトする第二のソース・ドレイン電極と
    を具備してなることを特徴とする半導体装置。
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