JP2001320049A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】オン電圧とターンオフ損失のトレードオフを改
善する。 【解決手段】ｎ- ドリフト層１の両側に、第１、第２ｎ
バッファ層２ａ、２ｂが形成され、これらのｎバッファ
層２ａ、２ｂ上に第１、第２ｐ+ ベース層３ａ、３ｂが
形成される。これらの第１、第２ｐ+ ベース層３ａ、３
ｂ上に第１、第２ｎ+ エミッタ層４ａ、４ｂが形成さ
れ、これらのｎ+ エミッタ層４ａ、４ｂ上に第１、第２
主電極６ａ、６ｂが形成される。第１、第２ｎ+ エミッ
タ層４ａ、４ｂ、第１、第２ｐ+ ベース層３ａ、３ｂを
貫通し、第１、第２ｎバッファ層２ａ、２ｂ内で、その
底部近傍に、トレンチ溝の底部９ａ、９ｂが達するよう
に、第１、第２トレンチ溝８ａ、８ｂが形成される。こ
れらのトレンチ溝８ａ、８ｂ表面にゲート絶縁膜７ａ、
７ｂが形成され、さらに、第１、第２トレンチ溝８ａ、
８ｂを埋めるように第１、第２ゲート電極５ａ、５ｂが
形成される。
善する。 【解決手段】ｎ- ドリフト層１の両側に、第１、第２ｎ
バッファ層２ａ、２ｂが形成され、これらのｎバッファ
層２ａ、２ｂ上に第１、第２ｐ+ ベース層３ａ、３ｂが
形成される。これらの第１、第２ｐ+ ベース層３ａ、３
ｂ上に第１、第２ｎ+ エミッタ層４ａ、４ｂが形成さ
れ、これらのｎ+ エミッタ層４ａ、４ｂ上に第１、第２
主電極６ａ、６ｂが形成される。第１、第２ｎ+ エミッ
タ層４ａ、４ｂ、第１、第２ｐ+ ベース層３ａ、３ｂを
貫通し、第１、第２ｎバッファ層２ａ、２ｂ内で、その
底部近傍に、トレンチ溝の底部９ａ、９ｂが達するよう
に、第１、第２トレンチ溝８ａ、８ｂが形成される。こ
れらのトレンチ溝８ａ、８ｂ表面にゲート絶縁膜７ａ、
７ｂが形成され、さらに、第１、第２トレンチ溝８ａ、
８ｂを埋めるように第１、第２ゲート電極５ａ、５ｂが
形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置に
用いられる半導体装置で、特に、双方向の電流を制御で
きる双方向ＩＧＢＴなどの半導体装置に関する。
用いられる半導体装置で、特に、双方向の電流を制御で
きる双方向ＩＧＢＴなどの半導体装置に関する。
【０００２】
【従来の技術】図１５は、直接リンク形変換回路の構成
図であり、同図（ａ）は従来方式回路、同図（ｂ）は新
方式回路である。これらの回路は、交流−交流直接変換
回路である。同図（ａ）において、入力側変換回路に単
方向ＩＧＢＴが６個と還流ダイオードが６個、出力側変
換回路に単方向ＩＧＢＴが６個で、還流ダイオードが６
個で、合計２４個である。入力側変換回路と出力側変換
回路の間にはコンデンサが介在する。従って、部品点数
としては２５個となる。
図であり、同図（ａ）は従来方式回路、同図（ｂ）は新
方式回路である。これらの回路は、交流−交流直接変換
回路である。同図（ａ）において、入力側変換回路に単
方向ＩＧＢＴが６個と還流ダイオードが６個、出力側変
換回路に単方向ＩＧＢＴが６個で、還流ダイオードが６
個で、合計２４個である。入力側変換回路と出力側変換
回路の間にはコンデンサが介在する。従って、部品点数
としては２５個となる。
【０００３】同図（ｂ）において、この回路は、スイッ
チを用いた場合のモデル図であり、このスイッチを双方
向スイッチング素子にした場合、素子は全部で９個で、
同図（ａ）と同じ機能を持たせることができる。単方向
ＩＧＢＴを用いる場合に比べると、双方向スイッチング
素子を用いる場合は、素子数が２５個から９個へ大幅に
低減でき、そのため、変換装置の小型化、低コスト化が
できる。この双方向スイッチング素子を双方向ＩＧＢＴ
（絶縁ゲート型バイポーラトランジスタ）にする動き
が、近年、活発化している。
チを用いた場合のモデル図であり、このスイッチを双方
向スイッチング素子にした場合、素子は全部で９個で、
同図（ａ）と同じ機能を持たせることができる。単方向
ＩＧＢＴを用いる場合に比べると、双方向スイッチング
素子を用いる場合は、素子数が２５個から９個へ大幅に
低減でき、そのため、変換装置の小型化、低コスト化が
できる。この双方向スイッチング素子を双方向ＩＧＢＴ
（絶縁ゲート型バイポーラトランジスタ）にする動き
が、近年、活発化している。
【０００４】図１６は、プレーナゲート型単方向ＩＧＢ
Ｔの要部断面図である。ここでは、チップの要部断面図
を示し、パッケージは示されていない。この単方向ＩＧ
ＢＴは、ノンパンチスルー型のＩＧＢＴであり、ｎ- ド
リフト層７１、ｐ+ ベース層７３、ゲート酸化膜７７、
ゲート電極７５、ｎ+ エミッタ層７４、エミッタ電極７
６、ｐ+ コレクタ層７８およびコレクタ電極７９で構成
される。
Ｔの要部断面図である。ここでは、チップの要部断面図
を示し、パッケージは示されていない。この単方向ＩＧ
ＢＴは、ノンパンチスルー型のＩＧＢＴであり、ｎ- ド
リフト層７１、ｐ+ ベース層７３、ゲート酸化膜７７、
ゲート電極７５、ｎ+ エミッタ層７４、エミッタ電極７
６、ｐ+ コレクタ層７８およびコレクタ電極７９で構成
される。
【０００５】図１７は、従来の双方向ＩＧＢＴの要部断
面図である。この双方向ＩＧＢＴはノンパンチスルー型
で、プレーナゲート型の双方向ＩＧＢＴチップである。
この双方向ＩＧＢＴは、ｎ型ＦＺウエハを用いて、図１
６のｐ+ ベース層７３、ゲート酸化膜７７、ゲート電極
７５、ｎ+ エミッタ層７４、エミッタ電極７６をｎ型Ｆ
Ｚウエハの一方の表面に形成した後で、ｐ+ コレクタ層
７８を形成する側の面を所定の厚さに削り、まず、片側
の構造のみを形成する。別のｎ型ＦＺウエハに全く同じ
表面構造を形成して裏面を所定の厚さに削り、この２枚
のウエハの裏面同士を貼り合わせ、チップ状に切断し、
このチップをパッケージに収納して、表と裏の両主面に
それぞれ主電極とゲート電極を有する双方向ＩＧＢＴが
製造される。このようにして製造された双方向ＩＧＢＴ
は、ｎ- ドリフト層８１（未拡散層）、第１、第２ｐ+
ベース８３ａ、８３ｂ、第１、第２ゲート酸化膜８７
ａ、８７ｂ、第１、第２ゲート電極８５ａ、８５ｂ、第
１、第２ｎ+ エミッタ層８４ａ、８４ｂおよび第１、第
２主電極８６ａ、８６ｂで構成される。
面図である。この双方向ＩＧＢＴはノンパンチスルー型
で、プレーナゲート型の双方向ＩＧＢＴチップである。
この双方向ＩＧＢＴは、ｎ型ＦＺウエハを用いて、図１
６のｐ+ ベース層７３、ゲート酸化膜７７、ゲート電極
７５、ｎ+ エミッタ層７４、エミッタ電極７６をｎ型Ｆ
Ｚウエハの一方の表面に形成した後で、ｐ+ コレクタ層
７８を形成する側の面を所定の厚さに削り、まず、片側
の構造のみを形成する。別のｎ型ＦＺウエハに全く同じ
表面構造を形成して裏面を所定の厚さに削り、この２枚
のウエハの裏面同士を貼り合わせ、チップ状に切断し、
このチップをパッケージに収納して、表と裏の両主面に
それぞれ主電極とゲート電極を有する双方向ＩＧＢＴが
製造される。このようにして製造された双方向ＩＧＢＴ
は、ｎ- ドリフト層８１（未拡散層）、第１、第２ｐ+
ベース８３ａ、８３ｂ、第１、第２ゲート酸化膜８７
ａ、８７ｂ、第１、第２ゲート電極８５ａ、８５ｂ、第
１、第２ｎ+ エミッタ層８４ａ、８４ｂおよび第１、第
２主電極８６ａ、８６ｂで構成される。
【０００６】この双方向ＩＧＢＴは、K.D.Hobart et.a
l.,"Fabrication of Double-Side IGBT by Very Low Te
mperature Wafer Monding,"Proc.of the ISPSD,pp45-4
8,1999. などで開示されている。この双方向ＩＧＢＴ
は、２つのゲートに印加する電圧の組み合わせによっ
て、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオードとして機
能する。例えば、上下のゲートのうち、一方のゲートに
オン・オフ信号を与え、他方のゲートにオフ信号を与え
るとＩＧＢＴとして働き、上下両方のゲートに同時にオ
ン・オフ信号を与えるとＭＯＳＦＥＴとして働き、上下
のゲートのうち、一方のゲートにオン信号を与え続け、
その間、他方のゲートにオフ信号を与え続けると、ダイ
オードとして働く。
l.,"Fabrication of Double-Side IGBT by Very Low Te
mperature Wafer Monding,"Proc.of the ISPSD,pp45-4
8,1999. などで開示されている。この双方向ＩＧＢＴ
は、２つのゲートに印加する電圧の組み合わせによっ
て、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオードとして機
能する。例えば、上下のゲートのうち、一方のゲートに
オン・オフ信号を与え、他方のゲートにオフ信号を与え
るとＩＧＢＴとして働き、上下両方のゲートに同時にオ
ン・オフ信号を与えるとＭＯＳＦＥＴとして働き、上下
のゲートのうち、一方のゲートにオン信号を与え続け、
その間、他方のゲートにオフ信号を与え続けると、ダイ
オードとして働く。
【０００７】従って、ターンオフ時に、ＩＧＢＴモード
からＭＯＳＦＥＴモードに切換えることで、ｎ- ドリフ
ト領域に蓄えられたキャリアを引き抜くことができて、
ターンオフ損失を低減できる。また、定常オン時に、Ｍ
ＯＳＦＥＴモードで通電し、ＶCEが０．６Ｖ以上となっ
たところで、ダイオードモードに切り換えると、定常オ
ン損失を低減できる。このように、この双方向ＩＧＢＴ
は、ターンオフ時および定常オン時に、双方向ＩＧＢＴ
チップの両面に設けられた２つのゲートを制御すること
により、単方向ＩＧＢＴに比べて損失を低減させること
が可能である。
からＭＯＳＦＥＴモードに切換えることで、ｎ- ドリフ
ト領域に蓄えられたキャリアを引き抜くことができて、
ターンオフ損失を低減できる。また、定常オン時に、Ｍ
ＯＳＦＥＴモードで通電し、ＶCEが０．６Ｖ以上となっ
たところで、ダイオードモードに切り換えると、定常オ
ン損失を低減できる。このように、この双方向ＩＧＢＴ
は、ターンオフ時および定常オン時に、双方向ＩＧＢＴ
チップの両面に設けられた２つのゲートを制御すること
により、単方向ＩＧＢＴに比べて損失を低減させること
が可能である。
【０００８】また、双方向ＩＧＢＴをダイオードモード
にして、還流ダイオードとして用いると、インバータ回
路において必要とされる還流ダイオードが不必要にな
る。従って、この双方向ＩＧＢＴを用いて製作したイン
バータ用のパワーモジュールにおいても、通常の単方向
ＩＧＢＴを用いて製作しパワーモジュールと比べて、部
品点数を削減することができて、パワーモジュールのサ
イズの縮小化と低コスト化することができる。また、こ
の双方向ＩＧＢＴは、十分な逆方向耐圧を有するので、
素子に逆耐圧を要求する変換装置にも適用が可能であ
る。
にして、還流ダイオードとして用いると、インバータ回
路において必要とされる還流ダイオードが不必要にな
る。従って、この双方向ＩＧＢＴを用いて製作したイン
バータ用のパワーモジュールにおいても、通常の単方向
ＩＧＢＴを用いて製作しパワーモジュールと比べて、部
品点数を削減することができて、パワーモジュールのサ
イズの縮小化と低コスト化することができる。また、こ
の双方向ＩＧＢＴは、十分な逆方向耐圧を有するので、
素子に逆耐圧を要求する変換装置にも適用が可能であ
る。
【０００９】近年は、ＩＧＢＴの特性が極めて向上して
おり、特性的に限界に近づきつつある。従来の単方向Ｉ
ＧＢＴは図１６のように、デバイスの片面のみゲートが
形成されていた。これに対して、図１７に示すような双
方向ＩＧＢＴは両面にゲート構造を備え、２つのゲート
を制御することにより、単方向ＩＧＢＴにはないＭＯＳ
ＦＥＴやダイオードの機能を持たせることができる。
おり、特性的に限界に近づきつつある。従来の単方向Ｉ
ＧＢＴは図１６のように、デバイスの片面のみゲートが
形成されていた。これに対して、図１７に示すような双
方向ＩＧＢＴは両面にゲート構造を備え、２つのゲート
を制御することにより、単方向ＩＧＢＴにはないＭＯＳ
ＦＥＴやダイオードの機能を持たせることができる。
【００１０】
【発明が解決しようとする課題】しかし、従来のノンパ
ンチスルー型で、プレーナゲート型の双方向ＩＧＢＴ
は、単方向ＩＧＢＴと同様に、２つの欠点がある。一つ
は、プレーナゲート構造のために、ＪＦＥＴ効果（Ｊｕ
ｎｃｔｉｏｎ ＭＯＳＦＥＴ効果）があり、また、ゲー
ト部が表面に形成されるために、微細化が困難であり、
そのため、低オン電圧化が困難であり、オン電圧とター
ンオフ損失のトレードオフの改善が困難である。
ンチスルー型で、プレーナゲート型の双方向ＩＧＢＴ
は、単方向ＩＧＢＴと同様に、２つの欠点がある。一つ
は、プレーナゲート構造のために、ＪＦＥＴ効果（Ｊｕ
ｎｃｔｉｏｎ ＭＯＳＦＥＴ効果）があり、また、ゲー
ト部が表面に形成されるために、微細化が困難であり、
そのため、低オン電圧化が困難であり、オン電圧とター
ンオフ損失のトレードオフの改善が困難である。
【００１１】もう一つは、ノンパンチスルー型のため
に、阻止状態のときに、空乏層がコレクタ層に達しない
ように、ｎ- ドリフト層が厚くなり、そのため、オン電
圧が増加し、オン電圧とターンオフ損失のトレードオフ
が良くない。この発明の目的は、前記の課題を解決し
て、オン電圧とターンオフ損失のトレードオフを改善で
きる双方向型の半導体装置およびその製造方法を提供す
ることである。
に、阻止状態のときに、空乏層がコレクタ層に達しない
ように、ｎ- ドリフト層が厚くなり、そのため、オン電
圧が増加し、オン電圧とターンオフ損失のトレードオフ
が良くない。この発明の目的は、前記の課題を解決し
て、オン電圧とターンオフ損失のトレードオフを改善で
きる双方向型の半導体装置およびその製造方法を提供す
ることである。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の半導体基板の第１主面側および該第
１主面側と反対側の第２面側のそれぞれの表面層に形成
された半導体基板より高不純物濃度の第１導電形の第１
領域と、該第１領域のそれぞれの表面層に形成された第
２導電形の第２領域と、前記第１主面側、第２主面側そ
れぞれの表面から前記第１領域に達するようなトレンチ
溝と、前記第１主面側、第２主面側それぞれの第２領域
の表面層に形成され前記トレンチ溝の側面に接する第１
導電形の第３領域と、前記トレンチ溝の表面に形成され
たゲート絶縁膜と、前記第１主面側、前記第２主面側そ
れぞれに形成された前記トレンチ溝のゲート絶縁膜上の
それぞれ形成された第１ゲート電極、第２ゲート電極
と、前記第１主面側、第２主面側にそれぞれ形成された
前記第３領域上にそれぞれ形成された第１主電極、第２
主電極とを具備する構成とする。
めに、第１導電形の半導体基板の第１主面側および該第
１主面側と反対側の第２面側のそれぞれの表面層に形成
された半導体基板より高不純物濃度の第１導電形の第１
領域と、該第１領域のそれぞれの表面層に形成された第
２導電形の第２領域と、前記第１主面側、第２主面側そ
れぞれの表面から前記第１領域に達するようなトレンチ
溝と、前記第１主面側、第２主面側それぞれの第２領域
の表面層に形成され前記トレンチ溝の側面に接する第１
導電形の第３領域と、前記トレンチ溝の表面に形成され
たゲート絶縁膜と、前記第１主面側、前記第２主面側そ
れぞれに形成された前記トレンチ溝のゲート絶縁膜上の
それぞれ形成された第１ゲート電極、第２ゲート電極
と、前記第１主面側、第２主面側にそれぞれ形成された
前記第３領域上にそれぞれ形成された第１主電極、第２
主電極とを具備する構成とする。
【００１３】また、第１導電形の半導体基板の第１主面
側および該第１主面側と反対側の第２面側のそれぞれの
表面層に形成された半導体基板より高不純物濃度の第１
導電形の第１領域と、該第１領域のそれぞれの表面層に
形成された第２導電形の第２領域と、前記第１主面側、
第２主面側それぞれの表面から前記半導体基板に達する
ようなトレンチ溝と、前記第１主面側、第２主面側それ
ぞれの第２領域の表面層に形成され前記トレンチ溝の側
面に接する第１導電形の第３領域と、前記トレンチ溝の
表面に形成されたゲート絶縁膜と、前記第１主面側、前
記第２主面側それぞれに形成された前記トレンチ溝のゲ
ート絶縁膜上のそれぞれ形成された第１ゲート電極、第
２ゲート電極と、前記第１主面側、第２主面側にそれぞ
れ形成された前記第３領域上にそれぞれ形成された第１
主電極、第２主電極とを具備する構成とする。
側および該第１主面側と反対側の第２面側のそれぞれの
表面層に形成された半導体基板より高不純物濃度の第１
導電形の第１領域と、該第１領域のそれぞれの表面層に
形成された第２導電形の第２領域と、前記第１主面側、
第２主面側それぞれの表面から前記半導体基板に達する
ようなトレンチ溝と、前記第１主面側、第２主面側それ
ぞれの第２領域の表面層に形成され前記トレンチ溝の側
面に接する第１導電形の第３領域と、前記トレンチ溝の
表面に形成されたゲート絶縁膜と、前記第１主面側、前
記第２主面側それぞれに形成された前記トレンチ溝のゲ
ート絶縁膜上のそれぞれ形成された第１ゲート電極、第
２ゲート電極と、前記第１主面側、第２主面側にそれぞ
れ形成された前記第３領域上にそれぞれ形成された第１
主電極、第２主電極とを具備する構成とする。
【００１４】前記半導体装置を形成する半導体チップ
が、平型圧接構造のパッケージに収納される構成とする
とよい。双方向の半導体装置の製造方法において、第１
導電形の半導体基板の一方の主面の表面層に前記半導体
基板より高い不純物濃度の第１導電形の第１領域を形成
する工程と、該第１領域の表面層に第２導電形の第２領
域を形成する工程と、該第２領域の表面層に第１導電形
の第３領域を形成する領域と、前記半導体基板の前記主
面側から、前記第１領域内に達するか、もしくは、半導
体基板に達するトレンチ溝を形成する工程と、該トレン
チ溝にゲート絶縁膜を形成する工程と、前記主面側に形
成された前記トレンチ溝のゲート絶縁膜を介して、ゲー
ト電極を形成する工程と、前記主面側の第３領域上に主
電極を形成する工程と、他方の主面を所定の深さ除去す
る工程と、このようにして形成された２個の単方向の半
導体装置部の前記除去面同士を張り合わせる工程とを含
む製造方法とする。
が、平型圧接構造のパッケージに収納される構成とする
とよい。双方向の半導体装置の製造方法において、第１
導電形の半導体基板の一方の主面の表面層に前記半導体
基板より高い不純物濃度の第１導電形の第１領域を形成
する工程と、該第１領域の表面層に第２導電形の第２領
域を形成する工程と、該第２領域の表面層に第１導電形
の第３領域を形成する領域と、前記半導体基板の前記主
面側から、前記第１領域内に達するか、もしくは、半導
体基板に達するトレンチ溝を形成する工程と、該トレン
チ溝にゲート絶縁膜を形成する工程と、前記主面側に形
成された前記トレンチ溝のゲート絶縁膜を介して、ゲー
ト電極を形成する工程と、前記主面側の第３領域上に主
電極を形成する工程と、他方の主面を所定の深さ除去す
る工程と、このようにして形成された２個の単方向の半
導体装置部の前記除去面同士を張り合わせる工程とを含
む製造方法とする。
【００１５】前記トレンチ溝と同一深さの第１領域の不
純物濃度が、前記半導体基板の不純物濃度の１倍ないし
５０倍であるとよい。前記トレンチ溝に挟まれた前記第
１領域において、前記第１領域の第１導電形の不純物量
から第２導電形の不純物量を差し引いた正味の第１導電
形の不純物の総量が、５×１０11個／ｃｍ2 ないし１０
14個／ｃｍ2 であるとよい。
純物濃度が、前記半導体基板の不純物濃度の１倍ないし
５０倍であるとよい。前記トレンチ溝に挟まれた前記第
１領域において、前記第１領域の第１導電形の不純物量
から第２導電形の不純物量を差し引いた正味の第１導電
形の不純物の総量が、５×１０11個／ｃｍ2 ないし１０
14個／ｃｍ2 であるとよい。
【００１６】このように、トレンチ溝で挟まれた領域に
第１領域（バッファ層）を形成することで、半導体基板
の未拡散領域（ドリフト層）を狭くすることができる。
つまり、パンチスルー型でトレンチゲート型の双方向素
子にすることがでる。また、第１領域が存在すること
で、第１領域とドリフト層の境界付近のキャリア量が増
大してオン電圧を改善できる。しかし、第１領域の第２
領域との境界近傍の不純物濃度が高くなり過ぎると、第
２領域から第１領域に注入される第２導電形のキャリア
の注入量が抑制されてオン電圧が増大し、また、第１領
域内の空乏層の伸びが抑制されて耐圧低下をきたす。そ
のために、前記のように、トレンチ溝と同一深さの第１
領域の不純物濃度が、半導体基板の不純物濃度の１倍な
いし５０倍の範囲がよい。また、トレンチ溝に挟まれた
第１領域の正味の第１導電形の不純物の総量が低すぎる
と、空乏層の先端が第２領域に達してパンチスルー現象
を起こして耐圧が低下するために、この総量を５×１０
11個／ｃｍ2 以上にする必要がある。一方この総量が多
すぎると、前記同様、第２領域から第１領域に注入され
て第２導電形のキャリアの注入量が抑制されてオン電圧
が増大するために、１０14個／ｃｍ2 を超えない方がよ
い。
第１領域（バッファ層）を形成することで、半導体基板
の未拡散領域（ドリフト層）を狭くすることができる。
つまり、パンチスルー型でトレンチゲート型の双方向素
子にすることがでる。また、第１領域が存在すること
で、第１領域とドリフト層の境界付近のキャリア量が増
大してオン電圧を改善できる。しかし、第１領域の第２
領域との境界近傍の不純物濃度が高くなり過ぎると、第
２領域から第１領域に注入される第２導電形のキャリア
の注入量が抑制されてオン電圧が増大し、また、第１領
域内の空乏層の伸びが抑制されて耐圧低下をきたす。そ
のために、前記のように、トレンチ溝と同一深さの第１
領域の不純物濃度が、半導体基板の不純物濃度の１倍な
いし５０倍の範囲がよい。また、トレンチ溝に挟まれた
第１領域の正味の第１導電形の不純物の総量が低すぎる
と、空乏層の先端が第２領域に達してパンチスルー現象
を起こして耐圧が低下するために、この総量を５×１０
11個／ｃｍ2 以上にする必要がある。一方この総量が多
すぎると、前記同様、第２領域から第１領域に注入され
て第２導電形のキャリアの注入量が抑制されてオン電圧
が増大するために、１０14個／ｃｍ2 を超えない方がよ
い。
【００１７】
【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置の要部断面図である。この半導体装置はトレ
ンチゲート型の双方向ＩＧＢＴであり、同図では、双方
向ＩＧＢＴが形成されたチップ（双方向ＩＧＢＴチップ
１１）の要部断面図を示し、このチップを収納するパッ
ケージは図示していない。ｎ- ドリフト層１の両側に、
第１、第２ｎバッファ層２ａ、２ｂが形成され、これら
のｎバッファ層２ａ、２ｂ上に第１、第２ｐ+ ベース層
３ａ、３ｂが形成される。これらの第１、第２ｐ+ ベー
ス層３ａ、３ｂ上に第１、第２ｎ+ エミッタ層４ａ、４
ｂが形成され、これらのｎ+ エミッタ層４ａ、４ｂ上に
第１、第２主電極６ａ、６ｂが形成される。第１、第２
ｎ+ エミッタ層４ａ、４ｂ、第１、第２ｐ+ ベース層３
ａ、３ｂを貫通し、第１、第２ｎバッファ層２ａ、２ｂ
内で、その底部近傍に、トレンチ溝の底部９ａ、９ｂが
達するように、第１、第２トレンチ溝８ａ、８ｂが形成
される。これらのトレンチ溝８ａ、８ｂ表面に第１、第
２ゲート絶縁膜７ａ、７ｂが形成され、さらに、第１、
第２トレンチ溝８ａ、８ｂを埋めるように第１、第２ゲ
ート電極５ａ、５ｂが形成される。このようにして形成
された双方向ＩＧＢＴチップ１１を図２に示す平型圧接
構造のパッケージに収納して、パンチスルー型でトレン
チゲート型の双方向ＩＧＢＴは完成する。
半導体装置の要部断面図である。この半導体装置はトレ
ンチゲート型の双方向ＩＧＢＴであり、同図では、双方
向ＩＧＢＴが形成されたチップ（双方向ＩＧＢＴチップ
１１）の要部断面図を示し、このチップを収納するパッ
ケージは図示していない。ｎ- ドリフト層１の両側に、
第１、第２ｎバッファ層２ａ、２ｂが形成され、これら
のｎバッファ層２ａ、２ｂ上に第１、第２ｐ+ ベース層
３ａ、３ｂが形成される。これらの第１、第２ｐ+ ベー
ス層３ａ、３ｂ上に第１、第２ｎ+ エミッタ層４ａ、４
ｂが形成され、これらのｎ+ エミッタ層４ａ、４ｂ上に
第１、第２主電極６ａ、６ｂが形成される。第１、第２
ｎ+ エミッタ層４ａ、４ｂ、第１、第２ｐ+ ベース層３
ａ、３ｂを貫通し、第１、第２ｎバッファ層２ａ、２ｂ
内で、その底部近傍に、トレンチ溝の底部９ａ、９ｂが
達するように、第１、第２トレンチ溝８ａ、８ｂが形成
される。これらのトレンチ溝８ａ、８ｂ表面に第１、第
２ゲート絶縁膜７ａ、７ｂが形成され、さらに、第１、
第２トレンチ溝８ａ、８ｂを埋めるように第１、第２ゲ
ート電極５ａ、５ｂが形成される。このようにして形成
された双方向ＩＧＢＴチップ１１を図２に示す平型圧接
構造のパッケージに収納して、パンチスルー型でトレン
チゲート型の双方向ＩＧＢＴは完成する。
【００１８】前記のｎ- ドリフト層１の両側（図では上
下）に形成される第１トレンチ溝８ａと第２トレンチ溝
８ｂの平面パターンは、ストライプ状で、第１トレンチ
溝８ａと第２トレンチ溝８ｂは投影的に互い違いになっ
ている。しかし、投影的に上下のトレンチ溝の平面パタ
ーンは一致してもよく、また上下のパターンが互いに直
交しても構わない。さらに、第１、第２トレンチ溝８
ａ、８ｂの平面パターンは、セル状などであっても構わ
ない。
下）に形成される第１トレンチ溝８ａと第２トレンチ溝
８ｂの平面パターンは、ストライプ状で、第１トレンチ
溝８ａと第２トレンチ溝８ｂは投影的に互い違いになっ
ている。しかし、投影的に上下のトレンチ溝の平面パタ
ーンは一致してもよく、また上下のパターンが互いに直
交しても構わない。さらに、第１、第２トレンチ溝８
ａ、８ｂの平面パターンは、セル状などであっても構わ
ない。
【００１９】この双方向ＩＧＢＴは、パンチスルー型
で、トレンチゲート型とすることで、後述するように、
オン電圧とターンオフ損失のトレードオフを改善でき
る。従って、この双方向ＩＧＢＴを、２つのゲートの制
御によって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオード
として機能させた場合、従来の双方向ＩＧＢＴよりも、
オン電圧が小さく、且つ、ターンオフ損失が小さい状態
で、素子動作をさせることができる。
で、トレンチゲート型とすることで、後述するように、
オン電圧とターンオフ損失のトレードオフを改善でき
る。従って、この双方向ＩＧＢＴを、２つのゲートの制
御によって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオード
として機能させた場合、従来の双方向ＩＧＢＴよりも、
オン電圧が小さく、且つ、ターンオフ損失が小さい状態
で、素子動作をさせることができる。
【００２０】そのため、従来の双方向ＩＧＢＴを用いる
場合よりも、本発明の素子を用いて組み立てたモジュー
ルは、一層の損失の低減と、サイズの縮小化と、コスト
ダウンを達成することができる。図２は、図１の双方向
ＩＧＢＴチップを平型圧接構造のパッケージに収納した
図である。ここで示したパッケージは概念図である。双
方向ＩＧＢＴチップ１１は、第１、第２緩衝板１４、１
５、第１、第２主電極板１６、１７を配置した平型圧接
構造のパッケージに収納される。第１、第２主電極板１
６、１７に圧力を加えて、第１、第２緩衝板で双方向Ｉ
ＧＢＴチップ１１を押さえつけて、双方向ＩＧＢＴチッ
プ１１に電流を流す。この第１、第２緩衝板１４、１５
は、第１、第２主電極板１６、１７からの加圧力を双方
向ＩＧＢＴチップ１１に均一に伝達する役割と、双方向
ＩＧＢＴチップ１１で発生した熱を主電極板１６、１７
へ放熱する役割を主に持っている。
場合よりも、本発明の素子を用いて組み立てたモジュー
ルは、一層の損失の低減と、サイズの縮小化と、コスト
ダウンを達成することができる。図２は、図１の双方向
ＩＧＢＴチップを平型圧接構造のパッケージに収納した
図である。ここで示したパッケージは概念図である。双
方向ＩＧＢＴチップ１１は、第１、第２緩衝板１４、１
５、第１、第２主電極板１６、１７を配置した平型圧接
構造のパッケージに収納される。第１、第２主電極板１
６、１７に圧力を加えて、第１、第２緩衝板で双方向Ｉ
ＧＢＴチップ１１を押さえつけて、双方向ＩＧＢＴチッ
プ１１に電流を流す。この第１、第２緩衝板１４、１５
は、第１、第２主電極板１６、１７からの加圧力を双方
向ＩＧＢＴチップ１１に均一に伝達する役割と、双方向
ＩＧＢＴチップ１１で発生した熱を主電極板１６、１７
へ放熱する役割を主に持っている。
【００２１】また、このパッケージは、従来の単方向Ｉ
ＧＢＴを収納した平型圧接構造のパッケージと基本部分
は同じであるが、図１で示した第１、第２ゲート電極５
ａ、５ｂにそれぞれ接続する第１、第２ゲート端子１
２、１３の２個のゲート端子を有している点が主に異な
る。図３は、図１の半導体装置の拡散プロフィルを示す
図である。この拡散プロフィルは、図１のＹ−Ｙ線での
拡散プロフィルである。素子の耐圧は１２００Ｖであ
る。
ＧＢＴを収納した平型圧接構造のパッケージと基本部分
は同じであるが、図１で示した第１、第２ゲート電極５
ａ、５ｂにそれぞれ接続する第１、第２ゲート端子１
２、１３の２個のゲート端子を有している点が主に異な
る。図３は、図１の半導体装置の拡散プロフィルを示す
図である。この拡散プロフィルは、図１のＹ−Ｙ線での
拡散プロフィルである。素子の耐圧は１２００Ｖであ
る。
【００２２】この素子のｎ- ドリフト層１の濃度は６×
１０13ｃｍ-3で、素子全体の厚みは１２０μｍである。
図３はシリコン表面から６μｍ付近までの深さの不純物
濃度のプロフィルを示す。第１ｎバッファ層２ａの厚み
は３．１μｍ（ｎ- ドリフト層１の１０倍の濃度の位置
Ｈまでの厚みは１．６μｍである）、第１ｐ+ ベース層
３ａの厚みは０．７μｍ、第１ｎ+ エミッタ層４ａの厚
みは０．７μｍである。また、第１ｐ+ ベース層３ａと
第１ｎバッファ層２ａと接する箇所の第１ｎバッファ層
２ａのピーク濃度Ｃnp1 は３×１０16ｃｍ-3である。第
１ｎバッファ層２ａとｎ- ドリフト層１と接する位置
は、第１トレンチ溝の底部９ａの位置Ｃより０．５μｍ
深くなっている。第１トレンチ溝の底部９ａの深さに相
当する位置Ｃでの第１ｎバッファ層２ａの不純物濃度
は、ｎ- ドリフト層１の不純物濃度に対する倍率で１．
１１倍であり、ほぼ、ｎ- ドリフト層１の不純物濃度と
なっている。
１０13ｃｍ-3で、素子全体の厚みは１２０μｍである。
図３はシリコン表面から６μｍ付近までの深さの不純物
濃度のプロフィルを示す。第１ｎバッファ層２ａの厚み
は３．１μｍ（ｎ- ドリフト層１の１０倍の濃度の位置
Ｈまでの厚みは１．６μｍである）、第１ｐ+ ベース層
３ａの厚みは０．７μｍ、第１ｎ+ エミッタ層４ａの厚
みは０．７μｍである。また、第１ｐ+ ベース層３ａと
第１ｎバッファ層２ａと接する箇所の第１ｎバッファ層
２ａのピーク濃度Ｃnp1 は３×１０16ｃｍ-3である。第
１ｎバッファ層２ａとｎ- ドリフト層１と接する位置
は、第１トレンチ溝の底部９ａの位置Ｃより０．５μｍ
深くなっている。第１トレンチ溝の底部９ａの深さに相
当する位置Ｃでの第１ｎバッファ層２ａの不純物濃度
は、ｎ- ドリフト層１の不純物濃度に対する倍率で１．
１１倍であり、ほぼ、ｎ- ドリフト層１の不純物濃度と
なっている。
【００２３】図４は、図３の拡散プロフィルを有する図
１の双方向ＩＧＢＴに、第１主電極と第２主電極間に電
圧を印加した場合の等電位線を示した図である。この等
電位線図は、第１主電極６ａを基準（グランド電位）
に、第２主電極６ｂに１４７０Ｖを印加した場合のデバ
イスシミュレーションで得られた図である。図中の中央
に示す細長い図は、双方向ＩＧＢＴのシミュレーション
に使用した箇所を示す。図中の上のＺ１が図１のＺ１を
示し、その箇所の等電位線図を左側に示し、図中の下の
Ｚ２が図１のＺ２を示し、その箇所の等電位線図を右側
に示す。
１の双方向ＩＧＢＴに、第１主電極と第２主電極間に電
圧を印加した場合の等電位線を示した図である。この等
電位線図は、第１主電極６ａを基準（グランド電位）
に、第２主電極６ｂに１４７０Ｖを印加した場合のデバ
イスシミュレーションで得られた図である。図中の中央
に示す細長い図は、双方向ＩＧＢＴのシミュレーション
に使用した箇所を示す。図中の上のＺ１が図１のＺ１を
示し、その箇所の等電位線図を左側に示し、図中の下の
Ｚ２が図１のＺ２を示し、その箇所の等電位線図を右側
に示す。
【００２４】第１トレンチ溝８ａに挟まれた第１ｎバッ
ファ層２ａ内の空乏層は、不純物濃度が高い場合でも、
広がるので、等電位線の間隔は広くなる。一方、ｎ- ド
リフト層に伸びた空乏層は、第２バッファ層２ｂ内で停
止する。このように、第１ｎバッファ層２ａ内の空乏層
は伸びて、第２バッファ層２ｂ内に空乏層の先端が停止
することで、厚みが薄いｎ- ドリフト層１でも高耐圧を
得ることができる。すなわち、パンチスルー型の双方向
ＩＧＢＴを実現することができる。
ファ層２ａ内の空乏層は、不純物濃度が高い場合でも、
広がるので、等電位線の間隔は広くなる。一方、ｎ- ド
リフト層に伸びた空乏層は、第２バッファ層２ｂ内で停
止する。このように、第１ｎバッファ層２ａ内の空乏層
は伸びて、第２バッファ層２ｂ内に空乏層の先端が停止
することで、厚みが薄いｎ- ドリフト層１でも高耐圧を
得ることができる。すなわち、パンチスルー型の双方向
ＩＧＢＴを実現することができる。
【００２５】さらに、トレンチゲート構造にすること
で、単位面積当たりのチャネル周辺長を大きくできる。
また、この印加状態で、双方向ＩＧＢＴをオンさせる
と、第１ｎバッファ層があることで、第１ｎバッファ層
２ａからｎ- ドリフト層１へのキャリアの注入を促進す
る効果があり、第１ｎバッファ層２ａとｎ- ドリフト層
１の接点近傍のキャリアが増大する。このため、同一耐
圧の従来のプレーナゲート型の双方向ＩＧＢＴと比較し
て、キャリア分布が改善される。このキャリア分布の改
善と、前記のチャネル周辺長を大きくできることと、ｎ
- ドリフト層１の厚みが薄くなることで、オン電圧を低
下させることができる。また、ｎ- ドリフト層１の厚み
を薄くすることで、ターンオフ損失を小さくすることが
できる。その結果、オン電圧とターンオフ損失のトレー
ドオフを改善することができる。勿論、第１主電極６ａ
に高電圧を印加した場合も全く同様である。
で、単位面積当たりのチャネル周辺長を大きくできる。
また、この印加状態で、双方向ＩＧＢＴをオンさせる
と、第１ｎバッファ層があることで、第１ｎバッファ層
２ａからｎ- ドリフト層１へのキャリアの注入を促進す
る効果があり、第１ｎバッファ層２ａとｎ- ドリフト層
１の接点近傍のキャリアが増大する。このため、同一耐
圧の従来のプレーナゲート型の双方向ＩＧＢＴと比較し
て、キャリア分布が改善される。このキャリア分布の改
善と、前記のチャネル周辺長を大きくできることと、ｎ
- ドリフト層１の厚みが薄くなることで、オン電圧を低
下させることができる。また、ｎ- ドリフト層１の厚み
を薄くすることで、ターンオフ損失を小さくすることが
できる。その結果、オン電圧とターンオフ損失のトレー
ドオフを改善することができる。勿論、第１主電極６ａ
に高電圧を印加した場合も全く同様である。
【００２６】図５は、電界強度分布のモデル図で、同図
（ａ）は図１の双方向ＩＧＢＴの場合で、同図（ｂ）
は、図１７の双方向ＩＧＢＴの場合である。同図（ａ）
において、第１ｐ+ ベース層３ａを基準に、第２ｐ+ ベ
ース層３ｂに高電圧を印加した場合の電界強度分布がＡ
で、逆に印加した場合の電界強度分布がＢである。電界
強度分布Ａの場合では、電界強度はトレンチ溝の底部の
相当する深さの位置Ｃで最大となる。空乏層の拡がりが
開始される第１ｐ+ ベース層３ａと第１ｎバッファ層２
ａの境界の電界強度より、トレンチ溝の底部に相当する
深さの位置Ｃでの電界強度が高くなるのは、空乏層の伸
びが開始される箇所で、トレンチ溝で挟まれた箇所の第
１ｎバッファ層２ａ内に形成される空乏層が伸びやすく
なっているためである。電界強度分布Ｂの場合は、トレ
ンチ溝の底部に相当する深さの位置Ｄで最大となる。
（ａ）は図１の双方向ＩＧＢＴの場合で、同図（ｂ）
は、図１７の双方向ＩＧＢＴの場合である。同図（ａ）
において、第１ｐ+ ベース層３ａを基準に、第２ｐ+ ベ
ース層３ｂに高電圧を印加した場合の電界強度分布がＡ
で、逆に印加した場合の電界強度分布がＢである。電界
強度分布Ａの場合では、電界強度はトレンチ溝の底部の
相当する深さの位置Ｃで最大となる。空乏層の拡がりが
開始される第１ｐ+ ベース層３ａと第１ｎバッファ層２
ａの境界の電界強度より、トレンチ溝の底部に相当する
深さの位置Ｃでの電界強度が高くなるのは、空乏層の伸
びが開始される箇所で、トレンチ溝で挟まれた箇所の第
１ｎバッファ層２ａ内に形成される空乏層が伸びやすく
なっているためである。電界強度分布Ｂの場合は、トレ
ンチ溝の底部に相当する深さの位置Ｄで最大となる。
【００２７】同図（ｂ）において、電界強度分布Ｅの場
合は、電界強度は第１ｐ+ ベース層８３ａとｎ- ドリフ
ト層８１の境界、電界強度分布Ｆの場合は、電界強度は
第２ｐ+ ベース層８３ｂとｎ- ドリフト層８１の境界が
それぞれ最大となり、どちらの場合もｎ- ドリフト層８
１内で電界強度が零になるようにするために、ｎ- ドリ
フト層８１の厚みは、同図（ａ）の場合に比べて大きく
なる。
合は、電界強度は第１ｐ+ ベース層８３ａとｎ- ドリフ
ト層８１の境界、電界強度分布Ｆの場合は、電界強度は
第２ｐ+ ベース層８３ｂとｎ- ドリフト層８１の境界が
それぞれ最大となり、どちらの場合もｎ- ドリフト層８
１内で電界強度が零になるようにするために、ｎ- ドリ
フト層８１の厚みは、同図（ａ）の場合に比べて大きく
なる。
【００２８】同図（ａ）、同図（ｂ）から分かるよう
に、従来の双方向ＩＧＢＴに比べて、本発明品である、
パンチスルー型でトレンチゲート型の双方向ＩＧＢＴ
は、より厚みの薄いｎ- ドリフト層で同じ耐圧を得るこ
とができる。従って、オン電圧とターンオフ損失のトレ
ードオフを改善することができる。図６は、トレンチ溝
の底部と同一深さのｎバッファ層の不純物濃度と耐圧の
関係を示す図である。トレンチ溝の底部の深さの位置
Ｃ、Ｄにおけるｎバッファ層の不純物濃度が、ｎ- ドリ
フト層より５０倍程度高くなると、耐圧が低下しはじめ
る。これは、５０倍程度になると、空乏層が伸び始める
ｎバッファ層内の空乏層の伸びが、阻害されることによ
る。
に、従来の双方向ＩＧＢＴに比べて、本発明品である、
パンチスルー型でトレンチゲート型の双方向ＩＧＢＴ
は、より厚みの薄いｎ- ドリフト層で同じ耐圧を得るこ
とができる。従って、オン電圧とターンオフ損失のトレ
ードオフを改善することができる。図６は、トレンチ溝
の底部と同一深さのｎバッファ層の不純物濃度と耐圧の
関係を示す図である。トレンチ溝の底部の深さの位置
Ｃ、Ｄにおけるｎバッファ層の不純物濃度が、ｎ- ドリ
フト層より５０倍程度高くなると、耐圧が低下しはじめ
る。これは、５０倍程度になると、空乏層が伸び始める
ｎバッファ層内の空乏層の伸びが、阻害されることによ
る。
【００２９】従って、図１では、トレンチ溝の底部９
ａ、９ｂの深さの位置Ｃ、Ｄ（点線で示す）での第１、
第２ｎバッファ層２ａ、２ｂの不純物濃度をｎ- ドリフ
ト層１の不純物濃度に対して１倍から５０倍とするとよ
い。また、第１主電極６ａを負、第２主電極６ｂを正に
して、オンさせた場合、第１ｎバッファ層２ａがある
と、第１ｎバッファ層２ａとｎ- ドリフト層１の界面近
傍のキャリア量が増大し、オン電圧を低下させる。しか
し、第１ｎバッファ層２ａの不純物濃度が高くなり過ぎ
ると、図３のＣnp1 の値が高くなりすぎて、第２ｐベー
ス層３ｂから第２ｎバッフ層２ｂへの正孔の注入量が抑
制され、オン電圧の増大を招く。そのため、第１、第２
ｎバッファ層２ａ、２ｂの不純物濃度は、オン電圧も考
慮すると、実用的には１倍から１０倍程度が好ましい。
ａ、９ｂの深さの位置Ｃ、Ｄ（点線で示す）での第１、
第２ｎバッファ層２ａ、２ｂの不純物濃度をｎ- ドリフ
ト層１の不純物濃度に対して１倍から５０倍とするとよ
い。また、第１主電極６ａを負、第２主電極６ｂを正に
して、オンさせた場合、第１ｎバッファ層２ａがある
と、第１ｎバッファ層２ａとｎ- ドリフト層１の界面近
傍のキャリア量が増大し、オン電圧を低下させる。しか
し、第１ｎバッファ層２ａの不純物濃度が高くなり過ぎ
ると、図３のＣnp1 の値が高くなりすぎて、第２ｐベー
ス層３ｂから第２ｎバッフ層２ｂへの正孔の注入量が抑
制され、オン電圧の増大を招く。そのため、第１、第２
ｎバッファ層２ａ、２ｂの不純物濃度は、オン電圧も考
慮すると、実用的には１倍から１０倍程度が好ましい。
【００３０】図７は、この発明の第２実施例の半導体装
置の要部断面図である。図１との違いは、トレンチ溝の
底部２９ａ、２９ｂが第１、第２ｎバッファ層２２ａ、
２２ｂを貫通して、ｎ- ドリフト層２１に達している点
である。トレンチ溝の底部２９ａ、２９ｂと同一深さの
不純物濃度は、ｎ- ドリフト層２１の不純物濃度になる
ため、前記のｎ- ドリフト層の不純物濃度に対する倍率
は、当然、１倍となる。
置の要部断面図である。図１との違いは、トレンチ溝の
底部２９ａ、２９ｂが第１、第２ｎバッファ層２２ａ、
２２ｂを貫通して、ｎ- ドリフト層２１に達している点
である。トレンチ溝の底部２９ａ、２９ｂと同一深さの
不純物濃度は、ｎ- ドリフト層２１の不純物濃度になる
ため、前記のｎ- ドリフト層の不純物濃度に対する倍率
は、当然、１倍となる。
【００３１】図７において、第１主電極２６ａを負、第
２主電極２６ｂを正に印加した場合、ｎ- ドリフト層２
１内に広がった空乏層がトレンチ溝で挟まれた第２ｎバ
ッファ層２２ｂ内にも伸びる訳であるが、この第２ｎバ
ッファ層２２ｂの正味のｎ形不純物の総量（＝ｎ形拡散
不純物量−ｐ形拡散不純物量）が少ないと、空乏層の先
端が第２ｐ+ ベース層２３ｂに達して、パンチスルー現
象を起こして耐圧が低下する。一方、総量が多過ぎる
と、オン状態にしたとき、第２ｐ+ ベース層２３ｂから
の第２ｎバッファ層２２ｂへの正孔の注入量が抑制され
て、オン電圧が増大する。これらのことから、この総量
は５×１０11ｃｍ-2から１０14ｃｍ-2の範囲がよい。
２主電極２６ｂを正に印加した場合、ｎ- ドリフト層２
１内に広がった空乏層がトレンチ溝で挟まれた第２ｎバ
ッファ層２２ｂ内にも伸びる訳であるが、この第２ｎバ
ッファ層２２ｂの正味のｎ形不純物の総量（＝ｎ形拡散
不純物量−ｐ形拡散不純物量）が少ないと、空乏層の先
端が第２ｐ+ ベース層２３ｂに達して、パンチスルー現
象を起こして耐圧が低下する。一方、総量が多過ぎる
と、オン状態にしたとき、第２ｐ+ ベース層２３ｂから
の第２ｎバッファ層２２ｂへの正孔の注入量が抑制され
て、オン電圧が増大する。これらのことから、この総量
は５×１０11ｃｍ-2から１０14ｃｍ-2の範囲がよい。
【００３２】このことは、第１実施例の場合でも言え
て、トレンチ溝に挟まれる第１、第２ｎバッファ層２
ａ、２ｂのｎ形不純物の総量が５×１０11ｃｍ-2から１
０14ｃｍ -2の範囲がよい。図８から図１４までは、この
発明の第３実施例の半導体装置の製造方法であり、工程
順に示した要部製造工程断面図である。この半導体装置
は、１２００Ｖ耐圧のトレンチゲート型の双方向ＩＧＢ
Ｔである。これは図１の半導体装置を製造する場合の製
造方法である。
て、トレンチ溝に挟まれる第１、第２ｎバッファ層２
ａ、２ｂのｎ形不純物の総量が５×１０11ｃｍ-2から１
０14ｃｍ -2の範囲がよい。図８から図１４までは、この
発明の第３実施例の半導体装置の製造方法であり、工程
順に示した要部製造工程断面図である。この半導体装置
は、１２００Ｖ耐圧のトレンチゲート型の双方向ＩＧＢ
Ｔである。これは図１の半導体装置を製造する場合の製
造方法である。
【００３３】半導体基板である不純物濃度６×１０13ｃ
ｍ-3のｎ型のＦＺウエハ１００（最終的な未拡散層がｎ
- ドリフト層１となる）の表面に、図示しない厚さ５０
０オングストローム（１オングストローム＝０．１ｎ
ｍ）のスクリーン酸化膜を通してドーズ量３×１０13ｃ
ｍ-2のリンイオンをイオン注入した後に、１１５０℃の
温度で、１２０分間の熱拡散を行い、ｎバッファ層２を
形成する（図８）。尚、ＦＺウエハとはフローティング
・ゾーン法で製作されたウエハのことである。
ｍ-3のｎ型のＦＺウエハ１００（最終的な未拡散層がｎ
- ドリフト層１となる）の表面に、図示しない厚さ５０
０オングストローム（１オングストローム＝０．１ｎ
ｍ）のスクリーン酸化膜を通してドーズ量３×１０13ｃ
ｍ-2のリンイオンをイオン注入した後に、１１５０℃の
温度で、１２０分間の熱拡散を行い、ｎバッファ層２を
形成する（図８）。尚、ＦＺウエハとはフローティング
・ゾーン法で製作されたウエハのことである。
【００３４】つぎに、ドーズ量が２×１０14ｃｍ-2のボ
ロンイオンをイオン注入した後、１１５０℃の温度で、
２０分間の熱拡散を行い、ｐ+ ベース層３を形成する
（図９）。つぎに、半導体基板（シリコン）表面からｐ
+ ベース層３を突き抜けｎバッファ層２内の底部近傍に
達するように、幅１．４μｍ、ピッチ４．５μｍ、深さ
４μｍのトレンチ溝８を形成し、このトレンチ溝８の表
面に、１０００オングストロームの厚さのゲート酸化膜
７を介して、ポリシリコンのゲート電極５を形成する
（図１０）。
ロンイオンをイオン注入した後、１１５０℃の温度で、
２０分間の熱拡散を行い、ｐ+ ベース層３を形成する
（図９）。つぎに、半導体基板（シリコン）表面からｐ
+ ベース層３を突き抜けｎバッファ層２内の底部近傍に
達するように、幅１．４μｍ、ピッチ４．５μｍ、深さ
４μｍのトレンチ溝８を形成し、このトレンチ溝８の表
面に、１０００オングストロームの厚さのゲート酸化膜
７を介して、ポリシリコンのゲート電極５を形成する
（図１０）。
【００３５】つぎに、ｐ+ ベース層３の表面にドーズ量
が５×１０15ｃｍ-2のヒ素イオンをイオン注入した後
に、１１００℃の温度で、３０分間の熱拡散を行い、ｎ
+ エミッタ領域４を形成し、ドーズ量が３×１０15ｃｍ
-2のボロンイオンをイオン注入した後に、１０００℃の
温度で、２０分間の熱拡散を行い、図示しないｐ+ コン
タクト領域を形成する（図１１）。
が５×１０15ｃｍ-2のヒ素イオンをイオン注入した後
に、１１００℃の温度で、３０分間の熱拡散を行い、ｎ
+ エミッタ領域４を形成し、ドーズ量が３×１０15ｃｍ
-2のボロンイオンをイオン注入した後に、１０００℃の
温度で、２０分間の熱拡散を行い、図示しないｐ+ コン
タクト領域を形成する（図１１）。
【００３６】つぎに、層間絶縁膜９を形成後、ｐ+ ベー
ス層３とｎ+ エミッタ領域４の両方にコンタクトする主
電極６を形成する（図１２）。つぎに、前記の処理をし
て形成された表面構造を有するｎ型のＦＺウエハ１００
を、６０μｍの厚さに削り、裏面を研磨面１０とする
（図１３）。つぎに、別のｎ型のＦＺウエハに全く同じ
表面構造を形成して、厚さが６０μｍになるように裏面
を削り、この２枚のウエハの研磨面１０同士を４００℃
程度の低温熱処理により貼り合わせることで、中央に貼
り合わせ面Ｇがある両面トレンチゲート構造を有する厚
さ１２０μｍの双方向ＩＧＢＴ部が多数個形成されたウ
エハが出来上がる。このウエハを各双方向ＩＧＢＴ部毎
に切断して、図示しない所定のパッシベーションを施し
て、双方向ＩＧＢＴチップ１１が完成する（図１４）。
この図１４は図１と同じである。
ス層３とｎ+ エミッタ領域４の両方にコンタクトする主
電極６を形成する（図１２）。つぎに、前記の処理をし
て形成された表面構造を有するｎ型のＦＺウエハ１００
を、６０μｍの厚さに削り、裏面を研磨面１０とする
（図１３）。つぎに、別のｎ型のＦＺウエハに全く同じ
表面構造を形成して、厚さが６０μｍになるように裏面
を削り、この２枚のウエハの研磨面１０同士を４００℃
程度の低温熱処理により貼り合わせることで、中央に貼
り合わせ面Ｇがある両面トレンチゲート構造を有する厚
さ１２０μｍの双方向ＩＧＢＴ部が多数個形成されたウ
エハが出来上がる。このウエハを各双方向ＩＧＢＴ部毎
に切断して、図示しない所定のパッシベーションを施し
て、双方向ＩＧＢＴチップ１１が完成する（図１４）。
この図１４は図１と同じである。
【００３７】つぎに、この双方向ＩＧＢＴチップ１１
を、図２のような平型圧接構造のパッケージに収納する
ことで、双方向ＩＧＢＴが完成する。この双方向ＩＧＢ
Ｔは、従来のノンパンチスルー型で、プレーナ型の双方
向ＩＧＢＴと比べて、パンチスルー型で、トレンチ構造
としたことで、オン電圧およびターンオフ損失を低減す
ることができる。
を、図２のような平型圧接構造のパッケージに収納する
ことで、双方向ＩＧＢＴが完成する。この双方向ＩＧＢ
Ｔは、従来のノンパンチスルー型で、プレーナ型の双方
向ＩＧＢＴと比べて、パンチスルー型で、トレンチ構造
としたことで、オン電圧およびターンオフ損失を低減す
ることができる。
【００３８】前記の図８において、バッファ層を形成す
るためのリンイオンのドーズ量は、５×１０12ｃｍ-2か
ら５×１０14ｃｍ-2の範囲がよい。これは、５×１０12
ｃｍ -2未満になるとバッファ層の濃度が小さく、空乏層
の伸びをストップさせる役割が薄れ、また、５×１０14
ｃｍ-2を超えると、トレンチ溝の深さを４μｍとする
と、トレンチ溝の底部の深さでのバッファ層の濃度が高
くなり、耐圧が出にくくなり、また、オン電圧が増大す
るためである。また、このバッファ層において、リン原
子量からｐ+ ベース層を形成するときに拡散されてきた
ボロン原子量を差し引いた正味のリンの総原子量を５×
１０11ｃｍ-2から１０12ｃｍ-2にするとよい。 このバ
ッファ層の総原子量が５×１０11ｃｍ-2未満の場合、空
乏層の先端がｎバッファ層を突ききってｐ+ ベース層
（図１で第２主電極８ｂに正電圧を印加した場合には、
第２ｐ+ ベース層３ｂに相当する）に達して耐圧が低下
する。一方、１０14ｃｍ-2を超えるとオン電圧が上昇す
る。
るためのリンイオンのドーズ量は、５×１０12ｃｍ-2か
ら５×１０14ｃｍ-2の範囲がよい。これは、５×１０12
ｃｍ -2未満になるとバッファ層の濃度が小さく、空乏層
の伸びをストップさせる役割が薄れ、また、５×１０14
ｃｍ-2を超えると、トレンチ溝の深さを４μｍとする
と、トレンチ溝の底部の深さでのバッファ層の濃度が高
くなり、耐圧が出にくくなり、また、オン電圧が増大す
るためである。また、このバッファ層において、リン原
子量からｐ+ ベース層を形成するときに拡散されてきた
ボロン原子量を差し引いた正味のリンの総原子量を５×
１０11ｃｍ-2から１０12ｃｍ-2にするとよい。 このバ
ッファ層の総原子量が５×１０11ｃｍ-2未満の場合、空
乏層の先端がｎバッファ層を突ききってｐ+ ベース層
（図１で第２主電極８ｂに正電圧を印加した場合には、
第２ｐ+ ベース層３ｂに相当する）に達して耐圧が低下
する。一方、１０14ｃｍ-2を超えるとオン電圧が上昇す
る。
【００３９】また、図９のｐ+ ベース層を形成するため
のボロンイオンのドーズ量は、１×１０14ｃｍ-2から２
×１０15ｃｍ-2の範囲がよい。これは１×１０14ｃｍ-2
未満では、図３のＣnp1 の値が大きくなるため、オン電
圧が増大し、２×１０15ｃｍ -2を超えると、ゲートしき
い値電圧が高く成り過ぎるためである。また、図１０の
トレンチ溝８の幅は、０．５μｍから１４μｍで、ピッ
チは１．５μｍから１７μｍ程度の範囲としてもよい。
これは、幅が０．５μｍ未満で、ピッチが１．５μｍ未
満にするには、トレンチ溝形成のための微細加工が困難
であり、コストアップになる。また、幅が１４μｍを超
えて、ピッチが１７μｍを超えると、チャネル密度が小
さくなり、オン電圧が増大するからである。また、トレ
ンチ溝の深さは３μｍから８μｍの範囲が実用的には好
ましい。３μｍ未満の場合、空乏層の先端がｐ+ ベース
層に達しやすくなり、耐圧が出にくくなる。８μｍを超
えるとトレンチ溝を形成する工程時間が長くなりコスト
アップとなる。これらの各層を製造する条件を組み合わ
せることで、図７の第２実施例の半導体装置を製造する
ことができる。
のボロンイオンのドーズ量は、１×１０14ｃｍ-2から２
×１０15ｃｍ-2の範囲がよい。これは１×１０14ｃｍ-2
未満では、図３のＣnp1 の値が大きくなるため、オン電
圧が増大し、２×１０15ｃｍ -2を超えると、ゲートしき
い値電圧が高く成り過ぎるためである。また、図１０の
トレンチ溝８の幅は、０．５μｍから１４μｍで、ピッ
チは１．５μｍから１７μｍ程度の範囲としてもよい。
これは、幅が０．５μｍ未満で、ピッチが１．５μｍ未
満にするには、トレンチ溝形成のための微細加工が困難
であり、コストアップになる。また、幅が１４μｍを超
えて、ピッチが１７μｍを超えると、チャネル密度が小
さくなり、オン電圧が増大するからである。また、トレ
ンチ溝の深さは３μｍから８μｍの範囲が実用的には好
ましい。３μｍ未満の場合、空乏層の先端がｐ+ ベース
層に達しやすくなり、耐圧が出にくくなる。８μｍを超
えるとトレンチ溝を形成する工程時間が長くなりコスト
アップとなる。これらの各層を製造する条件を組み合わ
せることで、図７の第２実施例の半導体装置を製造する
ことができる。
【００４０】
【発明の効果】この発明によれば、ｎバッファ層を採用
したパンチスルー型で、トレンチゲート型の双方向ＩＧ
ＢＴは、従来のノンパンチスルー型、プレーナゲート型
の双方向ＩＧＢＴと比較して、オン電圧とスイッチング
損失のトレードオフが改善される。
したパンチスルー型で、トレンチゲート型の双方向ＩＧ
ＢＴは、従来のノンパンチスルー型、プレーナゲート型
の双方向ＩＧＢＴと比較して、オン電圧とスイッチング
損失のトレードオフが改善される。
【００４１】この双方向ＩＧＢＴを、２つのゲートの制
御によって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオード
として機能させた場合、従来の双方向ＩＧＢＴよりも、
オン電圧が小さく、且つ、ターンオフ損失が小さい状態
で、素子動作をさせることができる。そのため、従来の
双方向ＩＧＢＴを用いる場合よりも、本発明の素子を用
いて組み立てたモジュールは、一層の損失の低減と、サ
イズの縮小化と、コストダウンを達成することができ
る。
御によって、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオード
として機能させた場合、従来の双方向ＩＧＢＴよりも、
オン電圧が小さく、且つ、ターンオフ損失が小さい状態
で、素子動作をさせることができる。そのため、従来の
双方向ＩＧＢＴを用いる場合よりも、本発明の素子を用
いて組み立てたモジュールは、一層の損失の低減と、サ
イズの縮小化と、コストダウンを達成することができ
る。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面
図
図
【図２】図１の双方向ＩＧＢＴチップを平型圧接構造の
パッケージに収納した図
パッケージに収納した図
【図３】図１の半導体装置の拡散プロフィルを示す図
【図４】図１の双方向ＩＧＢＴの等電位線を示した図
【図５】電界強度分布のモデル図で、（ａ）は図１の双
方向ＩＧＢＴの場合で、（ｂ）は、図１７の双方向ＩＧ
ＢＴの場合の図
方向ＩＧＢＴの場合で、（ｂ）は、図１７の双方向ＩＧ
ＢＴの場合の図
【図６】トレンチ溝の底部と同一深さのｎバッファ層の
不純物濃度と耐圧の関係を示す図
不純物濃度と耐圧の関係を示す図
【図７】この発明の第２実施例の半導体装置の要部断面
図
図
【図８】この発明の第３実施例の半導体装置の要部製造
工程断面図
工程断面図
【図９】図８に続く、この発明の第３実施例の半導体装
置の要部製造工程断面図
置の要部製造工程断面図
【図１０】図９に続く、この発明の第３実施例の半導体
装置の要部製造工程断面図
装置の要部製造工程断面図
【図１１】図１０に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１２】図１１に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１３】図１２に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１４】図１３に続く、この発明の第３実施例の半導
体装置の要部製造工程断面図
体装置の要部製造工程断面図
【図１５】直接リンク形変換回路の構成図
【図１６】プレーナゲート型単方向ＩＧＢＴの要部断面
図
図
【図１７】従来の双方向ＩＧＢＴの要部断面図
１、２１ ｎ- ドリフト層 ２ ｎバッファ層 ２ａ、２２ａ 第１ｎバッファ層 ２ｂ、２２ｂ 第２ｎバッファ層 ３ ｐ+ ベース層 ３ａ、２３ａ 第１ｐ+ ベース層 ３ｂ、２３ｂ 第２ｐ+ ベース層 ４ ｎ+ エミッタ層 ４ａ、２４ａ 第１ｎ+ エミッタ層 ４ｂ、２４ｂ 第２ｎ+ エミッタ層 ５ ゲート電極 ５ａ、２５ａ 第１ゲート電極 ５ｂ、２５ｂ 第２ゲート電極 ６ 主電極 ６ａ、２６ａ 第１主電極 ６ｂ、２６ｂ 第２主電極 ７ ゲート酸化膜 ７ａ、２７ａ 第１ゲート酸化膜 ７ｂ、２７ｂ 第２ゲート酸化膜 ８ トレンチ溝 ８ａ 第１トレンチ溝 ８ｂ 第２トレンチ溝 ９ａ、９ｂ、２９ａ、２９ｂ トレンチ溝の底部 １１ 双方向ＩＧＢＴチップ １２ 第１ゲート端子 １３ 第２ゲート端子 １４ 第１緩衝板 １５ 第２緩衝板 １６ 第１主電極板 １７ 第２主電極板 １００ ＦＺウエハ Ａ、Ｂ 電界強度分布 Ｃ、Ｄ トレンチ溝の底部の深さの位置 Ｃnp1 第１ｐベース層と第１ｎバッファ層の境界のｎ
型不純物濃度 のピーク値
型不純物濃度 のピーク値
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｋ
Claims (6)
- 【請求項１】第１導電形の半導体基板の第１主面側およ
び該第１主面側と反対側の第２面側のそれぞれの表面層
に形成された半導体基板より高不純物濃度の第１導電形
の第１領域と、該第１領域のそれぞれの表面層に形成さ
れた第２導電形の第２領域と、前記第１主面側、第２主
面側それぞれの表面から前記第１領域に達するようなト
レンチ溝と、前記第１主面側、第２主面側それぞれの第
２領域の表面層に形成され前記トレンチ溝の側面に接す
る第１導電形の第３領域と、前記トレンチ溝の表面に形
成されたゲート絶縁膜と、前記第１主面側、前記第２主
面側それぞれに形成された前記トレンチ溝のゲート絶縁
膜上のそれぞれ形成された第１ゲート電極、第２ゲート
電極と、前記第１主面側、第２主面側にそれぞれ形成さ
れた前記第３領域上にそれぞれ形成された第１主電極、
第２主電極とを具備することを特徴とする半導体装置。 - 【請求項２】第１導電形の半導体基板の第１主面側およ
び該第１主面側と反対側の第２面側のそれぞれの表面層
に形成された半導体基板より高不純物濃度の第１導電形
の第１領域と、該第１領域のそれぞれの表面層に形成さ
れた第２導電形の第２領域と、前記第１主面側、第２主
面側それぞれの表面から前記半導体基板に達するような
トレンチ溝と、前記第１主面側、第２主面側それぞれの
第２領域の表面層に形成され前記トレンチ溝の側面に接
する第１導電形の第３領域と、前記トレンチ溝の表面に
形成されたゲート絶縁膜と、前記第１主面側、前記第２
主面側それぞれに形成された前記トレンチ溝のゲート絶
縁膜上のそれぞれ形成された第１ゲート電極、第２ゲー
ト電極と、前記第１主面側、第２主面側にそれぞれ形成
された前記第３領域上にそれぞれ形成された第１主電
極、第２主電極とを具備することを特徴とする半導体装
置。 - 【請求項３】前記トレンチ溝の底部と同一深さの第１領
域の不純物濃度が、前記半導体基板の不純物濃度の１倍
ないし５０倍であることを特徴とする請求項１または２
に記載の半導体装置。 - 【請求項４】前記トレンチ溝に挟まれた前記第１領域に
おいて、該第１領域の第１導電形の不純物量から第２導
電形の不純物量を差し引いた正味の第１導電形の不純物
の総量が、５×１０11個／ｃｍ2 ないし１０14個／ｃｍ
2 であることを特徴とする請求項１または２に記載の半
導体装置。 - 【請求項５】前記半導体装置を形成する半導体チップ
が、平型圧接構造のパッケージに収納されていることを
特徴とする請求項１ないし４のいずれかに記載の半導体
装置。 - 【請求項６】双方向の半導体装置の製造方法において、
第１導電形の半導体基板の一方の主面の表面層に前記半
導体基板より高い不純物濃度の第１導電形の第１領域を
形成する工程と、該第１領域の表面層に第２導電形の第
２領域を形成する工程と、該第２領域の表面層に第１導
電形の第３領域を形成する領域と、前記半導体基板の前
記主面側から、前記第１領域内に達するか、もしくは、
半導体基板に達するトレンチ溝を形成する工程と、該ト
レンチ溝にゲート絶縁膜を形成する工程と、前記主面側
に形成された前記トレンチ溝のゲート絶縁膜を介して、
ゲート電極を形成する工程と、前記主面側の第３領域上
に主電極を形成する工程と、他方の主面を所定の深さ除
去する工程と、このようにして形成された２個の単方向
の半導体装置部の前記除去面同士を張り合わせる工程と
を含むことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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