JP2010225816A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の主電極11と第1のゲート電極15aとが短絡され及び第2の主電極12と第2のゲート電極15bとが短絡された状態で、順方向電圧が印加されるとN型ベース層10内を第1の主面側から第2の主面側に向かって伸びる空乏層が、隣り合う第2のゲート電極15b間で停止して第2のP型ベース層13bに到達しないように、且つ、逆方向電圧が印加されるとN型ベース層10内を第2の主面側から第1の主面側に向かって伸びる空乏層が、隣り合う第1のゲート電極15a間で停止して第1のP型ベース層13aに到達しないように、第1のゲート電極15a間の間隔c1及び第2のゲート電極15b間の間隔c2が設定されている。
【選択図】図1
Description
また、本発明の他の一態様によれば、絶縁層と、前記絶縁層上に設けられた第1導電型ベース層と、前記第1導電型ベース層に接して前記絶縁層上に設けられた第1の第2導電型ベース層と、前記第1の第2導電型ベース層に対して前記第1導電型ベース層を挟んだ反対側で前記第1導電型ベース層に接して前記絶縁層上に設けられた第2の第2導電型ベース層と、前記第1の第2導電型ベース層及び前記第1の第2導電型ベース層に接する前記第1導電型ベース層の一端部に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第2の第2導電型ベース層及び前記第2の第2導電型ベース層に接する前記第1導電型ベース層の他端部に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、前記第1の第2導電型ベース層に接して設けられた第1の主電極と、前記第2の第2導電型ベース層に接して設けられた第2の主電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第1の第1導電型半導体層と、前記第1の第1導電型半導体層上に設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、前記第2の第1導電型半導体層上に設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、前記第3の第1導電型半導体層上に設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、前記第4の第1導電型半導体層上に設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、前記第1の第1導電型半導体層に隣接して設けられた第1の第2導電型半導体層と、前記第1の第2導電型半導体層上で前記第2の第1導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、前記第2の第2導電型半導体層上で前記第3の第1導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、前記第3の第2導電型半導体層上で前記第4の第1導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、前記第4の第2導電型半導体層上で前記第5の第1導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層の表面から前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層の表面から前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、絶縁層と、前記絶縁層上に設けられた第1の第1導電型半導体層と、前記絶縁層上で前記第1の第1導電型半導体層に隣接して設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、前記絶縁層上で前記第2の第1導電型半導体層に隣接して設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、前記絶縁層上で前記第3の第1導電型半導体層に隣接して設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、前記絶縁層上で前記第4の第1導電型半導体層に隣接して設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、前記絶縁層上で前記第1の第1導電型半導体層に対して積層された第1の第2導電型半導体層と、前記絶縁層上で前記第2の第1導電型半導体層に対して積層されると共に、前記第1の第2導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、前記絶縁層上で前記第3の第1導電型半導体層に対して積層されると共に、前記第2の第2導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、前記絶縁層上で前記第4の第1導電型半導体層に対して積層されると共に、前記第3の第2導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、前記絶縁層上で前記第5の第1導電型半導体層に対して積層されると共に、前記第4の第2導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、前記第5の第1導電型半導体層、前記第4の第1導電型半導体層、前記第5の第2導電型半導体層および前記第4の第2導電型半導体層に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1の第1導電型半導体層、前記第2の第1導電型半導体層、前記第1の第2導電型半導体層および前記第2の第2導電型半導体層に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、を備え、前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第1導電型のエミッタ層と、前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第1導電型半導体層と、前記第1導電型半導体層上に設けられた第2導電型半導体層と、前記第2導電型半導体層に接して設けられた第1の主電極と、前記エミッタ層に接して設けられた第2の主電極と、前記第2導電型半導体層の表面から前記第1導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、を備え、前記第1の主電極と前記ゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第1導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置が提供される。
図1は、本発明の第1実施形態に係る半導体装置の要部の模式断面図である。
第1のゲート電極15a間の間隔c1=200nm、第2のゲート電極15b間の間隔c2=200nm、N型ベース層10における第1のゲート電極15aで挟まれた部分の厚さd1=3μm、N型ベース層10における第2のゲート電極15bで挟まれた部分の厚さd2=3μm、第1のゲート電極15aの厚さ(またはこれが埋め込まれた第1のトレンチの深さ)を5μm、第2のゲート電極15bの厚さ(またはこれが埋め込まれた第2のトレンチの深さ)を5μm、N型ベース層10における第1のゲート電極15aと第2のゲート電極15bとの間の部分の厚さを450μmとした。
図4は、本発明の第2実施形態に係る半導体装置の要部の模式断面図である。
図5は、本発明の第3実施形態に係る半導体装置の要部の模式断面図である。
図6は、本発明の第4実施形態に係る半導体装置の要部の模式断面図である。
図8は、本発明の第5実施形態に係る半導体装置の要部の模式断面斜視図である。
図9は、図8の構造におけるP型半導体層部分のX方向の断面図である。
図10は、図8の構造におけるN型半導体層部分のX方向の断面図である。
第1の主電極41に対して第1のゲート電極49aがプラス電位(例えば+15V)にされると、電子のチャネルが形成されると共に、第1の主電極41側における図8に示すd1の深さの領域全体がN型層と等価になる。
第1の主電極41に対して第1のゲート電極49aがマイナス電位(例えば−15V)にされると、正孔のチャネルが形成されると共に、第1の主電極41側における図8に示すd1の深さの領域全体がP型層と等価になる。
第2の主電極42に対して第2のゲート電極49bがプラス電位(例えば+15V)にされると、電子のチャネルが形成されると共に、第2の主電極42側における図8に示すd2の深さの領域全体がN型層と等価になる。
第2の主電極42に対して第2のゲート電極49bがマイナス電位(例えば−15V)にされると、正孔のチャネルが形成されると共に、第2の主電極42側における図8に示すd2の深さの領域全体がP型層と等価になる。
図11は、本発明の第6実施形態に係る半導体装置の要部の模式断面図である。
図12は、本発明の第7実施形態に係る半導体装置の要部の模式断面図である。
1×109<Q<1×1012(cm−2)でも高い逆方向耐圧が得られることが確認できた。
第1導電型ベース層と、
前記第1導電型ベース層の第1の主面側に設けられた第1の第2導電型ベース層と、
前記第1導電型ベース層の第2の主面側に設けられた第2の第2導電型ベース層と、
前記第1の第2導電型ベース層の表面から前記第1導電型ベース層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第2の第2導電型ベース層の表面から前記第1導電型ベース層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
前記第1の第2導電型ベース層の表面に設けられた第1の主電極と、
前記第2の第2導電型ベース層の表面に設けられた第2の主電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1の主面側から前記第2の主面側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2の主面側から前記第1の主面側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
(付記2)
前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記1記載の半導体装置。
(付記3)
前記第1のゲート電極間の間隔をc1、前記第1導電型ベース層における前記第1のゲート電極で挟まれた部分の厚さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第1導電型ベース層における前記第2のゲート電極で挟まれた部分の厚さをd2とするとc2/d2<0.2であることを特徴とする付記1または2に記載の半導体装置。
(付記4)
前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記1〜3のいずれか1つに記載の半導体装置。
(付記5)
前記第1導電型ベース層における前記第1の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記1〜4のいずれか1つに記載の半導体装置。
(付記6)
前記第1導電型ベース層における前記第2の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記1〜5のいずれか1つに記載の半導体装置。
(付記7)
前記第1の第2導電型ベース層の表面に選択的に第1導電型のソース層が設けられていることを特徴とする付記1〜6のいずれか1つに記載の半導体装置。
(付記8)
前記第2の第2導電型ベース層の表面に選択的に第1導電型のソース層が設けられていることを特徴とする付記1〜7のいずれか1つに記載の半導体装置。
(付記9)
前記第1導電型ベース層の前記第1の主面及び前記第2の主面に対して略平行な方向に、前記第1導電型ベース層に対して隣接して第3の第2導電型ベース層が設けられていることを特徴とする付記1〜8のいずれか1つに記載の半導体装置。
(付記10)
絶縁層と、
前記絶縁層上に設けられた第1導電型ベース層と、
前記第1導電型ベース層に接して前記絶縁層上に設けられた第1の第2導電型ベース層と、
前記第1の第2導電型ベース層に対して前記第1導電型ベース層を挟んだ反対側で前記第1導電型ベース層に接して前記絶縁層上に設けられた第2の第2導電型ベース層と、
前記第1の第2導電型ベース層及び前記第1の第2導電型ベース層に接する前記第1導電型ベース層の一端部に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第2の第2導電型ベース層及び前記第2の第2導電型ベース層に接する前記第1導電型ベース層の他端部に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
前記第1の第2導電型ベース層に接して設けられた第1の主電極と、
前記第2の第2導電型ベース層に接して設けられた第2の主電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
(付記11)
前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記10記載の半導体装置。
(付記12)
前記第1のゲート電極間の間隔をc1、前記第1導電型ベース層における前記第1のゲート電極で挟まれた部分の長さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第1導電型ベース層における前記第2のゲート電極で挟まれた部分の長さをd2とするとc2/d2<0.2であることを特徴とする付記10または11に記載の半導体装置。
(付記13)
前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記10〜12のいずれか1つに記載の半導体装置。
(付記14)
前記第1導電型ベース層における前記第1の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記10〜13のいずれか1つに記載の半導体装置。
(付記15)
前記第1導電型ベース層における前記第2の第2導電型ベース層と接する部分に、前記第1導電型ベース層よりも不純物濃度が高い第1導電型のストッパ層が設けられていることを特徴とする付記10〜14のいずれか1つに記載の半導体装置。
(付記16)
前記第1の第2導電型ベース層における前記第1の主電極と接する部分に選択的に第1導電型のソース層が設けられていることを特徴とする付記10〜15のいずれか1つに記載の半導体装置。
(付記17)
前記第2の第2導電型ベース層における前記第2の主電極と接する部分に選択的に第1導電型のソース層が設けられていることを特徴とする付記10〜16のいずれか1つに記載の半導体装置。
(付記18)
前記第1導電型ベース層に隣接して第3の第2導電型ベース層が設けられていることを特徴とする付記10〜17のいずれか1つに記載の半導体装置。
(付記19)
第1の第1導電型半導体層と、
前記第1の第1導電型半導体層上に設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、
前記第2の第1導電型半導体層上に設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、
前記第3の第1導電型半導体層上に設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、
前記第4の第1導電型半導体層上に設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、
前記第1の第1導電型半導体層に隣接して設けられた第1の第2導電型半導体層と、
前記第1の第2導電型半導体層上で前記第2の第1導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、
前記第2の第2導電型半導体層上で前記第3の第1導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、
前記第3の第2導電型半導体層上で前記第4の第1導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、
前記第4の第2導電型半導体層上で前記第5の第1導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、
前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、
前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、
前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層の表面から前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層の表面から前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
(付記20)
前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記19記載の半導体装置。
(付記21)
前記第1のゲート電極間の間隔をc1、前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層における前記第1のゲート電極で挟まれた部分の厚さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層における前記第2のゲート電極で挟まれた部分の厚さをd2とするとc2/d2<0.2であることを特徴とする付記19または20に記載の半導体装置。
(付記22)
前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記19〜21のいずれか1つに記載の半導体装置。
(付記23)
絶縁層と、
前記絶縁層上に設けられた第1の第1導電型半導体層と、
前記絶縁層上で前記第1の第1導電型半導体層に隣接して設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、
前記絶縁層上で前記第2の第1導電型半導体層に隣接して設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、
前記絶縁層上で前記第3の第1導電型半導体層に隣接して設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、
前記絶縁層上で前記第4の第1導電型半導体層に隣接して設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、
前記絶縁層上で前記第1の第1導電型半導体層に対して積層された第1の第2導電型半導体層と、
前記絶縁層上で前記第2の第1導電型半導体層に対して積層されると共に、前記第1の第2導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、
前記絶縁層上で前記第3の第1導電型半導体層に対して積層されると共に、前記第2の第2導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、
前記絶縁層上で前記第4の第1導電型半導体層に対して積層されると共に、前記第3の第2導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、
前記絶縁層上で前記第5の第1導電型半導体層に対して積層されると共に、前記第4の第2導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、
前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、
前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、
前記第5の第1導電型半導体層、前記第4の第1導電型半導体層、前記第5の第2導電型半導体層および前記第4の第2導電型半導体層に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第1の第1導電型半導体層、前記第2の第1導電型半導体層、前記第1の第2導電型半導体層および前記第2の第2導電型半導体層に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
(付記24)
前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が、それぞれ200nm以下であることを特徴とする付記23記載の半導体装置。
(付記25)
前記第1のゲート電極間の間隔をc1、前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層における前記第1のゲート電極で挟まれた部分の厚さをd1とするとc1/d1<0.2であり、前記第2のゲート電極間の間隔をc2、前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層における前記第2のゲート電極で挟まれた部分の厚さをd2とするとc2/d2<0.2であることを特徴とする付記23または24に記載の半導体装置。
(付記26)
前記空乏層は、前記第1のゲート電極間でピンチオフし、且つ前記第2のゲート電極間でピンチオフすることを特徴とする付記23〜25のいずれか1つに記載の半導体装置。
(付記27)
第1導電型のエミッタ層と、
前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第1導電型半導体層と、
前記第1導電型半導体層上に設けられた第2導電型半導体層と、
前記第2導電型半導体層に接して設けられた第1の主電極と、
前記エミッタ層に接して設けられた第2の主電極と、
前記第2導電型半導体層の表面から前記第1導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記第1の主電極と前記ゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第1導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置。
(付記28)
前記第2導電型半導体層の不純物ドーズ量Qが、Q<1×1012(cm−2)であることを特徴とする付記27記載の半導体装置。
(付記29)
前記ゲート電極間の間隔が、200nm以下であることを特徴とする付記27または付記28に記載の半導体装置。
(付記30)
前記ゲート電極間の間隔をc、前記第1導電型半導体層における前記ゲート電極で挟まれた部分の厚さをdとするとc/d<0.2であることを特徴とする付記27〜29のいずれか1つに記載の半導体装置。
Claims (5)
- 第1導電型ベース層と、
前記第1導電型ベース層の第1の主面側に設けられた第1の第2導電型ベース層と、
前記第1導電型ベース層の第2の主面側に設けられた第2の第2導電型ベース層と、
前記第1の第2導電型ベース層の表面から前記第1導電型ベース層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第2の第2導電型ベース層の表面から前記第1導電型ベース層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
前記第1の第2導電型ベース層の表面に設けられた第1の主電極と、
前記第2の第2導電型ベース層の表面に設けられた第2の主電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1の主面側から前記第2の主面側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2の主面側から前記第1の主面側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。 - 絶縁層と、
前記絶縁層上に設けられた第1導電型ベース層と、
前記第1導電型ベース層に接して前記絶縁層上に設けられた第1の第2導電型ベース層と、
前記第1の第2導電型ベース層に対して前記第1導電型ベース層を挟んだ反対側で前記第1導電型ベース層に接して前記絶縁層上に設けられた第2の第2導電型ベース層と、
前記第1の第2導電型ベース層及び前記第1の第2導電型ベース層に接する前記第1導電型ベース層の一端部に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第2の第2導電型ベース層及び前記第2の第2導電型ベース層に接する前記第1導電型ベース層の他端部に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
前記第1の第2導電型ベース層に接して設けられた第1の主電極と、
前記第2の第2導電型ベース層に接して設けられた第2の主電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1導電型ベース層内を前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第2の第2導電型ベース層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第1導電型ベース層内を前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第1の第2導電型ベース層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。 - 第1の第1導電型半導体層と、
前記第1の第1導電型半導体層上に設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、
前記第2の第1導電型半導体層上に設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、
前記第3の第1導電型半導体層上に設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、
前記第4の第1導電型半導体層上に設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、
前記第1の第1導電型半導体層に隣接して設けられた第1の第2導電型半導体層と、
前記第1の第2導電型半導体層上で前記第2の第1導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、
前記第2の第2導電型半導体層上で前記第3の第1導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、
前記第3の第2導電型半導体層上で前記第4の第1導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、
前記第4の第2導電型半導体層上で前記第5の第1導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、
前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、
前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、
前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層の表面から前記第4の第1導電型半導体層及び前記第4の第2導電型半導体層に達して形成された複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層の表面から前記第2の第1導電型半導体層及び前記第2の第2導電型半導体層に達して形成された複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。 - 絶縁層と、
前記絶縁層上に設けられた第1の第1導電型半導体層と、
前記絶縁層上で前記第1の第1導電型半導体層に隣接して設けられ前記第1の第1導電型半導体層よりも不純物濃度が低い第2の第1導電型半導体層と、
前記絶縁層上で前記第2の第1導電型半導体層に隣接して設けられ前記第2の第1導電型半導体層よりも不純物濃度が高い第3の第1導電型半導体層と、
前記絶縁層上で前記第3の第1導電型半導体層に隣接して設けられ前記第3の第1導電型半導体層よりも不純物濃度が低い第4の第1導電型半導体層と、
前記絶縁層上で前記第4の第1導電型半導体層に隣接して設けられ前記第4の第1導電型半導体層よりも不純物濃度が高い第5の第1導電型半導体層と、
前記絶縁層上で前記第1の第1導電型半導体層に対して積層された第1の第2導電型半導体層と、
前記絶縁層上で前記第2の第1導電型半導体層に対して積層されると共に、前記第1の第2導電型半導体層に隣接して設けられ前記第1の第2導電型半導体層よりも不純物濃度が低い第2の第2導電型半導体層と、
前記絶縁層上で前記第3の第1導電型半導体層に対して積層されると共に、前記第2の第2導電型半導体層に隣接して設けられ前記第2の第2導電型半導体層よりも不純物濃度が高い第3の第2導電型半導体層と、
前記絶縁層上で前記第4の第1導電型半導体層に対して積層されると共に、前記第3の第2導電型半導体層に隣接して設けられ前記第3の第2導電型半導体層よりも不純物濃度が低い第4の第2導電型半導体層と、
前記絶縁層上で前記第5の第1導電型半導体層に対して積層されると共に、前記第4の第2導電型半導体層に隣接して設けられ前記第4の第2導電型半導体層よりも不純物濃度が高い第5の第2導電型半導体層と、
前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に接して設けられた第1の主電極と、
前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に接して設けられた第2の主電極と、
前記第5の第1導電型半導体層、前記第4の第1導電型半導体層、前記第5の第2導電型半導体層および前記第4の第2導電型半導体層に形成され前記絶縁層に達する複数の第1のトレンチ内に第1のゲート絶縁膜を介して設けられた第1のゲート電極と、
前記第1の第1導電型半導体層、前記第2の第1導電型半導体層、前記第1の第2導電型半導体層および前記第2の第2導電型半導体層に形成され前記絶縁層に達する複数の第2のトレンチ内に第2のゲート絶縁膜を介して設けられた第2のゲート電極と、
を備え、
前記第1の主電極と前記第1のゲート電極とが短絡され及び前記第2の主電極と前記第2のゲート電極とが短絡された状態で、
前記第1の主電極と前記第2の主電極との間に順方向電圧が印加されると前記第1のゲート電極側から前記第2のゲート電極側に向かって伸びる空乏層が、隣り合う前記第2のゲート電極間で停止して前記第1の第1導電型半導体層及び前記第1の第2導電型半導体層に到達しないように、且つ、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると前記第2のゲート電極側から前記第1のゲート電極側に向かって伸びる空乏層が、隣り合う前記第1のゲート電極間で停止して前記第5の第1導電型半導体層及び前記第5の第2導電型半導体層に到達しないように、前記第1のゲート電極間の間隔及び前記第2のゲート電極間の間隔が設定されていることを特徴とする半導体装置。 - 第1導電型のエミッタ層と、
前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第1導電型半導体層と、
前記第1導電型半導体層上に設けられた第2導電型半導体層と、
前記第2導電型半導体層に接して設けられた第1の主電極と、
前記エミッタ層に接して設けられた第2の主電極と、
前記第2導電型半導体層の表面から前記第1導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記第1の主電極と前記ゲート電極とが短絡された状態で、前記第1の主電極と前記第2の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第1導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置。
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