JP5417401B2 - 半導体装置 - Google Patents

Description

本発明は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、スーパージャンクション型ＭＯＳＦＥＴ、サイリスタ、ＧＴＯ（Gate Turn Off）サイリスタなどの電力制御に適した半導体装置に関する。

電力用半導体装置はその用途上大きな耐圧が要求される。耐圧確保には、縦型デバイスの場合高抵抗ベース層を厚く、横型デバイスの場合高抵抗ベース層を長くする必要があり、高耐圧定格の素子ほどそのブロッキング電圧定格に比例して、厚いまたは長い高抵抗ベース層が必要である。しかし、高抵抗ベース層が厚ければまたは長ければ高耐圧が確保できる反面、オン抵抗やスイッチング特性は低下するので、電力用半導体装置の場合、同じブロッキング耐圧を実現できるならば高抵抗ベース層は薄くまたは短く設計できる構造が望ましい。

また、電力用半導体装置は、耐圧設計の観点からパンチスルー型とノンパンチスルー型に分けることができる。また、電力用半導体装置の場合、応用上、順方向と逆方向のブロッキング耐圧が必要な場合があるが、パンチスルー型の素子構造では同程度の順方向と逆方向のブロッキング耐圧を素子上で実現するのは困難である。したがって、従来、高抵抗ベース層を定格電圧印加時の空乏層の幅より厚くまたは長くするノンパンチスルー型の耐圧設計が必要で、オン抵抗やスイッチング特性は犠牲にされていた。

また、本発明者は、特許文献１に示すように、オン抵抗が低く、スイッチング特性が良好で、高い順方向耐圧および逆方向耐圧を有する電力用半導体素子を提案したが、その後の検討により、実用上の要求に応えるべく具体的にどのような設計にすればよいか知得するに至った。

特許第３２８１１９４号公報

本発明は、オン抵抗が低く、スイッチング特性が良好で、順逆両方向で高耐圧が得られる半導体装置を提供する。

本発明の一態様によれば、第１導電型のエミッタ層と、前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第１導電型半導体層と、前記第１導電型半導体層上に設けられた第２導電型半導体層と、前記第２導電型半導体層に接して設けられた第１の主電極と、前記エミッタ層に接して設けられた第２の主電極と、前記第２導電型半導体層の表面から前記第１導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、を備え、前記第２導電型半導体層の不純物ドーズ量Ｑが、Ｑ＜１×１０ ^１２ （ｃｍ ^−２ ）であり、前記第１の主電極と前記ゲート電極とが短絡された状態で、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第１導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置が提供される。

本発明によれば、オン抵抗が低く、スイッチング特性が良好で、順逆両方向で高耐圧が得られる半導体装置が提供される。

本発明の第１実施形態に係る半導体装置の要部の模式断面図。 同第１実施形態に係る半導体装置について耐圧保持作用を説明するための模式図。 本発明の実施形態に係る半導体装置について、電流−電圧特性をシミュレーションした結果を示す図。 本発明の第２実施形態に係る半導体装置の要部の模式断面図。 本発明の第３実施形態に係る半導体装置の要部の模式断面図。 本発明の第４実施形態に係る半導体装置の要部の模式断面図。 同第４実施形態に係る半導体装置における他の具体例を示す模式図。 本発明の第５実施形態に係る半導体装置の要部の模式断面斜視図。 図８の構造におけるＰ型半導体層部分のＸ方向の断面図。 図８の構造におけるＮ型半導体層部分のＸ方向の断面図。 本発明の第６実施形態に係る半導体装置の要部の模式断面図。 本発明の第７実施形態に係る半導体装置の要部の模式断面図。 第１の実施形態に係る半導体装置の変形例を示す模式図。 第１の実施形態に係る半導体装置の他の変形例を示す模式図。 第１の実施形態に係る半導体装置のさらに他の変形例を示す模式図。 図１４に示す半導体装置におけるＮ型ベース層中の電界分布を示す模式図。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。また、各図面中実質同一の要素には同一の符号を付し、既出の要素については説明を省略することもある。

［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置の要部の模式断面図である。

本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極１１と第２の主電極１２との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、その電流経路が形成されるセル部と、このセル部を囲むようにセル部の外側に形成された終端部とを有するが、図１にはセル部の一部を示す。図１に示す構造は、横方向に繰り返し形成されている。他の実施形態についても、セル部についてのみ図示し説明する。

本実施形態に係る半導体装置は、Ｎ型ベース層１０と、Ｎ型ベース層１０の第１の主面側に設けられた第１のＰ型ベース層１３ａと、Ｎ型ベース層１０の上記第１の主面の反対側の第２の主面側に設けられた第２のＰ型ベース層１３ｂとを有する。

第１のＰ型ベース層１３ａの表面には選択的にＮ型の第１のソース層１４ａが形成され、第２のＰ型ベース層１３ｂの表面には選択的にＮ型の第２のソース層１４ｂが形成されている。これらソース層１４ａ、１４ｂにおけるＮ型不純物濃度は、Ｎ型ベース層１０におけるＮ型不純物濃度よりも高い。

第１のＰ型ベース層１３ａの表面からＮ型ベース層１０に達して複数の第１のトレンチが形成され、その第１のトレンチ内に第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａが埋め込まれている。第１のゲート電極１５ａは、紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。

第２のＰ型ベース層１３ｂの表面からＮ型ベース層１０に達して複数の第２のトレンチが形成され、その第２のトレンチ内に第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂが埋め込まれている。第２のゲート電極１５ｂは、紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。

第１のＰ型ベース層１３ａ及び第１のソース層１４ａの表面には第１の主電極１１が設けられ、第１のＰ型ベース層１３ａ及び第１のソース層１４ａは第１の主電極１１と電気的に接続されている。第２のＰ型ベース層１３ｂ及び第２のソース層１４ｂの表面には第２の主電極１２が設けられ、第２のＰ型ベース層１３ｂ及び第２のソース層１４ｂは第２の主電極１２と電気的に接続されている。

ここで、第１の主電極１１に対して第２の主電極１２が高電位とされた状態を、第１の主電極１１と第２の主電極１２間に順方向電圧が印加された状態とし、これとは逆に、第２の主電極１２に対して第１の主電極１１が高電位とされた状態を、第１の主電極１１と第２の主電極１２間に逆方向電圧が印加された状態とする。

第１のゲート電極１５ａと第２のゲート電極１５ｂはそれぞれ図示しないゲート制御回路に接続されている。

第１の主電極１１と第２の主電極１２間に順方向電圧が印加され、０Ｖもしくは負電位の第１の主電極１１に対して正電位を第１のゲート電極１５ａに印加すると、第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａに対向する第１のＰ型ベース層１３ａにＮ型チャネルが形成され、第１のソース層１４ａからＮ型ベース層１０に電子が注入される。また、正電位の第２の主電極１２に対して負電位を第２のゲート電極１５ｂに印加すると、第２のＰ型ベース層１３ｂからＮ型ベース層１０に正孔が注入される。すなわち、この場合、バイポーラ動作して第１の主電極１１と第２の主電極１２間に電流が流れオン状態となる。

また、上記順方向電圧印加状態において、第２のゲート電極１５ｂに正電位を印加すると、第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂに対向する第２のＰ型ベース層１３ｂにＮ型チャネルが形成される。すなわち、第１のＰ型ベース層１３ａと第２のＰ型ベース層１３ｂの両方にＮ型チャネルが形成され、ユニポーラ動作する。

逆に、第１の主電極１１と第２の主電極１２間に逆方向電圧が印加され、０Ｖもしくは負電位の第２の主電極１２に対して正電位を第２のゲート電極１５ｂに印加すると、第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂに対向する第２のＰ型ベース層１３ｂにＮ型チャネルが形成され、第２のソース層１４ｂからＮ型ベース層１０に電子が注入される。また、正電位の第１の主電極１１に対して負電位を第１のゲート電極１５ａに印加すると、第１のＰ型ベース層１３ａからＮ型ベース層１０に正孔が注入される。すなわち、この場合、バイポーラ動作して第１の主電極１１と第２の主電極１２間に電流が流れオン状態となる。

また、上記逆方向電圧印加状態において、第１のゲート電極１５ａに正電位を印加すると、第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａに対向する第１のＰ型ベース層１３ａにＮ型チャネルが形成される。すなわち、第１のＰ型ベース層１３ａと第２のＰ型ベース層１３ｂの両方にＮ型チャネルが形成され、ユニポーラ動作する。

次に、本実施形態に係る半導体装置における耐圧保持作用について説明する。本実施形態に係る半導体装置では、ゲート制御回路によってゲート電極１５ａ、１５ｂの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、後述するようにトレンチゲート構造部を適切に設計することで、ゲート電極１５ａ、１５ｂがそれぞれ第１の主電極１１、第２の主電極１２に短絡された状態で順逆両方向で高耐圧が得られる。

本実施形態に係る半導体装置における耐圧保持作用を説明する図を図２に模式的に示す。この図２は図１に対応するものであるが、本実施形態の構造における空乏層の伸び方はＰＮ接合ではなくトレンチゲート構造部の設計によって決まるため、半導体部分をある導電型（例えばＮ型）の半導体層９としてまとめて表している。

第１の主電極１１と第１のゲート電極１５ａとが短絡され、且つ第２の主電極１２と第２のゲート電極１５ｂとが短絡された状態で、第１の主電極１１と第２の主電極１２間に順方向電圧が印加されると、図２中点線で模式的に示すように、第１のゲート電極１５ａ側から第２のゲート電極１５ｂ側に向けて空乏層が伸びていく。

まず、半導体層９における第１のゲート電極１５ａで挟まれた部分９ａでは、両側の第１のゲート絶縁膜１６ａとの界面側から伸びた空乏層が、部分９ａの幅が狭いもしくはアスペクト比（幅に対する厚さの比）が大きいことからピンチオフする。

そして、第１のゲート電極１５ａ間でピンチオフした空乏層は、半導体層９を第２のゲート電極１５ｂ側に向けて伸びていく。ここで、第２のゲート電極１５ｂ間の間隔が狭いもしくは半導体層９における第２のゲート電極１５ｂで挟まれた部分９ｂのアスペクト比（幅に対する厚さの比）が大きいことから、空乏層は第２のゲート電極１５ｂ間の部分９ｂでピンチオフして伸びが停止し、第２の主電極１２に達しない。

また、第２のゲート電極１５ｂは第２の主電極１２と短絡され、第２の主電極１２の電位（順方向バイアスの場合負電位）またはそれに近い電位にされ、半導体層９において第２のゲート絶縁膜１６ｂを介して第２のゲート電極１５ｂに対向する部分にキャリア（この場合電子）が励起される。そして、第２のゲート電極１５ｂ間の間隔が狭いあるいは半導体層９における第２のゲート電極１５ｂで挟まれた部分９ｂのアスペクト比が大きいことから、電子が第２のゲート電極１５ｂ及び部分９ｂにおける第１のゲート電極１５ａ側の端部付近で蓄積された状態となり、これがＮ^＋型のストッパ層として機能することでも空乏層の第２の主電極１２側への伸展が抑制される。

すなわち、前述した第１のゲート電極１５ａ及び第２のゲート電極１５ｂの構造により、図１の構造で順方向電圧が印加されたとき、空乏層は、Ｎ型ベース層１０における第１のゲート電極１５ａ間でピンチオフし、且つ第２のゲート電極１５ｂ間でピンチオフして停止し、第２のＰ型ベース層１３ｂには到達しない。これにより、高い順方向耐圧を実現できる。これは、Ｎ型ベース層１０を厚くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、Ｎ型ベース層１０の薄型化を図れ、結果として高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。

次に、第１の主電極１１と第１のゲート電極１５ａとが短絡され、且つ第２の主電極１２と第２のゲート電極１５ｂとが短絡された状態で、第１の主電極１１と第２の主電極１２間に逆方向電圧が印加されると、前述した順方向電圧印加時とは逆に、第２のゲート電極１５ｂ側から第１のゲート電極１５ａ側に向けて空乏層が伸びていく。

すなわち、図２において、半導体層９における第２のゲート電極１５ｂで挟まれた部分９ｂでは、両側の第２のゲート絶縁膜１６ｂとの界面側から伸びた空乏層が、部分９ｂの幅が狭いもしくはアスペクト比が大きいことからピンチオフする。

そして、第２のゲート電極１５ｂ間でピンチオフした空乏層は、半導体層９を第１のゲート電極１５ａ側に向けて伸びていく。ここで、第１のゲート電極１５ａ間の間隔が狭いもしくは半導体層９における第１のゲート電極１５ａで挟まれた部分９ａのアスペクト比が大きいことから、空乏層は第１のゲート電極１５ａ間の部分９ａでピンチオフして伸びが停止し、第１の主電極１１に達しない。

また、第１のゲート電極１５ａは第１の主電極１１と短絡され、第１の主電極１１の電位（逆方向バイアスの場合負電位）またはそれに近い電位にされ、半導体層９において第１のゲート絶縁膜１６ａを介して第１のゲート電極１５ａに対向する部分にキャリア（この場合電子）が励起される。そして、第１のゲート電極１５ａ間の間隔が狭いあるいは半導体層９における第１のゲート電極１５ａで挟まれた部分９ａのアスペクト比が大きいことから、電子が第１のゲート電極１５ａ及び部分９ａにおける第２のゲート電極１５ｂ側の端部付近で蓄積された状態となり、これがＮ^＋型のストッパ層として機能することでも空乏層の第１の主電極１１側への伸展が抑制される。

すなわち、前述した第１のゲート電極１５ａ及び第２のゲート電極１５ｂの構造により、図１の構造で逆方向電圧が印加されたとき、空乏層は、Ｎ型ベース層１０における第２のゲート電極１５ｂ間でピンチオフし、且つ第１のゲート電極１５ａ間でピンチオフして停止し、第１のＰ型ベース層１３ａには到達しない。これにより、高い逆方向耐圧を実現できる。これも、Ｎ型ベース層１０を厚くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、Ｎ型ベース層１０の薄型化を図れ、結果として逆方向電圧印加時においても高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。

ここで、本発明者は、第１のゲート電極１５ａ間の間隔ｃ１及び第２のゲート電極１５ｂ間の間隔ｃ２をそれぞれ２００ｎｍ以下、あるいはＮ型ベース層１０における第１のゲート電極１５ａで挟まれた部分の厚さをｄ１とした場合にｃ１／ｄ１＜０．２、Ｎ型ベース層１０における第２のゲート電極１５ｂで挟まれた部分の厚さをｄ２とした場合にｃ２／ｄ２＜０．２とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。

図３は、本実施形態に係る半導体装置について、第１の主電極１１と第２の主電極１２間の電圧Ｖｄ（Ｖ）と、第１の主電極１１と第２の主電極１２間に流れる電流Ｉｄ（Ａ）との関係をシミュレーションした結果を示す。

図１に示すモデルにおいて条件は以下のように設定した。
第１のゲート電極１５ａ間の間隔ｃ１＝２００ｎｍ、第２のゲート電極１５ｂ間の間隔ｃ２＝２００ｎｍ、Ｎ型ベース層１０における第１のゲート電極１５ａで挟まれた部分の厚さｄ１＝３μｍ、Ｎ型ベース層１０における第２のゲート電極１５ｂで挟まれた部分の厚さｄ２＝３μｍ、第１のゲート電極１５ａの厚さ（またはこれが埋め込まれた第１のトレンチの深さ）を５μｍ、第２のゲート電極１５ｂの厚さ（またはこれが埋め込まれた第２のトレンチの深さ）を５μｍ、Ｎ型ベース層１０における第１のゲート電極１５ａと第２のゲート電極１５ｂとの間の部分の厚さを４５０μｍとした。

本シミュレーションによれば、図３に示すように、順方向と逆方向共に、６０１０（Ｖ）の耐圧を実現できるとの結果を得た。

以上説明したように本実施形態によれば、Ｎ型ベース層１０を薄くしても、トレンチゲート構造によって、Ｐ型ベース層１３ａ、１３ｂにおける一方側から伸びる空乏層が他方のＰ型ベース層へと達するのを防止することができ高耐圧が得られる。Ｎ型ベース層１０を薄くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、素子表面側の第１の主電極１１側と、この反対面（裏面）側の第２の主電極１２側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。

また、トレンチゲート構造を前述したように適切に設計することで、第１の主電極１１と第１のゲート電極１５ａとが短絡し、且つ第２の主電極１２と第２のゲート電極１５ｂとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第１のゲート電極１５ａと第２のゲート電極１５ｂを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第１のゲート電極１５ａと第２のゲート電極１５ｂに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。

［第２実施形態］
図４は、本発明の第２実施形態に係る半導体装置の要部の模式断面図である。

本実施形態では、上記第１の実施形態の構成に加えて、Ｎ型ベース層１０における第１のＰ型ベース層１３ａと接する部分にＮ型ベース層１０よりもＮ型不純物濃度が高いＮ^＋型の第１のストッパ層１７ａが設けられ、Ｎ型ベース層１０における第２のＰ型ベース層１３ｂと接する部分にＮ型ベース層１０よりもＮ型不純物濃度が高いＮ^＋型の第２のストッパ層１７ｂが設けられている。

第２のストッパ層１７ｂによって順方向電圧印加時における第２のＰ型ベース層１３ｂへの空乏層の伸びを抑制でき、第１のストッパ層１７ａによって逆方向電圧印加時における第１のＰ型ベース層１３ａへの空乏層の伸びを抑制でき、順逆両方向について耐圧向上効果をより高めることができる。

なお、第２のストッパ層１７ｂだけを設けてもよく、この場合順方向電圧印加時の耐圧をより高くできる。あるいは、第１のストッパ層１７ａだけを設けてもよく、この場合逆方向電圧印加時の耐圧をより高くできる。

［第３実施形態］
図５は、本発明の第３実施形態に係る半導体装置の要部の模式断面図である。

本実施形態では、上記第２の実施形態の構成に加えて、Ｎ型ベース層１０に隣接して第３のＰ型ベース層１８が設けられている。第３のＰ型ベース層１８は、Ｎ型ベース層１０の第１の主面及び第２の主面に対して略平行な横方向に隣接している。第１のＰ型ベース層１３ａと第２のＰ型ベース層１３ｂとを縦方向に結ぶ部分にＮ型ベース層１０が設けられ、第１のゲート電極１５ａと第２のゲート電極１５ｂとを縦方向に結ぶ部分に第３のＰ型ベース層１８が設けられている。

Ｎ型ベース層１０と第３のＰ型ベース層１８は、横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。このスーパージャンクション構造では、Ｎ型ベース層１０と第３のＰ型ベース層１８に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、Ｎ型ベース層１０と第３のＰ型ベース層１８とのＰＮ接合から横方向に伸びる空乏層によってさらなる高耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされたＮ型ベース層１０を通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。

図１３は、第１の実施形態の変形例を示す。この図１３の構造では、Ｎ型ベース層１０において第１のゲート電極１５ａで挟まれた部分の上に、第１のＰ型ベース層１３ａが設けられている。

第１のＰ型ベース層１３ａは第１のゲート電極１５ａの延在方向に延在し、その第１のＰ型ベース層１３ａ上に、Ｎ型の第１のソース層８１ａと第１のＰ型層８２ａが設けられている。第１のソース層８１ａは図１における第１のソース層１４ａに対応する要素である。第１のＰ型層８２ａは第１のＰ型ベース層１３ａの一部とも言える。第１のソース層８１ａと第１のＰ型層８２ａとは、第１のゲート電極１５ａの延在方向に交互に隣接して設けられている。

第１のゲート電極１５ａ上には第１のゲート絶縁膜１６ａを介して第１の主電極１１が設けられている。第１のソース層８１ａ及び第１のＰ型層８２ａは、第１のゲート電極１５ａよりも上方に突出し、その突出した部分の上面及び側面は第１の主電極１１に接して覆われている。

すなわち、第１のソース層８１ａはその上面及び側面で第１の主電極１１に接して第１の主電極１１と電気的に接続され、第１のＰ型層８２ａはその上面及び側面で第１の主電極１１と接し、この第１のＰ型層８２ａを介して第１のＰ型ベース層１３ａは第１の主電極１１と電気的に接続されている。したがって、第１のソース層及び第１のＰ型ベース層が上面のみで第１の主電極と接する構造に比べて、第１のソース層及び第１のＰ型ベース層と、第１の主電極との接触抵抗を低減できる。

同様に、Ｎ型ベース層１０において第２のゲート電極１５ｂで挟まれた部分の下に、第２のＰ型ベース層１３ｂが設けられている。

第２のＰ型ベース層１３ｂは第２のゲート電極１５ｂの延在方向に延在し、その第２のＰ型ベース層１３ｂの下に、Ｎ型の第２のソース層８１ｂと第２のＰ型層８２ｂが設けられている。第２のソース層８１ｂは図１における第２のソース層１４ｂに対応する要素である。第２のＰ型層８２ｂは第２のＰ型ベース層１３ｂの一部とも言える。第２のソース層８１ｂと第２のＰ型層８２ｂとは、第２のゲート電極１５ｂの延在方向に交互に隣接して設けられている。

第２のゲート電極１５ｂの下には第２のゲート絶縁膜１６ｂを介して第２の主電極１２が設けられている。第２のソース層８１ｂ及び第２のＰ型層８２ｂは、第２のゲート電極１５ｂよりも下方に突出し、その突出した部分の下面及び側面は第２の主電極１２に接して覆われている。

すなわち、第２のソース層８１ｂはその下面及び側面で第２の主電極１２に接して第２の主電極１２と電気的に接続され、第２のＰ型層８２ｂはその下面及び側面で第２の主電極１２と接し、この第２のＰ型層８２ｂを介して第２のＰ型ベース層１３ｂは第２の主電極１２と電気的に接続されている。したがって、第２の主電極１２側においても接触抵抗の低減が図れる。

なお、第１のゲート電極１５ａの延在方向に延在する第１のＰ型ベース層１３ａを設けずに、図１４に示すように、第１のＰ型層８２ａを、第１のゲート電極１５ａ間でＮ型ベース層１０に接する構造としてもよい。同様に、第２のＰ型層８２ｂは、第２のゲート電極１５ｂ間でＮ型ベース層１０に接している。

また、図１５に示すように、第１のＰ型ベース層１３ａとＮ型ベース層１０との間に、第１のＮ型層８３ａを設けてもよい。第１のＮ型層８３ａは、第１のゲート電極１５ａ間で第１のゲート電極１５ａの延在方向に延在し、この第１のＮ型層８３ａの上に第１のＰ型ベース層１３ａが設けられている。

同様に、Ｎ型ベース層１０と第２のＰ型ベース層１３ｂとの間に、第２のＮ型層８３ｂを設けてもよい。第２のＮ型層８３ｂは、第２のゲート電極１５ｂ間で第２のゲート電極１５ｂの延在方向に延在し、この第２のＮ型層８３ｂの下に第２のＰ型ベース層１３ｂが設けられている。

次に、図１６を参照し、前述した実施形態におけるＮ型ベース層１０中の電界分布について説明する。

図１６（ａ）には、例えば図１４に示す構造の半導体装置を示すが、これは図１、４、１３、１５のいずれかに示す構造でもよい。

図１６（ｂ）は、第１の主電極１１に対して第２の主電極１２が高電位（正電位）とされた状態における、Ｎ型ベース層１０中の電界分布を示す。図１６（ｃ）は、第２の主電極１２に対して第１の主電極１１が高電位（正電位）とされた状態における、Ｎ型ベース層１０中の電界分布を示す。

図１６（ｂ）、（ｃ）において、縦軸はＮ型ベース層１０における深さ方向の位置を示し、横軸はＮ型ベース層１０中の電界を示す。Ｅｋは、第１のトレンチもしくは第１のゲート絶縁膜１６ａとＮ型ベース層１０との境界での電界を示し、Ｅａは、第２のトレンチもしくは第２のゲート絶縁膜１６ｂとＮ型ベース層１０との境界での電界を示す。

第２の主電極１２側が正電位の図１６（ｂ）の場合、第１のトレンチもしくは第１のゲート絶縁膜１６ａとＮ型ベース層１０との境界に電界のピーク（最大値Ｅｍａｘ）がある。第１の主電極１１側が正電位の図１６（ｃ）の場合、第２のトレンチもしくは第２のゲート絶縁膜１６ｂとＮ型ベース層１０との境界に電界のピーク（最大値Ｅｍａｘ）がある。

本実施形態では、｛（Ｅａ−Ｅｋ）／Ｅｍａｘ｝の絶対値が０．７より小さく、あるいは０．５より小さくなるようにトレンチゲート構造部を設計することで、順逆両方向で高耐圧を得ることができる。

［第４実施形態］
図６は、本発明の第４実施形態に係る半導体装置の要部の模式断面図である。

本実施形態に係る半導体装置は、半導体基板（もしくは半導体層）３１上に設けられた絶縁層３２上に、互いに離間して設けられた第１の主電極２１と第２の主電極２２との間を結ぶ横方向に電流経路が形成されるＳＯＩ（Silicon On Insulator）構造を有する横型デバイスである。

図６（ｂ）は第１の主電極２１と第２の主電極２２とを結ぶ方向の断面を示し、図６（ａ）は図６（ｂ）におけるＡ−Ａ断面を示し、図６（ｃ）は図６（ａ）におけるＢ−Ｂ断面を示す。

絶縁層３２上には、Ｎ型ベース層３０と第１のＰ型ベース層２３ａと第２のＰ型ベース層２３ｂが設けられている。第１のＰ型ベース層２３ａと第２のＰ型ベース層２３ｂは、Ｎ型ベース層３０を横方向に挟んで設けられている。

第１のＰ型ベース層２３ａにおける端部表面には選択的にＮ型の第１のソース層２４ａが形成され、第２のＰ型ベース層２３ｂにおける端部表面には選択的にＮ型の第２のソース層２４ｂが形成されている。これらソース層２４ａ、２４ｂにおけるＮ型不純物濃度は、Ｎ型ベース層３０におけるＮ型不純物濃度よりも高い。

図６（ａ）に示すように、第１のＰ型ベース層２３ａ及びこれに接するＮ型ベース層３０の一端部には絶縁層３２に達する第１のトレンチが複数形成され、その第１のトレンチ内に第１のゲート絶縁膜２６ａを介して第１のゲート電極２５ａが埋め込まれている。第２のＰ型ベース層２３ｂ及びこれに接するＮ型ベース層３０の他端部には絶縁層３２に達する第２のトレンチが複数形成され、その第２のトレンチ内に第２のゲート絶縁膜２６ｂを介して第２のゲート電極２５ｂが埋め込まれている。

各トレンチ内に埋め込まれた第１のゲート電極２５ａは、図６（ｂ）、（ｃ）に示すように、第１のＰ型ベース層２３ａの表面上でつながっている。すなわち、第１のＰ型ベース層２３ａ及びＮ型ベース層３０の一端部の表面上にも、第１のゲート絶縁膜２６ａを介して第１のゲート電極２５ａが設けられている。

同様に、各トレンチ内に埋め込まれた第２のゲート電極２５ｂは、第２のＰ型ベース層２３ｂの表面上でつながっている。すなわち、第２のＰ型ベース層２３ｂ及びＮ型ベース層３０の他端部の表面上にも、第２のゲート絶縁膜２６ｂを介して第２のゲート電極２５ｂが設けられている。

第１の主電極２１は第１のＰ型ベース層２３ａ及び第１のソース層２４ａに接して絶縁層３２上に設けられ、第１のＰ型ベース層２３ａ及び第１のソース層２４ａは第１の主電極２１と電気的に接続されている。第２の主電極２２は第２のＰ型ベース層２３ｂ及び第２のソース層２４ｂに接して絶縁層３２上に設けられ、第２のＰ型ベース層２３ｂ及び第２のソース層２４ｂは第２の主電極２２と電気的に接続されている。

ここで、第１の主電極２１に対して第２の主電極２２が高電位とされた状態を、第１の主電極２１と第２の主電極２２間に順方向電圧が印加された状態とし、これとは逆に、第２の主電極２２に対して第１の主電極２１が高電位とされた状態を、第１の主電極２１と第２の主電極２２間に逆方向電圧が印加された状態とする。

第１のゲート電極２５ａと第２のゲート電極２５ｂはそれぞれ図示しないゲート制御回路に接続されている。

本実施形態においても、電流経路が縦方向か横方向かの違いだけで、前述した縦型の半導体装置と同様な動作をする。

第１の主電極２１と第２の主電極２２間に順方向電圧が印加され、０Ｖもしくは負電位の第１の主電極２１に対して正電位を第１のゲート電極２５ａに印加すると、第１のゲート絶縁膜２６ａを介して第１のゲート電極２５ａに対向する第１のＰ型ベース層２３ａにＮ型チャネルが形成され、第１のソース層２４ａからＮ型ベース層３０に電子が注入される。また、正電位の第２の主電極２２に対して負電位を第２のゲート電極２５ｂに印加すると、第２のＰ型ベース層２３ｂからＮ型ベース層３０に正孔が注入される。すなわち、この場合、バイポーラ動作して第１の主電極２１と第２の主電極２２間に電流が流れオン状態となる。

また、上記順方向電圧印加状態において、第２のゲート電極２５ｂに正電位を印加すると、第２のゲート絶縁膜２６ｂを介して第２のゲート電極２５ｂに対向する第２のＰ型ベース層２３ｂにＮ型チャネルが形成される。すなわち、第１のＰ型ベース層２３ａと第２のＰ型ベース層２３ｂの両方にＮ型チャネルが形成され、ユニポーラ動作する。

第１の主電極２１と第２の主電極２２間に逆方向電圧が印加され、０Ｖもしくは負電位の第２の主電極２２に対して正電位を第２のゲート電極２５ｂに印加すると、第２のゲート絶縁膜２６ｂを介して第２のゲート電極２５ｂに対向する第２のＰ型ベース層２３ｂにＮ型チャネルが形成され、第２のソース層２４ｂからＮ型ベース層３０に電子が注入される。また、正電位の第１の主電極２１に対して負電位を第１のゲート電極２５ａに印加すると、第１のＰ型ベース層２３ａからＮ型ベース層３０に正孔が注入される。すなわち、この場合、バイポーラ動作して第１の主電極２１と第２の主電極２２間に電流が流れオン状態となる。

また、上記逆方向電圧印加状態において、第１のゲート電極２５ａに正電位を印加すると、第１のゲート絶縁膜２６ａを介して第１のゲート電極２５ａに対向する第１のＰ型ベース層２３ａにＮ型チャネルが形成される。すなわち、第１のＰ型ベース層２３ａと第２のＰ型ベース層２３ｂの両方にＮ型チャネルが形成され、ユニポーラ動作する。

また、トレンチ及びこれに埋め込まれた第１のゲート電極２５ａは、図６（ｃ）に示すように、第１のＰ型ベース層２３ａやＮ型ベース層３０が形成されたＳＯＩ層と絶縁層３２との界面よりも深く絶縁層３２側に入り込んで形成されている。同様に、トレンチ及びこれに埋め込まれた第２のゲート電極２５ｂも、第２のＰ型ベース層２３ｂやＮ型ベース層３０が形成されたＳＯＩ層と絶縁層３２との界面よりも深く絶縁層３２側に入り込んで形成されている。このような構造により、ＳＯＩ層の裏面側にも第１のゲート電極２５ａや第２のゲート電極２５ｂの電位を作用させやすく、ＳＯＩ層に対する基板電位の影響を抑制することができる。

そして、本実施形態においても、上記実施形態と同様に、トレンチゲート構造部を適切に設計することで、ゲート電極２５ａ、２５ｂがそれぞれ第１の主電極２１、第２の主電極２２に短絡された状態で順逆両方向で高耐圧が得られる。

すなわち、第１の主電極２１と第１のゲート電極２５ａとが短絡され、且つ第２の主電極２２と第２のゲート電極２５ｂとが短絡された状態で、第１の主電極２１と第２の主電極２２間に順方向電圧が印加されると、まず、Ｎ型ベース層３０における第１のゲート電極２５ａで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第１のゲート絶縁膜２６ａとの界面側から伸びた空乏層がピンチオフする。

そして、第１のゲート電極２５ａ間でピンチオフした空乏層は、Ｎ型ベース層３０を第２のゲート電極２５ｂ側に向けて伸びていく。ここで、第２のゲート電極２５ｂ間の間隔が狭いもしくはＮ型ベース層３０における第２のゲート電極２５ｂで挟まれた部分の幅に対する長さの比が大きいことから、空乏層は第２のゲート電極２５ｂ間でピンチオフして伸びが停止し、第２のＰ型ベース層２３ｂに達しない。

また、第２のゲート電極２５ｂは第２の主電極２２と短絡され、第２の主電極２２の電位（順方向バイアスの場合負電位）またはそれに近い電位にされ、Ｎ型ベース層３０において第２のゲート絶縁膜２６ｂを介して第２のゲート電極２５ｂに対向する部分にキャリア（この場合電子）が励起される。そして、第２のゲート電極２５ｂ間の間隔が狭いあるいはＮ型ベース層３０における第２のゲート電極２５ｂで挟まれた部分の幅に対する長さの比が大きいことから、電子が第２のゲート電極２５ｂにおける第１のゲート電極２５ａ側の端部付近で蓄積された状態となり、これがＮ^＋型のストッパ層として機能することでも空乏層の第２のＰ型ベース層２３ｂ側への伸展が抑制される。

これは、Ｎ型ベース層３０を長くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、Ｎ型ベース層３０の短縮化を図れ、結果として高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。

次に、第１の主電極２１と第１のゲート電極２５ａとが短絡され、且つ第２の主電極２２と第２のゲート電極２５ｂとが短絡された状態で、第１の主電極２１と第２の主電極２２間に逆方向電圧が印加されると、前述した順方向電圧印加時とは逆に、第２のゲート電極２５ｂ側から第１のゲート電極２５ａ側に向けて空乏層が伸びていく。

すなわち、Ｎ型ベース層３０における第２のゲート電極２５ｂで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第２のゲート絶縁膜２６ｂとの界面側から伸びた空乏層がピンチオフする。

そして、第２のゲート電極２５ｂ間でピンチオフした空乏層は、Ｎ型ベース層３０を第１のゲート電極２５ａ側に向けて伸びていく。ここで、第１のゲート電極２５ａ間の間隔が狭いもしくはＮ型ベース層３０における第１のゲート電極２５ａで挟まれた部分の幅に対する長さの比が大きいことから、空乏層は第１のゲート電極２５ａ間でピンチオフして伸びが停止し、第１のＰ型ベース層２３ａに達しない。

また、第１のゲート電極２５ａは第１の主電極２１と短絡され、第１の主電極２１の電位（逆方向バイアスの場合負電位）またはそれに近い電位にされ、Ｎ型ベース層３０において第１のゲート絶縁膜２６ａを介して第１のゲート電極２５ａに対向する部分にキャリア（この場合電子）が励起される。そして、第１のゲート電極２５ａ間の間隔が狭いあるいはＮ型ベース層３０における第１のゲート電極２５ａで挟まれた部分の幅に対する長さの比が大きいことから、電子が第１のゲート電極２５ａにおける第２のゲート電極２５ｂ側の端部付近で蓄積された状態となり、これがＮ^＋型のストッパ層として機能することでも空乏層の第１のＰ型ベース層２３ａ側への伸展が抑制される。

これも、Ｎ型ベース層３０を長くすることによってではなく、表裏面側のトレンチゲート構造部の設計によって実現するため、Ｎ型ベース層３０の短縮化を図れ、結果として逆方向電圧印加時においても高耐圧を確保しつつオン抵抗の低減とスイッチング特性の向上が図れる。

そして、本実施形態の構造においても、第１のゲート電極２５ａ間の間隔ｃ１及び第２のゲート電極２５ｂ間の間隔ｃ２をそれぞれ２００ｎｍ以下、あるいはＮ型ベース層３０における第１のゲート電極２５ａで挟まれた部分の長さをｄ１とした場合にｃ１／ｄ１＜０．２、Ｎ型ベース層３０における第２のゲート電極２５ｂで挟まれた部分の長さをｄ２とした場合にｃ２／ｄ２＜０．２とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。

図６に示すモデルにおいて、第１のゲート電極２５ａ間の間隔ｃ１＝２００ｎｍ、第２のゲート電極２５ｂ間の間隔ｃ２＝２００ｎｍ、Ｎ型ベース層３０における第１のゲート電極２５ａで挟まれた部分の長さｄ１＝３μｍ、Ｎ型ベース層３０における第２のゲート電極２５ｂで挟まれた部分の長さｄ２＝３μｍ、第１のゲート電極２５ａの横方向長さを５μｍ、第２のゲート電極２５ｂの横方向長さを５μｍ、Ｎ型ベース層３０における第１のゲート電極２５ａと第２のゲート電極２５ｂとの間の部分の長さを９０μｍとして、電流−電圧特性をシミュレーションしたところ、本実施形態においても、図３に示すように、順方向と逆方向共に、６０１０（Ｖ）の耐圧を実現できるとの結果を得た。

以上説明したように本実施形態においても、Ｎ型ベース層３０を短くしても、トレンチゲート構造によって、Ｐ型ベース層２３ａ、２３ｂにおける一方側から伸びる空乏層が他方のＰ型ベース層へと達するのを防止することができ高耐圧が得られる。Ｎ型ベース層３０を短くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。また、第１の主電極２１側と第２の主電極２２側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。

また、トレンチゲート構造を前述したように適切に設計することで、第１の主電極２１と第１のゲート電極２５ａとが短絡し、且つ第２の主電極２２と第２のゲート電極２５ｂとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第１のゲート電極２５ａと第２のゲート電極２５ｂを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第１のゲート電極２５ａと第２のゲート電極２５ｂに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。

また、本実施形態においても、図６（ａ）に対応する図７（ａ）および図６（ｂ）に対応する図７（ｂ）に示すように、Ｎ型ベース層３０における第１のＰ型ベース層２３ａと接する部分にＮ型ベース層３０よりもＮ型不純物濃度が高いＮ^＋型の第１のストッパ層２７ａを設け、Ｎ型ベース層３０における第２のＰ型ベース層２３ｂと接する部分にＮ型ベース層３０よりもＮ型不純物濃度が高いＮ^＋型の第２のストッパ層２７ｂを設けてもよい。

第２のストッパ層２７ｂによって順方向電圧印加時における第２のＰ型ベース層２３ｂへの空乏層の伸びを抑制でき、第１のストッパ層２７ａによって逆方向電圧印加時における第１のＰ型ベース層２３ａへの空乏層の伸びを抑制でき、順逆両方向について耐圧向上効果をより高めることができる。

なお、第２のストッパ層２７ｂだけを設けてもよく、この場合順方向電圧印加時の耐圧をより高くできる。あるいは、第１のストッパ層２７ａだけを設けてもよく、この場合逆方向電圧印加時の耐圧をより高くできる。

さらに、図７（ｂ）と同様な部分の断面を表す図７（ｃ）に示すように、Ｎ型ベース層３０上に第３のＰ型ベース層２８を設けてもよい。第１のＰ型ベース層２３ａと第２のＰ型ベース層２３ｂとを横方向に結ぶ部分にＮ型ベース層３０が設けられ、ＳＯＩ層上の第１のゲート電極２５ａと第２のゲート電極２５ｂとを横方向に結ぶ部分に第３のＰ型ベース層２８が設けられている。

Ｎ型ベース層３０と第３のＰ型ベース層２８は積層方向にＰＮ接合している。Ｎ型ベース層３０と第３のＰ型ベース層２８に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、Ｎ型ベース層３０と第３のＰ型ベース層２８とのＰＮ接合から縦方向に伸びる空乏層によってさらなる高耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされたＮ型ベース層３０を通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。

あるいは、図７（ａ）に示すように、幅方向にＮ型ベース層３０と第３のＰ型ベース層２９とを隣接（ＰＮ接合）させてもよい。第１のＰ型ベース層２３ａと第２のＰ型ベース層２３ｂとを横方向に結ぶ部分にＮ型ベース層３０が設けられ、トレンチ内に埋め込まれた第１のゲート電極２５ａと第２のゲート電極２５ｂとを横方向に結ぶ部分に第３のＰ型ベース層２９が設けられている。

［第５実施形態］
図８は、本発明の第５実施形態に係る半導体装置の要部の模式断面斜視図である。
図９は、図８の構造におけるＰ型半導体層部分のＸ方向の断面図である。
図１０は、図８の構造におけるＮ型半導体層部分のＸ方向の断面図である。

本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極４１と第２の主電極４２との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。図８には一つのトレンチゲート構造に対応する要素しか示さないが、この図８に示す単位要素は、Ｘ方向（横方向）及びこれに直交するＹ方向（奥行き方向）に繰り返し形成されている。

本実施形態に係る半導体装置は、第１の主電極４１と第２の主電極４２間の縦方向に積層された第１〜第５のＰ型半導体層４３ａ〜４７ａと、同様に縦方向に積層され且つＰ型半導体層に隣接する第１〜第５のＮ型半導体層４３ｂ〜４７ｂを有する。

第１のＰ型半導体層４３ａ上に第２のＰ型半導体層４４ａが設けられ、第２のＰ型半導体層４４ａ上に第３のＰ型半導体層４５ａが設けられ、第３のＰ型半導体層４５ａ上に第４のＰ型半導体層４６ａが設けられ、第４のＰ型半導体層４６ａ上に第５のＰ型半導体層４７ａが設けられている。

第１のＰ型半導体層４３ａ、第３のＰ型半導体層４５ａおよび第５のＰ型半導体層４７ａは、第２のＰ型半導体層４４ａ及び第４のＰ型半導体層４６ａに比べて、Ｐ型不純物濃度が高い。

第１のＮ型半導体層４３ｂ上に第２のＮ型半導体層４４ｂが設けられ、第２のＮ型半導体層４４ｂ上に第３のＮ型半導体層４５ｂが設けられ、第３のＮ型半導体層４５ｂ上に第４のＮ型半導体層４６ｂが設けられ、第４のＮ型半導体層４６ｂ上に第５のＮ型半導体層４７ｂが設けられている。

第１のＮ型半導体層４３ｂ、第３のＮ型半導体層４５ｂおよび第５のＮ型半導体層４７ｂは、第２のＮ型半導体層４４ｂ及び第４のＮ型半導体層４６ｂに比べて、Ｎ型不純物濃度が高い。

第１のＰ型半導体層４３ａと第１のＮ型半導体層４３ｂとはＹ方向に隣接してＰＮ接合しており、第２のＰ型半導体層４４ａと第２のＮ型半導体層４４ｂとはＹ方向に隣接してＰＮ接合しており、第３のＰ型半導体層４５ａと第３のＮ型半導体層４５ｂとはＹ方向に隣接してＰＮ接合しており、第４のＰ型半導体層４６ａと第４のＮ型半導体層４６ｂとはＹ方向に隣接してＰＮ接合しており、第５のＰ型半導体層４７ａと第５のＮ型半導体層４７ｂとはＹ方向に隣接してＰＮ接合している。

これらＰ型半導体層４３ａ〜４７ａとＮ型半導体層４３ｂ〜４７ｂとのＰＮ接合構造は、Ｙ方向に周期的に繰り返し形成されている。

第５のＰ型半導体層４７ａ及び第５のＮ型半導体層４７ｂの表面には第１の主電極４１が設けられ、第５のＰ型半導体層４７ａ及び第５のＮ型半導体層４７ｂは第１の主電極４１と電気的に接続されている。

第１のＰ型半導体層４３ａ及び第１のＮ型半導体層４３ｂの裏面には第２の主電極４２が設けられ、第１のＰ型半導体層４３ａ及び第１のＮ型半導体層４３ｂは第２の主電極４２と電気的に接続されている。

第５のＰ型半導体層４７ａ及び第５のＮ型半導体層４７ｂの表面から、第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂに達して複数の第１のトレンチが形成され、その第１のトレンチ内に第１のゲート絶縁膜４８ａを介して第１のゲート電極４９ａが埋め込まれている。第１のゲート電極４９ａは、Ｙ方向（図９、１０においては紙面を貫く方向）に延びるストライプ状の平面パターンで形成されている。

第１のＰ型半導体層４３ａ及び第１のＮ型半導体層４３ｂの表面（第１の主電極４１側から見ると裏面）から、第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂに達して複数の第２のトレンチが形成され、その第２のトレンチ内に第２のゲート絶縁膜４８ｂを介して第２のゲート電極４９ｂが埋め込まれている。第２のゲート電極４９ｂも、Ｙ方向に延びるストライプ状の平面パターンで形成されている。

第１のゲート電極４９ａは、図９、１０に示すように、Ｘ方向に複数配列され、隣り合う第１のゲート電極４９ａ間に、幅が狭められた第４のＰ型半導体層４６ａ、第５のＰ型半導体層４７ａ、第４のＮ型半導体層４６ｂ、第５のＮ型半導体層４７ｂが存在する。

第２のゲート電極４９ｂも、図９、１０に示すように、Ｘ方向に複数配列され、隣り合う第２のゲート電極４９ｂ間に、幅が狭められた第２のＰ型半導体層４４ａ、第１のＰ型半導体層４３ａ、第２のＮ型半導体層４４ｂ、第１のＮ型半導体層４３ｂが存在する。

ここで、第１の主電極４１に対して第２の主電極４２が高電位とされた状態を、第１の主電極４１と第２の主電極４２間に順方向電圧が印加された状態とし、これとは逆に、第２の主電極４２に対して第１の主電極４１が高電位とされた状態を、第１の主電極４１と第２の主電極４２間に逆方向電圧が印加された状態とする。

第１のゲート電極４９ａと第２のゲート電極４９ｂはそれぞれ図示しないゲート制御回路に接続されている。

本実施形態においても、ゲート制御回路によってゲート電極４９ａ、４９ｂの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、トレンチゲート構造部を適切に設計することで、ゲート電極４９ａ、４９ｂがそれぞれ第１の主電極４１、第２の主電極４２に短絡された状態で順逆両方向で高耐圧が得られる。

第１の主電極４１と第１のゲート電極４９ａとが短絡され、且つ第２の主電極４２と第２のゲート電極４９ｂとが短絡された状態で、第１の主電極４１と第２の主電極４２間に順方向電圧が印加されると、第４のＮ型半導体層４６ｂにおける第１のゲート電極４９ａで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第１のゲート絶縁膜４８ａとの界面側から伸びた空乏層がピンチオフする。

さらに、第２のＮ型半導体層４４ｂにおける第２のゲート電極４９ｂ間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第２のゲート電極４９ｂに達した空乏層は第２のゲート電極４９ｂ間でピンチオフして伸びが停止し、第２の主電極４２に達しない。

また、第１の主電極４１と第１のゲート電極４９ａとが短絡され、且つ第２の主電極４２と第２のゲート電極４９ｂとが短絡された状態で、第１の主電極４１と第２の主電極４２間に順方向電圧が印加されると、第２のＰ型半導体層４４ａにおける第２のゲート電極４９ｂで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第２のゲート絶縁膜４８ｂとの界面側から伸びた空乏層がピンチオフする。

さらに、第４のＰ型半導体層４６ａにおける第１のゲート電極４９ａ間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第１のゲート電極４９ａに達した空乏層は第１のゲート電極４９ａ間でピンチオフして伸びが停止し、第１の主電極４１に達しない。

次に、第１の主電極４１と第１のゲート電極４９ａとが短絡され、且つ第２の主電極４２と第２のゲート電極４９ｂとが短絡された状態で、第１の主電極４１と第２の主電極４２間に逆方向電圧が印加されると、第２のＮ型半導体層４４ｂにおける第２のゲート電極４９ｂで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第２のゲート絶縁膜４８ｂとの界面側から伸びた空乏層がピンチオフする。

さらに、第４のＮ型半導体層４６ｂにおける第１のゲート電極４９ａ間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第１のゲート電極４９ａに達した空乏層は第１のゲート電極４９ａ間でピンチオフして伸びが停止し、第１の主電極４１に達しない。

また、第１の主電極４１と第１のゲート電極４９ａとが短絡され、且つ第２の主電極４２と第２のゲート電極４９ｂとが短絡された状態で、第１の主電極４１と第２の主電極４２間に逆方向電圧が印加されると、第４のＰ型半導体層４６ａにおける第１のゲート電極４９ａで挟まれた部分では、その部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、両側の第１のゲート絶縁膜４８ａとの界面側から伸びた空乏層がピンチオフする。

さらに、第２のＰ型半導体層４４ａにおける第２のゲート電極４９ｂ間で挟まれた部分の幅が狭いもしくは幅に対する厚さの比が大きいことから、第２のゲート電極４９ｂに達した空乏層は第２のゲート電極４９ｂ間でピンチオフして伸びが停止し、第２の主電極４２に達しない。

ここで、本発明者は、第１のゲート電極４９ａ間の間隔ｃ１及び第２のゲート電極４９ｂ間の間隔ｃ２をそれぞれ２００ｎｍ以下、あるいは第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂにおける第１のゲート電極４９ａで挟まれた部分の厚さをｄ１とした場合にｃ１／ｄ１＜０．２、第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂにおける第２のゲート電極４９ｂで挟まれた部分の厚さをｄ２とした場合にｃ２／ｄ２＜０．２とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。

本実施形態の構造について、第１のゲート電極４９ａ間の間隔ｃ１＝２００ｎｍ、第２のゲート電極４９ｂ間の間隔ｃ２＝２００ｎｍ、第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂにおける第１のゲート電極４９ａで挟まれた部分の厚さｄ１＝３μｍ、第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂにおける第２のゲート電極４９ｂで挟まれた部分の厚さｄ２＝３μｍ、第１のゲート電極４９ａの厚さ（またはこれが埋め込まれた第１のトレンチの深さ）を５μｍ、第２のゲート電極４９ｂの厚さ（またはこれが埋め込まれた第２のトレンチの深さ）を５μｍ、第１のゲート電極４９ａと第２のゲート電極４９ｂとの間の半導体層の厚さを１５μｍとして、電流−電圧特性のシミュレーションを行った。

その結果、前述した各実施形態と同様に、図３に示すように、順方向と逆方向共に、６０１０（Ｖ）の耐圧を実現できるとの結果を得た。

以上説明したように本実施形態においても、第３のＰ型半導体層４５ａ及び第３のＮ型半導体層４５ｂを薄くしても、トレンチゲート構造によって、一方の主電極側から伸びる空乏層が他方の主電極へと達するのを防止することができ高耐圧が得られる。第３のＰ型半導体層４５ａ及び第３のＮ型半導体層４５ｂを薄くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。

また、素子表面側の第１の主電極４１側と、この反対面（裏面）側の第２の主電極４２側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。

また、トレンチゲート構造を前述したように適切に設計することで、第１の主電極４１と第１のゲート電極４９ａとが短絡し、且つ第２の主電極４２と第２のゲート電極４９ｂとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第１のゲート電極４９ａと第２のゲート電極４９ｂを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第１のゲート電極４９ａと第２のゲート電極４９ｂに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。

さらに、本実施形態では、Ｐ型半導体層とＮ型半導体層とが、図８においてＹ方向に交互に隣接（ＰＮ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。このスーパージャンクション構造では、Ｐ型半導体層とＮ型半導体層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層または高抵抗ベース層の機能を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、Ｐ型半導体層とＮ型半導体層とのＰＮ接合から横方向（Ｙ方向）に伸びる空乏層によっても耐圧の保持が可能となる。また、高耐圧を保持しつつ、比較的高ドープされた第３のＰ型半導体層４５ａ、第３のＮ型半導体層４５ｂを通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。すなわち、横方向に伸びる空乏層によっても耐圧を保持することから、第３のＰ型半導体層４５ａ及び第３のＮ型半導体層４５ｂを比較的薄く、また高不純物濃度にしても高耐圧を保持可能となり、第３のＰ型半導体層４５ａ及び第３のＮ型半導体層４５ｂを薄く、高不純物濃度にする分、オン抵抗の低減を図れる。

次に、第１の主電極４１と第２の主電極４２間に電流を流すオン動作について説明する。
第１の主電極４１に対して第１のゲート電極４９ａがプラス電位（例えば＋１５Ｖ）にされると、電子のチャネルが形成されると共に、第１の主電極４１側における図８に示すｄ１の深さの領域全体がＮ型層と等価になる。
第１の主電極４１に対して第１のゲート電極４９ａがマイナス電位（例えば−１５Ｖ）にされると、正孔のチャネルが形成されると共に、第１の主電極４１側における図８に示すｄ１の深さの領域全体がＰ型層と等価になる。
第２の主電極４２に対して第２のゲート電極４９ｂがプラス電位（例えば＋１５Ｖ）にされると、電子のチャネルが形成されると共に、第２の主電極４２側における図８に示すｄ２の深さの領域全体がＮ型層と等価になる。
第２の主電極４２に対して第２のゲート電極４９ｂがマイナス電位（例えば−１５Ｖ）にされると、正孔のチャネルが形成されると共に、第２の主電極４２側における図８に示すｄ２の深さの領域全体がＰ型層と等価になる。

第１の主電極４１と第２の主電極４２間に順方向電圧が印加され、０Ｖもしくは負電位の第１の主電極４１に対して正電位を第１のゲート電極４９ａに印加すると、第１のゲート絶縁膜４８ａを介して第１のゲート電極４９ａに対向する第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂにＮ型チャネルが形成される。また、正電位の第２の主電極４２に対して負電位を第２のゲート電極４９ｂに印加すると、第２のゲート絶縁膜４８ｂを介して第２のゲート電極４９ｂに対向する第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂにＰ型チャネルが形成される。すなわち、この場合、上記Ｎ型チャネル及びＰ型チャネルを介して第１の主電極４１と第２の主電極４２間に電流が流れ、バイポーラ動作する。

また、上記順方向電圧印加状態において、第２のゲート電極４９ｂに正電位を印加すると、第２のゲート絶縁膜４８ｂを介して第２のゲート電極４９ｂに対向する第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂにＮ型チャネルが形成される。すなわち、第１の主電極４１側及び第２の主電極４２側の両方にＮ型チャネルが形成され、ユニポーラ動作する。

また、上記順方向電圧印加状態において、第１のゲート電極４９ａに負電位を印加すると、第１のゲート絶縁膜４８ａを介して第１のゲート電極４９ａに対向する第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂにＰ型チャネルが形成される。すなわち、第１の主電極４１側及び第２の主電極４２側の両方にＰ型チャネルが形成され、ユニポーラ動作する。

第１の主電極４１と第２の主電極４２間に逆方向電圧が印加され、０Ｖもしくは負電位の第２の主電極４２に対して正電位を第２のゲート電極４９ｂに印加すると、第２のゲート絶縁膜４８ｂを介して第２のゲート電極４９ｂに対向する第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂにＮ型チャネルが形成される。また、正電位の第１の主電極４１に対して負電位を第１のゲート電極４９ａに印加すると、第１のゲート絶縁膜４８ａを介して第１のゲート電極４９ａに対向する第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂにＰ型チャネルが形成される。すなわち、この場合、上記Ｎ型チャネル及びＰ型チャネルを介して第１の主電極４１と第２の主電極４２間に電流が流れ、バイポーラ動作する。

また、上記逆方向電圧印加状態において、第１のゲート電極４９ａに正電位を印加すると、第１のゲート絶縁膜４８ａを介して第１のゲート電極４９ａに対向する第４のＰ型半導体層４６ａ及び第４のＮ型半導体層４６ｂにＮ型チャネルが形成される。すなわち、第１の主電極４１側及び第２の主電極４２側の両方にＮ型チャネルが形成され、ユニポーラ動作する。

また、上記逆方向電圧印加状態において、第２のゲート電極４９ｂに負電位を印加すると、第２のゲート絶縁膜４８ｂを介して第２のゲート電極４９ｂに対向する第２のＰ型半導体層４４ａ及び第２のＮ型半導体層４４ｂにＰ型チャネルが形成される。すなわち、第１の主電極４１側及び第２の主電極４２側の両方にＰ型チャネルが形成され、ユニポーラ動作する。

［第６実施形態］
図１１は、本発明の第６実施形態に係る半導体装置の要部の模式断面図である。

本実施形態に係る半導体装置は、半導体基板（もしくは半導体層）３１上に設けられた絶縁層３２上に、互いに離間して設けられた第１の主電極５１と第２の主電極５２との間を結ぶ横方向に電流経路が形成されるＳＯＩ（Silicon On Insulator）構造を有する横型デバイスである。

図１１（ｂ）は第１の主電極５１と第２の主電極５２とを結ぶ方向の断面を示し、図１１（ａ）は図１１（ｂ）におけるＤ−Ｄ断面を示し、図１１（ｃ）は図１１（ａ）におけるＣ−Ｃ断面を示す。

絶縁層３２上には、Ｐ型半導体層７１とＮ型半導体層７２とが積層されている。図１１（ｂ）には絶縁層３２上にＰ型半導体層７１が設けられ、そのＰ型半導体層７１上にＮ型半導体層７２が設けられた構成を示すが、絶縁層３２上にＮ型半導体層７２が設けられ、そのＮ型半導体層７２上にＰ型半導体層７１が設けられた構成であってもよい。

Ｐ型半導体層７１は、第１〜第５のＰ型半導体層５３ａ〜５７ａを有する。第２のＰ型半導体層５４ａは第１のＰ型半導体層５３ａに隣接し、第３のＰ型半導体層５５ａは第２のＰ型半導体層５４ａに隣接し、第４のＰ型半導体層５６ａは第３のＰ型半導体層５５ａに隣接し、第５のＰ型半導体層５７ａは第４のＰ型半導体層５６ａに隣接している。

第１のＰ型半導体層５３ａ、第３のＰ型半導体層５５ａ及び第５のＰ型半導体層５７ａは、第２のＰ型半導体層５４ａ及び第４のＰ型半導体層５６ａよりもＰ型不純物濃度が高い。

Ｎ型半導体層７２は、第１〜第５のＮ型半導体層５３ｂ〜５７ｂを有する。第１のＮ型半導体層５３ｂは第１のＰ型半導体層５３ａ上に積層されている。第２のＮ型半導体層５４ｂは、第２のＰ型半導体層５４ａ上に積層されると共に第１のＮ型半導体層５３ｂに隣接している。第３のＮ型半導体層５５ｂは、第３のＰ型半導体層５５ａ上に積層されると共に第２のＮ型半導体層５４ｂに隣接している。第４のＮ型半導体層５６ｂは、第４のＰ型半導体層５６ａ上に積層されると共に第３のＮ型半導体層５５ｂに隣接している。第５のＮ型半導体層５７ｂは、第５のＰ型半導体層５７ａ上に積層されると共に第４のＮ型半導体層５６ｂに隣接している。

第１のＮ型半導体層５３ｂ、第３のＮ型半導体層５５ｂ及び第５のＮ型半導体層５７ｂは、第２のＮ型半導体層５４ｂ及び第４のＮ型半導体層５６ｂよりもＮ型不純物濃度が高い。

図１１（ａ）に示すように、第４のＮ型半導体層５６ｂ、この下の第４のＰ型半導体層５６ａ、第５のＮ型半導体層５７ｂおよびこの下の第５のＰ型半導体層５７ａには、絶縁層３２に達する第１のトレンチが複数形成され、その第１のトレンチ内に第１のゲート絶縁膜５８ａを介して第１のゲート電極５９ａが埋め込まれている。

第２のＮ型半導体層５４ｂ、この下の第２のＰ型半導体層５４ａ、第１のＮ型半導体層５３ｂおよびこの下の第１のＰ型半導体層５３ａには、絶縁層３２に達する第２のトレンチが複数形成され、その第２のトレンチ内に第２のゲート絶縁膜５８ｂを介して第２のゲート電極５９ｂが埋め込まれている。

各トレンチ内に埋め込まれた第１のゲート電極５９ａは、図１１（ｂ）、（ｃ）に示すように、第４のＮ型半導体層５６ｂ及び第５のＮ型半導体層５７ｂの表面上でつながっている。すなわち、第４のＮ型半導体層５６ｂ及び第５のＮ型半導体層５７ｂの表面上にも、第１のゲート絶縁膜５８ａを介して第１のゲート電極５９ａが設けられている。

同様に、各トレンチ内に埋め込まれた第２のゲート電極５９ｂは、第１のＮ型半導体層５３ｂ及び第２のＮ型半導体層５４ｂの表面上でつながっている。すなわち、第１のＮ型半導体層５３ｂ及び第２のＮ型半導体層５４ｂの表面上にも、第２のゲート絶縁膜５８ｂを介して第２のゲート電極５９ｂが設けられている。

第１の主電極５１は第５のＰ型半導体層５７ａ及び第５のＮ型半導体層５７ｂに接して絶縁層３２上に設けられ、第５のＰ型半導体層５７ａ及び第５のＮ型半導体層５７ｂは第１の主電極５１と電気的に接続されている。第２の主電極２２は第１のＰ型半導体層５３ａ及び第１のＮ型半導体層５３ｂに接して絶縁層３２上に設けられ、第１のＰ型半導体層５３ａ及び第１のＮ型半導体層５３ｂは第２の主電極５２と電気的に接続されている。

ここで、第１の主電極５１に対して第２の主電極５２が高電位とされた状態を、第１の主電極５１と第２の主電極５２間に順方向電圧が印加された状態とし、これとは逆に、第２の主電極５２に対して第１の主電極５１が高電位とされた状態を、第１の主電極５１と第２の主電極５２間に逆方向電圧が印加された状態とする。

第１のゲート電極５９ａと第２のゲート電極５９ｂはそれぞれ図示しないゲート制御回路に接続されている。

本実施形態においても、ゲート制御回路によってゲート電極５９ａ、５９ｂの電位を制御しなくてもあるいはゲート制御回路からの制御電圧の供給が断たれるような状況でも、トレンチゲート構造部を適切に設計することで、ゲート電極５９ａ、５９ｂがそれぞれ第１の主電極５１、第２の主電極５２に短絡された状態で順逆両方向で高耐圧が得られる。

第１の主電極５１と第１のゲート電極５９ａとが短絡され、且つ第２の主電極５２と第２のゲート電極５９ｂとが短絡された状態で、第１の主電極５１と第２の主電極５２間に順方向電圧が印加されると、第４のＮ型半導体層５６ｂにおける第１のゲート電極５９ａで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第１のゲート絶縁膜５８ａとの界面側から伸びた空乏層がピンチオフする。

さらに、第２のＮ型半導体層５４ｂにおける第２のゲート電極５９ｂ間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第２のゲート電極５９ｂに達した空乏層は第２のゲート電極５９ｂ間でピンチオフして伸びが停止し、第２の主電極５２に達しない。

また、第１の主電極５１と第１のゲート電極５９ａとが短絡され、且つ第２の主電極５２と第２のゲート電極５９ｂとが短絡された状態で、第１の主電極５１と第２の主電極５２間に順方向電圧が印加されると、第２のＰ型半導体層５４ａにおける第２のゲート電極５９ｂで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第２のゲート絶縁膜５８ｂとの界面側から伸びた空乏層がピンチオフする。

さらに、第４のＰ型半導体層５６ａにおける第１のゲート電極５９ａ間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第１のゲート電極５９ａに達した空乏層は第１のゲート電極５９ａ間でピンチオフして伸びが停止し、第１の主電極５１に達しない。

次に、第１の主電極５１と第１のゲート電極５９ａとが短絡され、且つ第２の主電極５２と第２のゲート電極５９ｂとが短絡された状態で、第１の主電極５１と第２の主電極５２間に逆方向電圧が印加されると、第２のＮ型半導体層５４ｂにおける第２のゲート電極５９ｂで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第２のゲート絶縁膜５８ｂとの界面側から伸びた空乏層がピンチオフする。

さらに、第４のＮ型半導体層５６ｂにおける第１のゲート電極５９ａ間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第１のゲート電極５９ａに達した空乏層は第１のゲート電極５９ａ間でピンチオフして伸びが停止し、第１の主電極５１に達しない。

また、第１の主電極５１と第１のゲート電極５９ａとが短絡され、且つ第２の主電極５２と第２のゲート電極５９ｂとが短絡された状態で、第１の主電極５１と第２の主電極５２間に逆方向電圧が印加されると、第４のＰ型半導体層５６ａにおける第１のゲート電極５９ａで挟まれた部分では、その部分の幅が狭いもしくは幅に対する長さの比が大きいことから、両側の第１のゲート絶縁膜５８ａとの界面側から伸びた空乏層がピンチオフする。

さらに、第２のＰ型半導体層５４ａにおける第２のゲート電極５９ｂ間で挟まれた部分の幅が狭いもしくは幅に対する長さの比が大きいことから、第２のゲート電極５９ｂに達した空乏層は第２のゲート電極５９ｂ間でピンチオフして伸びが停止し、第２の主電極５２に達しない。

ここで、本発明者は、第１のゲート電極５９ａ間の間隔ｃ１及び第２のゲート電極５９ｂ間の間隔ｃ２をそれぞれ２００ｎｍ以下、あるいは第４のＰ型半導体層５６ａ及び第４のＮ型半導体層５６ｂにおける第１のゲート電極５９ａで挟まれた部分の長さをｄ１とした場合にｃ１／ｄ１＜０．２、第２のＰ型半導体層５４ａ及び第２のＮ型半導体層５４ｂにおける第２のゲート電極５９ｂで挟まれた部分の長さをｄ２とした場合にｃ２／ｄ２＜０．２とすれば前述した耐圧保持作用を確実に得ることができるとの知見を得るに至った。

本実施形態の構造について、第１のゲート電極５９ａ間の間隔ｃ１＝２００ｎｍ、第２のゲート電極５９ｂ間の間隔ｃ２＝２００ｎｍ、第４のＰ型半導体層５６ａ及び第４のＮ型半導体層５６ｂにおける第１のゲート電極５９ａで挟まれた部分の長さｄ１＝３μｍ、第２のＰ型半導体層５４ａ及び第２のＮ型半導体層５４ｂにおける第２のゲート電極５９ｂで挟まれた部分の長さｄ２＝３μｍ、第１のゲート電極５９ａの長さを５μｍ、第２のゲート電極５９ｂの長さを５μｍ、第１のゲート電極５９ａと第２のゲート電極５９ｂとの間における第３のＮ型半導体層５５ｂ及び第３のＰ型半導体層５５ａを含む半導体層の長さを１５μｍとして、電流−電圧特性のシミュレーションを行った。

その結果、前述した各実施形態と同様に、図３に示すように、順方向と逆方向共に、６０１０（Ｖ）の耐圧を実現できるとの結果を得た。

以上説明したように本実施形態においても、第３のＰ型半導体層５５ａ及び第３のＮ型半導体層５５ｂを短くしても、トレンチゲート構造によって、一方の主電極側から伸びる空乏層が他方の主電極へと達するのを防止することができ高耐圧が得られる。第３のＰ型半導体層５５ａ及び第３のＮ型半導体層５５ｂを短くできることによって、オン抵抗の低減、スイッチング特性の改善を図れるようになる。

また、第１の主電極５１側と第２の主電極５２側とで素子構造に対称性を有するので、最大順方向電圧を印加した場合と、最大逆方向電圧を印加した場合とで同じ耐圧を確保できる。すなわち、オン抵抗の増大、スイッチング特性の劣化をきたすことなく、順逆両方向に高耐圧を確保できる半導体装置を提供可能である。

また、トレンチゲート構造を前述したように適切に設計することで、第１の主電極５１と第１のゲート電極５９ａとが短絡し、且つ第２の主電極５２と第２のゲート電極５９ｂとが短絡した状態で、順逆両方向の高耐圧が実現できる。すなわち、ゲート制御回路によって第１のゲート電極５９ａと第２のゲート電極５９ｂを制御しなくても、順逆両方向で高耐圧の確保が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路から第１のゲート電極５９ａと第２のゲート電極５９ｂに制御電圧が供給されない状態でも、順逆両方向で高耐圧を確保でき、実使用上使い勝手のよい半導体装置を提供できる。

さらに、本実施形態では、Ｐ型半導体層７１とＮ型半導体層７２とが積層方向にＰＮ接合した構造を有するため、Ｐ型半導体層７１とＮ型半導体層７２に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、さらなる高耐圧を保持することが可能である。すなわち、順方向電圧印加時または逆方向電圧印加時、Ｐ型半導体層７１とＮ型半導体層７２とのＰＮ接合から積層方向に伸びる空乏層によっても耐圧の保持が可能となる。

また、高耐圧を保持しつつ、比較的高ドープされた第３のＰ型半導体層５５ａ、第３のＮ型半導体層５５ｂを通して電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。すなわち、積層方向に伸びる空乏層によっても耐圧を保持することから、第３のＰ型半導体層５５ａ及び第３のＮ型半導体層５５ｂを比較的短く、また高不純物濃度にしても高耐圧を保持可能となり、第３のＰ型半導体層５５ａ及び第３のＮ型半導体層５５ｂを短く、高不純物濃度にする分、オン抵抗の低減を図れる。

次に、第１の主電極５１と第２の主電極５２間に電流を流すオン動作について説明する。

第１の主電極５１と第２の主電極５２間に順方向電圧が印加され、０Ｖもしくは負電位の第１の主電極５１に対して正電位を第１のゲート電極５９ａに印加すると、第１のゲート絶縁膜５８ａを介して第１のゲート電極５９ａに対向する第４のＰ型半導体層５６ａ及び第４のＮ型半導体層５６ｂにＮ型チャネルが形成される。また、正電位の第２の主電極５２に対して負電位を第２のゲート電極５９ｂに印加すると、第２のゲート絶縁膜５８ｂを介して第２のゲート電極５９ｂに対向する第２のＰ型半導体層５４ａ及び第２のＮ型半導体層５４ｂにＰ型チャネルが形成される。すなわち、この場合、上記Ｎ型チャネル及びＰ型チャネルを介して第１の主電極５１と第２の主電極５２間に電流が流れ、バイポーラ動作する。

また、上記順方向電圧印加状態において、第２のゲート電極５９ｂに正電位を印加すると、第２のゲート絶縁膜５８ｂを介して第２のゲート電極５９ｂに対向する第２のＰ型半導体層５４ａ及び第２のＮ型半導体層５４ｂにＮ型チャネルが形成される。すなわち、第１の主電極５１側及び第２の主電極５２側の両方にＮ型チャネルが形成され、ユニポーラ動作する。

また、上記順方向電圧印加状態において、第１のゲート電極５９ａに負電位を印加すると、第１のゲート絶縁膜５８ａを介して第１のゲート電極５９ａに対向する第４のＰ型半導体層５６ａ及び第４のＮ型半導体層５６ｂにＰ型チャネルが形成される。すなわち、第１の主電極５１側及び第２の主電極５２側の両方にＰ型チャネルが形成され、ユニポーラ動作する。

第１の主電極５１と第２の主電極５２間に逆方向電圧が印加され、０Ｖもしくは負電位の第２の主電極５２に対して正電位を第２のゲート電極５９ｂに印加すると、第２のゲート絶縁膜５８ｂを介して第２のゲート電極５９ｂに対向する第２のＰ型半導体層５４ａ及び第２のＮ型半導体層５４ｂにＮ型チャネルが形成される。また、正電位の第１の主電極５１に対して負電位を第１のゲート電極５９ａに印加すると、第１のゲート絶縁膜５８ａを介して第１のゲート電極５９ａに対向する第４のＰ型半導体層５６ａ及び第４のＮ型半導体層５６ｂにＰ型チャネルが形成される。すなわち、この場合、上記Ｎ型チャネル及びＰ型チャネルを介して第１の主電極５１と第２の主電極５２間に電流が流れ、バイポーラ動作する。

また、上記逆方向電圧印加状態において、第１のゲート電極５９ａに正電位を印加すると、第１のゲート絶縁膜５８ａを介して第１のゲート電極５９ａに対向する第４のＰ型半導体層５６ａ及び第４のＮ型半導体層５６ｂにＮ型チャネルが形成される。すなわち、第１の主電極５１側及び第２の主電極５２側の両方にＮ型チャネルが形成され、ユニポーラ動作する。

また、上記逆方向電圧印加状態において、第２のゲート電極５９ｂに負電位を印加すると、第２のゲート絶縁膜５８ｂを介して第２のゲート電極５９ｂに対向する第２のＰ型半導体層５４ａ及び第２のＮ型半導体層５４ｂにＰ型チャネルが形成される。すなわち、第１の主電極５１側及び第２の主電極５２側の両方にＰ型チャネルが形成され、ユニポーラ動作する。

また、本実施形態において、トレンチ及びこれに埋め込まれた第１のゲート電極５９ａは、図１１（ｃ）に示すように、第４のＮ型半導体層５６ｂ及び第４のＰ型半導体層５６ａが形成されたＳＯＩ層と絶縁層３２との界面よりも深く絶縁層３２側に入り込んで形成されている。同様に、トレンチ及びこれに埋め込まれた第２のゲート電極５９ｂも、第２のＮ型半導体層５４ｂ及び第２のＰ型半導体層５４ａが形成されたＳＯＩ層と絶縁層３２との界面よりも深く絶縁層３２側に入り込んで形成されている。このような構造により、ＳＯＩ層の裏面側にも第１のゲート電極５９ａや第２のゲート電極５９ｂの電位を作用させやすく、ＳＯＩ層に対する基板電位の影響を抑制することができる。

前述した各実施形態においては、第２のゲート電極の幾何学形状により、第１のゲート電極側から伸びてきた空乏層がストップし、第１のゲート電極の幾何学形状により、第２のゲート電極側から伸びてきた空乏層がストップする。

第１のゲート電極、第２のゲート電極の平面パターンはストライプ状に限らず、空乏層のストッパーとしての機能を持つ幾何学形状と寸法を満たせば、メッシュ状など他のパターンでもよい。

第１のゲート電極間の間隔ｃ１と、第２のゲート電極間の間隔ｃ２との関係は、ｃ１＝ｃ２でも、ｃ１＞ｃ２でも、ｃ１＜ｃ２でもよい。

［第７実施形態］
図１２は、本発明の第７実施形態に係る半導体装置の要部の模式断面図である。

本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極６１と第２の主電極６２との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。

本実施形態に係る半導体装置は、第１の主電極６１と第２の主電極６２との間に、第２の主電極６２側から順に、Ｎ^＋型エミッタ層６３、Ｎ⁻型半導体層６４ａ、Ｎ型半導体層６４ｂ、Ｐ型半導体層６５が設けられたダイオード構造を有する。

Ｎ^＋型エミッタ層６３は、第２の主電極６２に接して設けられ、第２の主電極６２と電気的に接続されている。Ｎ^＋型エミッタ層６３上には、これよりもＮ型不純物濃度が低いＮ⁻型半導体層６４ａが設けられている。Ｎ⁻型半導体層６４ａ上には、Ｎ^＋型エミッタ層６３よりもＮ型不純物濃度が低く、Ｎ⁻型半導体層６４ａよりはＮ型不純物濃度が高いＮ型半導体層６４ｂが設けられている。Ｎ型半導体層６４ｂ上には、このＮ型半導体層６４ｂとＰＮ接合を形成してＰ型半導体層６５が設けられている。Ｐ型半導体層６５上には第１の主電極６１が設けられ、Ｐ型半導体層６５は第１の主電極６１と電気的に接続されている。

Ｐ型半導体層６５の表面からＮ型半導体層６４ｂを貫通しＮ⁻型半導体層６４ａに達して複数のトレンチが形成され、そのトレンチ内にゲート絶縁膜６７を介してゲート電極６６が埋め込まれている。ゲート電極６６は、紙面を貫く方向に延びるストライプ状の平面パターンで形成されている。

ここで、第２の主電極６２に対して第１の主電極６１が高電位とされた状態を、第１の主電極６１と第２の主電極６２間に順方向電圧が印加された状態とし、これとは逆に、第１の主電極６１に対して第２の主電極６２が高電位とされた状態を、第１の主電極６１と第２の主電極６２間に逆方向電圧が印加された状態とする。ゲート電極６６は図示しないゲート制御回路に接続されている。

第１の主電極６１と第２の主電極６２間に順方向電圧が印加されると、第１の主電極６１と第２の主電極６２間に順方向電流が流れる。このとき、ゲート電極６６には図示しないゲート制御回路から所望の制御電位が与えられる。あるいは、ゲート電極６６は第１の主電極６１と短絡されていてもよい。

第１の主電極６１とゲート電極６６とが短絡された状態で、第１の主電極６１と第２の主電極６２間に逆方向電圧が印加されると、Ｎ型半導体層６４ｂにおけるゲート電極６６で挟まれた部分では、その部分の幅が狭いもしくはアスペクト比（幅に対する厚さの比）が大きいことから、Ｐ型半導体層６５とのＰＮ接合及び両側のゲート絶縁膜６７との界面側から伸びた空乏層がピンチオフする。そして、ゲート電極６６間でピンチオフした空乏層はＮ⁻型半導体層６４ａを第２の主電極６２側に向けて伸びていき、Ｎ^＋型エミッタ層６３でその伸びが停止され、第２の主電極６２には達しない。これにより、高い逆方向耐圧を実現できる。

ここで、本発明者は、ゲート電極６６間の間隔ｃを２００ｎｍ以下、あるいはＮ型半導体層６４ｂ及びＮ⁻型半導体層６４ａにおけるゲート電極６６で挟まれた部分の厚さをｄとした場合にｃ／ｄ＜０．２とすれば、前述した逆方向の耐圧保持作用を確実に得ることができるとの知見を得るに至った。

また、トレンチゲート構造を前述したように適切に設計することで、第１の主電極６１とゲート電極６６とが短絡した状態で逆方向の高耐圧が実現できる。すなわち、ゲート制御回路によってゲート電極６６を制御しなくても、逆方向の高耐圧保持が可能である。したがって、例えば、回路起動時、停電や故障等によるゲート制御回路の停止時など、ゲート制御回路からゲート電極６６に制御電圧が供給されない状態でも逆方向の高耐圧を実現でき、実使用上使い勝手のよい半導体装置を提供できる。

また、一般に、ＰＮ接合ダイオードにおいては、順方向電圧が印加されたオン時に高抵抗ベース層（本実施形態においてはＮ⁻型半導体層６４ａに相当）に蓄積される電子と正孔のキャリアプラズマによる逆回復（ターンオフ）時のテール電流の問題があり、ショットキーバリアダイオードに比べて逆回復時の損失やスイッチング速度が劣る問題がある。これを抑制するべく、Ｐ型半導体層６５のＰ型不純物濃度を低くしてキャリア注入効率を低下させて、逆回復特性の改善を図ることが考えられる。

しかし、Ｐ型半導体層６５のＰ型不純物濃度を低くすると、逆方向電圧印加時に、Ｐ型半導体層６５を空乏層が拡がりやすくなり、空乏層が第１の主電極６１に達してパンチスルーし耐圧が低下することが懸念される。

本実施形態では、前述したように、トレンチゲート構造の設計で高い逆方向耐圧を実現するため、Ｐ型半導体層６５のＰ型不純物濃度を低くしても高い逆方向耐圧を実現できる。本発明者がシミュレーションしたところ、Ｐ型半導体層６５の不純物ドーズ量Ｑが、
１×１０^９＜Ｑ＜１×１０^１２（ｃｍ^−２）でも高い逆方向耐圧が得られることが確認できた。

そして、Ｐ型半導体層６５のＰ型不純物濃度を低くすることで、順方向電圧が印加されたオン時におけるキャリア注入効率を低下させて、逆回復特性を改善して高速スイッチングが可能となる。

パワーデバイスの耐圧と信頼性を確保するためには、低抵抗側の不純物ドーズ量（上記Ｐ型半導体層６５の不純物ドーズ量に相当）Ｑを、Ｑ≧１×１０^１２（ｃｍ^−２）にする必要があった。したがって、低抵抗側の不純物ドーズ量の下限があるため、高抵抗側の不純物濃度との差で注入効率をある値以下に下げることができなかった。

しかし、本実施形態では前述した微細トレンチ構造（微細ゲート間隔にて擬似ＰＮジャンクションを形成した構造）の効果により、パワーデバイスの耐圧と信頼性とは独立に、低抵抗側の不純物濃度を、従来であれば耐圧の信頼性が確保できないレベルまで低くすることが可能である。その結果、本実施形態によれば、トレンチ低抵抗側からのキャリア注入の注入効率を下げることで、より高速なダイオードを実現することができる。

前述した各実施形態において、トレンチ表面（主電極側）とトレンチ底面との間に生じる電位差によって酸化膜を挟んで電極の反対側の半導体層に生じる反転層（蓄積層）の厚さはおよそ数ｎｍ〜数十ｎｍ程度である。この反転層の電位を空乏層のストッパーとするには、トレンチゲート構造におけるトレンチ間隔ｃは数ｎｍ〜数十ｎｍで、トレンチ深さｄはｄ＞ｃが望ましい。ｄが大きいほど、トレンチ表面（主電極側）とトレンチ底面との間に生じる電位差が大きくなるので、空乏層のストッパーとしての効果が大きく、ｃ／ｄ＜０．２（より確実には、ｃ／ｄ＜０．１）の場合、ｃは２００ｎｍ以下で、ストッパーとしての効果を持つ。トレンチが埋め込みゲートである場合で適切なゲート電圧の印加がある場合は、ｃ＜１μｍでも効果がある。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

本発明は、以下の態様を含む。

（付記１）
第１導電型ベース層と、
前記第１導電型ベース層の第１の主面側に設けられた第１の第２導電型ベース層と、
前記第１導電型ベース層の第２の主面側に設けられた第２の第２導電型ベース層と、
前記第１の第２導電型ベース層の表面から前記第１導電型ベース層に達して形成された複数の第１のトレンチ内に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第２の第２導電型ベース層の表面から前記第１導電型ベース層に達して形成された複数の第２のトレンチ内に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
前記第１の第２導電型ベース層の表面に設けられた第１の主電極と、
前記第２の第２導電型ベース層の表面に設けられた第２の主電極と、
を備え、
前記第１の主電極と前記第１のゲート電極とが短絡され及び前記第２の主電極と前記第２のゲート電極とが短絡された状態で、
前記第１の主電極と前記第２の主電極との間に順方向電圧が印加されると前記第１導電型ベース層内を前記第１の主面側から前記第２の主面側に向かって伸びる空乏層が、隣り合う前記第２のゲート電極間で停止して前記第２の第２導電型ベース層に到達しないように、且つ、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると前記第１導電型ベース層内を前記第２の主面側から前記第１の主面側に向かって伸びる空乏層が、隣り合う前記第１のゲート電極間で停止して前記第１の第２導電型ベース層に到達しないように、前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
（付記２）
前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が、それぞれ２００ｎｍ以下であることを特徴とする付記１記載の半導体装置。
（付記３）
前記第１のゲート電極間の間隔をｃ１、前記第１導電型ベース層における前記第１のゲート電極で挟まれた部分の厚さをｄ１とするとｃ１／ｄ１＜０．２であり、前記第２のゲート電極間の間隔をｃ２、前記第１導電型ベース層における前記第２のゲート電極で挟まれた部分の厚さをｄ２とするとｃ２／ｄ２＜０．２であることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記空乏層は、前記第１のゲート電極間でピンチオフし、且つ前記第２のゲート電極間でピンチオフすることを特徴とする付記１〜３のいずれか１つに記載の半導体装置。
（付記５）
前記第１導電型ベース層における前記第１の第２導電型ベース層と接する部分に、前記第１導電型ベース層よりも不純物濃度が高い第１導電型のストッパ層が設けられていることを特徴とする付記１〜４のいずれか１つに記載の半導体装置。
（付記６）
前記第１導電型ベース層における前記第２の第２導電型ベース層と接する部分に、前記第１導電型ベース層よりも不純物濃度が高い第１導電型のストッパ層が設けられていることを特徴とする付記１〜５のいずれか１つに記載の半導体装置。
（付記７）
前記第１の第２導電型ベース層の表面に選択的に第１導電型のソース層が設けられていることを特徴とする付記１〜６のいずれか１つに記載の半導体装置。
（付記８）
前記第２の第２導電型ベース層の表面に選択的に第１導電型のソース層が設けられていることを特徴とする付記１〜７のいずれか１つに記載の半導体装置。
（付記９）
前記第１導電型ベース層の前記第１の主面及び前記第２の主面に対して略平行な方向に、前記第１導電型ベース層に対して隣接して第３の第２導電型ベース層が設けられていることを特徴とする付記１〜８のいずれか１つに記載の半導体装置。
（付記１０）
絶縁層と、
前記絶縁層上に設けられた第１導電型ベース層と、
前記第１導電型ベース層に接して前記絶縁層上に設けられた第１の第２導電型ベース層と、
前記第１の第２導電型ベース層に対して前記第１導電型ベース層を挟んだ反対側で前記第１導電型ベース層に接して前記絶縁層上に設けられた第２の第２導電型ベース層と、
前記第１の第２導電型ベース層及び前記第１の第２導電型ベース層に接する前記第１導電型ベース層の一端部に形成され前記絶縁層に達する複数の第１のトレンチ内に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第２の第２導電型ベース層及び前記第２の第２導電型ベース層に接する前記第１導電型ベース層の他端部に形成され前記絶縁層に達する複数の第２のトレンチ内に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
前記第１の第２導電型ベース層に接して設けられた第１の主電極と、
前記第２の第２導電型ベース層に接して設けられた第２の主電極と、
を備え、
前記第１の主電極と前記第１のゲート電極とが短絡され及び前記第２の主電極と前記第２のゲート電極とが短絡された状態で、
前記第１の主電極と前記第２の主電極との間に順方向電圧が印加されると前記第１導電型ベース層内を前記第１のゲート電極側から前記第２のゲート電極側に向かって伸びる空乏層が、隣り合う前記第２のゲート電極間で停止して前記第２の第２導電型ベース層に到達しないように、且つ、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると前記第１導電型ベース層内を前記第２のゲート電極側から前記第１のゲート電極側に向かって伸びる空乏層が、隣り合う前記第１のゲート電極間で停止して前記第１の第２導電型ベース層に到達しないように、前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
（付記１１）
前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が、それぞれ２００ｎｍ以下であることを特徴とする付記１０記載の半導体装置。
（付記１２）
前記第１のゲート電極間の間隔をｃ１、前記第１導電型ベース層における前記第１のゲート電極で挟まれた部分の長さをｄ１とするとｃ１／ｄ１＜０．２であり、前記第２のゲート電極間の間隔をｃ２、前記第１導電型ベース層における前記第２のゲート電極で挟まれた部分の長さをｄ２とするとｃ２／ｄ２＜０．２であることを特徴とする付記１０または１１に記載の半導体装置。
（付記１３）
前記空乏層は、前記第１のゲート電極間でピンチオフし、且つ前記第２のゲート電極間でピンチオフすることを特徴とする付記１０〜１２のいずれか１つに記載の半導体装置。
（付記１４）
前記第１導電型ベース層における前記第１の第２導電型ベース層と接する部分に、前記第１導電型ベース層よりも不純物濃度が高い第１導電型のストッパ層が設けられていることを特徴とする付記１０〜１３のいずれか１つに記載の半導体装置。
（付記１５）
前記第１導電型ベース層における前記第２の第２導電型ベース層と接する部分に、前記第１導電型ベース層よりも不純物濃度が高い第１導電型のストッパ層が設けられていることを特徴とする付記１０〜１４のいずれか１つに記載の半導体装置。
（付記１６）
前記第１の第２導電型ベース層における前記第１の主電極と接する部分に選択的に第１導電型のソース層が設けられていることを特徴とする付記１０〜１５のいずれか１つに記載の半導体装置。
（付記１７）
前記第２の第２導電型ベース層における前記第２の主電極と接する部分に選択的に第１導電型のソース層が設けられていることを特徴とする付記１０〜１６のいずれか１つに記載の半導体装置。
（付記１８）
前記第１導電型ベース層に隣接して第３の第２導電型ベース層が設けられていることを特徴とする付記１０〜１７のいずれか１つに記載の半導体装置。
（付記１９）
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層上に設けられ前記第１の第１導電型半導体層よりも不純物濃度が低い第２の第１導電型半導体層と、
前記第２の第１導電型半導体層上に設けられ前記第２の第１導電型半導体層よりも不純物濃度が高い第３の第１導電型半導体層と、
前記第３の第１導電型半導体層上に設けられ前記第３の第１導電型半導体層よりも不純物濃度が低い第４の第１導電型半導体層と、
前記第４の第１導電型半導体層上に設けられ前記第４の第１導電型半導体層よりも不純物濃度が高い第５の第１導電型半導体層と、
前記第１の第１導電型半導体層に隣接して設けられた第１の第２導電型半導体層と、
前記第１の第２導電型半導体層上で前記第２の第１導電型半導体層に隣接して設けられ前記第１の第２導電型半導体層よりも不純物濃度が低い第２の第２導電型半導体層と、
前記第２の第２導電型半導体層上で前記第３の第１導電型半導体層に隣接して設けられ前記第２の第２導電型半導体層よりも不純物濃度が高い第３の第２導電型半導体層と、
前記第３の第２導電型半導体層上で前記第４の第１導電型半導体層に隣接して設けられ前記第３の第２導電型半導体層よりも不純物濃度が低い第４の第２導電型半導体層と、
前記第４の第２導電型半導体層上で前記第５の第１導電型半導体層に隣接して設けられ前記第４の第２導電型半導体層よりも不純物濃度が高い第５の第２導電型半導体層と、
前記第５の第１導電型半導体層及び前記第５の第２導電型半導体層に接して設けられた第１の主電極と、
前記第１の第１導電型半導体層及び前記第１の第２導電型半導体層に接して設けられた第２の主電極と、
前記第５の第１導電型半導体層及び前記第５の第２導電型半導体層の表面から前記第４の第１導電型半導体層及び前記第４の第２導電型半導体層に達して形成された複数の第１のトレンチ内に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第１の第１導電型半導体層及び前記第１の第２導電型半導体層の表面から前記第２の第１導電型半導体層及び前記第２の第２導電型半導体層に達して形成された複数の第２のトレンチ内に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
を備え、
前記第１の主電極と前記第１のゲート電極とが短絡され及び前記第２の主電極と前記第２のゲート電極とが短絡された状態で、
前記第１の主電極と前記第２の主電極との間に順方向電圧が印加されると前記第１のゲート電極側から前記第２のゲート電極側に向かって伸びる空乏層が、隣り合う前記第２のゲート電極間で停止して前記第１の第１導電型半導体層及び前記第１の第２導電型半導体層に到達しないように、且つ、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると前記第２のゲート電極側から前記第１のゲート電極側に向かって伸びる空乏層が、隣り合う前記第１のゲート電極間で停止して前記第５の第１導電型半導体層及び前記第５の第２導電型半導体層に到達しないように、前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
（付記２０）
前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が、それぞれ２００ｎｍ以下であることを特徴とする付記１９記載の半導体装置。
（付記２１）
前記第１のゲート電極間の間隔をｃ１、前記第４の第１導電型半導体層及び前記第４の第２導電型半導体層における前記第１のゲート電極で挟まれた部分の厚さをｄ１とするとｃ１／ｄ１＜０．２であり、前記第２のゲート電極間の間隔をｃ２、前記第２の第１導電型半導体層及び前記第２の第２導電型半導体層における前記第２のゲート電極で挟まれた部分の厚さをｄ２とするとｃ２／ｄ２＜０．２であることを特徴とする付記１９または２０に記載の半導体装置。
（付記２２）
前記空乏層は、前記第１のゲート電極間でピンチオフし、且つ前記第２のゲート電極間でピンチオフすることを特徴とする付記１９〜２１のいずれか１つに記載の半導体装置。
（付記２３）
絶縁層と、
前記絶縁層上に設けられた第１の第１導電型半導体層と、
前記絶縁層上で前記第１の第１導電型半導体層に隣接して設けられ前記第１の第１導電型半導体層よりも不純物濃度が低い第２の第１導電型半導体層と、
前記絶縁層上で前記第２の第１導電型半導体層に隣接して設けられ前記第２の第１導電型半導体層よりも不純物濃度が高い第３の第１導電型半導体層と、
前記絶縁層上で前記第３の第１導電型半導体層に隣接して設けられ前記第３の第１導電型半導体層よりも不純物濃度が低い第４の第１導電型半導体層と、
前記絶縁層上で前記第４の第１導電型半導体層に隣接して設けられ前記第４の第１導電型半導体層よりも不純物濃度が高い第５の第１導電型半導体層と、
前記絶縁層上で前記第１の第１導電型半導体層に対して積層された第１の第２導電型半導体層と、
前記絶縁層上で前記第２の第１導電型半導体層に対して積層されると共に、前記第１の第２導電型半導体層に隣接して設けられ前記第１の第２導電型半導体層よりも不純物濃度が低い第２の第２導電型半導体層と、
前記絶縁層上で前記第３の第１導電型半導体層に対して積層されると共に、前記第２の第２導電型半導体層に隣接して設けられ前記第２の第２導電型半導体層よりも不純物濃度が高い第３の第２導電型半導体層と、
前記絶縁層上で前記第４の第１導電型半導体層に対して積層されると共に、前記第３の第２導電型半導体層に隣接して設けられ前記第３の第２導電型半導体層よりも不純物濃度が低い第４の第２導電型半導体層と、
前記絶縁層上で前記第５の第１導電型半導体層に対して積層されると共に、前記第４の第２導電型半導体層に隣接して設けられ前記第４の第２導電型半導体層よりも不純物濃度が高い第５の第２導電型半導体層と、
前記第５の第１導電型半導体層及び前記第５の第２導電型半導体層に接して設けられた第１の主電極と、
前記第１の第１導電型半導体層及び前記第１の第２導電型半導体層に接して設けられた第２の主電極と、
前記第５の第１導電型半導体層、前記第４の第１導電型半導体層、前記第５の第２導電型半導体層および前記第４の第２導電型半導体層に形成され前記絶縁層に達する複数の第１のトレンチ内に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第１の第１導電型半導体層、前記第２の第１導電型半導体層、前記第１の第２導電型半導体層および前記第２の第２導電型半導体層に形成され前記絶縁層に達する複数の第２のトレンチ内に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
を備え、
前記第１の主電極と前記第１のゲート電極とが短絡され及び前記第２の主電極と前記第２のゲート電極とが短絡された状態で、
前記第１の主電極と前記第２の主電極との間に順方向電圧が印加されると前記第１のゲート電極側から前記第２のゲート電極側に向かって伸びる空乏層が、隣り合う前記第２のゲート電極間で停止して前記第１の第１導電型半導体層及び前記第１の第２導電型半導体層に到達しないように、且つ、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると前記第２のゲート電極側から前記第１のゲート電極側に向かって伸びる空乏層が、隣り合う前記第１のゲート電極間で停止して前記第５の第１導電型半導体層及び前記第５の第２導電型半導体層に到達しないように、前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が設定されていることを特徴とする半導体装置。
（付記２４）
前記第１のゲート電極間の間隔及び前記第２のゲート電極間の間隔が、それぞれ２００ｎｍ以下であることを特徴とする付記２３記載の半導体装置。
（付記２５）
前記第１のゲート電極間の間隔をｃ１、前記第４の第１導電型半導体層及び前記第４の第２導電型半導体層における前記第１のゲート電極で挟まれた部分の厚さをｄ１とするとｃ１／ｄ１＜０．２であり、前記第２のゲート電極間の間隔をｃ２、前記第２の第１導電型半導体層及び前記第２の第２導電型半導体層における前記第２のゲート電極で挟まれた部分の厚さをｄ２とするとｃ２／ｄ２＜０．２であることを特徴とする付記２３または２４に記載の半導体装置。
（付記２６）
前記空乏層は、前記第１のゲート電極間でピンチオフし、且つ前記第２のゲート電極間でピンチオフすることを特徴とする付記２３〜２５のいずれか１つに記載の半導体装置。
（付記２７）
第１導電型のエミッタ層と、
前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第１導電型半導体層と、
前記第１導電型半導体層上に設けられた第２導電型半導体層と、
前記第２導電型半導体層に接して設けられた第１の主電極と、
前記エミッタ層に接して設けられた第２の主電極と、
前記第２導電型半導体層の表面から前記第１導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記第１の主電極と前記ゲート電極とが短絡された状態で、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第１導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置。
（付記２８）
前記第２導電型半導体層の不純物ドーズ量Ｑが、Ｑ＜１×１０^１２（ｃｍ^−２）であることを特徴とする付記２７記載の半導体装置。
（付記２９）
前記ゲート電極間の間隔が、２００ｎｍ以下であることを特徴とする付記２７または付記２８に記載の半導体装置。
（付記３０）
前記ゲート電極間の間隔をｃ、前記第１導電型半導体層における前記ゲート電極で挟まれた部分の厚さをｄとするとｃ／ｄ＜０．２であることを特徴とする付記２７〜２９のいずれか１つに記載の半導体装置。

１０，３０…第１導電型ベース層、１１，２１，４１，５１，６１…第１の主電極、１２，２２，４２，５２，６２…第２の主電極、１３ａ，２３ａ…第１の第２導電型ベース層、１３ｂ，２３ｂ…第２の第２導電型ベース層、１５ａ，２５ａ，４９ａ…第１のゲート電極、１５ｂ，２５ｂ，４９ｂ…第２のゲート電極、１７ａ，２７ａ…第１のストッパ層、１７ｂ，２７ｂ…第２のストッパ層、３２…絶縁層、６３…エミッタ層、６６…ゲート電極

Claims (4)

1. 第１導電型のエミッタ層と、
   前記エミッタ層上に設けられ前記エミッタ層よりも不純物濃度が低い第１導電型半導体層と、
   前記第１導電型半導体層上に設けられた第２導電型半導体層と、
   前記第２導電型半導体層に接して設けられた第１の主電極と、
   前記エミッタ層に接して設けられた第２の主電極と、
   前記第２導電型半導体層の表面から前記第１導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記第２導電型半導体層の不純物ドーズ量Ｑが、Ｑ＜１×１０ ^１２ （ｃｍ ^−２ ）であり、
   前記第１の主電極と前記ゲート電極とが短絡された状態で、前記第１の主電極と前記第２の主電極との間に逆方向電圧が印加されると、隣り合う前記ゲート電極間の前記第１導電型半導体層内で空乏層がピンチオフするように、前記ゲート電極間の間隔が設定されていることを特徴とする半導体装置。
2. 前記ゲート電極間の間隔が、２００ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
3. 前記ゲート電極間の間隔をｃ、前記第１導電型半導体層における前記ゲート電極で挟まれた部分の厚さをｄとするとｃ／ｄ＜０．２であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の主電極と前記ゲート電極とが短絡されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。

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