JP2013062343A - 半導体素子 - Google Patents

Abstract

【課題】オン抵抗が低く、より信頼性の高い半導体素子を提供する。
【解決手段】実施形態の半導体素子は、ドレイン層の主面に対して平行な方向に交互に設けられた第１ピラー層および第２ピラー層と、第１ピラー層のいずれかの表面および前記いずれかの前記第１ピラー層の両側に設けられた第２ピラー層の表面に選択的に設けられた第２導電形のベース領域と、ベース領域の表面に選択的に設けられたソース領域と、ゲート電極と、ドレイン電極と、ソース電極と、を備える。ドレイン層の主面に対して垂直な方向からみて、第１ピラー層のそれぞれ、および第２ピラー層のそれぞれは、ドレイン層の主面に対して平行な方向であり、かつ前記交互に設けられた方向に対して垂直な方向にストライプ状に延在している。ベース領域のそれぞれは、前記交互に設けられた方向において、第１ピラー層の幅と第２ピラー層の幅とを合わせた長さのＮ倍のピッチで配置されている。
【選択図】図１

Description

本発明の実施形態は、半導体素子に関する。

上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン抵抗は、伝導層であるドリフト層の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、ドリフト層内の不純物濃度（ドーピング濃度）によって主に決定される。ドリフト層内の不純物濃度は、ベース領域とドリフト層とによって形成されるｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗とには、トレードオフの関係が存在している。このトレードオフには素子材料により決定される限界がある。

この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にｎ形ピラー層とｐ形ピラー層とを交互に設けたスーパージャンクション構造がある。スーパージャンクション構造は、ｐ形ピラー層とｎ形ピラー層とに含まれるチャージ量（不純物量）を同じにすることで、擬似的なノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ形ピラー層を通して通電させる。これにより、この種のＭＯＳＦＥＴでは、材料限界を越えた低オン抵抗が実現する。この種のＭＯＳＦＥＴでは、高耐圧を保持するために、ｎ形ピラー層とｐ形ピラー層との不純物量を精度良く制御する必要がある。

また、この種のＭＯＳＦＥＴでは、オン抵抗の低減化のために、スーパージャンクション構造の各ピラー層の微細化が求められている。しかし、各ピラー層を微細化すると、それに伴って、ベース領域のピッチも小さくなり、例えば、主電極の形成不良が生じる可能性がある。主電極の形成不良が生じると、パワーＭＯＳＦＥＴとしての信頼性が低下してしまう。

特開２００２−０７６３３９号公報

本発明が解決しようとする課題は、オン抵抗が低く、より信頼性の高い半導体素子を提供することである。

実施形態の半導体素子は、第１導電形のドレイン層と、前記ドレイン層の上に、前記ドレイン層の主面に対して平行な第１の方向において交互に設けられた第１導電形の第１ピラー層および第２導電形の第２ピラー層と、前記第１ピラー層のいずれかの表面および前記いずれかの前記第１ピラー層の両側に設けられた前記第２ピラー層の表面に選択的に設けられた第２導電形のベース領域と、前記ベース領域の表面に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電形のコンタクト領域と、を備える。さらに、実施形態の半導体素子は、前記ベース領域および前記コンタクト領域の少なくともいずれかの表面に選択的に設けられた第１導電形のソース領域と、前記ドレイン層と前記ソース領域との間の通電経路を制御するゲート電極と、前記ドレイン層に接続されたドレイン電極と、前記コンタクト領域および前記ソース領域に接続されたソース電極と、を備える。

前記ドレイン層の主面に対して垂直な方向からみて、前記第１ピラー層のそれぞれ、および前記第２ピラー層のそれぞれは、前記ドレイン層の前記主面に対して平行な方向であり、かつ前記第１の方向に対して垂直な第２の方向にストライプ状に延在している。前記ベース領域のそれぞれは、前記第１の方向において、前記第１ピラー層の幅と前記第２ピラー層の幅とを合わせた長さのＮ倍のピッチで配置されている。前記ベース領域のそれぞれは、前記第１の方向において、複数の前記ベース領域の列になって配置されている。前記第１の方向に配列された前記ベース領域の配列の位相は、互いに隣り合う前記ベース領域の列どうしの間でずれている。

実施形態に係る半導体素子の平面模式図である。 実施形態に係る半導体素子の断面模式図であり、（ａ）は、図１のＡ−Ａ’断面図、（ｂ）は、図１のＢ−Ｂ’断面図である。 実施形態に係る半導体素子全体の平面模式図である。 スーパージャンクション構造のピッチが比較的大きい半導体素子の模式図であり、（ａ）は、平面模式図、（ｂ）は、断面模式図である。 スーパージャンクション構造のピッチが比較的小さい半導体素子の断面模式図である。 実施形態に係る半導体素子の動作を説明する断面模式図である。 実施形態に係る半導体素子の変形例の平面模式図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

図１は、実施形態に係る半導体素子の平面模式図である。
図２は、実施形態に係る半導体素子の断面模式図であり、（ａ）は、図１のＡ−Ａ’断面図、（ｂ）は、図１のＢ−Ｂ’断面図である。
図３は、実施形態に係る半導体素子全体の平面模式図である。

図１および図２には、図３のＤ−Ｄ’断面が示されている。図１および図２には、半導体素子の活性領域が示されている。
図１には、図２のＣ−Ｃ’切断面を上からみた平面が示されている。

半導体素子１の断面構造について説明する（図２参照）。
半導体素子１は、上下電極構造のパワーＭＯＳＦＥＴ素子である。
半導体素子１は、ｎ^＋形のドレイン層１０と、ドレイン層１０の上に設けられたドリフト層１１と、を備える。ドレイン層１０の上には、ドレイン層１０の主面（上面もしくは下面）に対して平行な方向に交互に設けられたｎ形の第１ピラー層（ｎ形ピラー層）１２ｎと、ｐ形の第２ピラー層（ｐ形ピラー層）１２ｐと、が設けられている。図１、２では、ドレイン層１０の主面に対して平行な方向を矢印Ｘで表している。実施形態では、第１ピラー層１２ｎと第２ピラー層１２ｐとが交互に配列された方向（矢印Ｘの方向）を第１の方向とする。

半導体素子１は、ドレイン層１０の上に、第１ピラー層１２ｎと第２ピラー層１２ｐとが交互に配列されたスーパージャンクション構造を有する。第１ピラー層１２ｎの下端および第２ピラー層１２ｐの下端は、ドリフト層１１に接している。第１ピラー層１２ｎの下端および第２ピラー層１２ｐの下端についてはドレイン層１０に直接的に接触させてもよい。

半導体素子１においては、第１ピラー層１２ｎのいずれかの表面、および、いずれかの第１ピラー層１２ｎの両側に設けられた第２ピラー層１２ｐの表面に、ｐ形のベース領域１３が選択的に設けられている。

ベース領域１３が設けられていない領域の第２ピラー層１２ｐの上端は、ｎ形の半導体層１６によって覆われている。実施形態では、半導体層１６を設けず、第２ピラー層１２ｐの上端をゲート絶縁膜２０に接触させてもよい。

ベース領域１３の表面には、ベース領域１３よりも不純物濃度が高いｐ^＋形のコンタクト領域１５が選択的に設けられている。ベース領域１３およびコンタクト領域１５の少なくともいずれかの表面には、ｎ^＋形のソース領域１４が選択的に設けられている。

半導体素子１においては、第１ピラー層１２ｎ、ベース領域１３、およびソース領域１４の上に、ゲート絶縁膜２０を介してゲート電極２１が設けられている。ゲート電極は、ドレイン層１０とソース領域１４との間の通電経路を制御する。

半導体素子１の平面構造について説明する。
ドレイン層１０の主面に対して垂直な方向から半導体素子１をみた場合（図１参照）、第１ピラー層１２ｎのそれぞれ、および第２ピラー層１２ｐのそれぞれが矢印Ｘの方向に対して垂直な方向にストライプ状に延在している。図１、２では、第１ピラー層１２ｎおよび第２ピラー層１２ｐが延在する方向を矢印Ｙで表している。矢印Ｙは、ドレイン層１０の主面に対して平行な方向でもある。

矢印Ｘの方向においては、ベース領域１３のそれぞれが第１ピラー層１２ｎの幅と第２ピラー層１２ｐの幅とを合わせた長さＬのＮ倍（但し、Ｎ≧１）のピッチで列状に配置されている。ここで、「Ｎ」は、整数であってもよく、整数でなくてもよい。図１、２には、一例として、Ｎ＝３の場合が例示されている。個々のベース領域１３は、半導体素子１を上方からみると、島状になっている。半導体素子１において、なるべく大きな電流を通電させるには、ベース領域１３が互いに接近し合うことが望ましい。すなわち、「Ｎ」は、「２」に近づくほど大電流が流れる。なお、Ｎ＝３は、例示であり、実施形態ではこの値に限定されない。

ベース領域１３のそれぞれは、Ｘ方向において、複数のベース領域１３の列になって配置されている。矢印Ｘの方向に配列されたベース領域１３の配列の位相は、互いに隣り合うベース領域１３の列（Ｘ方向に配列された列）どうしの間でずれている。
例えば、図１においては、ベース領域１３が配列する列Ｌ１と、ベース領域１３が配列する列Ｌ２と、は、互いに隣り合っている。さらに、矢印Ｘの方向のベース領域１３が配列する位相は、列Ｌ１と列Ｌ２との間でずれている。また、ベース領域１３が配列する列Ｌ２と、ベース領域１３が配列する列Ｌ３と、は、互いに隣り合っている。さらに、矢印Ｘの方向のベース領域１３が配列するの位相は、列Ｌ２と列Ｌ３との間でずれている。

また、ベース領域１３は、第１ピラー層１２ｎが延在する方向においても、列状に配置されている。第１ピラー層１２ｎが延在する方向は、図のＹ方向である。Ｙ方向は、ドレイン層１０の主面に対して平行な方向であり、かつＸ方向（第１の方向）に対して垂直な方向である。Ｙ方向を第２の方向とする。Ｙ方向に配列されたベース領域１３の配列の位相は、互いに隣り合うベース領域１３の列（Ｙ方向に配列された列）どうしの間でずれている。

ゲート電極２１は、第１ピラー層１２ｎのそれぞれの上、および第２ピラー層１２ｐのそれぞれの上に、ゲート絶縁膜２０を介して連続的に形成されている。すなわち、第１ピラー層１２ｎのそれぞれ、および第２ピラー層１２ｐのそれぞれは、ゲート絶縁膜２０を介してゲート電極２１によって覆われている。

但し、ソース領域１４の一部およびコンタクト領域１５の一部は、ゲート電極２１およびゲート絶縁膜２０によって覆われていない。ゲート電極２１は、ベース領域１３の表面上のソース領域１４の一部およびコンタクト領域１５の一部を選択的に開口している。

換言すれば、ソース領域１４の一部およびコンタクト領域１５の一部は、ゲート電極２１およびゲート絶縁膜２０の開口２１ｈを介してソース電極５１側に開放されている。

ドレイン層１０の主面に対して垂直な方向から半導体素子１をみると、開口２１ｈのそれぞれは、Ｘ方向において、複数の開口２１ｈの列になって配置されている。Ｘ方向に配列された開口２１ｈの配列の位相は、互いに隣り合う開口２１ｈの列どうしの間でずれている。半導体素子１を上からみたときに、ゲート電極２１は、複数箇所において半導体層を選択的に開口している。このため、ゲート電極２１の平面形状は、メッシュ状であるとも認識できる。

また、ドレイン層１０にドレイン電極５０が接続されている。コンタクト領域１５およびソース領域１４には、ソース電極５１が接続されている。

スーパージャンクション構造、ベース領域１３、およびソース領域１４等は、図３に示す半導体素子１の活性領域（素子部）６０内に設けられている。活性領域６０は、終端部６１によって取り囲まれている。ゲート電極２１は、例えば、金属を含むゲート配線２２に接続されている。半導体素子１の外周には、ＥＱＰＲ(Equi Potential Ring)電極６２が設けられている。ＥＱＰＲ電極６２は、スーパージャンクション構造内に発生する空乏層の広がりを制御する。

実施形態では、半導体の導電形のｎ形（ｎ⁻形、ｎ^＋形も含む）を第１導電形とし、半導体の導電形のｐ形（ｐ⁻形、ｐ^＋形も含む）を第２導電形としてもよい。

ドレイン層１０、ドリフト層１１、第１ピラー層１２ｎ、第２ピラー層１２ｐ、ベース領域１３、ソース領域１４、コンタクト領域１５、および半導体層１６の主成分は、例えば、ケイ素（Ｓｉ）である。ゲート絶縁膜２０の材質は、例えば、酸化ケイ素（ＳｉＯ_２）である。ゲート電極２１の材質は、例えば、ポリシリコンである。ドレイン電極５０およびソース電極５１の材質は、例えば、金属等である。

ソース電極５１の具体的な材質としては、例えば、下層から、チタンタングステン（ＴｉＷ）／アルミニウム（Ａｌ）／銅アルミニウム（ＡｌＣｕ）の順で積層された金属積層膜が挙げられる。ソース電極５１は、この材質および構造に限定されない。ソース電極５１は、例えば、減圧下のスパッタ法で形成される。

半導体素子１の動作について説明する。
半導体素子１の動作について説明する前に、参考例に係る半導体素子１００、１０１について説明する。

図４は、スーパージャンクション構造のピッチが比較的大きい半導体素子１００の模式図であり、（ａ）は、平面模式図、（ｂ）は、断面模式図である。
図４（ｂ）には、図４（ａ）のＤ−Ｄ’断面が示され、図４（ａ）には、図４（ｂ）のＣ−Ｃ’切断面を上からみた平面が示されている。

図４に示す半導体素子１００は、上下電極構造のパワーＭＯＳＦＥＴ素子である。半導体素子１００は、ドレイン層１０の上に、第１ピラー層１２ｎと第２ピラー層１２ｐとが交互に配列されたスーパージャンクション構造を有する。半導体素子１００においては、それぞれの第２ピラー層１２ｐの上にｐ形のベース領域１３０が設けられている。ベース領域１３０の表面には、ｎ^＋形のソース領域１４０と、ｐ^＋形のコンタクト領域１５０と、が設けられている。半導体素子１００においては、第１ピラー層１２ｎ、ベース領域１３０、およびソース領域１４０の上に、ゲート絶縁膜２０を介してゲート電極２１０が設けられている。

ゲート電極２１０の平面形状は、図４（ａ）に示すごとくストライプ状である。ベース領域１３０、ソース領域１４０、およびコンタクト領域１５０の平面形状は、ゲート電極２１０が延在する方向においてストライプ状である。

半導体素子１００のドレイン電極５０とソース電極５１との間に所定の電圧を印加した後、ゲート電極２１０の電圧が閾値電圧以上になると、ベース領域１３０にチャネル領域が形成される。これにより、ドレイン電極５０とソース電極５１との間が通電する（オン状態）。オン状態では、第１ピラー層１２ｎがドリフト層として機能する。

ゲート電極２１０の電圧が閾値電圧より小さくなると、ベース領域１３０のチャネル領域が消滅して、ドレイン電極５０とソース電極５１との間の通電が遮断される（オフ状態）。このオフ状態では、半導体素子１００において、第１ピラー層１２ｎと第２ピラー層１２ｐとの境界から第１ピラー層１２ｎの内部および第２ピラー層１２ｐの内部に空乏層が伸びる。これにより、半導体素子１００は、高耐圧を維持する。このように、半導体素子１００は、高耐圧のスイッチング素子として機能する。

ところで、半導体素子１００のオン抵抗をより低減させる手段としては、スーパージャンクション構造のピッチを小さくする方策が考えられる。ここで、「オン抵抗」は、ＭＯＳＦＥＴ素子がオン状態のときのドレイン電極とソース電極との間の抵抗である、と定義する。

図５は、スーパージャンクション構造のピッチが比較的小さい半導体素子１０１の断面模式図である。

半導体素子１０１のように、第１ピラー層１２ｎの幅と第２ピラー層１２ｐの幅とを半導体素子１００よりも微細にすることにより、ＭＯＳＦＥＴ素子のチャネル密度が増加して、半導体素子のオン抵抗がより低下する。ここで、「チャネル密度」とは、例えば、ドレイン層１０の主面に対して垂直な方向から半導体素子をみたときの単位面積当たりのチャネル領域の面積の割合と定義する。

しかし、半導体素子１０１においては、半導体素子１００と同様に、それぞれの第２ピラー層１２ｐの上にベース領域１３０が設けられている。このため、スーパージャンクション構造のピッチが小さくなるにつれ、隣り合うゲート電極２１０どうし間が狭くなってしまう。その結果、隣り合うゲート電極２１０どうしの間の空間のアスペクト比が高くなってしまう。隣り合うゲート電極２１０どうしの間の空間のアスペクト比が高くなると、上記空間内でのソース電極５１の埋め込み性が悪化する可能性がある。

例えば、図５には、隣り合うゲート電極２１０どうしの間に、ソース電極５１が充分に埋め込まれず、隣り合うゲート電極２１０どうしの間のソース電極５１内にボイド５１ｂが発生した状態が示されている。

このようなボイド５１ｂが生じると、ソース電極５１の一部の抵抗が高くなって、ドレイン電極５０とソース電極５１との間に充分な量の電流が流れなかったり、半導体素子１０１の動作中にソース電極５１が局部的に発熱したりする。あるいは、長時間に渡り半導体素子１０１を動作すると、一部のＭＯＳ領域上のソース電極５１が発熱によって断線したり、ソース電極５１の金属成分が半導体層中に熱拡散したりする可能性がある。

このように、それぞれの第２ピラー層１２ｐの上にベース領域１３０を設けた構造で、各ピラー層の微細化を図ると、パワーＭＯＳＦＥＴ素子としての信頼性が低下する場合がある。

これに対し、図６は、実施形態に係る半導体素子の動作を説明する断面模式図である。図６（ａ）には、図１のＡ−Ａ’の位置、図６（ｂ）には、図１のＢ−Ｂ’の位置に対応する断面が示されている。図６に示された半導体素子１のスーパージャンクション構造のピッチは、図４に示された半導体素子１００のスーパージャンクション構造のピッチよりも小さくなっている。また、図６には、電子電流ｅの一例が矢印で示されている。

半導体素子１では、矢印Ｘの方向において、ベース領域１３のそれぞれが第１ピラー層１２ｎの幅と第２ピラー層１２ｐの幅とを合わせた長さＬのＮ倍のピッチで列状に配置されている。また、矢印Ｘの方向に配列されたベース領域１３の配列の位相は、互いに隣り合うベース領域１３の列どうしの間でずれている。

このため、半導体素子１においては、図６（ａ）の矢印Ｐで示す第１ピラー層１２ｎには、オン時に電子電流が流れるが、図６（ｂ）の矢印Ｐで示す第１ピラー層１２ｎには、オン時に電子電流が流れない。また、図６（ａ）の矢印Ｑで示す第１ピラー層１２ｎには、オン時に電子電流が流れないが、図６（ｂ）の矢印Ｑで示す第１ピラー層１２ｎには、オン時に電子電流が流れる。

半導体素子１のチャネル密度は、半導体素子１０１のチャネル密度よりも低下するが、チャネル領域の全てが必ずどこかの第１ピラー層（ｎ形ピラー層）１２ｎに接続されている。このため、半導体素子１では、第１ピラー層１２ｎの全てが伝導層（ドリフト層）として使用される。

スーパージャンクション構造を備えたＭＯＳＦＥＴ素子のオン抵抗のうち、チャネル領域の部分が占める抵抗の割合は低い。従って、この種のＭＯＳＦＥＴ素子においては、スーパージャンクション構造を微細化した方がオン抵抗の低減化を図ることに関し、より大きな利益が得られる。

換言すれば、スーパージャンクション構造を備えたＭＯＳＦＥＴ素子のオン抵抗のうち、第１ピラー層１２ｎが占める抵抗の割合は高い。このため、半導体素子１では、チャネル密度が減少したとしても、第１ピラー層１２ｎがより微細になることにより第１ピラー層１２ｎの数が増加し、オン抵抗の増加が抑制される。

また、半導体素子１では、スーパージャンクション構造の微細化と、上述したベース領域１３のずれ構造と、によってドレイン電極５０とソース電極５１との間の通電経路がドレイン電極５０とソース電極５１との間において満遍なく形成する。このため、半導体素子１では、オン抵抗の低減化が実現する。

また、半導体素子１では、ベース領域１３のそれぞれがＸ方向に長さＬのＮ倍のピッチで列状になって配置されている。このため、半導体素子１では、隣り合うゲート電極２１どうしの間の距離がスーパージャンクション構造の微細化を図ったとしても、半導体素子１０１ほど狭くならない。このため、半導体素子１では、隣り合うゲート電極２１どうしの間の空間のアスペクト比が半導体素子１０１よりも常に低くなる。

これにより、半導体素子１では、ソース電極５１を形成する際の埋め込み性が良好になる。その結果、半導体素子１では、上述したボイド５１ｂが発生し難くなる。従って、半導体素子１０１でみられたソース電極形成の不具合が解消されて、半導体素子１の信頼性が著しく向上する。

このように、実施形態では、スーパージャンクション構造の微細化を図っても、Ｘ方向のベース領域１３のピッチが小さくならない構造を実現させている。

図７は、実施形態に係る半導体素子の変形例の平面模式図である。
半導体素子２の基本構造は、半導体素子１と同じである。但し、半導体素子２では、活性領域６０において、Ｙ方向のベース領域１３のピッチが半導体素子１よりも小さくなっている。このように、実施形態の半導体素子では、Ｙ方向のベース領域１３のピッチを簡便に変更することができる。

Ｙ方向のベース領域１３のピッチを半導体素子２のように、より小さくすることにより、半導体素子２では、半導体素子１よりもチャネル密度が増加する。これにより、半導体素子２のオン抵抗は、半導体素子１のオン抵抗よりもさらに低下する。また、Ｘ方向における隣り合うゲート電極２１どうしの間の空間のアスペクト比は、半導体素子１と同じである。従って、半導体素子２においても、半導体素子１０１でみられたソース電極形成の不具合が解消される。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

例えば、スーパージャンクション構造の形成プロセスとしては、ドレイン層１０の主面上に高抵抗半導体層を結晶成長し、その表面にｐ形ドーパントもしくはｎ形ドーパントをイオン注入した後、高抵抗半導体層を結晶成長するプロセスを繰り返す形成プロセス、ｐ形ピラー層もしくはｎ形ピラー層をエピタキシャル成長で形成するプロセス等が挙げられる。また、ゲート電極２１については、プレーナ型に限らず、トレンチ型としてもよい。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、１００、１０１ 半導体素子
１０ ドレイン層
１１ ドリフト層
１２ｎ 第１ピラー層（ｎ形ピラー層）
１２ｐ 第２ピラー層（ｐ形ピラー層）
１３、１３０ ベース領域
１４、１４０ ソース領域
１５、１５０ コンタクト領域
１６ 半導体層
２０ ゲート絶縁膜
２１、２１０ ゲート電極
２１ｈ 開口
２２ ゲート配線
５０ ドレイン電極
５１ ソース電極
５１ｂ ボイド
６０ 活性領域
６１ 終端部
６２ ＥＱＰＲ電極

Claims (5)

1. 第１導電形のドレイン層と、
   前記ドレイン層の上に、前記ドレイン層の主面に対して平行な第１の方向において交互に設けられた第１導電形の第１ピラー層および第２導電形の第２ピラー層と、
   前記第１ピラー層のいずれかの表面および前記いずれかの前記第１ピラー層の両側に設けられた前記第２ピラー層の表面に選択的に設けられた第２導電形のベース領域と、
   前記ベース領域の表面に選択的に設けられ、前記ベース領域よりも不純物濃度が高い第２導電形のコンタクト領域と、
   前記ベース領域および前記コンタクト領域の少なくともいずれかの表面に選択的に設けられた第１導電形のソース領域と、
   前記ドレイン層と前記ソース領域との間の通電経路を制御するゲート電極と、
   前記ドレイン層に接続されたドレイン電極と、
   前記コンタクト領域および前記ソース領域に接続されたソース電極と、
   を備え、
   前記ドレイン層の主面に対して垂直な方向からみて、
   前記第１ピラー層のそれぞれ、および前記第２ピラー層のそれぞれは、前記ドレイン層の前記主面に対して平行な方向であり、かつ前記第１の方向に対して垂直な第２の方向にストライプ状に延在し、
   前記ベース領域のそれぞれは、前記第１の方向において、前記第１ピラー層の幅と前記第２ピラー層の幅とを合わせた長さのＮ倍のピッチで配置され、
   前記ベース領域のそれぞれは、前記第１の方向において、複数の前記ベース領域の列になって配置され、
   前記第１の方向に配列された前記ベース領域の配列の位相は、互いに隣り合う前記ベース領域の列どうしの間でずれていることを特徴とする半導体素子。
2. 前記ゲート電極は、前記第１ピラー層、前記ベース領域、および前記ソース領域の上に、ゲート絶縁膜を介して設けられていることを特徴とする請求項１記載の半導体素子。
3. 前記第１ピラー層のそれぞれ、および前記第２ピラー層のそれぞれは、前記ゲート絶縁膜を介して前記ゲート電極によって覆われ、
   前記ソース領域の一部および前記コンタクト領域の一部は、前記ゲート電極および前記ゲート絶縁膜によって覆われていないことを特徴とする請求項１または２に記載の半導体素子。
4. 前記ドレイン層の前記主面に対して垂直な方向からみて、
   前記ゲート電極は、前記第１ピラー層のそれぞれの上、および前記第２ピラー層のそれぞれの上において、連続的に設けられていることを特徴とする請求項１〜３のいずれか１つに記載の半導体素子。
5. 前記ソース領域の一部および前記コンタクト領域の一部は、前記ゲート電極および前記ゲート絶縁膜の開口を介して前記ソース電極側に開放され、
   前記ドレイン層の前記主面に対して垂直な方向からみて、
   前記開口のそれぞれは、前記第１の方向において、複数の前記開口の列になって配置され、
   前記第１の方向に配列された前記開口の配列の位相は、互いに隣り合う前記開口の列どうしの間でずれていることを特徴とする請求項１〜４のいずれか１つに記載の半導体素子。

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