JP5612256B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に電力制御に適した半導体装置に関する。
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物ドープ濃度は、ベース層とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層を埋め込んだ構造が知られている。スーパージャンクション構造では、ｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗と耐圧のトレードオフを実現することが可能である。これにより、チップ面積を小さく、動作電流密度を増加させることが可能である。
また、ブリッジ回路や同期整流などにパワーＭＯＳＦＥＴを用いる場合、内蔵ダイオードを動作させることがある。通常、低オン電圧でダイオードを大電流密度動作させるためにはバイポーラ動作が不可欠であった。しかし、スーパージャンクション構造のＭＯＳＦＥＴを用いることでオン抵抗を低減すれば、内蔵ダイオードをユニポーラ動作させても低オン電圧を実現することができる。
例えば、特許文献１には、ＭＯＳＦＥＴにショットキーバリアダイオードを内蔵させた構造（ＭＯＳＦＥＴとショットキーバリアダイオードを１チップに混載させた構造）が開示されている。しかし、ＭＯＳＦＥＴを形成する領域と、ショットキーバリアダイオードを形成する領域とを１チップ内で分けて形成しているため、ＭＯＳＦＥＴ部分の有効面積を小さくしてしまいオン抵抗の増加をまねくことが懸念される。
特開２００７−２９９９７０号公報
本発明は、ショットキーバリアダイオードを内蔵したオン抵抗の低いスーパージャンクション構造を有する半導体装置を提供する。
本発明の一態様によれば、第１導電型の第２の半導体層と、前記第２の半導体層の一方の面側であり、前記一方の面に対して平行な第１の方向において、前記第２の半導体層と交互に並ぶ第２導電型の第３の半導体層と、前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、前記第２の半導体層の他方の面に電気的に接続された第１の主電極と、前記第２の半導体層内に位置し、前記第３の半導体層、前記第４の半導体層、及び前記第５の半導体層に接する複数のゲート絶縁膜と、前記ゲート絶縁膜内に設けられ、前記第２の半導体層と前記第３の半導体層との接合部上に位置し、前記第１の方向に対して直交する第２の方向に、前記第２の半導体層及び前記第３の半導体層と平行に延びている制御電極と、前記第４の半導体層及び前記第５の半導体層と電気的に接続され、且つ隣接する前記ゲート絶縁膜間における前記第２の半導体層とショットキー接合を形成する第２の主電極と、を有する半導体装置が提供される。
本発明によれば、ショットキーバリアダイオードを内蔵したオン抵抗の低いスーパージャンクション構造を有する半導体装置が提供される。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一符号を付している。
［第１の実施形態］
図１は本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図である。
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極１と第２の主電極１０との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、その電流経路が形成されるセル部と、このセル部を囲むようにセル部の外側に形成された終端部とを有するが、図１にはセル部の一部を示す。図２以降の他の図面についてもセル部の一部を示す。
高不純物濃度のｎ＋型シリコンからなる第１の半導体層としてのドレイン層（または基板）２の主面上に、ｎ型シリコンからなる第２の半導体層としてのｎ型ピラー層３と、ｐ型シリコンからなる第３の半導体層としてのｐ型ピラー層４とが設けられている。
ｎ型ピラー層３とｐ型ピラー層４は、ドレイン層２の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。
ｎ型ピラー層３とｐ型ピラー層４との周期的配列構造（スーパージャンクション構造）の平面パターンは、例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。
ｐ型ピラー層４の上には、第４の半導体層としてｐ型シリコンからなるベース層５が設けられている。ベース層５の表層部には、第５の半導体層としてｎ＋型シリコンからなるソース層７と、ｐ＋型シリコンからなるコンタクト層６が選択的に設けられている。
ｎ型ピラー層３とｐ型ピラー層４との接合界面上にはトレンチが形成され、そのトレンチ内に、ゲート絶縁膜８を介して制御電極（ゲート電極）９が設けられている。すなわち、本実施形態のＭＯＳゲート部はトレンチゲート構造となっている。トレンチの側壁において、ｎ型ピラー層３とｐ型ピラー層４との接合界面よりもｐ型ピラー層４側にある側壁はソース層７、ベース層５およびｐ型ピラー層４に接し、ｎ型ピラー層３とｐ型ピラー層４との接合界面よりもｎ型ピラー層３側にある側壁はｎ型ピラー層３に接している。
制御電極９は、例えばｎ型ピラー層３及びｐ型ピラー層４と同様にストライプ状の平面パターンで形成され、ｎ型ピラー層３とｐ型ピラー層４との接合界面上に設けられている。制御電極９の底部は、ゲート絶縁膜８を介してｎ型ピラー層３とｐ型ピラー層４との接合界面に対向している。制御電極９の側面部において、ｎ型ピラー層３とｐ型ピラー層４との接合界面よりもｐ型ピラー層４側にある側面部はゲート絶縁膜８を介してソース層７、ベース層５およびｐ型ピラー層４に対向し、ｎ型ピラー層３とｐ型ピラー層４との接合界面よりもｎ型ピラー層３側にある側面部はゲート絶縁膜８を介してｎ型ピラー層３に対向している。
ドレイン層２における主面の反対面には第１の主電極１が設けられている。第１の主電極１は、ドレイン層２にオーミックコンタクトし、ＭＯＳＦＥＴにおいてはドレイン電極として機能し、ショットキーバリアダイオードにおいてはカソード電極として機能する。
コンタクト層６、ソース層７およびｎ型ピラー層３の表面上には第２の主電極１０が設けられている。第２の主電極１０と制御電極９とは、トレンチの上に設けられた層間絶縁膜によって絶縁されている。
第２の主電極１０は、ソース層７及びコンタクト層６とオーミックコンタクトし、ＭＯＳＦＥＴにおけるソース電極として機能する。また、ｎ型ピラー層３を挟んで隣り合う制御電極９間に位置する第２の主電極１０は、ｎ型ピラー層４の表面と接してショットキー接合１１を形成し、ショットキーバリアダイオードのアノード電極として機能する。
すなわち、本実施形態に係る半導体装置は、トレンチゲート構造及びスーパージャンクション構造を有するＭＯＳＦＥＴと、ショットキーバリアダイオードとを１チップに集積化した構造となっており、ＭＯＳＦＥＴとショットキーバリアダイオードとが第１の主電極１と第２の主電極１０との間に並列に接続されている。
第２の主電極１０の方が第１の主電極１よりも低電位とされた状態で、制御電極９に所定の制御電圧が印加されると、ベース層５及びｐ型ピラー層４における制御電極９に対向する部分にチャネル（反転層）が形成され、ＭＯＳＦＥＴのオン状態における電子は、第２の主電極１０からソース層７、チャネル、ｎ型ピラー層３及びドレイン層２を通って第１の主電極１へと流れる。上記制御電圧はベース層５にチャネル（反転層）を形成させるのに十分な大きさの電圧であり、ｐ型ピラー層４はベース層５よりもｐ型不純物濃度が低いため、ｐ型ピラー層４にも上記制御電圧によってチャネル（反転層）を形成することができる。
ＭＯＳＦＥＴのオフ時、第２の主電極１０の方が第１の主電極１よりも高電位とされた状態ではショットキーバリアダイオードが動作し、第２の主電極１０からｎ型ピラー層３及びドレイン層２を通って第１の主電極１へと順方向電流が流れる。
また、スーパージャンクション構造においては、ＭＯＳＦＥＴのオフ時、第１の主電極１の方が第２の主電極１０よりも高電位とされた状態で、ｎ型ピラー層３とｐ型ピラー層４とのｐｎ接合から空乏層が伸び、高耐圧を保持できる。
ここで比較例として、ｎ型ピラー層３上にベース層５とソース層７を形成してしまうと、ショットキー接合１１が形成できなくなってしまう。あるいは、ｎ型ピラー層３表面にベース層５、ソース層７およびショットキー接合１１の全てを形成すると、ＭＯＳＦＥＴとして動作する部分とショットキーバリアダイオードとして動作する部分とに分かれ、ＭＯＳＦＥＴとショットキーバリアダイオードとでドリフト層を共有できず、それぞれの実効的な面積が小さくなりオン抵抗が増加してしまう。
これに対して本実施形態では、ｐ型ピラー層４上にベース層５とソース層７を形成し、その部分との間にトレンチゲートを挟んだｎ型ピラー層３表面にショットキー接合１１を形成している。これにより、ＭＯＳＦＥＴとして動作させるためのオーミックコンタクトとショットキーバリアダイオードとして動作させるためのショットキー接合とを、トレンチゲートにより分離した状態で、隣接する一対のｐｎピラーを一つの単位とする単位セル中の一つのｎ型ピラー層３が、ＭＯＳＦＥＴとショットキーバリアダイオードのどちらの電流経路（ドリフト層）にもなる。つまり、スーパージャンクション構造の単位セルに、ＭＯＳＦＥＴとショットキーバリアダイオードの両方の構造が集積化されていることになる。このため、１チップ内に含まれるセル面積がＭＯＳＦＥＴとショットキーバリアダイオードのどちらにとっても実効的な面積となり、別々の領域として分けて形成するよりも小さいチップ面積で低いオン抵抗が得られる。また、スーパージャンクション構造を設けていることで、ドリフト層の横方向の広がりがｐ型ピラー層４により制限されているため、縦方向に流れる電流の広がり抵抗が小さい。
このようにトレンチゲートの間のｎ型ピラー層３表面にショットキー接合１１を形成し、ｎ型ピラー層３をＭＯＳＦＥＴとショットキーバリアダイオードの両方でドリフト層として共有化している点が、単にトレンチゲートを有する縦型パワーＭＯＳＦＥＴにショットキーバリアダイオードを内蔵させたものとは異なる独特な特徴である。
例えば、図１４に示す従来のトレンチゲート構造の縦型デバイスは、ドリフト層２２がｎ−層で構成されており、そのｎ−型ドリフト層２２はＭＯＳゲート構造とショットキー電極の両方に接している。そして、ＭＯＳＦＥＴとショットキーバリアダイオードのどちらで動作させても、電子がｎ−型ドリフト層２２中を広がる電流経路となり得る。また、この構造とスーパージャンクション構造とを組み合わせるにあたっては、スーパージャンクション構造とＭＯＳゲート構造とショットキー接合の配置を工夫しないと、図１５に示すように、ｐ型ピラー層４により、ＭＯＳＦＥＴのドリフト層（ｎ型ピラー層３）と、ショットキーバリアダイオードのドリフト層（ｎ型ピラー層３）とが分断され、スーパージャンクション構造の単位セルに、ＭＯＳＦＥＴとショットキーバリアダイオードの両方の構造を集積化させることができない。
したがって、オン抵抗を増加させずにＭＯＳＦＥＴとショットキーバリアダイオードとを１チップに集積化させるにあたっては、前述した図１に示す本実施形態のように、単位セルにおける一つのｎ型ピラー層３がＭＯＳＦＥＴとショットキーバリアダイオードのどちらの電流経路にもなるように各要素を配置することが重要である。
なお、ショットキーバリアダイオードはＰＮダイオードに比べて逆方向リーク電流が大きい。しかし、本実施形態では、トレンチゲートでショットキー接合１１を挟むことで、ドレイン電圧を印加した際にショットキー接合１１に電気力線が集中することを抑制し（シールド効果）、ショットキー接合１１の電界を緩和することができる。これにより、ショットキー接合１１を流れるリーク電流を低減することが可能となる。また、トレンチゲートを深く、間隔を狭くすることで、そのシールド効果は強くなるので、トレンチの深さｄは、ショットキー接合１１が形成されている幅Wよりも大きい（ｄ＞Ｗ）ことが望ましい。
また、スーパージャンクション構造のｐｎ接合界面上に位置するトレンチゲート間のｎ型ピラー層３表層部にも、図２に示すようにトレンチを形成し、そのトレンチ内に絶縁膜１２を介して埋め込み電極１３を設けてもよい。この構造にすることで、トレンチ内に電極が埋め込まれた構造の間隔が狭くなり、ショットキー接合１１での電界を緩和することが可能である。この場合のトレンチ内の埋め込み電極１３は、ＭＯＳＦＥＴの制御電極９と接続されていても、第２の主電極１０に接続されていても、もしくはいずれの電極にも接続されずフローティングとなっていても実施可能である。
［第２の実施形態］
図３は本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図である。
図３に示す構造では、ｎ型ピラー層３表層部に、ショットキー接合１１に隣接するようにｐ＋型のコンタクト層６ａが形成されており、このコンタクト層６ａは第２の主電極１０に接続されている。このような構造とすることで、大きなアバランシェ耐量を得ることができる。
アバランシェ降伏が起きるとドリフト層中に電子と正孔が発生する。発生した電子は第１の主電極（ドレイン電極）１へ、発生した正孔は第２の主電極（ソース電極）１０へ排出される。正孔について、ｐ型のベース層５からｐ＋型のコンタクト層６を介して排出される場合は、正孔の排出抵抗が小さい。これに対して、ショットキー接合１１を介して排出される場合は、正孔の排出抵抗が大きい。このため、アバランシェ降伏によって発生した正孔がショットキー接合１１側へ流れると、排出されるのに時間がかかり、蓄積してしまう。これにより、ショットキー接合１１近傍の電界が大きくなってしまい、素子が破壊することが懸念される。
このようなことから、本実施形態のように、ドリフト層であるｎ型ピラー層３の表面にｐ＋型のコンタクト層６ａを設けることで、正孔排出抵抗を小さくすることができる。これにより、大きなアバランシェ耐量を得ることが可能となる。
なお、ｎ型ピラー層３表面においてコンタクト層６ａの面積が大きくなると、その分、ショットキー接合１１の面積が小さくなってしまい、ショットキーバリアダイオードのオン電圧が増加してしまう。そこで、図４に示すように、トレンチゲートと直交するようなストライプ状にコンタクト層６ａをｎ型ピラー層３表面に選択的に形成すると、コンタクト層６ａの面積や幅を自由に設計することが可能となり、ショットキー接合面の縮小を回避することが可能となる。
また、図５に示すように、コンタクト層６ａをｎ型ピラー層３表面の中央に形成しても実施可能である。この構造では、コンタクト層６ａがゲート絶縁膜８に接していない。このため、ゲート絶縁膜８を形成する際に、コンタクト層６ａ中の不純物イオンがゲート絶縁膜８中へ拡散することがなく、ゲート絶縁膜８の高い信頼性が得られ易い。
また、ベース層５を第２の主電極１０と電気的に接続させる構造として、図６に示すようなトレンチコンタクト構造としても実施可能である。すなわち、ベース層５にトレンチを形成し、そのトレンチの底部にｐ＋型のコンタクト層６を形成し、第２の主電極１０をそのトレンチ内にも埋め込むことで、コンタクト層６を介してベース層５を第２の主電極１０と電気的に接続させている。
さらに、図６に示す構造では、ベース層５中だけでなく、ショットキー接合１１を形成するｎ型ピラー層３中にもトレンチ１４を形成し、その底部にｐ＋型のコンタクト層６ｂを形成している。トレンチ１４内には第２の主電極１０が埋め込まれている。これにより、本実施形態では、コンタクト層６、６ｂを介して正孔排出が可能となり、大きなアバランシェ耐量が得られる。また、トレンチ１４底部にコンタクト層６ｂを形成することから、ショットキー接合１１ではなく、コンタクト層６ｂとｎ型ピラー層３とのｐｎ接合でアバランシェ降伏が起き易くなることも、大きなアバランシェ耐量を得る上で有効である。
［第３の実施形態］
図７は本発明の第３の実施形態に係る半導体装置の要部断面を示す模式図である。
図７に示す構造では、ベース層５がトレンチゲートよりも深くまで形成され、トレンチゲート底部の一部を覆っている。これにより、制御電極９と第１の主電極（ドレイン電極）１との実質的な対向面積が減り、ゲート−ドレイン間容量が小さくなり、高速なスイッチングが可能となる。
さらに、ベース層５が深く形成されることで、アバランシェ降伏がトレンチゲート底部ではなく、ベース層５底部で起き易くなる。このため、アバランシェ降伏により発生した正孔が、速やかにｐ型のベース層５からｐ＋型のコンタクト層６を介して第２の主電極（ソース電極）１０へ排出されるため、大きなアバランシェ耐量を得ることができる。
この図７の構造において、さらに図８に示すように、ｎ型ピラー層３表面にｐ＋型のコンタクト層６ａを設けることで、アバランシェ降伏により発生した正孔が、ショットキー接合１１側へ流れ込んでも、コンタクト層６ａを介して速やかに排出することが可能となり、より大きなアバランシェ耐量を得ることができる。
［第４の実施形態］
図９は本発明の第４の実施形態に係る半導体装置の要部断面を示す模式図である。
図９に示す構造では、ＭＯＳゲート構造がプレナーゲート構造を有している。すなわち、ｎ型ピラー層３から、ベース層５を経てソース層７に至る部分の上にゲート絶縁膜１８が設けられ、そのゲート絶縁膜１８上に制御電極（ゲート電極）１９が設けられている。
制御電極１９は、ｐ型ピラー層４とｎ型ピラー層３との境界（ｐｎ接合）上に位置しており、このｐｎ接合上に位置して隣り合う制御電極１９の間のｎ型ピラー層３表面に、第２の主電極１０とｎ型ピラー層３とのショットキー接合１１が形成されている。このような構造とすることで、前述した実施形態と同様に、低オン抵抗を保ったまま、スーパージャンクション構造のＭＯＳＦＥＴと、ショットキーバリアダイオードとを単位セルに集積した構造を実現できる。すなわち、本実施形態の構造においても、単位セルにおける一つのｎ型ピラー層３を、ＭＯＳＦＥＴとショットキーバリアダイオードの両方に共通なドリフト層として機能させることができる。
また、プレナーゲート構造とすることで、トレンチゲート構造に比べ、制御電極１９端部の電界が小さくなり高いゲート信頼性が得られる。
図９の構造において、さらに図１０に示すように、ｎ型ピラー層３表面にｐ＋型のコンタクト層６ａを追加することで、更に制御電極１９端部の電界を低減することが可能である。そして、高電圧印加時に発生した正孔をコンタクト層６ａから排出することが可能となり、大きなアバランシェ耐量を得ることができる。
（第５の実施形態）
図１１は本発明の第５の実施形態に係る半導体装置の要部断面を示す模式図である。
図１１に示す構造では、トレンチゲート構造がｐ型ピラー層４とｎ型ピラー層３との境界に形成されておらず、またｐ型ピラー層４の幅はｎ型ピラー層３の幅よりも狭い。この構造でも、単位セルの一つのｎ型ピラー層３を、ＭＯＳＦＥＴとショットキーバリアダイオードとで共有した集積構造となっているため、前述した実施形態と同様な効果が得られる。ただし、この構造ではｎ型ピラー層３の幅が広いことで電流経路を広げるための抵抗が発生するため、前述した各実施形態の構造の方が低オン抵抗である。
また、ベース層５の下だけでなく、図１２に示すようにトレンチゲート間のｎ型ピラー層３にもｐ型ピラー層４を設けて、スーパージャンクション構造の横方向周期をベース層５の横方向周期の（１／２）倍とすることで、オン抵抗を低減することができる。すなわち、スーパージャンクション構造の横方向周期を狭くすることによりｐ型ピラー層４とｎ型ピラー層３の不純物濃度を高くすることが可能であり、これにより、低オン抵抗が得られる。
この構造の場合でも、単位セルの一つのｎ型ピラー層３を、ＭＯＳＦＥＴとショットキーバリアダイオードとで共有した集積構造となっているため、前述した実施形態と同様な効果が得られる。
図１２の構造において、さらに図１３に示すように、ベース層５の下にないｐ型ピラー層４表層部にｐ＋型のコンタクト層６ｂを形成することで、高電圧印加時のアバランシェ降伏により発生した正孔をコンタクト層６ｂを介して排出することが可能となり、大きなアバランシェ耐量を得ることができる。
また、アバランシェ降伏が起きなくとも、高電圧印加によって、ｐ型ピラー層４は空乏化する。そして、ショットキーバリアダイオードの順方向バイアスへのフォワードリカバリーの際には、ｐ型ピラー層４の空乏化を解除するために正孔を供給する必要があるが、上記コンタクト層６ｂを形成することで、ｐ型ピラー層４と第２の主電極（ソース電極）１０とのコンタクト抵抗が低減し、第２の主電極１０から速やかに正孔が供給される。これにより、ショットキーバリアダイオードのフォーワードリカバリー時にオン電圧が速やかに低下し、低リカバリー損失が実現できる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば、前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状、千鳥状、六角形状に形成してもよい。
また、素子終端部の構造を特に記述していないが、フィールドプレート構造、RESURF（REduced SURface Field）構造、ガードリング構造など、どの様な終端構造を用いても実施可能である。
また、ｐ型ピラー層４の底部は、ドレイン層２に接していても同様な効果が得られる。そして、スーパージャンクション構造とドレイン層２との間にｎ型ピラー層３よりも低い不純物濃度を有する層が挿入されていても同様に実施可能である。
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体、ダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
本発明は、以下の態様を含む。
（付記１）
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層に隣接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層と共に周期的配列構造を形成する第２導電型の第３の半導体層と、
前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第２の半導体層と前記第３の半導体層との接合部上、前記第４の半導体層に接する部分、前記第５の半導体層に接する部分および前記第２の半導体層に接する部分に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第４の半導体層、前記第５の半導体層および前記第２の半導体層に対向して設けられた制御電極と、
前記第４の半導体層、前記第５の半導体層および前記第２の半導体層と電気的に接続された第２の主電極と、
を備え、
前記第２の主電極は、前記制御電極間に位置する前記第２の半導体層の表面と接してショットキー接合を形成していることを特徴とする半導体装置。
（付記２）
前記ゲート絶縁膜及び前記制御電極は、前記第４の半導体層、前記第５の半導体層および前記第２の半導体層に接して形成されたトレンチ内に設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２の半導体層の表層部に第２のトレンチが設けられたことを特徴とする付記２に記載の半導体装置。
（付記４）
前記第２のトレンチ内は、前記ゲート絶縁膜および前記制御電極と同じ材料で埋め込まれていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第２のトレンチの底部に第２導電型の第６の半導体層が設けられ、
前記第２のトレンチ内は前記第２の主電極で埋め込まれていることを特徴とする付記３に記載の半導体装置。
（付記６）
前記ゲート絶縁膜及び前記制御電極は、前記第４の半導体層、前記第５の半導体層および前記第２の半導体層に接して形成されたトレンチ内に設けられ、
前記第２の半導体層の表面に、第２導電型の第６の半導体層が選択的に設けられたことを特徴とする付記１に記載の半導体装置。
（付記７）
前記トレンチと前記第６の半導体層とは、互いに直交するストライプ状に形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）
前記ゲート絶縁膜及び前記制御電極は、前記第４の半導体層、前記第５の半導体層および前記第２の半導体層に接して形成されたトレンチ内に設けられ、
前記第４の半導体層の接合深さが、前記トレンチの底部より深いことを特徴とする付記１に記載の半導体装置。
（付記９）
前記ゲート絶縁膜と前記制御電極は、プレナーゲート構造を有することを特徴とする付記１に記載の半導体装置。
（付記１０）
前記第３の半導体層の横方向周期は、前記第４の半導体層の横方向周期の１／２倍であり、
前記第４の半導体層と接していない前記第３の半導体層は、前記第２の主電極と接していることを特徴とする付記１に記載の半導体装置。
（付記１１）
前記第２の主電極と接している前記第３の半導体層表面には、第２導電型の第７の半導体層が設けられていることを特徴とする付記１０に記載の半導体装置。
本発明の第１の実施形態に係る半導体装置の要部断面図。 本発明の第１の実施形態に係る半導体装置の要部断面図。 本発明の第２の実施形態に係る半導体装置の要部断面図。 本発明の第２の実施形態に係る半導体装置の要部斜視図。 本発明の第２の実施形態に係る半導体装置の要部断面図。 本発明の第２の実施形態に係る半導体装置の要部断面図。 本発明の第３の実施形態に係る半導体装置の要部断面図。 本発明の第３の実施形態に係る半導体装置の要部断面図。 本発明の第４の実施形態に係る半導体装置の要部断面図。 本発明の第４の実施形態に係る半導体装置の要部断面図。 本発明の第５の実施形態に係る半導体装置の要部断面図。 本発明の第５の実施形態に係る半導体装置の要部断面図。 本発明の第５の実施形態に係る半導体装置の要部断面図。 従来例の半導体装置の要部断面図。 他の従来例の半導体装置の要部断面図。
符号の説明
１…第１の主電極（ドレイン電極）、２…第１の半導体層（ドレイン層）、３…第２の半導体層（ｎ型ピラー層）、４…第３の半導体層（ｐ型ピラー層）、５…第４の半導体層（ベース層）、６…コンタクト層、６ａ…第６の半導体層（コンタクト層）、６ｂ…コンタクト層、７…第５の半導体層（ソース層）、８，１８…ゲート絶縁膜、９，１９…制御電極（ゲート電極）、１０…第２の主電極（ソース電極）、１１…ショットキー接合、１２…絶縁膜、１３…埋め込み電極、１４…トレンチ

Claims (4)

  1. 第１導電型の第２の半導体層と、
    前記第２の半導体層の一方の面側であり、前記一方の面に対して平行な第１の方向において、前記第２の半導体層と交互に並ぶ第２導電型の第３の半導体層と、
    前記第３の半導体層の上に設けられた第２導電型の第４の半導体層と、
    前記第４の半導体層の表面に選択的に設けられた第１導電型の第５の半導体層と、
    前記第２の半導体層の他方の面に電気的に接続された第１の主電極と、
    前記第２の半導体層内に位置し、前記第３の半導体層、前記第４の半導体層、及び前記第５の半導体層に接する複数のゲート絶縁膜と、
    前記ゲート絶縁膜内に設けられ、前記第２の半導体層と前記第３の半導体層との接合部上に位置し、前記第１の方向に対して直交する第２の方向に、前記第２の半導体層及び前記第３の半導体層と平行に延びている制御電極と、
    前記第４の半導体層及び前記第５の半導体層と電気的に接続され、且つ隣接する前記ゲート絶縁膜間における前記第２の半導体層とショットキー接合を形成する第２の主電極と、
    を有する半導体装置。
  2. 前記制御電極は、前記第２の主電極と前記第２の半導体層との間、及び前記第２の主電極と前記第３の半導体層との間に設けられた請求項１記載の半導体装置。
  3. 前記ゲート絶縁膜及び前記制御電極は、前記第４の半導体層及び前記第５の半導体層に接し、且つ前記第２の半導体層内に位置するトレンチ内部に設けられている請求項１または２に記載の半導体装置。
  4. 隣接する前記ゲート絶縁膜間の幅は、前記第２の半導体層の前記一方の面に対して垂直な方向において前記第２の半導体層と前記ゲート絶縁膜が接する幅よりも狭い請求項１乃至３のいずれか１つに記載の半導体装置。
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