JP2023137644A - 半導体装置 - Google Patents

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克久 田中
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Abstract

【課題】スイッチング速度および電流耐量の向上させた半導体装置を提供する。【解決手段】半導体装置は、第１電極と、第２電極と、前記第１および第２電極との間の半導体部と、前記半導体部中の制御電極と、を備える。前記半導体部は、第１導電形の第１、第３層と、第２導電形の第２、第４、第５層と、を含む。前記第２層は、前記第１層と前記第２電極との間に設けられる。前記第３層は、前記第２層と前記第２電極との間に部分的に設けられる。前記第４層は、前記第１層中に設けられ、前記第１電極から前記第２電極に向かう第１方向に延在し、前記第１方向に直交する第２方向に並ぶ。前記第５層は、前記第１層と前記第２層との間に部分的に設けられ、前記第２方向において隣り合う２つの第４層の間に位置し、前記２つの第４層に接続される。前記制御電極は、前記第４層と前記第２電極との間に位置し、前記半導体部から第１絶縁膜により電気的に絶縁される。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力制御用半導体装置には、オン抵抗を低減し、スイッチング速度および電流耐量を向上させることが求められる。
特開２０２１－２７１３８号公報
実施形態は、スイッチング速度および電流耐量の向上を可能とする半導体装置を提供する。
実施形態に係る半導体装置は、第１電極と、前記第１電極から離間した第２電極と、前記第１電極と前記第２電極との間に設けられる半導体部と、制御電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、前記第２導電形の複数の第４半導体層と、前記第２導電形の第５半導体層と、を含む。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第３半導体層は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられる。前記複数の第４半導体層は、前記第１半導体層中に設けられ、前記第１電極から前記第２電極に向かう第１方向に延在し、前記第１方向に直交する第２方向に並ぶ。前記第５半導体層は、前記第１半導体層と前記第２半導体層との間に部分的に設けられ、前記第２方向において隣り合う２つの第４半導体層の間に位置し、前記隣り合う２つの第４半導体層に接続される。前記制御電極は、前記第４半導体層と前記第２電極との間に位置し、前記第１絶縁膜を介して前記第２半導体層に向き合う。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態の第１変形例に係る半導体装置を示す模式平面図である。 実施形態の第１変形例に係る半導体装置を示す模式断面図である。 実施形態の第２変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、所謂、スーパージャンクション構造を有するＭＯＳトランジスタである。
図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、を備える。半導体部１０は、第１電極２０と第２電極３０との間に設けられる。半導体部１０は、例えば、炭化シリコン（ＳｉＣ）である。第１電極２０は、半導体部１０の裏面１０Ｂ上に設けられる。第１電極２０は、例えば、ドレイン電極である。第２電極３０は、半導体部１０の表面１０Ｆ上に設けられる。第２電極３０は、例えば、ソース電極である。
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の複数の第４半導体層１７と、第２導電形の第５半導体層１９と、第２導電形の第６半導体層２１と、第１導電形の第７半導体層２３と、を含む。
以下、第１導電形をｎ形、第２導電形をｐ形として説明する。第１半導体層１１は、例えば、ｎ形ドリフト層である。第２半導体層１３は、例えば、ｐ形ベース層である。第３半導体層１５は、例えば、ｎ形ソース層である。第６半導体層２１は、例えば、ｐ形コンタクト層である。第７半導体層２３は、例えば、ｎ形バッファ層である。実施形態は、この例に限定されず、例えば、第７半導体層２３と第１電極２０との間にｎ形基板が介在する構造であってもよい。
制御電極４０は、半導体部１０中に設けられ、第１絶縁膜４３により半導体部１０から電気的に絶縁される。制御電極４０は、例えば、ゲート電極である。第１絶縁膜４３は、ゲート絶縁膜である。制御電極４０は、半導体部１０の表面１０Ｆ側に設けられたトレンチＴＲの内部に配置される。
制御電極４０は、例えば、第１電極２０と第２電極３０との間に位置する。第２電極３０と制御電極４０との間には、第２絶縁膜４５が設けられる。制御電極４０は、第２絶縁膜４５により第２電極３０から電気的に絶縁される。第２絶縁膜４５は、例えば、層間絶縁膜である。
第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第３半導体層１５は、第２半導体層１３と第２電極３０との間に部分的に設けられる。
図１に示すように、複数の第４半導体層１７が第１半導体層１１中に設けられる。第４半導体層１７は、それぞれ、第１電極２０から第２電極３０に向かう第１方向、例えば、Ｚ方向に延在する。また、複数の第４半導体層１７は、第１方向に直交する第２方向、例えば、Ｘ方向に並ぶ。第４半導体層１７は、第１半導体層１１中に、所謂、スーパージャンクション構造を構成する。すなわち、第１半導体層１１の一部と第４半導体層１７とは、Ｘ方向において交互に並んで設けられる。
制御電極４０は、第４半導体層１７のそれぞれと第２電極３０との間に設けられる。制御電極４０は、Ｘ方向において第１絶縁膜４３を介して、第２半導体層１３に向き合う。第３半導体層１５は、第１絶縁膜４３に接するように設けられる。第２半導体層１３は、第１半導体層１１と第３半導体層１５との間において、制御電極４０に向き合う。
第５半導体層１９は、第１半導体層１１と第２半導体層１３との間に部分的に設けられる。また、第５半導体層１９は、隣り合う２つの第４半導体層１７との間に位置する。第５半導体層１９は、２つの第４半導体層１７に接続される。第５半導体層１９は、第２半導体層１３に接する。すなわち、第５半導体層１９は、２つの第４半導体層１７を第２半導体層１３に電気的に接続する。
第５半導体層１９は、例えば、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。また、第５半導体層１９は、例えば、第４半導体層１７の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
第６半導体層２１は、第２半導体層１３と第２電極３０との間において、第２半導体層１３上に部分的に設けられる。第３半導体層１５および第６半導体層２１は、第２半導体層１３上においてＸ方向に並ぶ。
第２電極３０は、例えば、半導体部１０の表面１０Ｆにおいて、第３半導体層１５および第６半導体層２１に接続される。第２電極３０は、第３半導体層１５および第６半導体層２１に、例えば、オーミック接続される。第２電極３０は、第６半導体層２１を介して、第２半導体層１３に電気的に接続される。
第７半導体層２３は、第１半導体層１１と第１電極２０との間に設けられる。第７半導体層２３は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第１半導体層１１は、第４半導体層１７のそれぞれと第７半導体層２３との間に位置する部分を含む。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式平面図である。図２（ａ）は、図１中のＡ－Ａ線に沿った断面を表す平面図である。図２（ｂ）は、図１中のＢ－Ｂ線に沿った断面を表す平面図である。
図２（ａ）に示すように、複数の制御電極４０がＹ方向に延在し、Ｘ方向に並ぶ。第３半導体層１５および第６半導体層２１は、隣り合う制御電極４０間に並ぶ。第３半導体層１５および第６半導体層２１は、それぞれ、Ｙ方向に延在する。
図２（ｂ）に示すように、複数の第４半導体層１７は、それぞれ、Ｙ方向に延在する。第５半導体層１９は、隣り合う第４半導体層１７の間に部分的に設けられる。隣り合う第４半導体層１７は、第５半導体層１９により相互に電気的に接続される。
このように、隣り合う第４半導体層１７の間に第５半導体層１９を配置することにより、例えば、オン状態からオフ状態に移行するターンオフ時において、第４半導体層１７からの正孔の排出を促進し、スイッチング速度を向上させることができる。
第５半導体層１９は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物含む。このため、第５半導体層１９および第２半導体層１３を介して第２電極３０に排出される正孔の排出抵抗を小さくすることができる。これにより、第５半導体層１９を配置した領域においてアバランシェ耐量を大きくすることができる。さらに、外部サージに起因する過電流の対する耐量を大きくすることもできる。
次に、実施形態の第１変形例に係る半導体装置２について説明する。図３（ａ）および（ｂ）は、実施形態の第１変形例に係る半導体装置２を示す模式平面図である。図３（ａ）は、図１中のＡ－Ａ線に沿った断面を表す平面図である。図３（ｂ）は、図１中のＢ－Ｂ線に沿った断面を表す平面図である。
図３（ａ）に示すように、制御電極４０は、第１部分４０ａおよび第２部分４０ｂを含む。第１部分４０ａは、例えば、Ｘ方向に延在する。第２部分４０ｂは、例えば、Ｙ方向に延在する。第４半導体層１７は、第１部分４０ａと第２部分４０ｂとが交差する位置の下方に設けられる。また、第４半導体層１７は、相互に離間した島状に設けられる。
第３半導体層１５および第６半導体層２１は、制御電極４０の第１部分４０ａおよび第２部分４０ｂに囲まれた領域に設けられる。第６半導体層２１は、例えば、制御電極４０に囲まれた領域の中央に設けられ、第３半導体層１５は、第６半導体層２１を囲む。
半導体部１０は、第２導電形の第８半導体層２５をさらに含む。第８半導体層２５は、制御電極４０の第１部分４０ａおよび第２部分４０ｂに囲まれた別の領域の全体に設けられる。第８半導体層２５は、第６半導体層２１とは別のｐ形コンタクト層である。
図３（ｂ）に示すように、第５半導体層１９は、４つの第４半導体層１７に囲まれた領域に設けられる。第５半導体層１９は、４つの第４半導体層１７に接続される。４つの第４半導体層１７は、第５半導体層１９を介して、相互に電気的に接続される。
図４は、実施形態に係る半導体装置２を示す模式断面図である。図４は、図３（ａ）中に示すＣ－Ｃ線に沿った断面図である。
図４に示すように、第５半導体層１９は、第１半導体層１１と第２半導体層１３との間に部分的に設けられる。第５半導体層１９の上方において、第８半導体層２５が第２半導体層１３と第２電極３０との間に設けられる。
第４半導体層１７は、第５半導体層１９を介して、第２半導体層１３に電気的に接続される。また、第２半導体層１３は、第８半導体層２５を介して、第２電極３０に電気的に接続される。第８半導体層２５は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
この例でも、第５半導体層１９を設けることにより、ターンオフ時のスイッチング速度を向上させ、アバランシェ電流およびサージ電流に対する耐量を向上させることができる。
実施形態の第２変形例に係る半導体装置３について説明する。図５（ａ）および（ｂ）は、実施形態の第２変形例に係る半導体装置３を示す模式図である。図５（ａ）は、図１中に示すＡ－Ａ線に沿った断面を表す平面図である。図５（ｂ）は、図５（ａ）中に示すＤ－Ｄ線に沿った断面図である。
図５（ａ）に示すように、複数の制御電極４０が、それぞれ、Ｙ方向に延在し、Ｘ方向に並ぶ。第３半導体層１５および第６半導体層２１は、隣り合う制御電極４０の間に並ぶ。第３半導体層１５および第６半導体層２１は、それぞれ、制御電極４０に沿って、Ｙ方向に延在する。さらに、隣り合う制御電極４０の間において、第１半導体層１１および第２半導体層１３のそれぞれの一部が、第３半導体層１５および第６半導体層２１を分断するように配置される。第２半導体層１３の一部は、第１半導体層１１の一部を囲むように設けられる。
図５（ｂ）に示すように、第１半導体層１１は、第２半導体層１３中をＺ方向に延在し、第２電極３０に至る延在部１１ｅｘを含む。第２電極３０は、半導体部１０の表面１０Ｆにおいて、第１半導体層１１の延在部１１ｅｘに、例えば、ショットキ接続される。
このように、半導体装置３は、第４半導体層１７を第２半導体層１３に電気的に接続する第５半導体層１９を有すると共に、ＭＯＳトランジスタとショットキダイオードを集積化した構造を有する。すなわち、ショットキダイオードを設けることにより、例えば、バイポーラ動作下における結晶欠陥の伸長に起因する特性劣化を回避することができる。ＳｉＣはシリコン（Ｓｉ）と比較して結晶欠陥が生じやすいが、ショットキダイオードを設けることにより、ＳｉＣを用いることによる高耐圧化に加え、特性劣化抑制を実現することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １０Ｆ…表面、 １０Ｂ…裏面、 １１…第１半導体層、 １１ｅｘ…延在部、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 １９…第５半導体層、 ２０…第１電極、 ２１…第６半導体層、 ２３…第７半導体層、 ２５…第８半導体層、 ３０…第２電極、 ４０…制御電極、 ４０ａ…第１部分、 ４０ｂ…第２部分、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ＴＲ…トレンチ

Claims (9)

  1. 第１電極と、
    前記第１電極から離間した第２電極と、
    前記第１電極と前記第２電極との間に設けられる半導体部であって、
    前記第１電極と前記第２電極との間に延在する第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層と、
    前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられた前記第１導電形の第３半導体層と、
    前記第１半導体層中に設けられ、前記第１電極から前記第２電極に向かう第１方向に延在し、前記第１方向に直交する第２方向に並ぶ前記第２導電形の複数の第４半導体層と、
    前記第１半導体層と前記第２半導体層との間に部分的に設けられ、前記第２方向において隣り合う２つの第４半導体層の間に位置し、前記２つの第４半導体層に接続される前記第２導電形の第５半導体層と、
    を含む半導体部と、
    前記第４半導体層と前記第２電極との間に位置し、前記第１絶縁膜を介して前記第２半導体層に向き合う制御電極と、
    を備えた半導体装置。
  2. 前記２つの第４半導体層は、前記第５半導体層を介して、前記第２半導体層に電気的に接続される請求項１記載の半導体装置。
  3. 前記第５半導体層は、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む請求項１または２記載の半導体装置。
  4. 前記半導体部は、前記第２半導体層と前記第２電極との間において、前記第２半導体層上に部分的に設けられ、前記第２半導体層上において前記第３半導体層と並ぶ第２導電形の第６半導体層をさらに含み、
    前記第２半導体層は、前記第６半導体層を介して、前記第２電極に電気的に接続される請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 前記半導体部は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む前記第１導電形の第７半導体層をさらに含み、
    前記第１半導体層は、前記第４半導体層と前記第７半導体層との間に位置する部分を含む請求項１乃至４のいずれか１つに記載の半導体装置。
  6. 前記制御電極は、前記第１方向および前記第２方向と直交する第３方向に延在する請求項１乃至５のいずれか１つに記載の半導体装置。
  7. 前記制御電極は、前記第２方向に延在する第１部分と、前記第１方向および前記第２方向と直交する第３方向に延在する第２部分と、を含み、
    前記第４半導体層は、前記制御電極の前記第１部分と前記第２部分が交差する位置の下方に設けられる請求項１乃至５のいずれか１つに記載の半導体装置。
  8. 前記第１半導体層は、前記第２半導体層中を前記第１方向に延在し、前記第２電極に接する延在部を含む請求項１乃至７のいずれか１つに記載の半導体装置。
  9. 前記第３半導体層は、前記第１絶縁膜に接し、
    前記第２半導体層は、前記第１半導体層と前記第３半導体層との間において、前記第１絶縁膜を介して前記制御電極に向き合う請求項１乃至８のいずれか１つに記載の半導体装置。
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