WO2024029153A1 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

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WO2024029153A1
WO2024029153A1 PCT/JP2023/017802 JP2023017802W WO2024029153A1 WO 2024029153 A1 WO2024029153 A1 WO 2024029153A1 JP 2023017802 W JP2023017802 W JP 2023017802W WO 2024029153 A1 WO2024029153 A1 WO 2024029153A1
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trench
region
inter
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gate
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PCT/JP2023/017802
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昂哉 永井
Original Assignee
株式会社デンソー
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in this specification relates to an insulated gate bipolar transistor.
  • IGBT insulated gate bipolar transistor
  • a plurality of trenches are provided on the surface of a semiconductor substrate.
  • a gate electrode and a dummy electrode are provided within each trench.
  • the gate electrode has an independent potential from the emitter electrode.
  • the dummy electrode has a potential independent from the gate electrode.
  • active region a channel is formed in the base layer when a predetermined potential is applied to the gate electrode. Therefore, the active region functions as an IGBT.
  • No channel is formed in the base layer in the region where the dummy electrode is provided (hereinafter referred to as inactive region). Therefore, the inactive area does not function as an IGBT.
  • the base layer is not connected to the emitter electrode.
  • the insulated gate bipolar transistor disclosed in this specification includes: a semiconductor substrate having a plurality of trenches arranged at intervals on an upper surface; an emitter electrode provided on the upper surface of the semiconductor substrate; a collector electrode provided on the lower surface of the trench, a gate insulating film covering the inner surface of each of the trenches, and a trench electrode disposed within each of the trenches and insulated from the semiconductor substrate by the gate insulating film.
  • the plurality of trenches include a gate trench and a dummy trench.
  • the trench electrode within the gate trench is a gate electrode having a potential independent of the emitter electrode.
  • the trench electrode within the dummy trench is a dummy electrode having a potential independent from the gate electrode.
  • the semiconductor substrate includes a first active region in which a plurality of the gate trenches are arranged, a second active region in which the plurality of gate trenches are arranged, and between the first active region and the second active region. and a non-active region in which a plurality of the dummy trenches are arranged.
  • the semiconductor substrate has a collector layer, a drift layer, a base layer, and a plurality of emitter layers.
  • the collector layer is a p-type layer that is distributed across the first active region, the second active region, and the inactive region, and is in contact with the collector electrode.
  • the drift layer is an n-type layer distributed over the first active region, the second active region, and the inactive region, and disposed on the collector layer.
  • the base layer is distributed across the first active region, the second active region, and the inactive region, is disposed on the drift layer, and is located between each of the trenches. This is a p-type layer located within the inter-trench region.
  • the plurality of emitter layers are arranged in the plurality of inter-trench regions in the first active region and the second active region, are in contact with the gate insulating film, and are in contact with the emitter electrode. , an n-type layer separated from the drift layer by the base layer. In the inter-trench regions within the first active region and the second active region, the base layer is in contact with the emitter electrode.
  • the hole accumulation region which is the region between the gate trench
  • the following conditions are satisfied: - A plurality of non-contact inter-trench regions, which are the inter-trench regions in which the base layer is insulated from the emitter electrode, are arranged in the inactive region; - At least one contact inter-trench region, which is the inter-trench region where the base layer is in contact with the emitter electrode, is arranged in the inactive region; - within the hole accumulation region, the non-contact inter-trench regions are not adjacent to each other; The inter-trench regions are arranged so as to satisfy the following condition.
  • non-contact inter-trench regions are adjacent to each other means that a plurality of contact trench-to-trench regions are adjacent to each other with trenches in between.
  • the non-contact inter-trench regions are not adjacent to each other within the hole accumulation region means that the portions where the plurality of contact trench inter-trench regions are adjacent to each other via trenches are within the hole accumulation region. means it does not exist.
  • the non-contact inter-trench region located in the inactive region suppresses holes in the drift layer from flowing to the emitter electrode. Therefore, the resistance of the drift layer is reduced by the IE effect.
  • at least one contact trench inter-trench region is arranged in the non-active region so that non-contact inter-trench regions are not adjacent to each other. Therefore, when the IGBT is turned off, the holes accumulated in the drift layer flow to the emitter electrode through the base layer in the region between the contact trenches in the inactive region. Therefore, concentration of hole current in the base layer of the contact trench region around the non-contact trench region is suppressed. Therefore, latch-up is suppressed. As described above, this IGBT provides an IE effect and is less likely to cause latch-up.
  • FIG. 2 is a cross-sectional view of an IGBT according to an example.
  • 3 is a graph showing peak hole current density for each number n of regions between contact trenches.
  • FIG. 3 is a cross-sectional view of an IGBT according to a first modification.
  • FIG. 3 is a cross-sectional view of an IGBT according to a second modification.
  • FIG. 3 is a cross-sectional view of an IGBT according to a third modification.
  • FIG. 4 is a cross-sectional view of an IGBT according to a fourth modification.
  • the inter-trench region between the first boundary gate trench and the first boundary dummy trench is The inter-trench region may be the region between the contact trenches, and the inter-trench region between the first boundary dummy trench and the adjacent dummy trench may be the inter-trench region.
  • the inter-trench region between the second boundary gate trench and the second boundary dummy trench is the contact trench.
  • the inter-trench region between the second boundary dummy trench and the adjacent dummy trench may be the inter-trench region.
  • the hole current density tends to be high.
  • the inter-trench region between the first boundary dummy trench and the dummy trench next to it and the inter-trench region between the second boundary dummy trench and the dummy trench next to it are contacted.
  • concentration of hole current in the inter-trench region between the gate trench and the dummy trench can be suppressed.
  • the semiconductor substrate may have a barrier layer and a lower base layer.
  • the barrier layer is distributed across the first active region, the second active region, and the inactive region, is disposed under the base layer, and is disposed within each of the inter-trench regions. It may be an n-type layer.
  • the lower base layer is distributed across the first active region, the second active region, and the inactive region, is disposed between the barrier layer and the drift layer, and is arranged in each trench. It may also be a p-type layer disposed within the intermediate region.
  • the semiconductor substrate may have a plurality of n-type pillar layers extending from a position in contact with the emitter electrode to the barrier layer and in Schottky contact with the emitter electrode. good.
  • the semiconductor substrate may have an n-type cathode layer in contact with the collector electrode at a position adjacent to the collector layer.
  • the IGBT of the embodiment shown in FIG. 1 has a semiconductor substrate 12.
  • the semiconductor substrate 12 is made of single crystal silicon.
  • the semiconductor substrate 12 may be made of other semiconductor materials (eg, SiC, GaN, etc.).
  • a plurality of trenches 14 are provided on the upper surface 12a of the semiconductor substrate 12. Each trench 14 extends linearly along the y direction (direction perpendicular to the paper plane of FIG. 1) on the upper surface 12a. That is, each trench 14 extends parallel to each other.
  • the plurality of trenches 14 are arranged at intervals in the x direction perpendicular to the y direction on the upper surface 12a.
  • each semiconductor region located between a pair of trenches 14 will be referred to as an inter-trench region 16.
  • each trench 14 is covered with a gate insulating film 18.
  • a trench electrode 20 is arranged within each trench 14 .
  • Each trench electrode 20 is insulated from the semiconductor substrate 12 by a gate insulating film 18 .
  • An interlayer insulating film 22 and an emitter electrode 24 are provided on the top of the semiconductor substrate 12.
  • Interlayer insulating film 22 covers the upper surface of each trench electrode 20 .
  • the emitter electrode 24 covers the upper surface 12a of the semiconductor substrate 12 and the interlayer insulating film 22.
  • a collector electrode 26 is provided at the bottom of the semiconductor substrate 12 .
  • Collector electrode 26 covers lower surface 12b of semiconductor substrate 12.
  • the plurality of trench electrodes 20 have a gate electrode 20g and a dummy electrode 20d.
  • Gate electrode 20g is insulated from emitter electrode 24. Therefore, the potential of the gate electrode 20g is independent from the potential of the emitter electrode 24.
  • the gate electrode 20g is connected to a gate pad at a position not shown.
  • the dummy electrode 20d is insulated from the gate electrode 20g. Therefore, the potential of the dummy electrode 20d is independent from the potential of the gate electrode 20g.
  • the dummy electrode 20d is electrically connected to the emitter electrode 24 at a position not shown (for example, at the end of the dummy electrode 20d). Therefore, the dummy electrode 20d has the same potential as the emitter electrode 24 (ie, 0V).
  • the trench 14 in which the gate electrode 20g is provided will be referred to as a gate trench 14g. Further, hereinafter, the trench 14 in which the dummy electrode 20d is provided will be referred to as a dummy trench 14d.
  • the semiconductor substrate 12 has a first active region 31 , a second active region 32 , and an inactive region 34 .
  • a plurality of gate trenches 14g are arranged within the first active region 31.
  • a plurality of gate trenches 14g are arranged within the second active region 32.
  • No dummy trench 14d is arranged within the first active region 31 and the second active region 32. Therefore, each inter-trench region 16 in the first active region 31 and the second active region 32 is arranged between the pair of gate trenches 14g.
  • the inactive region 34 is arranged between the first active region 31 and the second active region 32 in the x direction.
  • a plurality of dummy trenches 14d are arranged within the inactive region 34.
  • No gate trench 14g is arranged in the inactive region 34.
  • each inter-trench region 16 in the inactive region 34 is arranged between a pair of dummy trenches 14d.
  • Each inter-trench region 16 at the boundary between each active region 31, 32 and inactive region 34 is arranged between gate trench 14g and dummy trench 14d.
  • the gate trench 14g located closest to the inactive region 34 will be referred to as a first boundary gate trench 14gx1.
  • the gate trench 14g located closest to the inactive region 34 is referred to as a second boundary gate trench 14gx2.
  • the region between the first boundary gate trench 14gx1 and the second boundary gate trench 14gx2 is referred to as a hole accumulation region 36.
  • Hole accumulation region 36 includes inactive region 34 .
  • the dummy trench 14d next to the first boundary gate trench 14gx1 is referred to as a first boundary dummy trench 14dx1.
  • the dummy trench 14d next to the second boundary gate trench 14gx2 is referred to as a second boundary dummy trench 14dx2.
  • the semiconductor substrate 12 has a collector layer 40, a buffer layer 42, a drift layer 44, a base layer 46, and a plurality of emitter layers 48.
  • the collector layer 40 is a p-type layer and is distributed in a range including the lower surface 12b of the semiconductor substrate 12.
  • the collector layer 40 is distributed over the first active region 31 , the second active region 32 , and the hole accumulation region 36 .
  • the collector layer 40 is in ohmic contact with the collector electrode 26 at the lower surface 12b.
  • the buffer layer 42 is an n-type layer and is placed on top of the collector layer 40.
  • the buffer layer 42 is distributed over the first active region 31 , the second active region 32 , and the hole accumulation region 36 .
  • the buffer layer 42 is in contact with the collector layer 40 from above.
  • the drift layer 44 is an n-type layer with a lower n-type impurity concentration than the buffer layer 42.
  • the drift layer 44 is distributed across the first active region 31 , the second active region 32 , and the hole accumulation region 36 .
  • Drift layer 44 is disposed on top of collector layer 40 and buffer layer 42 .
  • the drift layer 44 is in contact with the buffer layer 42 from above.
  • the drift layer 44 is distributed from a position in contact with the buffer layer 42 to a position in contact with the lower end of each trench 14.
  • the drift layer 44 is in contact with the gate insulating film 18 at the bottom and side surfaces of each trench 14 .
  • the upper end of drift layer 44 is located within each inter-trench region 16.
  • the base layer 46 is a p-type layer and is placed above the drift layer 44.
  • the base layer 46 is distributed over the first active region 31 , the second active region 32 , and the hole accumulation region 36 .
  • a base layer 46 is disposed within each intertrench region 16.
  • the base layer 46 is in contact with the drift layer 44 from above.
  • the base layer 46 is in contact with the gate insulating film 18 on the side surface of the trench 14 above the drift layer 44 .
  • Each emitter layer 48 is an n-type layer and is disposed within the corresponding intertrench region 16. Two emitter layers 48 are disposed within each intertrench region 16 . Each emitter layer 48 is in contact with the gate insulating film 18 at the upper end of each trench 14 . Each emitter layer 48 is in contact with the gate insulating film 18 above the base layer 46. Each emitter layer 48 is in contact with the base layer 46. Each emitter layer 48 is separated from drift layer 44 by a base layer 46. Each emitter layer 48 is arranged in a range that partially includes the upper surface 12a. A base layer 46 is distributed in the region between two emitter layers 48 in each intertrench region 16 .
  • the plurality of intertrench regions 16 include non-contact intertrench regions whose upper surfaces are covered with interlayer insulating film 22 and contact intertrench regions whose upper surfaces are not covered with interlayer insulating film 22.
  • the base layer 46 and the emitter layer 48 are insulated from the emitter electrode 24 by the interlayer insulating film 22 .
  • base layer 46 and emitter layer 48 are in ohmic contact with emitter electrode 24 .
  • the inter-trench regions 16 within the first active region 31 and the second active region 32 are all contact trench inter-trench regions.
  • inter-trench regions 16a to 16g exist in the hole accumulation region 36.
  • the inter-trench region 16a between the first boundary gate trench 14gx1 and the first boundary dummy trench 14dx1 is an inter-trench region.
  • the inter-trench region 16g between the second boundary gate trench 14gx2 and the second boundary dummy trench 14dx2 is an inter-trench region.
  • the inter-trench regions 16b to 16f in the inactive region 34 include a contact inter-trench region and a non-contact inter-trench region.
  • the inter-trench region 16b between the first boundary dummy trench 14dx1 and the adjacent dummy trench 14d is an inter-trench region.
  • An inter-trench region 16c adjacent to the inter-trench region 16b is a non-contact inter-trench region.
  • An inter-trench region 16d adjacent to the inter-trench region 16c is an inter-trench region.
  • An inter-trench region 16e adjacent to the inter-trench region 16d is a non-contact inter-trench region.
  • the inter-trench region 16f next to the inter-trench region 16e (that is, the inter-trench region 16f between the second boundary dummy trench 14dx2 and the adjacent dummy trench 14d) is an inter-trench region. In this way, non-contact inter-trench regions and contact trench-inter-trench regions are alternately arranged within the inactive region 34. Therefore, in the hole accumulation region 36, the non-contact inter-trench regions are not adjacent to each other.
  • the operation of the IGBT 10 will be explained.
  • a higher potential is applied to the collector electrode 26 than to the emitter electrode 24.
  • the potential of the gate electrode 20g is controlled by a gate control circuit external to the IGBT 10.
  • the potential of the gate electrode 20g is controlled between 0V (ie, the same potential as the emitter electrode 24) and a higher potential.
  • 0V ie, the same potential as the emitter electrode 24
  • a higher potential is formed in the range of the base layer 46 that faces the gate electrode 20g. Since the gate electrode 20g is disposed within the first active region 31 and the second active region 32, a channel is formed in the base layer 46 within the first active region 31 and the second active region 32.
  • a channel connects emitter layer 48 to drift layer 44 . Since the dummy electrode 20d in the inactive region 34 is electrically connected to the emitter electrode 24, the potential of the dummy electrode 20d is maintained at the potential of the emitter electrode 24. Therefore, no channel is formed in the inactive region 34.
  • a channel is formed in the first active region 31 and the second active region 32, electrons flow into the drift layer 44 from the emitter layer 48 in the first active region 31 and the second active region 32 via the channel. Then, holes flow from the collector layer 40 to the drift layer 44 via the buffer layer 42. As a result, the resistance of the drift layer 44 decreases, and electrons flow within the drift layer 44 with low loss. Electrons in the drift layer 44 flow to the collector layer via the buffer layer 42.
  • the gate electrode 20g is lowered to 0V, the channel disappears. Then, the flow of electrons stops and the IGBT 10 is turned off. When the IGBT 10 is turned off, holes existing in the drift layer 44 are discharged to the emitter electrode 24 via the base layer 46. If the hole current flowing at this time is concentrated in a specific inter-trench region 16, latch-up occurs.
  • FIG. 2 shows, as a comparative example, a case where inter-trench regions 16c to 16e are non-contact inter-trench regions.
  • the holes accumulated in the drift layer 44 under the inter-trench regions 16c to 16e are transferred to the inter-trench region 16b, which is the contact trench region closest to the inter-trench regions 16c to 16e, as shown by arrow 102. It flows towards 16f. That is, the hole current is concentrated in the inter-trench regions 16b and 16f. Then, the potential of the base layer 46 increases in the inter-trench regions 16b, 16f, so that holes tend to flow from the base layer 46 into the emitter layer 48 in the inter-trench regions 16b, 16f. When the current flows from the base layer 46 to the emitter layer 48, latch-up occurs, a high current flows through the IGBT 10, and a high load is applied to the IGBT 10.
  • the plurality of non-contact inter-trench regions are arranged so as not to be adjacent to each other. Therefore, the holes accumulated in the drift layer 44 in the inactive region 34 are removed from the contact trench regions (i.e. , 16b, 16d, 16f) to the emitter electrode 24.
  • the Hall current flows in a distributed manner during turn-off. Therefore, it is possible to suppress the hole current from concentrating on a specific inter-trench region 16, and it is possible to suppress latch-up.
  • FIG. 3 shows the density distribution of the Hall current that flows when the IGBT 10 of the embodiment shown in FIG. 1 is turned off.
  • FIG. 4 shows the density distribution of the Hall current flowing during turn-off of the IGBT of the comparative example shown in FIG.
  • the hole current density in the inter-trench regions 16b and 16f can be reduced by allowing the hole current to flow in the inter-trench region 16d.
  • the peak value of the Hall current can be reduced.
  • the hole current density is higher in the inter-trench regions 16a and 16g than in other inter-trench regions 16.
  • the inter-trench regions 16a and 16g are located between the gate electrode 20g and the dummy electrode 20d.
  • the dummy electrode 20d is fixed at the potential of the emitter electrode 24.
  • the potential of the gate electrode 20g has a potential close to the gate threshold. Therefore, at the turn-off timing, the potential of the dummy electrode 20d is lower than the potential of the gate electrode 20g. Therefore, in the inter-trench regions 16a and 16g, the hole current flows biased toward the region near the dummy electrode 20d, and the density of the hole current tends to be high.
  • inter-trench regions 16b and 16f adjacent to the inter-trench regions 16a and 16g on the non-active region 34 side are contact inter-trench regions. Therefore, many of the holes accumulated in the drift layer 44 in the inactive region 34 flow to the inter-trench regions 16b, 16f, and concentration of hole current in the inter-trench regions 16a, 16g is suppressed. This suppresses latch-up in the inter-trench regions 16a and 16g.
  • FIG. 5 shows the results of simulating the peak value of the hole current density when the number n of contact trench inter-trench regions among the inter-trench regions 16b to 16f is changed.
  • the IGBT 10 of the embodiment it is possible to realize a low on-voltage due to the IE effect, and it is also possible to suppress latch-up.
  • inter-trench regions 16 are arranged in the inactive region 34, but the number of inter-trench regions 16 in the inactive region 34 may be greater than five, or five. It may be less.
  • the inter-trench regions 16a and 16g between the gate trench 14g and the dummy trench 14d are the contact trench-intertrench regions.
  • the inter-trench regions 16a and 16g between the gate trench 14g and the dummy trench 14d may be non-contact inter-trench regions. In this case as well, latch-up can be suppressed by preventing regions between non-contact trenches from adjoining within the hole accumulation region 36.
  • the emitter layer 48 was provided within the non-active region 34, but the emitter layer 48 may not be provided within the non-active region 34.
  • the dummy electrode 20d was electrically connected to the emitter electrode 24.
  • the dummy electrode 20d may be electrically connected to a pad other than the emitter electrode 24, as shown in FIG.
  • an n-type barrier layer 50 may be provided within the base layer 46, and the base layer 46 may be divided by the barrier layer 50 into an upper base layer 46a and a lower base layer 46b.
  • the upper base layer 46 a is distributed over the first active region 31 , the second active region 32 , and the hole accumulation region 36 .
  • Upper base layer 46a is disposed within each intertrench region 16.
  • the barrier layer 50 is distributed across the first active region 31 , the second active region 32 , and the hole accumulation region 36 .
  • Barrier layer 50 is disposed below upper base layer 46a.
  • Barrier layer 50 is disposed within each intertrench region 16.
  • the lower base layer 46b is distributed over the first active region 31, the second active region 32, and the hole accumulation region 36.
  • Lower base layer 46b is disposed between barrier layer 50 and drift layer 44. Lower base layer 46b is disposed within each intertrench region 16. In this configuration, when the IGBT is on, holes in the drift layer 44 flow to the emitter electrode 24 via the lower base layer 46b, the barrier layer 50, and the upper base layer 46a. In this configuration, since the flow of holes is suppressed by the barrier layer 50, holes are likely to be accumulated in the drift layer 44. Therefore, according to this configuration, the on-voltage of the IGBT can be further reduced.
  • a plurality of n-type pillar layers 52 may be provided. Each pillar layer 52 is located within a corresponding intertrench region 16. Each pillar layer 52 extends from a position in contact with the emitter electrode 24 to the barrier layer 50. Each pillar layer 52 is in Schottky contact with the emitter electrode 24. According to this configuration, the on-state voltage of the IGBT can be reduced more effectively.
  • an n-type cathode layer 60 may be provided within the semiconductor substrate 12.
  • Cathode layer 60 is disposed below buffer layer 42 .
  • the n-type impurity concentration of the cathode layer 60 is higher than the n-type impurity concentration of the buffer layer 42.
  • Cathode layer 60 is in ohmic contact with collector electrode 26 at a position adjacent to collector layer 40 .
  • a pn diode is configured between the emitter electrode 24 and the collector electrode 26 by the base layer 46, the drift layer 44, the buffer layer 42, and the cathode layer 60.
  • the pn diode can function as a so-called freewheeling diode, and is turned on when a higher potential than the collector electrode 26 is applied to the emitter electrode 24.

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Abstract

ＩＧＢＴにおいて、ＩＥ効果が得るとともにラッチアップを抑制する。絶縁ゲート型バイポーラトランジスタであって、第１アクティブ領域（３１）と、第２アクティブ領域（３２）と、第１アクティブ領域と第２アクティブ領域の間に配置されているとともに複数のダミートレンチが配置されている非アクティブ領域（３４）、を有する。第１境界ゲートトレンチ（１４ｇｘ１）と第２境界ゲートトレンチ（１４ｇｘ２）との間の領域であるホール蓄積領域（３６）内に、・非アクティブ領域内に非コンタクトトレンチ間領域が複数配置されている、・非アクティブ領域内にコンタクトトレンチ間領域が少なくとも１つ配置されている、・ホール蓄積領域内において非コンタクトトレンチ間領域どうしが隣接していない、という条件を満たすようにトレンチ間領域が配置されている。

Description

絶縁ゲート型バイポーラトランジスタ
（関連出願の相互参照）
　本出願は、２０２２年８月５日に出願された日本特許出願特願２０２２－１２５７５１の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書に開示の技術は、絶縁ゲート型バイポーラトランジスタに関する。
　国際公開ＷＯ２０１７／０３３３１５号には、絶縁ゲート型トランジスタ（以下、ＩＧＢＴ：insulated gate bipolar transistorという）が開示されている。このＩＧＢＴでは、半導体基板の表面に複数のトレンチが設けられている。各トレンチ内に、ゲート電極とダミー電極が設けられている。ゲート電極は、エミッタ電極から独立した電位を有する。ダミー電極は、ゲート電極から独立した電位を有する。ゲート電極が設けられている領域（以下、アクティブ領域という）では、ゲート電極に所定電位が印加されたときにベース層内にチャネルが形成される。したがって、アクティブ領域は、ＩＧＢＴとして機能する。ダミー電極が設けられている領域（以下、非アクティブ領域という）では、ベース層内にチャネルが形成されない。したがって、非アクティブ領域は、ＩＧＢＴとして機能しない。非アクティブ領域内では、ベース層がエミッタ電極に接続されていない。
　ＩＧＢＴがオンしているときに、コレクタ層からドリフト層にホールが流入する。ドリフト層内に流入したホールは、ベース層を介してエミッタ電極へ流れる。非アクティブ領域ではベース層がエミッタ電極に接続されていないので、非アクティブ領域内ではホールがエミッタ電極へ流れない。このため、このＩＧＢＴでは、ドリフト層内にホールが蓄積され易い。したがって、いわゆるＩＥ（injection enhanced）効果によりドリフト層の抵抗が低減される。このため、このＩＧＢＴのオン電圧は低い。
　ＩＧＢＴがオンしているときにドリフト層内に蓄積されたホールは、ＩＧＢＴがターンオフするときにベース層を介してエミッタ電極へ流れる。上述したように、国際公開ＷＯ２０１７／０３３３１５号のＩＧＢＴでは、非アクティブ領域内のベース層がエミッタ電極に接続されていない。このため、ＩＧＢＴがターンオフするときに、非アクティブ領域内のドリフト層内に存在しているホールが、アクティブ領域内の非アクティブ領域に隣接するベース層（すなわち、境界部のベース層）を介してエミッタ電極に流れる。このため、境界部のベース層にホール電流が集中し、ラッチアップが生じ易い。本明細書では、ＩＥ効果が得られるとともにラッチアップが生じ難いＩＧＢＴを提案する。
　本明細書が開示する絶縁ゲート型バイポーラトランジスタは、間隔をあけて配置された複数のトレンチが上面に設けられた半導体基板と、前記半導体基板の前記上面に設けられたエミッタ電極と、前記半導体基板の下面に設けられたコレクタ電極と、前記各トレンチの内面を覆うゲート絶縁膜と、前記各トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているトレンチ電極、を有する。前記複数のトレンチが、ゲートトレンチとダミートレンチを有する。前記ゲートトレンチ内の前記トレンチ電極が、前記エミッタ電極から独立した電位を有するゲート電極である。前記ダミートレンチ内の前記トレンチ電極が、前記ゲート電極から独立した電位を有するダミー電極である。前記半導体基板が、複数の前記ゲートトレンチが配置されている第１アクティブ領域と、複数の前記ゲートトレンチが配置されている第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域の間に配置されているとともに複数の前記ダミートレンチが配置されている非アクティブ領域、を有する。前記半導体基板が、コレクタ層、ドリフト層、ベース層及び複数のエミッタ層を有する。前記コレクタ層は、前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記コレクタ電極に接しているｐ型層である。前記ドリフト層は、前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記コレクタ層の上部に配置されているｎ型層である。前記ベース層は、前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記ドリフト層の上部に配置されており、前記各トレンチの間に位置するトレンチ間領域内に配置されているｐ型層である。複数の前記エミッタ層は、前記第１アクティブ領域内と前記第２アクティブ領域内の複数の前記トレンチ間領域内に配置されており、前記ゲート絶縁膜に接しており、前記エミッタ電極に接しており、前記ベース層によって前記ドリフト層から分離されているｎ型層である。前記第１アクティブ領域内及び前記第２アクティブ領域内の前記各トレンチ間領域では、前記ベース層が前記エミッタ電極に接している。前記第１アクティブ領域内の前記ゲートトレンチのうちで前記非アクティブ領域に最も近い第１境界ゲートトレンチと、前記第２アクティブ領域内の前記ゲートトレンチのうちで前記非アクティブ領域に最も近い第２境界ゲートトレンチとの間の領域であるホール蓄積領域内に、以下の条件、すなわち、
・前記非アクティブ領域内に、前記ベース層が前記エミッタ電極から絶縁されている前記トレンチ間領域である非コンタクトトレンチ間領域が複数配置されている、
・前記非アクティブ領域内に、前記ベース層が前記エミッタ電極に接している前記トレンチ間領域であるコンタクトトレンチ間領域が少なくとも１つ配置されている、
・前記ホール蓄積領域内において、前記非コンタクトトレンチ間領域どうしが隣接していない、
　という条件を満たすように前記トレンチ間領域が配置されている。
　なお、上記の「非コンタクトトレンチ間領域どうしが隣接」は、複数のコンタクトトレンチ間領域がトレンチを介して隣り合っていることを意味する。言い換えると、上記の「前記ホール蓄積領域内において、前記非コンタクトトレンチ間領域どうしが隣接していない、」は、複数のコンタクトトレンチ間領域がトレンチを介して隣り合っている箇所がホール蓄積領域内に存在しないことを意味する。
　このＩＧＢＴがオンしている場合には、非アクティブ領域に配置された非コンタクトトレンチ間領域によって、ドリフト層内のホールがエミッタ電極へ流れることが抑制される。このため、ＩＥ効果によってドリフト層の抵抗が低減される。また、非アクティブ領域内には、非コンタクトトレンチ間領域どうしが隣接しないように、コンタクトトレンチ間領域が少なくとも１つ配置されている。このため、ＩＧＢＴがターンオフするときには、ドリフト層に蓄積されているホールが、非アクティブ領域内のコンタクトトレンチ間領域のベース層を通ってエミッタ電極へ流れる。このため、非コンタクトトレンチ間領域の周辺のコンタクトトレンチ間領域のベース層におけるホール電流の集中が抑制される。このため、ラッチアップが抑制される。以上の通り、このＩＧＢＴは、ＩＥ効果が得られるとともにラッチアップが生じ難い。
実施例のＩＧＢＴの断面図。 比較例のＩＧＢＴの断面図。 実施例のＩＧＢＴのホール電流密度分布を示すグラフ。 比較例のＩＧＢＴのホール電流密度分布を示すグラフ。 コンタクトトレンチ間領域の数ｎごとに、ピークホール電流密度を示すグラフ。 第１変形例のＩＧＢＴの断面図。 第２変形例のＩＧＢＴの断面図。 第３変形例のＩＧＢＴの断面図。 第４変形例のＩＧＢＴの断面図。
　上述したＩＧＢＴにおいて、前記第１境界ゲートトレンチの隣の前記ダミートレンチを第１境界ダミートレンチとしたときに、前記第１境界ゲートトレンチと前記第１境界ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であってもよく、前記第１境界ダミートレンチとその隣の前記ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であってもよい。また、前記第２境界ゲートトレンチの隣の前記ダミートレンチを第２境界ダミートレンチとしたときに、前記第２境界ゲートトレンチと前記第２境界ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であってもよく、前記第２境界ダミートレンチとその隣の前記ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であってもよい。
　ゲートトレンチとダミートレンチとの間のトレンチ間領域では、ホール電流密度が高くなり易い。これに対し、上記のように、第１境界ダミートレンチとその隣のダミートレンチとの間のトレンチ間領域、及び、第２境界ダミートレンチとその隣のダミートレンチとの間のトレンチ間領域をコンタクトトレンチ間領域とすることで、ゲートトレンチとダミートレンチとの間のトレンチ間領域におけるホール電流の集中を抑制できる。
　上述したＩＧＢＴにおいて、前記半導体基板が、バリア層と下部ベース層を有していてもよい。前記バリア層は、前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記ベース層の下部に配置されており、前記各トレンチ間領域内に配置されているｎ型層であってもよい。前記下部ベース層は、前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記バリア層と前記ドリフト層の間に配置されており、前記各トレンチ間領域内に配置されているｐ型層であってもよい。
　上述したＩＧＢＴにおいて、前記半導体基板が、前記エミッタ電極に接する位置から前記バリア層まで伸びているとともに前記エミッタ電極に対してショットキー接触しているｎ型の複数のピラー層を有していてもよい。
　上述したＩＧＢＴにおいて、前記半導体基板が、前記コレクタ層に隣接する位置で前記コレクタ電極に接するｎ型のカソード層を有していてもよい。
　図１に示す実施例のＩＧＢＴは、半導体基板１２を有している。本実施例では、半導体基板１２は、シリコンの単結晶により構成されている。但し、半導体基板１２は、他の半導体材料（例えば、ＳｉＣ、ＧａＮ等）により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４は、上面１２ａにおいてｙ方向（図１の紙面に対して垂直な方向）に沿って直線状に伸びている。すなわち、各トレンチ１４は、互いに平行に伸びている。複数のトレンチ１４は、上面１２ａにおいて、ｙ方向に直交するｘ方向に間隔を空けて配列されている。以下では、一対のトレンチ１４の間に位置する各半導体領域を、トレンチ間領域１６という。
　各トレンチ１４の内面は、ゲート絶縁膜１８によって覆われている。各トレンチ１４内に、トレンチ電極２０が配置されている。各トレンチ電極２０は、ゲート絶縁膜１８によって半導体基板１２から絶縁されている。
　半導体基板１２の上部には、層間絶縁膜２２とエミッタ電極２４が設けられている。層間絶縁膜２２は、各トレンチ電極２０の上面を覆っている。エミッタ電極２４は、半導体基板１２の上面１２ａと層間絶縁膜２２を覆っている。半導体基板１２の下部には、コレクタ電極２６が設けられている。コレクタ電極２６は、半導体基板１２の下面１２ｂを覆っている。
　複数のトレンチ電極２０は、ゲート電極２０ｇとダミー電極２０ｄを有している。ゲート電極２０ｇは、エミッタ電極２４から絶縁されている。このため、ゲート電極２０ｇの電位は、エミッタ電極２４の電位から独立している。ゲート電極２０ｇは、図示しない位置でゲートパッドに接続されている。ダミー電極２０ｄは、ゲート電極２０ｇから絶縁されている。このため、ダミー電極２０ｄの電位は、ゲート電極２０ｇの電位から独立している。ダミー電極２０ｄは、図示しない位置（例えば、ダミー電極２０ｄの端部）でエミッタ電極２４に電気的に接続されている。したがって、ダミー電極２０ｄは、エミッタ電極２４と同じ電位（すなわち、０Ｖ）を有している。以下では、内部にゲート電極２０ｇが設けられているトレンチ１４を、ゲートトレンチ１４ｇという。また、以下では、内部にダミー電極２０ｄが設けられているトレンチ１４を、ダミートレンチ１４ｄという。
　半導体基板１２は、第１アクティブ領域３１、第２アクティブ領域３２、及び、非アクティブ領域３４を有している。第１アクティブ領域３１内には、複数のゲートトレンチ１４ｇが配置されている。第２アクティブ領域３２内には、複数のゲートトレンチ１４ｇが配置されている。第１アクティブ領域３１内及び第２アクティブ領域３２内には、ダミートレンチ１４ｄは配置されていない。したがって、第１アクティブ領域３１内及び第２アクティブ領域３２内の各トレンチ間領域１６は、一対のゲートトレンチ１４ｇの間に配置されている。非アクティブ領域３４は、ｘ方向において、第１アクティブ領域３１と第２アクティブ領域３２の間に配置されている。非アクティブ領域３４内には、複数のダミートレンチ１４ｄが配置されている。非アクティブ領域３４内には、ゲートトレンチ１４ｇが配置されていない。したがって、非アクティブ領域３４内の各トレンチ間領域１６は、一対のダミートレンチ１４ｄの間に配置されている。各アクティブ領域３１、３２と非アクティブ領域３４の境界部の各トレンチ間領域１６は、ゲートトレンチ１４ｇとダミートレンチ１４ｄの間に配置されている。以下では、第１アクティブ領域３１内のゲートトレンチ１４ｇのうちで最も非アクティブ領域３４に近い位置に配置されているゲートトレンチ１４ｇを、第１境界ゲートトレンチ１４ｇｘ１という。また、第２アクティブ領域３２内のゲートトレンチ１４ｇのうちで最も非アクティブ領域３４に近い位置に配置されているゲートトレンチ１４ｇを、第２境界ゲートトレンチ１４ｇｘ２という。また、第１境界ゲートトレンチ１４ｇｘ１と第２境界ゲートトレンチ１４ｇｘ２の間の領域を、ホール蓄積領域３６という。ホール蓄積領域３６には、非アクティブ領域３４が含まれる。また、第１境界ゲートトレンチ１４ｇｘ１の隣のダミートレンチ１４ｄを、第１境界ダミートレンチ１４ｄｘ１という。また、第２境界ゲートトレンチ１４ｇｘ２の隣のダミートレンチ１４ｄを、第２境界ダミートレンチ１４ｄｘ２という。
　半導体基板１２は、コレクタ層４０、バッファ層４２、ドリフト層４４、ベース層４６、及び、複数のエミッタ層４８を有している。
　コレクタ層４０は、ｐ型層であり、半導体基板１２の下面１２ｂを含む範囲に分布している。コレクタ層４０は、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。コレクタ層４０は、下面１２ｂにおいてコレクタ電極２６にオーミック接触している。
　バッファ層４２は、ｎ型層であり、コレクタ層４０の上部に配置されている。バッファ層４２は、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。バッファ層４２は、コレクタ層４０に対して上側から接している。
　ドリフト層４４は、バッファ層４２よりもｎ型不純物濃度が低いｎ型層である。ドリフト層４４は、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。ドリフト層４４は、コレクタ層４０及びバッファ層４２の上部に配置されている。ドリフト層４４は、バッファ層４２に対して上側から接している。ドリフト層４４は、バッファ層４２に接する位置から各トレンチ１４の下端に接する位置まで分布している。ドリフト層４４は、各トレンチ１４の底面及び側面において、ゲート絶縁膜１８に接している。ドリフト層４４の上端部は、各トレンチ間領域１６内に位置している。
　ベース層４６は、ｐ型層であり、ドリフト層４４の上部に配置されている。ベース層４６は、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。ベース層４６は、各トレンチ間領域１６内に配置されている。ベース層４６は、ドリフト層４４に対して上側から接している。ベース層４６は、ドリフト層４４よりも上側のトレンチ１４の側面において、ゲート絶縁膜１８に接している。
　各エミッタ層４８は、ｎ型層であり、対応するトレンチ間領域１６内に配置されている。各トレンチ間領域１６内に、２つのエミッタ層４８が配置されている。各エミッタ層４８は、各トレンチ１４の上端部においてゲート絶縁膜１８に接している。各エミッタ層４８は、ベース層４６よりも上側でゲート絶縁膜１８に接している。各エミッタ層４８は、ベース層４６に接している。各エミッタ層４８は、ベース層４６によってドリフト層４４から分離されている。各エミッタ層４８は、上面１２ａを部分的に含む範囲に配置されている。各トレンチ間領域１６内の２つのエミッタ層４８の間の領域には、ベース層４６が分布している。
　複数のトレンチ間領域１６には、上面が層間絶縁膜２２によって覆われている非コンタクトトレンチ間領域と、上面が層間絶縁膜２２によって覆われていないコンタクトトレンチ間領域が含まれる。非コンタクトトレンチ間領域では、層間絶縁膜２２によってベース層４６とエミッタ層４８がエミッタ電極２４から絶縁されている。コンタクトトレンチ間領域では、ベース層４６とエミッタ層４８がエミッタ電極２４にオーミック接触している。
　第１アクティブ領域３１内及び第２アクティブ領域３２内のトレンチ間領域１６は、全て、コンタクトトレンチ間領域である。ホール蓄積領域３６内には、トレンチ間領域１６ａ～１６ｇが存在している。第１境界ゲートトレンチ１４ｇｘ１と第１境界ダミートレンチ１４ｄｘ１の間のトレンチ間領域１６ａは、コンタクトトレンチ間領域である。また、第２境界ゲートトレンチ１４ｇｘ２と第２境界ダミートレンチ１４ｄｘ２の間のトレンチ間領域１６ｇは、コンタクトトレンチ間領域である。非アクティブ領域３４内のトレンチ間領域１６ｂ～１６ｆには、コンタクトトレンチ間領域と非コンタクトトレンチ間領域が含まれる。第１境界ダミートレンチ１４ｄｘ１とその隣のダミートレンチ１４ｄの間のトレンチ間領域１６ｂは、コンタクトトレンチ間領域である。トレンチ間領域１６ｂの隣のトレンチ間領域１６ｃは、非コンタクトトレンチ間領域である。トレンチ間領域１６ｃの隣のトレンチ間領域１６ｄは、コンタクトトレンチ間領域である。トレンチ間領域１６ｄの隣のトレンチ間領域１６ｅは、非コンタクトトレンチ間領域である。トレンチ間領域１６ｅの隣のトレンチ間領域１６ｆ（すなわち、第２境界ダミートレンチ１４ｄｘ２とその隣のダミートレンチ１４ｄの間のトレンチ間領域１６ｆ）は、コンタクトトレンチ間領域である。このように、非アクティブ領域３４内には、非コンタクトトレンチ間領域とコンタクトトレンチ間領域が交互に配置されている。このため、ホール蓄積領域３６内においては、非コンタクトトレンチ間領域どうしが隣接していない。
　次に、ＩＧＢＴ１０の動作について説明する。ＩＧＢＴ１０の動作時に、コレクタ電極２６にエミッタ電極２４よりも高い電位が印加される。また、ゲート電極２０ｇの電位は、ＩＧＢＴ１０の外部のゲート制御回路によって制御される。ゲート電極２０ｇの電位は、０Ｖ（すなわち、エミッタ電極２４と同電位）とそれよりも高い電位の間で制御される。ゲート電極２０ｇの電位がゲート閾値よりも高い電位に制御されると、ベース層４６のうちのゲート電極２０ｇに対向する範囲にチャネルが形成される。ゲート電極２０ｇは第１アクティブ領域３１と第２アクティブ領域３２内に配置されているので、第１アクティブ領域３１と第２アクティブ領域３２内のベース層４６にチャネルが形成される。チャネルによって、エミッタ層４８がドリフト層４４に接続される。非アクティブ領域３４内のダミー電極２０ｄはエミッタ電極２４に電気的に接続されているので、ダミー電極２０ｄの電位はエミッタ電極２４の電位に維持される。このため、非アクティブ領域３４内にはチャネルが形成されない。第１アクティブ領域３１と第２アクティブ領域３２内でチャネルが形成されると、第１アクティブ領域３１と第２アクティブ領域３２内のエミッタ層４８からチャネルを介してドリフト層４４に電子が流入する。すると、コレクタ層４０からバッファ層４２を介してドリフト層４４にホールが流入する。これにより、ドリフト層４４の抵抗が低下し、電子がドリフト層４４内を低損失で流れる。ドリフト層４４内の電子は、バッファ層４２を介してコレクタ層へ流れる。このように電子が流れることで、ＩＧＢＴがオンする。また、ドリフト層４４内に流入したホールは、ベース層４６を介してエミッタ電極２４へ流れる。但し、トレンチ間領域１６ｃ、１６ｅが非コンタクトトレンチ間領域であるので、トレンチ間領域１６ｃ、１６ｅ内ではベース層４６からエミッタ電極２４へホールが流れない。このため、非アクティブ領域３４内では、ホールがエミッタ電極２４へ流れ難く、ドリフト層４４内にホールが蓄積され易い。このように、非アクティブ領域３４内に非コンタクトトレンチ間領域が設けられていることで、ドリフト層４４内にホールが蓄積され易くなり、ＩＥ効果によってドリフト層４４の抵抗を低減することができる。したがって、このＩＧＢＴのオン電圧は低い。
　その後、ゲート電極２０ｇの電位を０Ｖまで低下させると、チャネルが消失する。すると、電子の流れが停止し、ＩＧＢＴ１０がターンオフする。ＩＧＢＴ１０がターンオフすると、ドリフト層４４内に存在しているホールが、ベース層４６を介してエミッタ電極２４へ排出される。このとき流れるホール電流が特定のトレンチ間領域１６に集中すると、ラッチアップが生じる。
　例えば、図２は、比較例として、トレンチ間領域１６ｃ～１６ｅが非コンタクトトレンチ間領域である場合を示している。この場合、トレンチ間領域１６ｃ～１６ｅの下部のドリフト層４４に蓄積されていたホールが、矢印１０２に示すように、トレンチ間領域１６ｃ～１６ｅに最も近いコンタクトトレンチ間領域であるトレンチ間領域１６ｂ、１６ｆに向かって流れる。すなわち、ホール電流がトレンチ間領域１６ｂ、１６ｆに集中する。すると、トレンチ間領域１６ｂ、１６ｆ内でベース層４６の電位が上昇するので、トレンチ間領域１６ｂ、１６ｆ内でホールがベース層４６からエミッタ層４８に流入し易い。ベース層４６からエミッタ層４８に流入すると、ラッチアップが生じてＩＧＢＴ１０に高電流が流れ、ＩＧＢＴ１０に高い負荷が加わる。
　これに対し、図１のＩＧＢＴ１０では、非アクティブ領域３４を含むホール蓄積領域３６内において、複数の非コンタクトトレンチ間領域が隣接しないように配置されている。したがって、非アクティブ領域３４内のドリフト層４４に蓄積されていたホールは、矢印１００に示すように、非コンタクトトレンチ間領域（すなわち、トレンチ間領域１６ｃ、１６ｅ）に隣接するコンタクトトレンチ間領域（すなわち、トレンチ間領域１６ｂ、１６ｄ、１６ｆ）を介してエミッタ電極２４へ流れることができる。このように、実施例のＩＧＢＴ１０では、ターンオフ時にホール電流が分散して流れる。このため、特定のトレンチ間領域１６にホール電流が集中することを抑制でき、ラッチアップを抑制することができる。
　図３は、図１に示す実施例のＩＧＢＴ１０のターンオフ時に流れるホール電流の密度分布を示している。また、図４は、図２に示す比較例のＩＧＢＴのターンオフ時に流れるホール電流の密度分布を示している。図３、４を比較することで明らかなように、実施例のＩＧＢＴ１０では、トレンチ間領域１６ｄにホール電流が流れることで、トレンチ間領域１６ｂ、１６ｆにおけるホール電流密度を低減することができる。これによって、ホール電流のピーク値を低減することができる。
　なお、図３に示すように、トレンチ間領域１６ａ、１６ｇでは、他のトレンチ間領域１６に比べてホール電流密度が高くなる。トレンチ間領域１６ａ、１６ｇは、ゲート電極２０ｇとダミー電極２０ｄの間に位置している。ダミー電極２０ｄは、エミッタ電極２４の電位に固定されている。他方、ターンオフのタイミングにおいては、ゲート電極２０ｇの電位はゲート閾値に近い電位を有している。このため、ターンオフのタイミングにおいては、ダミー電極２０ｄの電位はゲート電極２０ｇの電位よりも低い。したがって、トレンチ間領域１６ａ、１６ｇでは、ホール電流がダミー電極２０ｄに近い領域に偏って流れ、ホール電流の密度が高くなり易い。このため、非アクティブ領域３４内のドリフト層４４に蓄積されたホールがトレンチ間領域１６ａ、１６ｇに流れると、トレンチ間領域１６ａ、１６ｇのホール電流密度が極めて高くなる。これに対し、図１に示すように、実施例のＩＧＢＴでは、トレンチ間領域１６ａ、１６ｇに対して非アクティブ領域３４側で隣接するトレンチ間領域１６ｂ、１６ｆがコンタクトトレンチ間領域となっている。このため、非アクティブ領域３４内のドリフト層４４に蓄積されたホールの多くがトレンチ間領域１６ｂ、１６ｆに流れ、トレンチ間領域１６ａ、１６ｇにホール電流が集中することが抑制される。これにより、トレンチ間領域１６ａ、１６ｇにおけるラッチアップが抑制される。
　図５は、トレンチ間領域１６ｂ～１６ｆの中でコンタクトトレンチ間領域の数ｎを変更したときのホール電流密度のピーク値をシミュレーションした結果を示している。図５において、ｎ＝０はトレンチ間領域１６ｂ～１６ｆが全て非コンタクトトレンチ間領域である場合を示している。ｎ＝２は、図２の場合を示している。ｎ＝３は、図１の場合を示している。ｎ＝４は、トレンチ間領域１６ｂ、１６ｃ、１６ｅ、１６ｆがコンタクトトレンチ間領域であり、トレンチ間領域１６ｄが非コンタクトトレンチ間領域である場合を示している。ｎ＝５は、トレンチ間領域１６ｂ～１６ｆが全てコンタクトトレンチ間領域である場合を示している。図５に示すように、ｎ＝３の場合では、ｎ＝５の場合と略同等にホール電流密度のピーク値が低くなる。また、ｎ＝２の場合では、ｎ＝３の場合に比べてホール電流密度のピーク値が高くなる。
　以上に説明したように、実施例のＩＧＢＴ１０によれば、ＩＥ効果によって低いオン電圧を実現できるとともに、ラッチアップを抑制することができる。
　なお、上述した実施例では、非アクティブ領域３４内に５つのトレンチ間領域１６が配置されていたが、非アクティブ領域３４内のトレンチ間領域１６の数は５よりも多くてもよいし、５より少なくてもよい。また、上述した実施例では、ゲートトレンチ１４ｇとダミートレンチ１４ｄの間のトレンチ間領域１６ａ、１６ｇがコンタクトトレンチ間領域であった。しかしながら、ゲートトレンチ１４ｇとダミートレンチ１４ｄの間のトレンチ間領域１６ａ、１６ｇが非コンタクトトレンチ間領域であってもよい。この場合も、ホール蓄積領域３６内で非コンタクトトレンチ間領域が隣接しないようにすることで、ラッチアップを抑制できる。
　また、上述した実施例では、非アクティブ領域３４内にエミッタ層４８が設けられていたが、非アクティブ領域３４内にエミッタ層４８が設けられていなくてもよい。
　また、上述した実施例では、ダミー電極２０ｄがエミッタ電極２４に電気的に接続されていた。しかしながら、ダミー電極２０ｄの電位がゲート電極２０ｇの電位から独立していれば、図９に示すように、ダミー電極２０ｄがエミッタ電極２４以外のパッドに電気的に接続されていてもよい。
　また、図６に示すように、ベース層４６内にｎ型のバリア層５０が設けられており、バリア層５０によってベース層４６が上部ベース層４６ａと下部ベース層４６ｂに分割されていてもよい。上部ベース層４６ａは、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。上部ベース層４６ａは、各トレンチ間領域１６内に配置されている。バリア層５０は、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。バリア層５０は、上部ベース層４６ａの下部に配置されている。バリア層５０は、各トレンチ間領域１６内に配置されている。下部ベース層４６ｂは、第１アクティブ領域３１、第２アクティブ領域３２、及び、ホール蓄積領域３６に跨って分布している。下部ベース層４６ｂは、バリア層５０とドリフト層４４の間に配置されている。下部ベース層４６ｂは、各トレンチ間領域１６内に配置されている。この構成では、ＩＧＢＴがオンしているときに、ドリフト層４４内のホールが下部ベース層４６ｂ、バリア層５０、及び、上部ベース層４６ａを介してエミッタ電極２４へ流れる。この構成では、バリア層５０によってホールの流れが抑制されるので、ドリフト層４４によりホールが蓄積され易い。したがって、この構成によれば、ＩＧＢＴのオン電圧をより低減することができる。
　また、バリア層５０を設ける場合には、図７に示すように、ｎ型の複数のピラー層５２を設けてもよい。各ピラー層５２は、対応するトレンチ間領域１６内に配置されている。各ピラー層５２は、エミッタ電極２４に接する位置からバリア層５０まで伸びている。各ピラー層５２は、エミッタ電極２４に対してショットキー接触している。この構成によれば、ＩＧＢＴのオン電圧をより効果的に低減することができる。
　また、図８に示すように、半導体基板１２内にｎ型のカソード層６０を設けてもよい。カソード層６０は、バッファ層４２の下部に配置されている。カソード層６０のｎ型不純物濃度は、バッファ層４２のｎ型不純物濃度よりも高い。カソード層６０は、コレクタ層４０に隣接する位置でコレクタ電極２６にオーミック接触している。この構成によれば、エミッタ電極２４とコレクタ電極２６の間に、ベース層４６、ドリフト層４４、バッファ層４２、及び、カソード層６０によってｐｎダイオードが構成される。ｐｎダイオードは、いわゆる還流ダイオードとして機能することが可能であり、エミッタ電極２４にコレクタ電極２６よりも高い電位が印加されたときにオンする。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (5)

  1. 　絶縁ゲート型バイポーラトランジスタであって、
    　間隔をあけて配置された複数のトレンチ（１４）が上面に設けられた半導体基板（１２）と、
    　前記半導体基板の前記上面に設けられたエミッタ電極（２４）と、
    　前記半導体基板の下面に設けられたコレクタ電極（２６）と、
    　前記各トレンチの内面を覆うゲート絶縁膜（１８）と、
    　前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているトレンチ電極（２０）、
    　を有し、
    　前記複数のトレンチが、ゲートトレンチ（１４ｇ）とダミートレンチ（１４ｄ）を有し、
    　前記ゲートトレンチ内の前記トレンチ電極が、前記エミッタ電極から独立した電位を有するゲート電極（２０ｇ）であり、
    　前記ダミートレンチ内の前記トレンチ電極が、前記ゲート電極から独立した電位を有するダミー電極（２０ｄ）であり、
    　前記半導体基板が、
    　複数の前記ゲートトレンチが配置されている第１アクティブ領域（３１）と、
    　複数の前記ゲートトレンチが配置されている第２アクティブ領域（３２）と、
    　前記第１アクティブ領域と前記第２アクティブ領域の間に配置されており、複数の前記ダミートレンチが配置されている非アクティブ領域（３４）、
    　を有し、
    　前記半導体基板が、
    　前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記コレクタ電極に接しているｐ型のコレクタ層（４０）と、
    　前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記コレクタ層の上部に配置されているｎ型のドリフト層（４４）と、
    　前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記ドリフト層の上部に配置されており、前記各トレンチの間に位置するトレンチ間領域（１６）内に配置されているｐ型のベース層（４６）と、
    　前記第１アクティブ領域内と前記第２アクティブ領域内の複数の前記トレンチ間領域内に配置されており、前記ゲート絶縁膜に接しており、前記エミッタ電極に接しており、前記ベース層によって前記ドリフト層から分離されているｎ型の複数のエミッタ層（４８）、
    　を有し、
    　前記第１アクティブ領域内及び前記第２アクティブ領域内の前記各トレンチ間領域では、前記ベース層が前記エミッタ電極に接しており、
    　前記第１アクティブ領域内の前記ゲートトレンチのうちで前記非アクティブ領域に最も近い第１境界ゲートトレンチ（１４ｇｘ１）と、前記第２アクティブ領域内の前記ゲートトレンチのうちで前記非アクティブ領域に最も近い第２境界ゲートトレンチ（１４ｇｘ２）との間の領域であるホール蓄積領域（３６）内に、以下の条件、すなわち、
    ・前記非アクティブ領域内に、前記ベース層が前記エミッタ電極から絶縁されている前記トレンチ間領域である非コンタクトトレンチ間領域が複数配置されている、
    ・前記非アクティブ領域内に、前記ベース層が前記エミッタ電極に接している前記トレンチ間領域であるコンタクトトレンチ間領域が少なくとも１つ配置されている、
    ・前記ホール蓄積領域内において、前記非コンタクトトレンチ間領域どうしが隣接していない、
    　という条件を満たすように前記トレンチ間領域が配置されている、
    　絶縁ゲート型バイポーラトランジスタ。
  2. 　前記第１境界ゲートトレンチの隣の前記ダミートレンチを第１境界ダミートレンチ（１４ｄｘ１）としたときに、前記第１境界ゲートトレンチと前記第１境界ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であり、前記第１境界ダミートレンチとその隣の前記ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であり、
    　前記第２境界ゲートトレンチの隣の前記ダミートレンチを第２境界ダミートレンチ（１４ｄｘ２）としたときに、前記第２境界ゲートトレンチと前記第２境界ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域であり、前記第２境界ダミートレンチとその隣の前記ダミートレンチとの間の前記トレンチ間領域が前記コンタクトトレンチ間領域である、
    　請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
  3. 　前記半導体基板が、
    　前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記ベース層の下部に配置されており、前記各トレンチ間領域内に配置されているｎ型のバリア層（５０）と、
    　前記第１アクティブ領域、前記第２アクティブ領域、及び、前記非アクティブ領域に跨って分布しており、前記バリア層と前記ドリフト層の間に配置されており、前記各トレンチ間領域内に配置されているｐ型の下部ベース層（４６ｂ）、
    　を有する、
    　請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
  4. 　前記半導体基板が、前記エミッタ電極に接する位置から前記バリア層まで伸びているとともに前記エミッタ電極に対してショットキー接触しているｎ型の複数のピラー層（５２）を有する、請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
  5. 　前記半導体基板が、前記コレクタ層に隣接する位置で前記コレクタ電極に接するｎ型のカソード層（６０）を有する、請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
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