JP2018182254A - 半導体装置およびその製造方法 - Google Patents

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高橋　幸雄
Yukio Takahashi
幸雄 高橋
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Abstract

【課題】絶縁ゲートバイポーラトランジスタのゲート電極に駆動信号が入力された状態においても、第１ダイオードの順方向電圧の増加を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】ＩＧＢＴはｐ型ボディ領域ＢＯを有している。第１ダイオードのアノード領域ＡＮ１はＩＧＢＴのｐ型ボディ領域ＢＯと同じ不純物領域を共有している。第２ダイオードのアノード領域ＡＮ２は、エミッタ溝ＥＴＲによって取り囲まれている。これによりアノード領域ＡＮ２は、ＩＧＢＴのｐ型ボディ領域ＢＯとエミッタ溝ＥＴＲによって分離されている。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関するものである。
オン抵抗の低いＩＧＢＴ（Insulated Gate Bipolar Transistor）としてトレンチゲートＩＧＢＴが広く使用されている。このＩＧＢＴとして、ＩＧＢＴとＦＷＤ（Free Wheeling Diode）とが同一の半導体基板に構成された、逆導通型半導体素子（ＲＣ（Reverse Conducting）−ＩＧＢＴ素子）が開発されている。このＲＣ−ＩＧＢＴは、たとえばインバータ回路に組み入れられ、負荷をＰＷＭ（Pulse Width Modulation）制御するものとして知られている。
また、ＲＣ−ＩＧＢＴでは、低損失で必要な低オン電圧を実現するため、伝導度変調におけるＩＥ（Injection Enhancement）効果を利用したＩＥ型トレンチゲートＩＧＢＴ構造が採用されている。このＩＥ型トレンチゲートＩＧＢＴでは、セル形成領域において、エミッタ電極に接続されたアクティブセル領域と、フローティング領域を含むインアクティブセル領域とが交互にまたは櫛の歯状に配置されている。これにより、ＩＧＢＴがオン状態のときにエミッタ電極側からホールが排出されにくくなり、ドリフト領域にホールが蓄積されやすくなることで、伝導度変調におけるＩＥ効果が得られる。
上記ＩＥ型トレンチゲートＩＧＢＴは、たとえば特開２０１２−２５６８３９号公報（特許文献１）、特開２０１３−１４０８８５号公報（特許文献２）などに開示されている。
特許文献１には、セル形成領域内に設けられた各線状単位セル領域が、線状アクティブセル領域と、線状アクティブセル領域を両側から挟む線状インアクティブセル領域と、を有する技術が開示されている。
特許文献２には、セル形成領域内に設けられた各線状単位セル領域が、第１および第２線状単位セル領域を有し、第１線状単位セル領域が線状アクティブセル領域を有し、第２線状単位セル領域が線状ホールコレクタセル領域を有する技術が開示されている。
特開２０１２−２５６８３９号公報 特開２０１３−１４０８８５号公報
ＲＣ−ＩＧＢＴをインバータ回路に組み入れた場合、ＩＧＢＴのゲート電極に入力される駆動信号は、原則、上下アームに位相反転した信号となる。このため、たとえばＦＷＤがフリーホイール動作するタイミングでも、ＩＧＢＴのゲート電極に駆動信号が入力される。すなわち、ＦＷＤの動作とＩＧＢＴの動作とが同時に起こる。
ここでＦＷＤのアノード電極とＩＧＢＴのエミッタ電極とが共通電極とされ、かつＦＷＤのカソード電極とＩＧＢＴのコレクタ電極とが共通電極とされている。このようにＦＷＤとＩＧＢＴとの各電極が共通とされているため、上記のようにＦＷＤの動作時にＩＧＢＴのゲートがオンすると、ＦＷＤのアノードとカソードとが互いに同電位になろうとする。具体的には、ｐ型チャネル層のゲート電極に対向した部分がｎ型に反転してｎ型エミッタ層からｎ型ドリフト層がｎ型層でつながることで、ｐ型チャネル層の電位がｎ型ドリフト層と同電位になろうとする。これによりＦＷＤが順方向動作しにくくなる。その結果、ＩＧＢＴのゲート電極に駆動信号が入力された状態では、ＦＷＤの順方向電圧Ｖｆが増加し、ひいては半導体装置のスイッチング損失が増加するという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一の実施の形態の半導体装置は、半導体基板と、エミッタ溝電極と、絶縁ゲートバイポーラトランジスタと、第１ダイオードと、第２ダイオードと、第２導電型のカソード領域と、第１電極とを備えている。半導体基板は、第１主面と、その第１主面の反対側の第２主面と、第１主面においてアノード形成領域を取り囲むエミッタ溝とを有している。エミッタ溝電極は、エミッタ溝を埋め込んでいる。絶縁ゲートバイポーラトランジスタは、半導体基板に配置された第１導電型のボディ領域と、そのボディ領域の第１主面側に配置されかつエミッタ溝電極と電気的に接続された第２導電型のエミッタ領域と、ボディ領域の第２主面側に配置された第１導電型のコレクタ領域とを有している。第１ダイオードは、ボディ領域と同じ不純物領域を有するように構成された第１導電型の第１アノード領域を有している。第２ダイオードは、エミッタ溝電極により第１アノード領域と分離するようにアノード形成領域に配置された第１導電型の第２アノード領域を有している。カソード領域は、第２主面に配置され、かつ第１ダイオードおよび第２ダイオードの各々のカソードとして機能する。第１電極は、第２主面上に配置され、かつコレクタ領域およびカソード領域に接している。
他の実施の形態の半導体装置は、半導体基板と、絶縁ゲートバイポーラトランジスタと、第１ダイオードと、第２ダイオードと、第２導電型のカソード領域と、第１電極とを備えている。半導体基板は、第１主面と、その第１主面の反対側の第２主面と、第１主面においてアノード形成領域を取り囲むゲート溝とを有している。絶縁ゲートバイポーラトランジスタは、半導体基板に配置された第１導電型のボディ領域と、そのボディ領域の第１主面側に配置された第２導電型のエミッタ領域と、ボディ領域の第２主面側に配置された第１導電型のコレクタ領域と、ゲート溝を埋め込むゲート電極とを有している。第１ダイオードは、ボディ領域と同じ不純物領域を有するように構成された第１導電型の第１アノード領域を有している。第２ダイオードは、アノード形成領域に配置され、かつエミッタ溝電極により第１アノード領域と分離された第１導電型の第２アノード領域を有している。カソード領域は、第２主面に配置され、かつ第１ダイオードおよび第２ダイオードの各々のカソードとして機能する。第１電極は、第２主面上に配置され、かつコレクタ領域およびカソード領域に接している。
一実施の形態の半導体装置の製造方法は、以下の工程を備えている。
第１主面と、その第１主面の反対側の第２主面と、第１主面においてアノード形成領域を取り囲むエミッタ溝と、を有する半導体基板が準備される。エミッタ溝を埋め込むエミッタ溝電極が形成される。半導体基板に配置された第１導電型のボディ領域と、そのボディ領域の第１主面側に配置されかつエミッタ溝電極に電気的に接続された第２導電型のエミッタ領域と、ボディ領域の第２主面側に配置された第１導電型のコレクタ領域と、を有する絶縁ゲートバイポーラトランジスタが形成される。ボディ領域と同じ不純物領域を有する第１導電型の第１アノード領域が形成される。アノード形成領域に配置され、かつエミッタ溝電極により第１アノード領域と分離された第１導電型の第２アノード領域が形成される。第２主面に配置され、かつ第１アノード領域とともに第１ダイオードを構成し、かつ第２アノード領域とともに第２ダイオードを構成する第２導電型のカソード領域が形成される。第２主面上に配置され、かつコレクタ領域およびカソード領域に接する電極が形成される。
上記実施の形態によれば、絶縁ゲートバイポーラトランジスタのゲート電極に駆動信号が入力された状態においても、第１ダイオードの順方向電圧の増加を抑制することができる。
実施の形態１における半導体装置としての半導体チップの平面図である。 実施の形態１における半導体装置の要部平面図である。 実施の形態１における半導体装置の要部平面図であり、図２の二点鎖線で囲まれた領域ＡＲ３を拡大して示す図である。 図３のＩＶ−ＩＶ線に沿った断面図である。 図３のＶ−Ｖ線に沿った断面図である。 半導体基板の第２主面におけるｐ型コレクタ領域とｎ型カソード領域との分布を示す底面図である。 実施の形態１における半導体装置の回路構成を示す回路図である。 実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１０工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１１工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１２工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１３工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１４工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１５工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１６工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１７工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１８工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１９工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第２０工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第２１工程を示す断面図である。 実施の形態１の改良例１における半導体装置の要部平面図である。 図２９のＸＸＸ−ＸＸＸ線に沿った断面図である。 実施の形態１の改良例２における半導体装置の構成を示す断面図であって、図２９のＸＸＸＩ−ＸＸＸＩ線に沿った断面に対応する断面図である。 実施の形態１の改良例２における半導体装置の構成を示す断面図であって、図２９のＸＸＸ−ＸＸＸ線に沿った断面に対応する断面図である。 実施の形態２における半導体装置の要部平面図である。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿った断面図である。 図３３のＸＸＸＶ−ＸＸＸＶ線に沿った断面図である。 図３３のＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図である。 実施の形態２の改良例１における半導体装置の要部平面図である。 図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿った断面図である。 図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿った断面図である。 図３７のＸＬ−ＸＬ線に沿った断面図である。 実施の形態２の改良例２における半導体装置の要部平面図である。 図４１のＸＬＩＩ−ＸＬＩＩ線に沿った断面図である。 実施の形態２の改良例３における半導体装置の要部平面図である。 図４３のＸＬＩＶ−ＸＬＩＶ線に沿った断面図である。 実施の形態２の改良例４における半導体装置の要部平面図である。 図４５のＸＬＶＩ−ＸＬＶＩ線に沿った断面図である。 実施の形態２の改良例５における半導体装置の要部平面図である。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿った断面図である。 実施の形態１の変形例１の第１の構成を示す断面図である。 実施の形態１の変形例１の第２の構成を示す断面図である。 実施の形態１の変形例２の構成を示す断面図である。 電子システムの一例を示す回路ブロック図である。
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の構成について図１〜図６を用いて説明する。なお以下において平面視とは、半導体基板ＳＢの第１主面に対して直交する方向から見た視点を意味する。
図１に示されるように、本実施の形態の半導体装置としての半導体チップＣＨＰは、半導体基板と、半導体基板に形成されたＩＧＢＴおよびダイオードとを主に有している。半導体基板は、第１主面と、その第１主面の反対側の第２主面とを有している。
半導体基板の第１主面には、セル形成領域ＡＲ１と、セル形成領域ＡＲ１の外周を取り囲むゲート引出し領域ＡＲ２とが配置されている。半導体基板のセル形成領域ＡＲ１には、上述のＩＧＢＴおよびダイオードが形成されている。
セル形成領域ＡＲ１の大部分において、半導体基板の第１主面上にはエミッタ電極ＥＥ（第２電極）が配置されている。
ゲート引出し領域ＡＲ２には、ゲート配線ＧＬが配置されている。ゲート配線ＧＬは、セル形成領域ＡＲ１において半導体基板に形成されたＩＧＢＴのゲート電極に電気的に接続されている。
上記のエミッタ電極ＥＥおよびゲート配線ＧＬの上に絶縁層（図示せず）が形成されている。この絶縁層には、開口部ＯＰ１、ＯＰ２が形成されている。開口部ＯＰ１はセル形成領域ＡＲ１に配置されている。開口部ＯＰ２はゲート引出し領域ＡＲ２に配置されている。
絶縁層の開口部ＯＰ１からはエミッタ電極ＥＥの一部表面が露出している。この開口部ＯＰ１から露出したエミッタ電極ＥＥの表面によりエミッタパッドＥＰが構成されている。開口部ＯＰ２からはゲート配線ＧＬの一部が露出している。この開口部ＯＰ２から露出したゲート配線ＧＬの表面によりゲートパッドＧＰが構成されている。
なお本実施の形態の半導体装置は、半導体チップに限定されず、半導体ウエハであってもよく、また半導体チップを樹脂封止した半導体パッケージであってもよい。また本実施の形態の半導体装置は、半導体チップ、半導体パッケージなどを有する半導体モジュールであってもよい。
図２に示されるように、半導体基板ＳＢは、第１主面に、エミッタ溝ＥＴＲと、ゲート溝ＧＴＲとを有している。エミッタ溝ＥＴＲは、平面視においてアノード形成領域ＡＦＲを取り囲んでいる。またエミッタ溝ＥＴＲは、平面視において線状フローティング領域ＬＦＲを取り囲んでいる。
平面視において、２つの線状フローティング領域ＬＦＲは、１つのアノード形成領域ＡＦＲを挟み込んでいる。２つの線状フローティング領域ＬＦＲの各々を取り囲むエミッタ溝ＥＴＲと、１つのアノード形成領域ＡＦＲを取り囲むエミッタ溝ＥＴＲとは相互に接続されている。
エミッタ溝ＥＴＲ内には、エミッタ溝電極ＥＢＥが埋め込まれている。エミッタ溝ＥＴＲ内のエミッタ溝電極ＥＢＥは、エミッタ溝電極ＥＢＥの上層に形成されるエミッタ電極ＥＥ（図１）と電気的に接続されている。
ゲート溝ＧＴＲは、平面視において２つの線状アクティブ領域ＬＡＲに挟まれる領域に位置している。ゲート溝ＧＴＲは、平面視においてセル形成領域ＡＲ１の一方側に位置するゲート引出し領域ＡＲ２内からセル形成領域ＡＲ１を通過して、セル形成領域ＡＲ１の他方側に位置するゲート引出し領域ＡＲ２内へ延びている。ゲート溝ＧＴＲは、平面視においてエミッタ溝ＥＴＲの外周を取り囲むように枠状に形成されている。
ゲート溝ＧＴＲ内には、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、ゲート引出し領域ＡＲ２内において、ゲート電極ＧＥの上層に形成されるゲート配線ＧＬとコンタクトＧＴＣを通じて電気的に接続されている。
半導体基板ＳＢの第１主面の上に絶縁層（図示せず）が形成されている。この絶縁層には、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３が形成されている。コンタクトホールＣＨ１は、絶縁層の上面から、ゲート溝ＧＴＲとエミッタ溝ＥＴＲとに挟まれる線状アクティブ領域ＬＡＲ内のｎ型エミッタ領域ＥＭおよびアノード領域（第１アノード領域）に達している。コンタクトホールＣＨ１は、平面視においてセル形成領域ＡＲ１の一方側に位置するゲート引出し領域ＡＲ２内からセル形成領域ＡＲ１を通過して、セル形成領域ＡＲ１の他方側に位置するゲート引出し領域ＡＲ２内へ延びている。
コンタクトホールＣＨ２は、絶縁層の上面から、アノード形成領域ＡＦＲ内のアノード領域（第２アノード領域）に達している。コンタクトホールＣＨ２は、アノード形成領域ＡＦＲ内にたとえば１つのみ配置されている。
コンタクトホールＣＨ３は、絶縁層の上面から、線状フローティング領域ＬＦＲ内のボディ領域に達している。コンタクトホールＣＨ３は、平面視においてゲート引出し領域ＡＲ２内に配置されている。
上記絶縁層の上にはエミッタ電極ＥＥ（第２電極：図１）が形成されている。エミッタ電極ＥＥは、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３の各々を通じて、アノード形成領域ＡＦＲ内のアノード領域と、線状アクティブ領域ＬＡＲ内のエミッタ領域およびアノード領域と、線状フローティング領域ＬＦＲ内のボディ領域と、の各々に電気的に接続されている。またエミッタ電極ＥＥは、エミッタ溝電極ＥＢＥとも電気的に接続されている。これによりｎ型エミッタ領域ＥＭは、エミッタ電極ＥＭを介在してエミッタ溝電極ＥＢＥと電気的に接続されている。
図３に示されるように、アノード形成領域ＡＦＲを挟むように１対の線状フローティング領域ＬＦＲが配置されている。線状フローティング領域ＬＦＲは、アノード形成領域ＡＦＲと線状アクティブ領域ＬＡＲとに挟まれている。２つの線状アクティブ領域ＬＡＲが並んで配置されている。並んで配置された２つの線状アクティブ領域ＬＡＲは、１対の線状フローティング領域ＬＦＲによって挟まれている。
アノード形成領域ＡＦＲと線状フローティング領域ＬＦＲとの間（境界）には、エミッタ溝ＥＴＲが配置されている。線状フローティング領域ＬＦＲと線状アクティブ領域ＬＡＲとの間（境界）には、エミッタ溝ＥＴＲが配置されている。２つの線状アクティブ領域ＬＡＲの間（境界）には、ゲート溝ＧＴＲが配置されている。
図４に示されるように、半導体基板ＳＢは、第１主面ＦＳと、その第１主面ＦＳの反対側の第２主面ＳＳとを有している。この半導体基板ＳＢには、ＩＧＢＴと、第１ダイオードと、第２ダイオードとが形成されている。
ＩＧＢＴは、ｐ型（第１導電型）コレクタ領域ＣＯと、ｎ型（第２導電型）フィールドストップ領域ＦＬと、ｎ-ドリフト領域ＤＲＩと、ｎ型ホールバリア領域ＨＢと、ｐ型ボディ領域ＢＯと、ｎ型エミッタ領域ＥＭと、ゲート電極ＧＥとを主に有している。
ｐ型コレクタ領域ＣＯは、半導体基板ＳＢの第２主面ＳＳに配置されている。ｎ型フィールドストップ領域ＦＬは、ｐ型コレクタ領域ＣＯの第１主面ＦＳ側に配置され、ｐ型コレクタ領域ＣＯとｐｎ接合を構成している。
ｎ-ドリフト領域ＤＲＩは、ｎ型フィールドストップ領域ＦＬの第１主面ＦＳ側に配置され、ｎ型フィールドストップ領域ＦＬと接続されている。ｎ-ドリフト領域ＤＲＩは、ｎ型フィールドストップ領域ＦＬよりも低いｎ型不純物濃度を有している。ｎ-ドリフト領域ＤＲＩの第２主面ＳＳ側にｐ型コレクタ領域ＣＯが配置されている。
ｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩの第１主面ＦＳ側に配置され、ｎ-ドリフト領域ＤＲＩと接続されている。ｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。ｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの間に配置されている。
ｐ型ボディ領域ＢＯは、ｎ型ホールバリア領域ＨＢの第１主面ＦＳ側に配置され、ｎ型ホールバリア領域ＨＢとｐｎ接合を構成している。ｐ型ボディ領域ＢＯとｐ型コレクタ領域ＣＯとの間には、ｎ-ドリフト領域ＤＲＩが配置されている。ｐ型コレクタ領域ＣＯは、ｐ型ボディ領域ＢＯの第２主面ＳＳ側に配置されている。ｎ型エミッタ領域ＥＭは、ｐ型ボディ領域ＢＯの第１主面ＦＳ側に配置され、ｐ型ボディ領域ＢＯとｐｎ接合を構成している。
ｎ型エミッタ領域ＥＭは、半導体基板ＳＢの第１主面ＦＳに配置され、ｐ型ボディ領域ＢＯとｐｎ接合を構成している。また線状アクティブ領域ＬＡＲにおいてｎ型エミッタ領域ＥＭが形成されていない領域においても、半導体基板ＳＢの第１主面ＦＳにｐ型ボディ領域ＢＯが配置されている。
ｎ型ホールバリア領域ＨＢ、ｐ型ボディ領域ＢＯおよびｎ型エミッタ領域ＥＭは、線状アクティブ領域ＬＡＲに配置されており、ゲート溝ＧＴＲとエミッタ溝ＥＴＲとに挟まれた領域に配置されている。
ゲート溝ＧＴＲは、半導体基板ＳＢの第１主面ＦＳからｎ型エミッタ領域ＥＭおよびｐ型ボディ領域ＢＯを突き抜けて、少なくともｎ型ホールバリア領域ＨＢに達するように形成されている。ゲート溝ＧＴＲは、ｎ型ホールバリア領域ＨＢも突き抜けてｎ-ドリフト領域ＤＲＩに達していてもよい。
ゲート溝ＧＴＲの壁面に沿ってゲート絶縁層ＧＩが配置されている。ゲート電極ＧＥは、ゲート溝ＧＴＲ内を埋め込んでいる。ゲート電極ＧＥは、ゲート絶縁層ＧＩを介在してｐ型ボディ領域ＢＯと対向している。
エミッタ溝ＥＴＲは、半導体基板ＳＢの第１主面ＦＳからｐ型ボディ領域ＢＯおよびｎ型ホールバリア領域ＨＢを突き抜けてｎ-ドリフト領域ＤＲＩに達している。
エミッタ溝ＥＴＲの壁面に沿ってエミッタ絶縁層ＥＩが配置されている。エミッタ溝電極ＥＢＥは、エミッタ溝ＥＴＲ内を埋め込んでいる。
上記第１ダイオードは、ｎ型カソード領域ＣＡと、ｎ型フィールドストップ領域ＦＬと、ｎ-ドリフト領域ＤＲＩと、ｎ型ホールバリア領域ＨＢと、ｐ型ボディ領域ＢＯと、ｐ+ラッチアップ防止領域ＬＡと、ｐ+ボディコンタクト領域ＢＣとを主に有している。
ｎ型カソード領域ＣＡは、半導体基板ＳＢの第２主面ＳＳに配置されている。ｎ型カソード領域ＣＡは、ｐ型コレクタ領域ＣＯと並んで配置されており、ｐ型コレクタ領域ＣＯとｐｎ接合を構成している。
ｎ型フィールドストップ領域ＦＬは、ｎ型カソード領域ＣＡの第１主面ＦＳ側に配置され、ｎ型カソード領域ＣＡと接続されている。
第１ダイオードのｎ型フィールドストップ領域ＦＬ、ｎ-ドリフト領域ＤＲＩ、ｎ型ホールバリア領域ＨＢおよびｐ型ボディ領域ＢＯはそれぞれ、ＩＧＢＴのｎ型フィールドストップ領域ＦＬ、ｎ-ドリフト領域ＤＲＩ、ｎ型ホールバリア領域ＨＢおよびｐ型ボディ領域ＢＯと共通の不純物領域により構成されている。
第１ダイオードのｐ+ラッチアップ防止領域ＬＡは、ｎ型ホールバリア領域ＨＢとｐ型ボディ領域ＢＯとの境界に位置している。これにより、このｐ+ラッチアップ防止領域ＬＡは、ｎ型ホールバリア領域ＨＢとｐｎ接合を構成するとともに、ｐ型ボディ領域ＢＯと接合されている。
ｐ+ボディコンタクト領域ＢＣは、エミッタ電極ＥＥとｐ+ラッチアップ防止領域ＬＡとの接続部に配置されている。これによりエミッタ電極ＥＥは、ｐ+ボディコンタクト領域ＢＣを介在してｐ+ラッチアップ防止領域ＬＡと電気的に接続されている。
ｐ+ボディコンタクト領域ＢＣは、ｐ型ボディ領域ＢＯよりも高いｐ型不純物濃度を有している。第１ダイオードのｐ型ボディ領域ＢＯと、ｐ+ラッチアップ防止領域ＬＡと、ｐ+ボディコンタクト領域ＢＣとにより、第１ダイオードのアノード領域ＡＮ１（第１アノード領域）が構成されている。つまり、このアノード領域ＡＮ１は、線状アクティブ領域ＬＡＲ内のｐ型ボディ領域ＢＯと同じ不純物領域を有するように構成されている。
上記第２ダイオードは、ｎ型カソード領域ＣＡと、ｎ型フィールドストップ領域ＦＬと、ｎ-ドリフト領域ＤＲＩと、ｐ型ボディ領域ＢＯと、ｐ+ボディコンタクト領域ＣＲと、ｐ+ラッチアップ防止領域ＬＡとを主に有している。
第２ダイオードのｎ型カソード領域ＣＡ、ｎ型フィールドストップ領域ＦＬおよびｎ-ドリフト領域ＤＲＩはそれぞれ、第１ダイオードのｎ型カソード領域ＣＡ、ｎ型フィールドストップ領域ＦＬおよびｎ-ドリフト領域ＤＲＩと共通の不純物領域により構成されている。ｎ型カソード領域ＣＡは第１ダイオードおよび第２ダイオードの各々のカソードとして機能する。
第２ダイオードのｐ型ボディ領域ＢＯは、ｎ-ドリフト領域ＤＲＩの第１主面ＦＳ側に配置され、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成している。第２ダイオードのｐ+ラッチアップ防止領域ＬＡは、ｎ-ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの境界に位置している。これにより、このｐ+ラッチアップ防止領域ＬＡは、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成するとともに、ｐ型ボディ領域ＢＯと接合されている。
ｐ+ボディコンタクト領域ＣＲは、エミッタ電極ＥＥとｐ型ボディ領域ＢＯとの接続部に配置されている。これによりエミッタ電極ＥＥは、ｐ+ボディコンタクト領域ＣＲを介在してｐ型ボディ領域ＢＯと電気的に接続されている。
ｐ+ボディコンタクト領域ＣＲは、ｐ型ボディ領域ＢＯよりも高いｐ型不純物濃度を有している。第２ダイオードのｐ型ボディ領域ＢＯとｐ+ボディコンタクト領域ＣＲとｐ+ラッチアップ防止領域ＬＡとにより、第２ダイオードのアノード領域ＡＮ２（第２アノード領域）が構成されている。
第２ダイオードのアノード領域ＡＮ２（ｐ型ボディ領域ＢＯ、ｐ+ボディコンタクト領域ＣＲおよびｐ+ラッチアップ防止領域ＬＡ）は、アノード形成領域ＡＦＲに配置され、かつエミッタ溝ＥＴＲに取り囲まれた領域内に配置されている。このためアノード領域ＡＮ２は、エミッタ溝ＥＴＲにより線状アクティブ領域ＬＡＲのｐ型ボディ領域ＢＯと分離されている。アノード領域ＡＮ２は、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成している。アノード形成領域ＡＦＲにおいては、ｐ型ボディ領域ＢＯは半導体基板ＳＢの第１主面ＦＳに配置されている。
上記アノード形成領域ＡＦＲと線状アクティブ領域ＬＡＲとの間には、線状フローティング領域ＬＦＲが配置されている。線状フローティング領域ＬＦＲにおいてエミッタ溝ＥＴＲに取り囲まれる領域内に、ｐ型フローティング領域ＦＲと、ｐ型ボディ領域ＢＯとが配置されている。
ｐ型フローティング領域ＦＲは、ｎ-ドリフト領域ＤＲＩの第１主面ＦＳ側に配置され、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成している。ｐ型ボディ領域ＢＯは、ｐ型フローティング領域ＦＲの第１主面ＦＳ側に配置され、ｐ型フローティング領域ＦＲと接続されている。ｐ型ボディ領域ＢＯは、線状フローティング領域ＬＦＲにおいて半導体基板ＳＢの第１主面ＦＳに配置されている。
アノード形成領域ＡＦＲと線状アクティブ領域ＬＡＲとの間のエミッタ溝ＥＴＲは、半導体基板ＳＢの第１主面ＦＳからｐ型ボディ領域ＢＯを突き抜けてｎ-ドリフト領域ＤＲＩに達している。エミッタ溝ＥＴＲの壁面に沿ってエミッタ絶縁層ＥＩが配置されている。エミッタ溝電極ＥＢＥは、エミッタ溝ＥＴＲ内を埋め込んでいる。
半導体基板ＳＢの第１主面ＦＳの上には、薄い絶縁層ＩＬ２と厚い絶縁層ＩＬとが積層して形成されている。これらの絶縁層ＩＬ、ＩＬ２には、コンタクトホールＣＨ１、ＣＨ２が形成されている。
コンタクトホールＣＨ１は、線状アクティブ領域ＬＡＲにおいて絶縁層ＩＬ、ＩＬ２を貫通し、さらにｎ型エミッタ領域ＥＭおよびｐ型ボディ領域ＢＯを通過してｐ+ボディコンタクト領域ＢＣに達している。
コンタクトホールＣＨ２は、アノード形成領域ＡＦＲにおいて絶縁層ＩＬ、ＩＬ２を貫通し、さらにｐ型ボディ領域ＢＯ内を延びてｐ+ボディコンタクト領域ＢＣに達している。
絶縁層ＩＬの上には、エミッタ電極ＥＥが配置されている。エミッタ電極ＥＥは、コンタクトホールＣＨ１を通じてｎ型エミッタ領域ＥＭおよびアノード領域ＡＮ１の各々に電気的に接続されている。またエミッタ電極ＥＥは、コンタクトホールＣＨ２を通じて第２ダイオードのアノード領域ＡＮ２に接している。これによりエミッタ電極ＥＥは、コンタクトホールＣＨ２を通じて第２ダイオードのアノード領域ＡＮ２に電気的に接続されている。
半導体基板ＳＢの第２主面ＳＳの上には、コレクタ電極ＣＥ（第１電極）が配置されている。コレクタ電極ＣＥは、ｐ型コレクタ領域ＣＯおよびｎ型カソード領域ＣＡとの双方に接続されている。これによりコレクタ電極ＣＥは、ｐ型コレクタ領域ＣＯおよびｎ型カソード領域ＣＡとの各々に電気的に接続されている。
図５に示されるように、線状アクティブ領域ＬＡＲのｎ型エミッタ領域ＥＭが配置されていない領域の断面では、線状アクティブ領域ＬＡＲにおける第１主面にはｐ型ボディ領域ＢＯのみが位置している。
なお、これ以外の図５の構成は上述した図４の構成とほぼ同じであるため、図４の構成と同様の構成要素については同一の符号を付し、その説明を繰り返さない。
図６に示されるように、半導体基板ＳＢの第２主面ＳＳにおいて、複数のｎ型カソード領域ＣＡは、ｐ型コレクタ領域ＣＯ内で互いに分離して配置されている。複数のｎ型カソード領域ＣＡは、第２主面ＳＳにおいてたとえば行列状に配置されていてもよい。
本実施の形態におけるＩＧＢＴ、第１ダイオードおよび第２ダイオードは図７に示される回路を構成している。図７に示されるように、本実施の形態におけるＩＧＢＴ、第１ダイオードＤ１および第２ダイオードＤ２は互いに並列に接続されている。ＩＧＢＴのエミッタに第１ダイオードＤ１のアノードと第２ダイオードＤ２のアノードとが電気的に接続されている。またＩＧＢＴのコレクタに第１ダイオードＤ１のカソードと第２ダイオードＤ２のカソードとが電気的に接続されている。
次に、本実施の形態の半導体装置の製造方法について図８〜図２８を用いて説明する。
図８に示されるように、たとえば単結晶シリコンよりなる半導体基板ＳＢが、ＦＺ（Floating Zone）法により形成される。この後、半導体基板ＳＢが酸化され、半導体基板ＳＢの表面にシリコン酸化膜（図示せず）が形成される。通常の写真製版技術およびエッチング技術によりそのシリコン酸化膜がエッチング除去される。
この後、通常の写真製版技術により、半導体基板ＳＢの第１主面ＦＳの上にフォトレジストパターンＰＲ１が形成される。このフォトレジストパターンＰＲ１は、線状フローティング領域ＬＦＲおよびアノード形成領域ＡＦＲを覆い、かつ線状アクティブ領域ＬＡＲに開口を有するように形成される。
このフォトレジストパターンＰＲ１をマスクとして半導体基板ＳＢの第１主面ＦＳにｎ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギーが８０ｋｅＶ、ドーズ量が７×１０12／ｃｍ2の条件で行われる。これにより線状アクティブ領域ＬＡＲの第１主面ＦＳにｎ型不純物領域ＩＲ１が形成される。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ１が除去される。
図９に示されるように、通常の写真製版技術により、半導体基板ＳＢの第１主面ＦＳの上にフォトレジストパターンＰＲ２が形成される。このフォトレジストパターンＰＲ２は、線状アクティブ領域ＬＡＲおよびアノード形成領域ＡＦＲを覆い、かつ線状フローティング領域ＬＦＲに開口を有するように形成される。
このフォトレジストパターンＰＲ２をマスクとして半導体基板ＳＢの第１主面ＦＳにｐ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギーが７５ｋｅＶ、ドーズ量が４×１０13／ｃｍ2の条件で行われる。これにより線状フローティング領域ＬＦＲの第１主面ＦＳにｐ型不純物領域ＩＲ２が形成される。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ２が除去される。
図１０に示されるように、半導体基板ＳＢの第１主面ＦＳの上に、シリコン酸化膜よりなる絶縁層ＨＭＬがたとえばＣＶＤ（Chemical Vapor Deposition）法により形成される。
図１１に示されるように、絶縁層ＨＭＬの上に、通常の写真製版技術によりフォトレジストパターンＰＲ３が形成される。このフォトレジストパターンＰＲ３は、線状アクティブ領域ＬＡＲおよび線状フローティング領域ＬＦＲの境界と、線状フローティング領域ＬＦＲおよびアノード形成領域ＡＦＲの境界と、線状アクティブ領域ＬＡＲ同士の境界とに開口を有するように形成される。
このフォトレジストパターンＰＲ３をマスクとして絶縁層ＨＭＬにエッチングが行われる。このエッチングにより、絶縁層ＨＭＬはパターニングされる。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ３が除去される。
図１２に示されるように、上記の絶縁層ＨＭＬのエッチングにより、所望のパターン形状を有するハードマスク層ＨＭＬが絶縁層から形成される。ハードマスク層ＨＭＬは、線状アクティブ領域ＬＡＲおよび線状フローティング領域ＬＦＲの境界と、線状フローティング領域ＬＦＲおよびアノード形成領域ＡＦＲの境界と、線状アクティブ領域ＬＡＲ同士の境界とに開口を有するように形成される。
図１３に示されるように、ハードマスク層ＨＭＬをマスクとして、半導体基板ＳＢの第１主面ＦＳにエッチングが行われる。これにより半導体基板ＳＢの第１主面ＦＳにゲート溝ＧＴＲおよびエミッタ溝ＥＴＲの各々が形成される。ゲート溝ＧＴＲおよびエミッタ溝ＥＴＲの各々の深さは、たとえば２．５μｍ以上４．０μｍ以下である。
ゲート溝ＧＴＲは、この断面においては、線状アクティブ領域ＬＡＲ同士の境界に形成される。エミッタ溝ＥＴＲは、この断面においては、線状アクティブ領域ＬＡＲおよび線状フローティング領域ＬＦＲの境界と、線状フローティング領域ＬＦＲおよびアノード形成領域ＡＦＲの境界とに形成される。この後、ハードマスク層ＨＭＬがたとえばエッチングなどにより除去される。
図１４に示されるように、上記のハードマスク層ＨＭＬの除去により、半導体基板ＳＢの第１主面ＦＳの表面が露出する。
図１５に示されるように、半導体基板ＳＢの第１主面ＦＳに犠牲酸化が行われる。この後、ｎ型不純物領域ＩＲ１およびｐ型不純物領域ＩＲ２を拡散させるための熱処理が行われる。この熱処理により、ｎ型不純物領域ＩＲ１が拡散されて、線状アクティブ領域ＬＡＲにｎ型ホールバリア領域ＨＢが形成される。また上記熱処理により、ｐ型不純物領域ＩＲ２が拡散されて、線状フローティング領域ＬＦＲにｐ型フローティング領域ＦＲが形成される。
この後、半導体基板ＳＢの第１主面ＦＳにゲート酸化が行われる。このゲート酸化により、第１主面ＦＳの上と、ゲート溝ＧＴＲおよびエミッタ溝ＥＴＲの各々の壁面の上とに、シリコン酸化膜よりなる絶縁層ＩＬ１が形成される。
図１６に示されるように、ゲート溝ＧＴＲおよびエミッタ溝ＥＴＲの各々を埋め込むように、第１主面ＦＳの上に導電層ＣＬ１が形成される。この導電層ＣＬ１は、たとえばリンをドープされた多結晶シリコンにより６００ｎｍの厚みで形成される。この後、導電層ＣＬ１がエッチバックされる。
図１７に示されるように、上記導電層ＣＬ１のエッチバックにより、導電層ＣＬ１はゲート溝ＧＴＲおよびエミッタ溝ＥＴＲの各々の内部にのみ残される。この残存された導電層ＣＬ１により、ゲート溝ＧＴＲ内にゲート電極ＧＥが形成され、エミッタ溝ＥＴＲ内にエミッタ溝電極ＥＢＥが形成される。この後、絶縁層ＩＬ１がエッチンバックされる。
図１８に示されるように、上記エッチバックにより第１主面ＦＳの上に位置する絶縁層ＩＬ１が除去され、ゲート溝ＧＴＲおよびエミッタ溝ＥＴＲの各々の内部の絶縁層ＩＬ１が残存される。ゲート溝ＧＴＲ内に残存された絶縁層ＩＬ１はゲート絶縁層ＧＩとなる。またエミッタ溝ＥＴＲ内に残存された絶縁層ＩＬ１はエミッタ絶縁層ＥＩとなる。
図１９に示されるように、ＣＶＤ法または熱酸化法により第１主面ＦＳにシリコン酸化膜よりなる絶縁層ＩＬ２が形成される。この後、半導体基板ＳＢの第１主面ＦＳにｐ型不純物がイオン注入される。
このイオン注入は、たとえば注入エネルギーが７５ｋｅＶ、ドーズ量が０．９〜１．５×１０13／ｃｍ2の条件で行われる。このイオン注入により、セル形成領域ＡＲ１（図１、図２）内においては第１主面ＦＳの全面にｐ型不純物が注入される。これにより線状アクティブ領域ＬＡＲ、線状フローティング領域ＬＦＲおよびアノード形成領域ＡＦＲの各々において、半導体基板ＳＢの第１主面ＦＳにｐ型ボディ領域ＢＯが形成される。
この後、通常の写真製版技術によりフォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンをマスクとして、線状アクティブ領域ＬＡＲにｎ型不純物がイオン注入される。
このイオン注入は、たとえば注入エネルギーが８０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件で行われる。このイオン注入により、線状アクティブ領域ＬＡＲにおいては第１主面ＦＳにｎ型エミッタ領域ＥＭが形成される。この後、上記のフォトレジストパターンは、たとえばアッシングなどにより除去される。
図２０に示されるように、第１主面ＦＳの上に絶縁層ＩＬが、たとえばＣＶＤ法により形成される。この絶縁層ＩＬは、たとえばＰＳＧ（Phosphorus Silicon Glass）、ＢＰＳＧ（Boron Phosphorus Silicon Glass）、ＮＳＧ（Non doped Silicate Glass）などから形成される。
図２１に示されるように、絶縁層ＩＬの上に、通常の写真製版技術によりフォトレジストパターンＰＲ４が形成される。このフォトレジストパターンＰＲ４をマスクとして絶縁層ＩＬ、ＩＬ２がエッチングされる。これにより絶縁層ＩＬ、ＩＬ２にコンタクトホールＣＨ１、ＣＨ２が形成される。コンタクトホールＣＨ１、ＣＨ２の各々は、第１主面ＦＳに達するように形成される。
コンタクトホールＣＨ１は、線状アクティブ領域ＬＡＲにおいてｎ型エミッタ領域ＥＭおよびｐ型ボディ領域ＢＯの双方を露出するように形成される、コンタクトホールＣＨ２は、アノード形成領域ＡＦＲにおいてｐ型ボディ領域ＢＯを露出するように形成される。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ４が除去される。
図２２に示されるように、パターニングされた絶縁層ＩＬ、ＩＬ２をハードマスクとして、半導体基板ＳＢがエッチングされる。これによりコンタクトホールＣＨ１、ＣＨ２の各々は、半導体基板ＳＢ内に深く掘り下げられる。コンタクトホールＣＨ１、ＣＨ２の各々は、第１主面ＦＳからたとえば０．３５μｍの深さを有するように形成される。
具体的にはコンタクトホールＣＨ１は、コンタクトホールＣＨ１の底面の位置がｐ型ボディ領域ＢＯ内であってｎ型エミッタ領域ＥＭよりも深い位置となるように掘り下げられる。またコンタクトホールＣＨ２は、コンタクトホールＣＨ２の底面の位置がｐ型ボディ領域ＢＯ内にまで延びるように掘り下げられる。
図２３に示されるように、コンタクトホールＣＨ１、ＣＨ２を通じて半導体基板ＳＢにｐ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギーが８０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でＢＦ2（フッ化ホウ素）を注入することにより行われる。このイオン注入により、コンタクトホールＣＨ１の下方に位置するｐ+ボディコンタクト領域ＢＣと、コンタクトホールＣＨ２の下方に位置するｐ+ボディコンタクト領域ＣＲとが形成される。
さらにコンタクトホールＣＨ１、ＣＨ２を通じて半導体基板ＳＢにｐ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギーが６０ｋｅＶ、ドーズ量が３×１０15／ｃｍ2の条件でＢ（ホウ素）を注入することにより行われる。このイオン注入により、コンタクトホールＣＨ１、ＣＨ２の下方に位置するｐ+ラッチアップ防止領域ＬＡが形成される。
線状アクティブ領域ＬＡＲのｐ型ボディ領域ＢＯ、ｐ+ラッチアップ防止領域ＬＡおよびｐ+ボディコンタクト領域ＢＣによりアノード領域ＡＮ１が形成される。つまりｐ型ボディ領域ＢＯと同じ不純物領域を有するアノード領域ＡＮ１が形成される。
またアノード形成領域ＡＦＲのｐ型ボディ領域ＢＯ、ｐ+ラッチアップ防止領域ＬＡおよびｐ+ボディコンタクト領域ＣＲによりアノード領域ＡＮ２が形成される。このアノード領域ＡＮ２は、エミッタ溝ＥＴＲによりアノード領域ＡＮ１と分離されるように形成される。
図２４に示されるように、絶縁層ＩＬの上にエミッタ電極ＥＥが形成される。エミッタ電極ＥＥは、たとえばバリアメタル層とＡｌ（アルミニウム）層とを含むように形成される。エミッタ電極ＥＥは、コンタクトホールＣＨ１を通じてＩＧＢＴのｎ型エミッタ領域ＥＭおよび第１ダイオードのアノード領域ＡＮ１（ｐ型ボディ領域ＢＯ、ｐ+ラッチアップ防止領域ＬＡ、ｐ+ボディコンタクト領域ＢＣ）に電気的に接続される。またエミッタ電極ＥＥは、コンタクトホールＣＨ２を通じて第２ダイオードのアノード領域ＡＮ２（ｐ型ボディ領域ＢＯ、ｐ+ラッチアップ防止領域ＬＡ、ｐ+ボディコンタクト領域ＣＲ）に電気的に接続される。
この後、エミッタ電極ＥＥの上に、保護膜ＰＬが形成される。保護膜ＰＬは、たとえばポリイミドなどから形成される。
図２５に示されるように、保護膜ＰＬの表面がテープで保護される。この状態で、半導体基板ＳＢの第２主面ＳＳが研磨される。この半導体基板ＳＢの研磨により、半導体基板ＳＢの厚みが調整される。半導体基板ＳＢの厚みは、半導体装置に求められる耐圧に基づいて決定される。
図２６に示されるように、上記研磨の後に、第２主面にｎ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギーが３５０ｋｅＶ、ドーズ量が５×１０12／ｃｍ2〜８×１０12／ｃｍ2の条件でＰ（リン）を注入することにより行われる。このイオン注入により、第２主面ＳＳにｎ型フィールドストップ領域ＦＬが形成される。
上記のイオン注入の後、第２主面にｐ型不純物がイオン注入される。このイオン注入は、たとえば注入エネルギーが４０ｋｅＶ、ドーズ量が７×１０12／ｃｍ2〜４×１０13／ｃｍ2の条件でＢを注入することにより行われる。このイオン注入により、第２主面ＳＳにｐ型コレクタ領域ＣＯが形成される。
これによりｐ型ボディ領域ＢＯ、ｎ型エミッタ領域ＥＭ、コレクタ領域ＣＯなどを有するＩＧＢＴが半導体基板ＳＢに形成される。
図２７に示されるように、通常の写真製版技術により第２主面ＳＳの上にフォトレジストパターンＰＲ５が形成される。このフォトレジストパターンＰＲ５をマスクとして第２主面にｎ型不純物がイオン注入される。このイン注入は、たとえば注入エネルギーが８０ｋｅＶ、ドーズ量が１×１０14／ｃｍ2の条件でＰを注入することにより行われる。この後、レーザアニールが行われる。上記のイオン注入などにより、第１ダイオードおよび第２ダイオードの各々のカソードとして機能するｎ型カソード領域ＣＡが第２主面ＳＳに形成される。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ５が除去される。
図２８に示されるように、第２主面ＳＳの上にコレクタ電極ＣＥが形成される。コレクタ電極ＣＥは、ｎ型カソード領域ＣＡおよびｐ型コレクタ領域ＣＯの双方に接するように形成される。これによりコレクタ電極ＣＥは、ｎ型カソード領域ＣＡおよびｐ型コレクタ領域ＣＯの各々に電気的に接続される。
以上のようにして本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、図４に示されるようにアノード形成領域ＡＦＲにて、アノード領域ＡＮ２（ｐ型ボディ領域ＢＯ、ｐ+ボディコンタクト領域ＣＲおよびｐ+ラッチアップ防止領域ＬＡ）にエミッタ電極ＥＥが電気的に接続されている。このアノード領域ＡＮ２は、ｎ型エミッタ領域ＥＭと同電位のエミッタ溝電極ＥＢＥに取り囲まれている。これによりＩＧＢＴのゲート電極ＧＥに駆動信号が入力されてＩＧＢＴがオン動作している時でも、第２ダイオードの順方向電圧Ｖｆが高くなる現象は発生しない。
具体的には、ＩＧＢＴがオン動作する際には、線状アクティブ領域ＬＡＲにおけるｐ型ボディ領域ＢＯのゲート電極ＧＥに対向した部分がｎ型に反転してｎ型エミッタ領域ＥＭからｎ-ドリフト領域ＤＲＩがｎ型層でつながる。これにより線状アクティブ領域ＬＡＲにおけるｐ型ボディ領域ＢＯの電位はｎ-ドリフト領域ＤＲＩと同電位になろうとする。
しかしアノード形成領域ＡＦＲにおけるアノード領域ＡＮ２は、ｎ型エミッタ領域ＥＭと同電位のエミッタ溝電極ＥＢＥに取り囲まれている。これによりアノード形成領域ＡＦＲにおけるアノード領域ＡＮ２は、線状アクティブ領域ＬＡＲにおけるｐ型ボディ領域ＢＯと電気的に分離されている。このためＩＧＢＴがオン動作している時でも、アノード領域ＡＮ２がｎ-ドリフト領域ＤＲＩと同電位になろうとする現象は生じない。よってアノード領域ＡＮ２を有する第２ダイオードの順方向電圧Ｖｆが高くなる現象は生じず、半導体装置のスイッチング損失が増加することも抑制される。
またアノード形成領域ＡＦＲにおけるアノード領域ＡＮ２は、ＩＧＢＴがターンオフ動作したときのキャリア（ホール）の排出経路としても寄与する。このためＩＧＢＴのターンオフ動作が高速となり、ターンオフ動作時のスイッチング損失が低減する。
またアノード形成領域ＡＦＲにおけるアノード領域ＡＮ２については、線状アクティブ領域ＬＡＲと同じ寸法または線状アクティブ領域ＬＡＲよりも小さい寸法に設計することができる。これによりＩＧＢＴのオン動作時において、ホールがアノード形成領域ＡＦＲから排出されることが制限される。これとともにｐ型フローティング領域ＦＲでのホール蓄積効果を高める効果が維持される。これらによりＩＧＢＴの飽和電圧（ＶCE(sat)）を低減することが可能となる。
ＩＧＢＴの飽和電圧（ＶCE(sat)）とターンオフ損失とはトレードオフの関係になる。このためアノード形成領域ＡＦＲにおけるアノード領域ＡＮ２の幅を調整することで、各用途毎に要求される主要特性（低スイッチング特性または低飽和電圧（ＶCE(sat)）特性）を実現することが可能になる。
またｐ型フローティング領域ＦＲはエミッタ溝ＥＴＲに取り囲まれており、ゲート溝ＧＴＲに隣接していない。このためＩＧＢＴの動作時におけるゲート電極ＧＥへのノイズが低減する。
（実施の形態１の改良例１）
図２９に示されるように、本実施の形態の構成は、図２〜図６に示した実施の形態１の構成と比較して、コンタクトホールＣＨ２の形状において異なっている。本実施の形態において、コンタクトホールＣＨ２は、平面視においてエミッタ溝ＥＴＲに取り囲まれた領域内に複数の孔部ＣＨ２ａを有している。複数の孔部ＣＨ２ａは、互いに分離されている。複数の孔部ＣＨ２ａは、平面視において直線状に並ぶように配置されている。複数の孔部ＣＨ２ａは、平面視においてエミッタ溝ＥＴＲに取り囲まれた領域の長手方向に沿って配列されている。
図３０に示されるように、コンタクトホールＣＨ２の孔部ＣＨ２ａに挟まれる部分の断面においては、絶縁層ＩＬのアノード形成領域ＡＦＲにコンタクトホールＣＨ２は形成されていない。このため、この断面においては、アノード形成領域ＡＦＲの全体において絶縁層ＩＬが半導体基板ＳＢの第１主面ＦＳ上に配置されている。
なお上記以外の本改良例の構成は、図２〜図６に示した実施の形態１の構成とほぼ同じであるため、本改良例において実施の形態１の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例においては、コンタクトホールＣＨ２を構成する複数の孔部ＣＨ２ａが平面視において断続的に配置されている。これによりＩＧＢＴ動作時のホール排出経路の抵抗が高くなってＩＥ効果をさらに高めることができる。これにより、より低い飽和電圧（ＶCE(sat)）特性を実現することができる。
（実施の形態１の改良例２）
図３１および図３２に示されるように、本改良例の構成は、上記改良例１の構成と比較して、アノード形成領域ＡＦＲにｎ型ホールバリア領域ＨＢが追加されている点において異なっている。
ｎ型ホールバリア領域ＨＢは、アノード形成領域ＡＦＲにおいてｐ型ボディ領域ＢＯの第２主面ＳＳ側に配置されており、ｐ型ボディ領域ＢＯおよびアノード領域ＡＮ２の各々とｐｎ接合を構成している。ｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの間に位置している。ｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。ｎ型ホールバリア領域ＨＢは、エミッタ溝ＥＴＲに取り囲まれる領域内に形成されている。
なお上記以外の本改良例の構成は、改良例１の構成とほぼ同じであるため、本改良例において改良例１の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例においては、アノード形成領域ＡＦＲにｎ型ホールバリア領域ＨＢが追加されている。これによりＩＧＢＴの動作時においてアノード形成領域ＡＦＲからホールが排出されることが抑えられてＩＥ効果がさらに高まる。これにより、より低い飽和電圧（ＶCE(sat)）特性を実現することができる。
なお本改良例２では、改良例１の構成にｎ型ホールバリア領域ＨＢを追加した構成について説明したが、図２〜図６に示した実施の形態１の構成にｎ型ホールバリア領域ＨＢが追加されても同様の効果を得ることができる。
（実施の形態２）
本実施の形態では、ＩＨ(Induction Heating)調理器、ＰＦＣ(Power Factor Correction)回路などで要求される超低飽和電圧（ＶCE(sat)）特性で、負荷短絡耐量を必要としない用途に適したタイプの構成について説明する。
図３３〜図３６に示されるように、本実施の形態の構成は、図２〜図６に示した実施の形態１の構成と比較して、以下の点において異なっている。
まず本実施の形態においては、図３３に示す平面視においてアノード形成領域ＡＦＲの四方に線状アクティブ領域ＬＡＲが配置されている。また線状アクティブ領域ＬＡＲ内のｎ型エミッタ領域ＥＭがゲート溝ＧＴＲの側部のほぼ全体に配置されている。また線状フローティング領域ＬＦＲが省略されている。また図３４〜図３６に示されるようにアノード形成領域ＡＦＲにｐ+ラッチアップ防止領域ＬＡおよびｎ型ホールバリア領域ＨＢが追加されている。
図３３に示されるように、本実施の形態においては、平面視においてアノード形成領域ＡＦＲの四方に線状アクティブ領域ＬＡＲが配置されている。具体的には、平面視においてアノード形成領域ＡＦＲの四方に、線状アクティブ領域ＬＡＲ内のＩＧＢＴと第１ダイオードとが配置されている。また平面視においてアノード形成領域ＡＦＲの四方に、ゲート溝ＧＴＲが配置されている。
ここで、ゲート溝ＧＴＲの長手方向をＹ方向、その長手方向に直交する短手方向をＸ方向とする。平面視において、ゲート溝ＧＴＲは、アノード形成領域ＡＦＲをＸ方向において挟み込む第１ゲート溝部ＧＴＲ１および第２ゲート溝部ＧＴＲ２と、アノード形成領域ＡＦＲをＹ方向において挟み込む第３ゲート溝部ＧＴＲ３および第４ゲート溝部ＧＴＲ４とを有している。
またｎ型エミッタ領域ＥＭがゲート溝ＧＴＲの側部のほぼ全体に配置されている。具体的には、平面視においてアノード形成領域ＡＦＲのＸ方向に位置する第１および第２ゲート溝ＧＴＲ１、ＧＴＲ２の各々の側部全体にｎ型エミッタ領域ＥＭが配置されている。また平面視においてアノード形成領域ＡＦＲのＹ方向に位置する第３および第４ゲート溝部ＧＴＲ３、ＧＴＲ４の各々の側部にはｎ型エミッタ領域ＥＭとｐ型ボディ領域ＢＯとの各々が配置されている。
平面視においてゲート溝ＧＴＲの側部に位置するｐ型ボディ領域ＢＯの一部は、ＩＧＢＴにおけるエミッタ電位のチャネル形成用領域として機能するとともに、ＦＷＤ（第１ダイオード）のアノードとしても機能する。
図３３〜図３６に示されるように、本実施の形態においては線状フローティング領域ＬＦＲが省略されている。このため、アノード形成領域ＡＦＲと線状アクティブ領域ＬＡＲとの間に線状フローティング領域ＬＦＲが存在しない。
アノード形成領域ＡＦＲは、図３３に示す平面視においてエミッタ溝ＥＴＲに取り囲まれている。このため、アノード形成領域ＡＦＲと線状アクティブ領域ＬＡＲとの間には、エミッタ溝ＥＴＲが位置している。
図３４〜図３６に示されるように、アノード形成領域ＡＦＲを取り囲むエミッタ溝ＥＴＲは、アノード形成領域ＡＦＲのｐ型ボディ領域ＢＯおよびｎ型ホールバリア領域ＨＢに接している。またアノード形成領域ＡＦＲを取り囲むエミッタ溝ＥＴＲは、線状アクティブ領域ＬＡＲのｐ型ボディ領域ＢＯおよびｎ型ホールバリア領域ＨＢに接している。
またアノード形成領域ＡＦＲにｎ型ホールバリア領域ＨＢおよびｐ+ラッチアップ防止領域ＬＡが追加されている。
アノード形成領域ＡＦＲのｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩの第１主面ＦＳ側に配置され、ｎ-ドリフト領域ＤＲＩと接続されている。このｎ型ホールバリア領域ＨＢは、ｎ-ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。このｎ型ホールバリア領域ＨＢは、ｐ型ボディ領域ＢＯの第２主面ＳＳ側に配置され、ｐ型ボディ領域ＢＯおよびアノード領域ＡＮ２の各々とｐｎ接合を構成している。このｎ型ホールバリア領域ＨＢは、エミッタ溝ＥＴＲに取り囲まれる領域に形成されている。
アノード形成領域ＡＦＲのｐ+ラッチアップ防止領域ＬＡは、ｎ型ホールバリア領域ＨＢとｐ型ボディ領域ＢＯとの境界に位置している。これによりｐ+ラッチアップ防止領域ＬＡは、ｎ型ホールバリア領域ＨＢとｐｎ接合を構成するとともに、ｐ型ボディ領域ＢＯと接合されている。アノード形成領域ＡＦＲのｐ+ラッチアップ防止領域ＬＡと、ｐ型ボディ領域ＢＯと、ｐ+ボディコンタクト領域ＣＲとにより第２ダイオードのアノード領域ＡＮ２が構成されている。
また図３３および図３６に示されるように、絶縁層ＩＬ、ＩＬ２には、コンタクトホールＣＨ４が形成されている。コンタクトホールＣＨ４は、エミッタ溝ＥＴＲ内のエミッタ溝電極ＥＢＥに達している。エミッタ電極ＥＥは、コンタクトホールＣＨ４を通じてエミッタ溝電極ＥＢＥに電気的に接続されている。
また絶縁層ＩＬ、ＩＬ２には、コンタクトホールＣＨ５が形成されている。コンタクトホールＣＨ５は、エミッタ溝ＥＴＲと、そのエミッタ溝ＥＴＲのＹ方向に位置するゲート溝ＧＴＲとの間に配置されている。
コンタクトホールＣＨ５は、線状アクティブ領域ＬＡＲ内のｎ型エミッタ領域ＥＭおよびアノード領域ＡＮ１（第１アノード領域）に達している。エミッタ電極ＥＥは、コンタクトホールＣＨ５を通じてエミッタ溝電極ＥＢＥに電気的に接続されている。
アノード領域ＡＮ１に達するコンタクトホールＣＨ１、ＣＨ５（第１孔部）と、アノード領域ＡＮ２に達するコンタクトホールＣＨ２（第２孔部）と、エミッタ溝電極ＥＢＥに達するコンタクトホールＣＨ４（第３孔部）とは互いに分離している。
なお上記以外の本実施の形態の構成は、図２〜図５に示した実施の形態１の構成とほぼ同じであるため、本実施の形態において実施の形態１の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においては図３３に示されるように、実施の形態１と同様、アノード形成領域ＡＦＲのアノード領域ＡＮ２（ｐ型ボディ領域ＢＯ、ｐ+ラッチアップ防止領域ＬＡ、ｐ+ボディコンタクト領域ＣＲ）は、ｎ型エミッタ領域ＥＭと同電位のエミッタ溝電極ＥＢＥに取り囲まれている。これによりＩＧＢＴのゲート電極ＧＥに駆動信号が入力されてＩＧＢＴがオン動作している時でも、第２ダイオードの順方向電圧Ｖｆが高くなる現象は発生しない。
また平面視においてエミッタ溝ＥＴＲの外周であって、エミッタ溝ＥＴＲの四方にゲート溝ＧＴＲ（ＧＴＲ１〜ＧＴＲ４）が形成されている。このためｎ型エミッタ領域ＥＭを第１主面ＦＳのほぼ全体に配置することが可能となり、ｎ型エミッタ領域ＥＭが形成されない領域を必要最小限にできる。これにより、飽和電圧（ＶCE(sat)）特性をさらに低減することができる。
（実施の形態２の改良例１）
図３７〜図４０に示されるように、本改良例の構成は、実施の形態２の構成と比較して、コンタクトホールＣＨ６の構成において異なっている。本改良例におけるコンタクトホールＣＨ６は、図４０に示されるようにエミッタ溝電極ＥＢＥ、ｎ型エミッタ領域ＥＭおよびアノード領域ＡＮ１の各々に達している。またコンタクトホールＣＨ６は、図３７に示されるようにＸ方向に延びることにより、エミッタ溝ＥＴＲをＸ方向において挟み込む１対のコンタクトホールＣＨ１の各々に接続されている。コンタクトホールＣＨ６は、アノード領域ＡＮ２に達するコンタクトホールＣＨ２と分離している。
なお上記以外の本改良例の構成は、実施の形態２の構成とほぼ同じであるため、本改良例において実施の形態２の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例では、コンタクトホールＣＨ６は、エミッタ溝電極ＥＢＥ、ｎ型エミッタ領域ＥＭおよびアノード領域ＡＮ１の各々に達している。このため本改良例においては、図３３に示される実施の形態２のようにコンタクトホールＣＨ４とコンタクトホールＣＨ５とを別途に設ける必要がない。これにより図３３に示される実施の形態２のようにコンタクトホールＣＨ４とコンタクトホールＣＨ５との間のスペースが不要となる。よって、そのスペースを減らした分だけｎ型エミッタ領域ＥＭの第１主面における配置面積を広くすることができ、飽和電圧（ＶCE(sat)）特性をさらに低減することができる。または、同じ特性をキープした状態でチップサイズを縮小することができ、より低コストなＲＣ−ＩＧＢＴ製品を実現することができる。
（実施の形態２の改良例２）
図４１および図４２に示されるように、本改良例の構成は、図３７〜図４０に示す改良例１の構成と比較して、以下の点において主に異なっている。
まず本改良例においては、図４１に示す平面視においてアノード形成領域ＡＦＲを取り囲むエミッタ溝ＥＴＲのさらに外周をゲート溝ＧＴＲが取り囲んでいる。またエミッタ溝電極ＥＢＥ、ｎ型エミッタ領域ＥＭおよびアノード領域ＡＮ１の各々に達するコンタクトホールＣＨ７はＹ方向に延びている。コンタクトホールＣＨ７とゲート溝ＧＴＲとの間の第１主面ＦＳにｎ型エミッタ領域ＥＭが形成されている。コンタクトホールＣＨ７は、アノード領域ＡＮ２に達するコンタクトホールＣＨ２と分離している。
なお上記以外の本改良例の構成は、図３７〜図４０に示す改良例１の構成とほぼ同じであるため、本改良例において上記改良例１の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例では、コンタクトホールＣＨ７は、図４２に示されるようにエミッタ溝電極ＥＢＥ、ｎ型エミッタ領域ＥＭおよびアノード領域ＡＮ１の各々に達している。このため本改良例においては、図３３に示される実施の形態２のようにコンタクトホールＣＨ４とコンタクトホールＣＨ５とを別途に設ける必要がない。これにより図３３に示される実施の形態２のようにコンタクトホールＣＨ４とコンタクトホールＣＨ５との間のスペースが不要となる。よって、そのスペースを減らした分だけｎ型エミッタ領域ＥＭの第１主面における配置面積を広くすることができ、飽和電圧（ＶCE(sat)）特性をさらに低減することができる。または、同じ特性をキープした状態でチップサイズを縮小することができ、より低コストなＲＣ−ＩＧＢＴ製品を実現することができる。
（実施の形態２の改良例３）
図４３および図４４に示されるように、本改良例の構成は、図４１および図４２に示す改良例２の構成と比較して、コンタクトホールＣＨ８の構成において異なっている。本改良例のコンタクトホールＣＨ８は、図４４に示されるようにエミッタ溝電極ＥＢＥ、ｎ型エミッタ領域ＥＭおよび線状アクティブ領域ＬＡＲのアノード領域ＡＮ１だけでなく、アノード形成領域ＡＦＲのアノード領域ＡＮ２にも達している。
図４３に示されるように、２つのコンタクトホールＣＨ８がＸ方向に並んで配置されている。２つのコンタクトホールＣＨ８の一方は、平面視において枠状のエミッタ溝ＥＴＲの第１の辺の上方に配置されている。また２つのコンタクトホールＣＨ８の他方は、平面視において枠状のエミッタ溝ＥＴＲの上記第１の辺と対辺を成す第２の辺の上方に配置されている。
なお上記以外の本改良例の構成は、図４１および図４２に示す改良例２の構成とほぼ同じであるため、本改良例において上記改良例２の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例では、コンタクトホールＣＨ８は、エミッタ溝電極ＥＢＥ、ｎ型エミッタ領域ＥＭおよび線状アクティブ領域ＬＡＲのアノード領域ＡＮ１だけでなく、アノード形成領域ＡＦＲのアノード領域ＡＮ２にも達している。このため本改良例においては、図４１および図４２に示す改良例２のようにコンタクトホールＣＨ７とコンタクトホールＣＨ２とを別途に設ける必要がない。これにより図４１および図４２に示す改良例２のようにコンタクトホールＣＨ７とコンタクトホールＣＨ２との間のスペースが不要となる。よって、そのスペースを減らした分だけｎ型エミッタ領域ＥＭの第１主面における配置面積を広くすることができ、飽和電圧（ＶCE(sat)）特性をさらに低減することができる。または、同じ特性をキープした状態でチップサイズを縮小することができ、より低コストなＲＣ−ＩＧＢＴ製品を実現することができる。
（実施の形態２の改良例４）
図４５および図４６に示されるように、本改良例の構成は、図４３および図４４に示す改良例３の構成と比較して、コンタクトホールＣＨ９の構成およびアノード領域ＡＮ２の構成において異なっている。本改良例のコンタクトホールＣＨ９は、平面視において、アノード形成領域ＡＦＲのアノード領域ＡＮ２（ｐ+ラッチアップ防止領域ＬＡ、ｐ+ボディコンタクト領域ＣＲ）の全体と、そのアノード領域ＡＮ２を取り囲むエミッタ溝ＥＴＲの全体との双方に重畳している。さらにコンタクトホールＣＨ９は、平面視において、エミッタ溝ＥＴＲの外周を取り囲むアノード領域ＡＮ１にも重畳している。
コンタクトホールＣＨ９は、図４６に示されるようにアノード形成領域ＡＦＲのアノード領域ＡＮ２の全体と、そのアノード領域ＡＮ２を取り囲むエミッタ溝ＥＴＲの全体と、エミッタ溝ＥＴＲの外周を取り囲むアノード領域ＡＮ１とに達している。
アノード領域ＡＮ２は、ｐ+ラッチアップ防止領域ＬＡとｐ+ボディコンタクト領域ＣＲとを有するように構成されている。ｐ+ボディコンタクト領域ＣＲは、平面視においてエミッタ溝ＥＴＲにより取り囲まれたアノード形成領域ＡＦＲにおける第１主面ＦＳの全面に形成されている。ｐ+ラッチアップ防止領域ＬＡは、ｐ+ボディコンタクト領域ＣＲの第２主面ＳＳ側の全面に形成されている。
なお上記以外の本改良例の構成は、図４３および図４４に示す改良例３の構成とほぼ同じであるため、本改良例において上記改良例３の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例では、コンタクトホールＣＨ９は、図４３および図４４に示す改良例３のコンタクトホールＣＨ８のように２つに分けられていない。これにより図４３および図４４に示す改良例３のように２つのコンタクトホールＣＨ８の間のスペースが不要となる。よって、そのスペースを減らした分だけアノード形成領域ＡＦＲのアノード領域ＡＮ２の平面占有面積を小さくできる。アノード領域ＡＮ２の平面占有面積を小さくした分だけ、ｎ型エミッタ領域ＥＭの第１主面における配置面積を広くすることができ、飽和電圧（ＶCE(sat)）特性をさらに低減することができる。または、同じ特性をキープした状態でチップサイズを縮小することができ、より低コストなＲＣ−ＩＧＢＴ製品を実現することができる。
（実施の形態２の改良例５）
図４７および図４８に示されるように、本改良例の構成は、図４５および図４６に示す改良例４の構成と比較して、コンタクトホールＣＨ１０の構成において異なっている。本改良例のコンタクトホールＣＨ１０は、平面視において、アノード形成領域ＡＦＲのアノード領域ＡＮ２（ｐ+ラッチアップ防止領域ＬＡ、ｐ+ボディコンタクト領域ＣＲ）と、そのアノード領域ＡＮ２を取り囲むエミッタ溝ＥＴＲと、エミッタ溝ＥＴＲの外周を取り囲むアノード領域ＡＮ１を横切るように配置されている。コンタクトホールＣＨ１０のＹ方向の寸法Ｌ１は、アノード形成領域ＡＦＲのアノード領域ＡＮ２のＹ方向の寸法Ｌ２よりも小さく設定されている。
コンタクトホールＣＨ１０は、図４８に示されるようにアノード形成領域ＡＦＲのアノード領域ＡＮ２の一部と、そのアノード領域ＡＮ２を取り囲むエミッタ溝ＥＴＲの一部と、エミッタ溝ＥＴＲの外周を取り囲むアノード領域ＡＮ１の一部とに達している。
なお上記以外の本改良例の構成は、図４５および図４６に示す改良例４の構成とほぼ同じであるため、本改良例において上記改良例４の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。
本改良例では、コンタクトホールＣＨ１０は、アノード形成領域ＡＦＲにおけるアノード領域ＡＮ２のＹ方向の寸法Ｌ２よりも小さいＹ方向の寸法Ｌ１を有している。このため図４５および図４６に示す改良例４と比較して、エミッタ溝ＥＴＲと、そのエミッタ溝ＥＴＲのＹ方向に位置するゲート溝ＧＴＲとの間の距離Ｌ３を小さくすることができる。これによりエミッタ溝ＥＴＲとゲート溝ＧＴＲとの間のスペースを減らした分だけ、ｎ型エミッタ領域ＥＭの第１主面における配置面積を広くすることができ、飽和電圧（ＶCE(sat)）特性をさらに低減することができる。または、同じ特性をキープした状態でチップサイズを縮小することができ、より低コストなＲＣ−ＩＧＢＴ製品を実現することができる。
（変形例１）
上記の実施の形態１においては、図４に示されるようにアノード形成領域ＡＦＲがエミッタ溝ＥＴＲに取り囲まれた構成について説明したが、図４９、図５０に示される変形例１のようにアノード形成領域ＡＦＲはゲート溝ＧＴＲに取り囲まれていてもよい。
図４９、図５０に示されるように、本変形例の構成においては、アノード形成領域ＡＦＲはゲート溝ＧＴＲに取り囲まれている。アノード形成領域を取り囲むゲート溝ＧＴＲの内壁にはゲート絶縁層ＧＩが形成されており、そのゲート溝ＧＴＲの内部はゲート電極ＧＥにより埋め込まれている。アノード形成領域ＡＦＲのアノード領域ＡＮ２はゲート溝ＧＴＲに接している。
図４９に示す構成においては、アノード形成領域ＡＦＲと線状アクティブ領域ＬＡＲとが互いに隣り合っている。
図５０に示す構成においては、アノード形成領域ＡＦＲと線状フローティング領域ＬＦＲとが互いに隣り合っている。
なお上記以外の本変形例の構成は、図２〜図５に示す実施の形態１の構成とほぼ同じであるため、本変形例において実施の形態１の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。この構成においても、実施の形態１と同様の効果を得ることができる。
（変形例２）
上記の実施の形態１においては、図４に示されるようにゲート溝ＧＴＲは、平面視において２つの線状アクティブ領域ＬＡＲに挟まれる領域に位置している構成について説明したが、図５１に示される変形例２のようにゲート溝ＧＴＲは、平面視において２つのペアで形成され、その２つのペアのゲート溝ＧＴＲに囲まれて１つの線状アクティブ領域ＬＡＲが位置している構成でもよい。また、ｎ型エミッタ領域ＥＭは、第１主面ＦＳの２つのペアのゲート溝ＧＴＲにつながる領域全面に配置され、ｐ型ボディ領域ＢＯとｐｎ接合を構成している。
なお上記以外の本変形例の構成は、図２〜図５に示す実施の形態１の構成とほぼ同じであるため、本変形例において実施の形態１の要素と同一の要素については同一の符号を付し、その説明を繰り返さない。この構成においても、実施の形態１と同様の効果を得ることができる。
上記の実施の形態１、２とそれらの改良例においては、ＩＧＢＴのエミッタがｎ型の導電型であり、コレクタがｐ型の導電型である場合について説明したが、ＩＧＢＴのエミッタがｐ型の導電型であり、コレクタがｎ型の導電型であっても同様の効果が得られる。
（電子システム）
上記実施の形態１およびその改良例と、実施の形態２およびその改良例と、変形例とに示す半導体装置は、たとえば図５２に示す電子システムに用いられる。
図５２に示されるように、このシステムは、たとえば半導体モジュールＭＯと、制御回路ＣＴＣ１、ＣＴＣ２と、負荷としてのモータＭＯＴとを有している。制御回路ＣＴＣ１は、たとえば２つの制御回路ＣＴＣ２に電気的に接続されている。２つの制御回路ＣＴＣ２の各々は、半導体モジュールＭＯに電気的に接続されている。半導体モジュールＭＯは、モータＭＯＴに電気的に接続されている。
この電子システムにおいては、半導体モジュールは、たとえばインバータＩＮＶである。このインバータＩＮＶの入力端子ＴＭ１およびＴＭ２には、たとえば発電モジュール（図示せず）の出力が接続されている。これにより当該発電モジュールの直流電圧、すなわち直流電力がインバータＩＮＶに供給される。
制御回路ＣＴＣ１は、たとえばＥＣＵ（Electronic Control Unit）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。制御回路ＣＴＣ１は、複数のパワーモジュールＰＭ１およびＰＭ２を含む。パワーモジュールＰＭ１およびＰＭ２も、たとえばＥＣＵにより構成されており、ＭＣＵのような制御用の半導体チップを内蔵している。
制御回路ＣＴＣ１に含まれる複数のパワーモジュールＰＭ１およびＰＭ２の各々は、制御回路ＣＴＣ２に接続されている。インバータＩＮＶは、この制御回路ＣＴＣ２によって制御される。図示は省略するが、制御回路ＣＴＣ２は、たとえばゲートドライバおよびフォトカプラを含む。制御回路ＣＴＣ２に含まれるゲートドライバ（図示せず）は、インバータＩＮＶに接続されている。このとき、制御回路ＣＴＣ２に含まれるゲートドライバ（図示せず）は、インバータＩＮＶに備えられたＩＧＢＴのゲート電極に接続されている。
インバータＩＮＶにはモータＭＯＴが接続されている。そして発電モジュール（図示せず）からインバータＩＮＶに供給された直流電圧、すなわち直流電力は、インバータＩＮＶで交流電圧、すなわち交流電力に変換されて、モータＭＯＴに供給される。モータＭＯＴは、インバータＩＮＶから供給された交流電圧、すなわち交流電力によって駆動される。
モータＭＯＴは、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相モータである。そのため、インバータＩＮＶも、Ｕ相ＰＨ１、Ｖ相ＰＨ２およびＷ相ＰＨ３からなる３相に対応したものである。このような３相に対応したインバータＩＮＶは、６個の半導体チップＣＨＰを有する。６個の半導体チップＣＨＰの各々は、上記実施の形態１およびその改良例と、実施の形態２およびその改良例と、変形例とのいずれかの半導体装置（半導体チップ）であり、ＲＣ−ＩＧＢＴを有している。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＦＲ アノード形成領域、ＡＮ１，ＡＮ２ アノード領域、ＡＲ１ セル形成領域、ＡＲ２ ゲート引出し領域、ＢＣ，ＣＲ ｐ+ボディコンタクト領域、ＢＯ ｐ型ボディ領域、ＣＡ ｎ型カソード領域、ＣＥ コレクタ電極、ＣＨ１〜ＣＨ１０ コンタクトホール、ＣＨ２ａ 孔部、ＣＨＰ 半導体チップ、ＣＬ１ 導電層、ＣＯ ｐ型コレクタ領域、ＣＴＣ１，ＣＴＣ２ 制御回路、Ｄ１ 第１ダイオード、Ｄ２ 第２ダイオード、ＤＲＩ ｎ-ドリフト領域、ＥＢＥ エミッタ溝電極、ＥＥ エミッタ電極、ＥＩ エミッタ絶縁層、ＥＭ ｎ型エミッタ領域、ＥＰ エミッタパッド、ＥＴＲ エミッタ溝、ＦＬ ｎ型フィールドストップ領域、ＦＲ ｐ型フローティング領域、ＦＳ 第１主面、ＧＥ ゲート電極、ＧＩ ゲート絶縁層、ＧＬ ゲート配線、ＧＰ ゲートパッド、ＧＴＣ コンタクト、ＧＴＲ ゲート溝、ＨＢ ｎ型ホールバリア領域、ＨＭＬ，ＩＬ，ＩＬ１，ＩＬ２ 絶縁層、ＩＮＶ インバータ、ＩＲ１ ｎ型不純物領域、ＩＲ２ ｐ型不純物領域、ＬＡ ｐ+ラッチアップ防止領域、ＬＡＲ 線状アクティブ領域、ＬＦＲ 線状フローティング領域、ＭＯ 半導体モジュール、ＭＯＴ モータ、ＯＰ１，ＯＰ２ 開口部、ＰＬ 保護膜、ＰＭ１ パワーモジュール、ＰＲ１〜ＰＲ５ フォトレジストパターン、ＳＢ 半導体基板、ＳＳ 第２主面。

Claims (16)

  1. 第１主面と、前記第１主面の反対側の第２主面と、前記第１主面においてアノード形成領域を取り囲むエミッタ溝と、を有する半導体基板と、
    前記エミッタ溝を埋め込むエミッタ溝電極と、
    前記半導体基板に配置された第１導電型のボディ領域と、前記ボディ領域の前記第１主面側に配置されかつ前記エミッタ溝電極と電気的に接続された第２導電型のエミッタ領域と、前記ボディ領域の前記第２主面側に配置された第１導電型のコレクタ領域と、を有する絶縁ゲートバイポーラトランジスタと、
    前記ボディ領域と同じ不純物領域を有するように構成された第１導電型の第１アノード領域を有する第１ダイオードと、
    前記エミッタ溝により前記第１アノード領域と分離するように前記アノード形成領域に配置された第１導電型の第２アノード領域を有する第２ダイオードと、
    前記第２主面に配置され、かつ前記第１ダイオードおよび前記第２ダイオードの各々のカソードとして機能する第２導電型のカソード領域と、
    前記第２主面上に配置され、かつ前記コレクタ領域および前記カソード領域に接する第１電極とを備えた、半導体装置。
  2. 前記第１主面上に配置され、かつ前記エミッタ領域、前記第１アノード領域および前記第２アノード領域の各々に電気的に接続された第２電極をさらに備える、請求項１に記載の半導体装置。
  3. 前記第１主面上に配置された絶縁層をさらに備え、
    前記絶縁層は、前記第２アノード領域に達する孔を有し、
    前記孔を通じて前記第２電極は前記第２アノード領域に接している、請求項２に記載の半導体装置。
  4. 前記孔は、前記アノード形成領域に形成された１つの孔部のみから構成されている、請求項３に記載の半導体装置。
  5. 前記孔は、前記アノード形成領域に形成された複数の孔部を有している、請求項３に記載の半導体装置。
  6. 前記ボディ領域と前記コレクタ領域との間に配置された第２導電型のドリフト領域をさらに備える、請求項１に記載の半導体装置。
  7. 前記ドリフト領域と前記第２アノード領域とはｐｎ接合を構成している、請求項６に記載の半導体装置。
  8. 前記ドリフト領域と前記第２アノード領域との間に配置され、かつ前記ドリフト領域よりも高い不純物濃度を有する第２導電型のバリア領域をさらに備える、請求項６に記載の半導体装置。
  9. 前記半導体基板は、前記第１主面にゲート溝を有し、
    前記絶縁ゲートバイポーラトランジスタは、前記ゲート溝の内部に配置されたゲート電極を有し、
    平面視において、前記ゲート溝は、前記アノード形成領域を第１の方向において挟み込む第１ゲート溝部および第２ゲート溝部と、前記アノード形成領域を前記第１の方向に直交する第２の方向において挟み込む第３ゲート溝部および第４ゲート溝部とを有する、請求項１に記載の半導体装置。
  10. 前記第１主面上に配置された絶縁層をさらに備え、
    前記絶縁層は、前記第１アノード領域に達する第１孔部と、前記第２アノード領域に達する第２孔部と、前記エミッタ溝電極に達する第３孔部とを有し、
    前記第１孔部、前記第２孔部および前記第３孔部の各々は互いに分離している、請求項９に記載の半導体装置。
  11. 前記第１主面上に配置された絶縁層をさらに備え、
    前記絶縁層は、前記第１アノード領域と前記エミッタ溝電極との双方に達する第１孔部と、前記第２アノード領域に達する第２孔部とを有し、
    前記第１孔部と前記第２孔部とは互いに分離している、請求項９に記載の半導体装置。
  12. 前記第１主面上に配置された絶縁層をさらに備え、
    前記絶縁層は、前記第１アノード領域、前記第２アノード領域および前記エミッタ溝電極の全てに達する孔部を有する、請求項９に記載の半導体装置。
  13. 前記孔部は、平面視において、前記アノード形成領域の全体と、前記アノード形成領域を取り囲む前記エミッタ溝の全体と、前記エミッタ溝の外周を取り囲む前記第１アノード領域の一部とを合わせた平面領域に重畳するように配置されている、請求項１２に記載の半導体装置。
  14. 前記孔部は、平面視において、前記アノード形成領域と、前記アノード形成領域を取り囲む前記エミッタ溝と、前記エミッタ溝の外周を取り囲む前記第１アノード領域とを合わせた平面領域の一部を横切るように配置されている、請求項１２に記載の半導体装置。
  15. 第１主面と、前記第１主面の反対側の第２主面と、前記第１主面においてアノード形成領域を取り囲むゲート溝と、を有する半導体基板と、
    前記半導体基板に配置された第１導電型のボディ領域と、前記ボディ領域の前記第１主面側に配置された第２導電型のエミッタ領域と、前記ボディ領域の前記第２主面側に配置された第１導電型のコレクタ領域と、前記ゲート溝を埋め込むゲート電極とを有する絶縁ゲートバイポーラトランジスタと、
    前記ボディ領域と同じ不純物領域を有するように構成された第１導電型の第１アノード領域を有する第１ダイオードと、
    前記アノード形成領域に配置され、かつ前記ゲート溝により前記第１アノード領域と分離された第１導電型の第２アノード領域を有する第２ダイオードと、
    前記第２主面に配置され、かつ前記第１ダイオードおよび前記第２ダイオードの各々のカソードとして機能する第２導電型のカソード領域と、
    前記第２主面上に配置され、かつ前記コレクタ領域および前記カソード領域に接する第１電極とを備えた、半導体装置。
  16. 第１主面と、前記第１主面の反対側の第２主面と、前記第１主面においてアノード形成領域を取り囲むエミッタ溝と、を有する半導体基板を準備する工程と、
    前記エミッタ溝を埋め込むエミッタ溝電極を形成する工程と、
    前記半導体基板に配置された第１導電型のボディ領域と、前記ボディ領域の前記第１主面側に配置されかつ前記エミッタ溝電極に電気的に接続された第２導電型のエミッタ領域と、前記ボディ領域の前記第２主面側に配置された第１導電型のコレクタ領域と、を有する絶縁ゲートバイポーラトランジスタを形成する工程と、
    前記ボディ領域と同じ不純物領域を有する第１導電型の第１アノード領域を形成する工程と、
    前記アノード形成領域に配置され、かつ前記エミッタ溝により前記第１アノード領域と分離された第１導電型の第２アノード領域を形成する工程と、
    前記第２主面に配置され、かつ前記第１アノード領域とともに第１ダイオードを構成し、かつ前記第２アノード領域とともに第２ダイオードを構成する第２導電型のカソード領域を形成する工程と、
    前記第２主面上に配置され、かつ前記コレクタ領域および前記カソード領域に接する電極を形成する工程とを備えた、半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023106152A1 (ja) * 2021-12-08 2023-06-15 ローム株式会社 半導体装置
US11776955B2 (en) 2021-04-15 2023-10-03 Renesas Electronics Corporation Semiconductor device
WO2023188559A1 (ja) * 2022-03-28 2023-10-05 株式会社日立パワーデバイス 半導体装置、半導体装置の製造方法および電力変換装置
WO2024029153A1 (ja) * 2022-08-05 2024-02-08 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018152426A (ja) * 2017-03-10 2018-09-27 富士電機株式会社 半導体装置
JP6891560B2 (ja) * 2017-03-15 2021-06-18 富士電機株式会社 半導体装置
JP6736531B2 (ja) * 2017-09-14 2020-08-05 株式会社東芝 半導体装置
JP2019145708A (ja) * 2018-02-22 2019-08-29 株式会社東芝 半導体装置
EP3843132A4 (en) 2019-04-16 2021-11-24 Fuji Electric Co., Ltd. SEMICONDUCTOR DEVICE AND ITS PRODUCTION PROCESS
DE102019133030B4 (de) * 2019-12-04 2023-05-04 Infineon Technologies Austria Ag Bipolartransistor mit isoliertem gate enthaltende halbleitervorrichtung und herstellungsverfahren
JP2024037582A (ja) * 2022-09-07 2024-03-19 株式会社東芝 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058670B2 (en) * 2009-06-04 2011-11-15 Force—MOS Technology Corporation Insulated gate bipolar transistor (IGBT) with monolithic deep body clamp diode to prevent latch-up
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
CN103125023B (zh) * 2011-09-28 2016-05-25 丰田自动车株式会社 半导体装置及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11776955B2 (en) 2021-04-15 2023-10-03 Renesas Electronics Corporation Semiconductor device
WO2023106152A1 (ja) * 2021-12-08 2023-06-15 ローム株式会社 半導体装置
WO2023188559A1 (ja) * 2022-03-28 2023-10-05 株式会社日立パワーデバイス 半導体装置、半導体装置の製造方法および電力変換装置
WO2024029153A1 (ja) * 2022-08-05 2024-02-08 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ

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