CN108735803A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。提供一种半导体器件及其制造方法，以便即使驱动信号被输入到绝缘栅双极晶体管的栅极电极，也抑制第一二极管的正向电压的增加。IGBT具有p型本体区。第一二极管的阳极区具有与IGBT的p型本体区相同的杂质区。第二二极管的阳极区由发射极槽围绕，因此阳极区通过发射极槽与IGBT的p型本体区分离开。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要的、于2017年4月21日提交的日本专利申请No.2017-084472的公开内容通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
沟道栅极绝缘栅双极晶体管(IGBT)被广泛用于低导通电阻。这种IGBT已经被开发为反向导通半导体元件(RC-IGBT元件)，其中IGBT和续流二极管(FWD)被构造在相同的半导体衬底上。已知RC-IGBT被安装在例如逆变器电路中，并且根据脉宽调制(PWM)来控制负载。
对于RC-IGBT，在导电率调制中具有注入增强(IE)效应的IE沟道栅极IGBT结构已被用于获得具有低损耗的低导通电压。在这样的IE沟道栅极IGBT中，单元形成区包括交替布置或像梳齿那样的有源单元区和非有源单元区。有源单元区被耦合到发射极电极，而非有源单元区包括浮置区。采用这种结构，当IGBT导通时，空穴很难从发射极电极射出。因此，空穴容易在漂移区域中积累，从而实现导电率调制中的IE效应。
例如在日本未审查专利申请公开No.2012-256839和日本未审查专利申请公开No.2013-140885中公开了这种IE沟道栅极IGBT。
日本未审查专利申请公开No.2012-256839公开了一种技术，其中在单元形成区中设置的每个线性单位单元区包括线性有源单元区和线性无源单元区，其中线性有源单元区被插入在线性无源单元区之间。
日本未审查专利申请公开No.2013-140885公开了一种技术，其中在单元形成区中设置的每个线性单位单元区具有第一和第二线性单位单元区，第一线性单位单元区具有线性有源单元区，第二线性单位单元区具有线性空穴集电极单元区。
发明内容
在逆变器电路中安装的RC-IGBT的情况下，输入到IGBT的栅极电极的驱动信号基本上是相对于上臂和下臂倒相的信号。因此，例如在FWD的续流操作中，驱动信号也被输入到IGBT的栅极电极。换句话说，FWD操作和IGBT操作同时发生。
在这种情况下，FWD的阳极电极和IGBT的发射极电极用作公共电极；同时，FWD的阴极电极和IGBT的集电极电极作为公共电极。由于FWD和IGBT的电极用作公共电极，因此在FWD的操作期间当IGBT的栅极导通时，FWD的阳极和阴极倾向于具有相同的电势。具体而言，与p型沟道层的栅极电极相对的部分被反转为n型，以经由n型层将n型发射极层耦合到n型漂移层，使p型沟道层具有与n型漂移层相同的电势。这抑制了FWD的正向操作。因此，在其中驱动信号被输入到IGBT的栅极电极的状态下，FWD的正向电压Vf上升，以便不利地增加了半导体器件的开关损耗。
其他问题和新特征将通过本说明书和附图的描述来阐明。
根据实施例的半导体器件包括半导体衬底、发射极槽电极、绝缘栅双极晶体管、第一二极管、第二二极管、第二导电类型的阴极区以及第一电极。所述半导体衬底具有第一主表面、与第一主表面相反的第二主表面、以及围绕第一主表面上的阳极形成区的发射极槽。所述发射极槽电极被嵌入发射极槽中。所述绝缘栅双极晶体管具有在半导体衬底上方的第一导电类型的本体区、第二导电类型的发射极区，所述发射极区在本体区上方并且在第一主表面附近布置，以便被电耦合到所述发射极槽电极、以及第一导电类型的集电极区，所述集电极区被布置在本体区上方并且在第二主表面附近。所述第一二极管具有第一导电类型的第一阳极区，第一阳极区包括与本体区相同的杂质区。所述第二二极管具有第一导电类型的第二阳极区，第二阳极区被布置在阳极形成区上方以便通过发射极槽与第一阳极区分离开。阴极区布置在第二主表面上方，以便用作用于第一二极管和第二二极管中的每一个的阴极。所述第一电极被布置在第二主表面上方并且与集电极区和阴极区接触。
根据另一个实施例的半导体器件包括半导体衬底、绝缘栅双极晶体管、第一二极管、第二二极管、第二导电类型的阴极区和第一电极。所述半导体衬底具有第一主表面、与第一主表面相反的第二主表面、以及围绕第一主表面上方的阳极形成区的栅极槽。所述绝缘栅双极晶体管具有在半导体衬底上方的第一导电类型的本体区、第二导电类型的发射极区，所述发射极区被布置在本体区上方并且在所述第一主表面附近、第一导电类型的集电极区，所述集电极区被布置在本体区上方并且在第二主表面附近、以及所述栅极电极被嵌入栅极槽中。所述第一二极管具有第一导电类型的第一阳极区，所述第一阳极区包括与本体区相同的杂质区。所述第二二极管具有第一导电类型的第二阳极区，所述第二阳极区布置在阳极形成区上方以便通过栅极槽与第一阳极区分离开。所述阴极区被布置在第二主表面上，以便用作第一二极管和第二二极管中的每一个的阴极。第一电极被布置在第二主表面上方并且与集电极区和阴极区接触。
根据该实施例的制造半导体器件的方法包括以下步骤：
制备具有第一主表面、与第一主表面相反的第二主表面、以及围绕第一主表面上方的阳极形成区的发射极槽的半导体衬底。所述发射极槽电极被形成为嵌入在发射极槽中。所述绝缘栅双极晶体管被形成，其包括在半导体衬底上方的第一导电类型的本体区、第二导电类型的发射极区，所述发射极区在本体区上方并且在第一主表面附近布置以便被电耦合到发射极槽电极、以及第一导电类型的集电极区，所述集电极区被布置在本体区上并且在第二主表面附近。第一导电类型的第一阳极区被形成使得第一阳极区包括与本体区相同的杂质区。第一导电类型的第二阳极区形成，以便被布置在阳极形成区上并且通过发射极槽电极与第一阳极区分离开。第二导电类型的阴极区被形成在第二主表面上，以便包括带有第一阳极区的第一二极管并且包括带有第二阳极区的第二二极管。所述电极被形成，以便布置在第二主表面上并且与集电极区和阴极区接触。
即使驱动信号被输入到绝缘栅双极晶体管的栅极电极，前述实施例也能够抑制第一二极管的正向电压的增加。
附图说明
图1是作为根据第一实施例的半导体器件的半导体芯片的平面图；
图2是示出根据第一实施例的半导体器件的主要部分的平面图；
图3是示出根据第一实施例的半导体器件的主要部分的平面图以及图2中由双点划线围绕的区AR3的放大图；
图4是沿着图3的线IV-IV截取的截面图；
图5是沿着图3的线V-V截取的截面图；
图6是示出半导体衬底的第二主表面上的p型集电极区和n型阴极区的分布的仰视图；
图7是示出根据第一实施例的半导体器件的电路构造的电路图；
图8是示出制造根据第一实施例的半导体器件的方法的第一步骤的截面图；
图9是示出制造根据第一实施例的半导体器件的方法的第二步骤的截面图；
图10是示出制造根据第一实施例的半导体器件的方法的第三步骤的截面图；
图11是示出制造根据第一实施例的半导体器件的方法的第四步骤的截面图；
图12是示出制造根据第一实施例的半导体器件的方法的第五步骤的截面图；
图13是示出制造根据第一实施例的半导体器件的方法的第六步骤的截面图；
图14是示出制造根据第一实施例的半导体器件的方法的第七步骤的截面图；
图15是示出制造根据第一实施例的半导体器件的方法的第八步骤的截面图；
图16是示出制造根据第一实施例的半导体器件的方法的第九步骤的截面图；
图17是示出制造根据第一实施例的半导体器件的方法的第十步骤的截面图；
图18是示出制造根据第一实施例的半导体器件的方法的第十一步骤的截面图；
图19是示出制造根据第一实施例的半导体器件的方法的第十二步骤的截面图；
图20是示出制造根据第一实施例的半导体器件的方法的第十三步骤的截面图；
图21是示出制造根据第一实施例的半导体器件的方法的第十四步骤的截面图；
图22是示出制造根据第一实施例的半导体器件的方法的第十五步骤的截面图；
图23是示出制造根据第一实施例的半导体器件的方法的第十六步骤的截面图；
图24是示出制造根据第一实施例的半导体器件的方法的第十七步骤的截面图；
图25是示出制造根据第一实施例的半导体器件的方法的第十八步骤的截面图；
图26是示出制造根据第一实施例的半导体器件的方法的第十九步骤的截面图；
图27是示出制造根据第一实施例的半导体器件的方法的第二十步骤的截面图；
图28是示出制造根据第一实施例的半导体器件的方法的第二十一步骤的截面图；
图29是示出根据第一实施例的第一改进示例的半导体器件的主要部分的平面图；
图30是沿着图29的线XXX-XXX截取的截面图；
图31是示出根据第一实施例的第二改进示例的半导体器件的构造的截面图，即，沿着图29的线XXXI-XXXI截取的截面图；
图32是示出根据第一实施例的第二改进示例的半导体器件的构造的截面图，即，沿着图29的线XXX-XXX截取的截面图；
图33是示出第二实施例的半导体器件的主要部分的平面图；
图34是沿着图33的线XXXIV-XXXIV截取的截面图；
图35是沿着图33的线XXXV-XXXV截取的截面图；
图36是沿着图33的线XXXVI-XXXVI截取的截面图；
图37是示出根据第二实施例的第一改进示例的半导体器件的主要部分的平面图；
图38是沿着图37的线XXXVIII-XXXVIII截取的截面图；
图39是沿着图37的线XXXIX-XXXIX截取的截面图；
图40是沿着图37的线XL-XL截取的截面图；
图41是示出根据第二实施例的第二改进示例的半导体器件的主要部分的平面图；
图42是沿着图41的线XLII-XLII截取的截面图；
图43是示出根据第二实施例的第三改进示例的半导体器件的主要部分的平面图；
图44是沿着图43的线XLIV-XLIV截取的截面图；
图45是示出根据第二实施例的第四改进示例的半导体器件的主要部分的平面图；
图46是沿着图45的线XLVI-XLVI截取的截面图；
图47是示出根据第二实施例的第五改进示例的半导体器件的主要部分的平面图；
图48是沿着图47的线XLVIII-XLVIII截取的截面图；
图49是示出根据第一实施例的第一修改的第一构造的截面图；
图50是示出根据第一实施例的第一修改的第二构造的截面图；
图51是示出根据第一实施例的第二修改的构造的截面图；以及
图52是示出电子系统的示例的电路框图。
具体实施方式
以下将根据附图描述本实施例。
(第一实施例)
参照图1至图6，以下将首先描述根据本实施例的半导体器件的构造。在以下说明中，“平面图”意旨在与半导体衬底SB的第一主表面正交的方向上的视点。
如图1中所示，用作本实施例的半导体器件的半导体芯片CHP主要包括半导体衬底以及在半导体衬底上形成的IGBT和二极管。半导体衬底具有第一主表面和与第一主表面相反的第二主表面。
半导体衬底的第一主表面具有单元形成区AR1和围绕单元形成区AR1的外围的栅极引线区AR2。IGBT和二极管被形成在半导体衬底的单元形成区AR1中。
在单元形成区AR1的大部分中，发射极电极EE(第二电极)被布置在半导体衬底的第一主表面上。
在栅极引线区AR2中，栅极线GL被布置。栅极线GL与在单元形成区AR1中的半导体衬底上形成的IGBT的栅极电极电耦合。
在发射极电极EE和栅极线GL上形成绝缘层(未示出)。绝缘层具有开口OP1和OP2。开口OP1被布置在单元形成区AR1中。开口OP2被布置在栅极引线区AR2中。
发射极电极EE的表面从绝缘层的开口OP1部分地被暴露。从开口OP1暴露的发射极电极EE的表面包括发射极焊盘EP。栅极线GL从开口OP2部分地暴露。从开口OP2暴露的栅极线GL的表面包括栅极焊盘GP。
本实施例的半导体器件不限于半导体芯片。半导体器件可以是半导体晶片或包括树脂模制半导体芯片的半导体封装。可替选地，本实施例的半导体器件可以是包括半导体芯片和半导体封装的半导体模块。
如图2中所示，半导体衬底SB在第一主表面上具有发射极槽ETR和栅极槽GTR。在平面图中发射极槽ETR围绕阳极形成区ARF。此外，在平面图中发射极槽ETR围绕线性浮置区LFR。
在平面图中，阳极形成区AFR在平面中介于两个线性浮置区LFR之间。围绕两个线性浮置区LFR的发射极槽ETR以及围绕单个阳极形成区AFR的发射极槽ETR彼此耦合。
发射极槽电极EBE被嵌入在发射极槽ETR中。发射极槽ETR中的发射极槽电极EBE被电耦合到在发射极槽电极EBE上形成的发射极电极EE(图1)。
在平面图中，栅极槽GTR位于介于两个线性有源区LAR之间的区中。平面图中的栅极槽GTR从单元形成区AR1的一侧上的栅极引线区AR2的内部通过单元形成区AR1延伸到单元形成区AR1的另一侧上的栅极引线区AR2中。在平面图中，栅极槽GTR成形为类似于围绕发射极槽ETR的外边缘的框架。
栅极电极GE被嵌入在栅极槽GTR中。栅极电极GE经由栅极引线区AR2中的接触GTC电耦合到形成在栅极电极GE上的栅极线GL。
在半导体衬底SB的第一主表面上形成绝缘层(未示出)。绝缘层具有接触孔CH1、CH2和CH3。接触孔CH1从绝缘层的顶表面到达n型发射极区EM和介于栅极槽GTR和发射极槽ETR之间的线性有源区LAR中的阳极区(第一阳极区)。在平面图中，接触孔CH1从单元形成区AR1的一侧上的栅极引线区AR2的内部通过单元形成区AR1延伸到单元形成区AR1的另一侧上的栅极引线区AR2中。
接触孔CH2从绝缘层的上表面到达阳极形成区AFR中的阳极区(第二阳极区)。例如，接触孔CH2单独被布置在阳极形成区AFR中。
接触孔CH3从绝缘层的顶表面到达线性浮置区LFR中的本体区。在平面图中，接触孔CH3被布置在栅极引线区AR2中。
发射极电极EE(图1中的第二电极)被形成在绝缘层上。发射极电极EE经由接触孔CH1、CH2和CH3被电耦合到阳极形成区AFR中的阳极区、线性有源区LAR中的发射极区和阳极区、以及线性浮置区LFR中的本体区。发射极电极EE还被电耦合到发射极槽电极EBE。因此，n型发射极区EM经由发射极电极EE被电耦合到发射极槽电极EBE。
如图3中所示，一对线性浮置区LFR被布置有介于线性浮置区LFR之间的阳极形成区AFR。线性浮置区LFR介于阳极形成区AFR和线性有源区LAR之间。两个线性有源区LAR并排被布置。并排布置的两个线性有源区LAR介于一对线性浮置区LFR之间。
发射极槽ETR被布置在阳极形成区AFR与线性浮置区LFR之间(之间的边界上)。发射极槽ETR被布置在线性浮置区LFR与线性有源区LAR之间(之间的边界上)。栅极槽GTR被布置在两个线性有源区LAR之间(之间的边界上)。
如图4中所示，半导体衬底SB具有第一主表面FS和与第一主表面FS相反的第二主表面SS。在半导体衬底SB上形成IGBT、第一二极管、和第二二极管。
IGBT主要包括p型(第一导电类型)集电极区CO、n型(第二导电类型)场截止区FL、n—漂移区DRI、n型空穴势垒区HB、p型本体区BO、n型发射极区EM、和栅极电极GE。
p型集电极区CO被布置在半导体衬底SB的第二主表面SS上。n型场截止区FL被布置在p型集电极区CO与第一主表面FS之间并且包括与p型集电极区CO的pn结。
n—漂移区DRI被布置在n型场截止区FL与第一主表面FS之间并且被耦合到n型场截止区FL。n—漂移区DRI具有比n型场截止区FL更低的n型杂质浓度。p型集电极区CO被布置在n—漂移区DRI和第二主表面SS之间。
n型空穴势垒区HB被布置在n—漂移区DRI上并且靠近第一主表面FS，以及被耦合到n—漂移区DRI。n型空穴势垒区HB具有比n—漂移区DRI更高的n型杂质浓度。n型空穴势垒区HB被布置在n—漂移区DRI与p型本体区BO之间。
p型本体区BO被布置在n型空穴势垒区HB上并且靠近第一主表面FS。p型本体区BO包括与n型空穴势垒区HB的pn结。n—漂移区DRI被布置在p型本体区BO与p型集电极区CO之间。p型集电极区CO被布置在p型本体区BO与第二主表面SS之间。n型发射极区EM被布置在p型本体区BO上并且靠近第一主表面FS。n型发射极区EM包括与p型本体区BO的pn结。
n型发射极区EM被布置在半导体衬底SB的第一主表面FS上并且包括与p型本体区BO的pn结。此外，在其中线性有源区LAR中没有形成n型发射极区EM的区中，p型本体区BO被布置在半导体衬底SB的第一主表面FS上。
n型空穴势垒区HB、p型本体区BO、和n型发射极区EM被布置在线性有源区LAR中，即，在介于栅极槽GTR和发射极槽ETR之间的区中。
栅极槽GTR从半导体衬底SB的第一主表面FS穿透n型发射极区EM和p型本体区BO，并且至少到达n型空穴势垒区HB。栅极槽GTR还可以穿透n型空穴势垒区HB并且到达n—漂移区DRI。
栅极绝缘层GI沿着栅极槽GTR的壁表面被布置。栅极电极GE被嵌入在栅极槽GTR中。栅极电极GE与p型本体区BO相对，栅极绝缘层GI介于栅极电极GE与p型本体区BO之间。
发射极槽ETR从半导体衬底SB的第一主表面FS穿透p型本体区BO和n型空穴势垒区HB，并且到达n—漂移区DRI。
发射极绝缘层EI沿着发射极槽ETR的壁表面被布置。发射极槽电极EBE被嵌入在发射极槽ETR中。
第一二极管主要包括n型阴极区CA、n型场截止区FL、n—漂移区DRI、n型空穴势垒区HB、p型本体区BO、p+闩锁防止区LA、以及p+本体接触区BC。
n型阴极区CA被布置在半导体衬底SB的第二主表面SS上。n型阴极区CA被布置在p型集电极区CO的旁边，并且包括与p型集电极区CO的pn结。
n型场截止区FL被布置在n型阴极区CA上并且靠近第一主表面FS，以及被耦合到n型阴极区CA。
第一二极管的n型场截止区FL、n—漂移区DRI、n型空穴势垒区HB、和p型本体区BO各自包括由n型场截止区FL、n—漂移区DRI、n型空穴势垒区HB、和IGBT的p型本体区BO共享的杂质区。
第一二极管的p+闩锁防止区LA位于n型空穴势垒区HB和p型本体区BO之间的边界上。因此，p+闩锁防止区LA包括与n型空穴势垒区HB的pn结，并且与p型本体区BO结合。
p+本体接触区BC被布置在发射极电极EE与p+闩锁防止区LA之间的耦合点处。因此，发射极电极EE经由p+本体接触区BC电耦合到p+闩锁防止区LA。
p+本体接触区BC具有比p型本体区BO更高的p型杂质浓度。第一二极管的p型本体区BO、p+闩锁防止区LA、和p+本体接触区BC包括第一二极管的阳极区AN1(第一阳极区)。换句话说，阳极区AN1具有与线性有源区LAR中的p型本体区BO相同的杂质区。
第二二极管主要包括n型阴极区CA、n型场截止区FL、n—漂移区DRI、p型本体区BO、p+本体接触区CR、和p+闩锁防止区LA。
第二二极管的n型阴极区CA、n型场截止区FL、和n—漂移区DRI各自包括由第一二极管的n型阴极区CA、n型场截止区FL、和n—漂移区DRI共享的杂质区。n型阴极区CA用作针对第一二极管和第二二极管中的每一个的阴极。
第二二极管的p型本体区BO被布置在n—漂移区DRI与第一主表面FS之间。p型本体区BO包括与n—漂移区DRI的pn结。第二二极管的p+闩锁防止区LA位于n—漂移区DRI和p型本体区BO之间的边界上。因此，p+闩锁防止区LA包括与n—漂移区DRI的pn结并且与p型本体区BO结合。
p+本体接触区CR被布置在发射极电极EE与p型本体区BO之间的耦合点处。因此，发射极电极EE经由p+本体接触区CR电耦合到p型本体区BO。
p+本体接触区CR具有比p型本体区BO高的p型杂质浓度。第二二极管的p型本体区BO、p+本体接触区CR、和p+闩锁防止区LA包括第二二极管的阳极区AN2(第二阳极区)。
第二二极管的阳极区AN2(p型本体区BO、p+本体接触区CR、和p+闩锁防止区LA)被布置在阳极形成区AFR中，并且被布置在由发射极槽ETR围绕的区中。因此，阳极区AN2通过发射极槽ETR与线性有源区LAR的p型本体区BO分离开。阳极区AN2包括与n—漂移区DRI的pn结。在阳极形成区AFR中，p型本体区BO被布置在半导体衬底SB的第一主表面FS上。
线性浮置区LFR被布置在阳极形成区AFR与线性有源区LAR之间。p型浮置区FR和p型本体区BO被布置在线性浮置区LFR中的、由发射极槽ETR围绕的区中。
p型浮置区FR被布置在n—漂移区DRI上并且靠近第一主表面FS。p型浮置区FR包括与n—漂移区DRI的pn结。p型本体区BO被布置在p型浮置区FR上并且靠近第一主表面FS，以及被耦合到p型浮置区FR。p型本体区BO被布置在线性浮置区LFR中的半导体衬底SB的第一主表面FS上。
阳极形成区AFR和线性有源区LAR之间的发射极槽ETR从半导体衬底SB的第一主表面FS穿透p型本体区BO，并且到达n—漂移区DRI。发射极绝缘层EI沿着发射极槽ETR的壁表面被布置。发射极槽电极EBE被嵌入在发射极槽ETR中。
薄绝缘层IL2和厚绝缘层IL被堆叠在半导体衬底SB的第一主表面FS上。绝缘层IL和IL2具有接触孔CH1和CH2。
在线性有源区LAR中，接触孔CH1穿透绝缘层IL和IL2，并且通过n型发射极区EM和p型本体区BO到达p+本体接触区BC。
在阳极形成区AFR中，接触孔CH2穿透绝缘层IL和IL2，并且在p型本体区BO中延伸，以便到达p+本体接触区BC。
发射极电极EE被布置在绝缘层IL上。发射极电极EE经由接触孔CH1被电耦合到n型发射极区EM和阳极区AN1。发射极电极EE通过接触孔CH2与第二二极管的阳极区AN2接触。因此，发射极电极EE经由接触孔CH2被电耦合到第二二极管的阳极区AN2。
集电极电极CE(第一电极)被布置在半导体衬底SB的第二主表面SS上。集电极电极CE被耦合到p型集电极区CO和n型阴极区CA。因此，集电极电极CE被电耦合到p型集电极区CO和n型阴极区CA。
如图5中所示，在其中在线性有源区LAR中没有布置n型发射极区EM的区的截面中，在线性有源区LAR中的第一主表面上仅布置p型本体区BO。
图5中的其他构造与图4的构造基本相同。因此，与图4的构造相同的构成元件由相同的符号示指出，并且将不重复其说明。
如图6中所示，在半导体衬底SB的第二主表面SS上，在p型集电极区CO中n型阴极区CA彼此分离开。n型阴极区CA可以在第二主表面SS上以行方式布置。
本实施例的IGBT、第一二极管、和第二二极管包括图7中所示的电路。如图7中所示，本实施例的IGBT、第一二极管D1、和第二二极管D2并联地被耦合。第一二极管D1的阳极和第二二极管D2的阳极被电耦合到IGBT的发射极。第一二极管D1的阴极和第二二极管D2的阴极被电耦合到IGBT的集电极。
参照图8至图28，以下将描述根据本实施例的制造半导体器件的方法。
如图8中所示，由例如单晶硅制成的半导体衬底SB通过浮置区域方法形成。然后氧化半导体衬底SB以在半导体衬底SB的表面上形成氧化硅膜(未示出)。根据普通的光刻技术和普通的蚀刻技术蚀刻和去除氧化硅膜。
之后，根据普通的光刻技术，在半导体衬底SB的第一主表面FS上形成光刻胶图案PR1。光刻胶图案PR1利用在线性有源区LAR中的开口覆盖线性浮置区LFR和阳极形成区AFR。
利用光刻胶图案PR1作为掩模，将n型杂质离子注入到半导体衬底SB的第一主表面FS。例如，利用80keV的注入能量和7×1012/cm2的剂量离子注入杂质。这在线性有源区LAR的第一主表面FS上形成n型杂质区IR1。之后，通过例如灰化来去除光刻胶图案PR1。
如图9中所示，根据普通的光刻技术，在半导体衬底SB的第一主表面FS上形成光刻胶图案PR2。光刻胶图案PR2利用在线性浮置区LFR中的开口覆盖线性有源区LAR和阳极形成区AFR。
利用光刻胶图案PR2作为掩模，将p型杂质离子注入到半导体衬底SB的第一主表面FS。例如，利用75keV的注入能量和4×1013/cm2的剂量离子注入杂质。这在线性浮置区LFR的第一主表面FS上形成p型杂质区IR2。之后，通过例如灰化去除光刻胶图案PR2。
如图10中所示，通过例如化学汽相沉积(CVD)在半导体衬底SB的第一主表面FS上形成包括氧化硅膜的绝缘层HML。
如图11中所示，根据普通的光刻技术，在绝缘层HML上形成光刻胶图案PR3。光刻胶图案PR3利用在线性有源区LAR与线性浮置区LFR之间的边界上的开口、线性浮置区LFR与阳极形成区AFR之间的边界上的开口、和线性有源区LAR之间的边界上的开口形成。
利用光刻胶图案PR3作为掩模蚀刻绝缘层HML。通过蚀刻将绝缘层HML图案化。之后，通过例如灰化去除光刻胶图案PR3。
如图12中所示，绝缘层HML被蚀刻以便从绝缘层形成具有期望图案的硬掩模层HML。硬掩模层HML利用在线性有源区LAR与线性浮置区LFR之间的边界上的开口、线性浮置区LFR与阳极形成区AFR之间的边界上的开口以及在线性有源区LAR之间的边界上的开口形成。
如图13中所示，利用硬掩模层HML作为掩模蚀刻半导体衬底SB的第一主表面FS。因此，栅极槽GTR和发射极槽ETR在半导体衬底SB的第一主表面FS上形成。例如，栅极槽GTR和发射极槽ETR在深度上为2.5μm至4.0μm。
该截面中的栅极槽GTR在线性有源区LAR之间的边界上形成。该截面中的发射极槽ETR在线性有源区LAR与线性浮置区LFR之间的边界上以及线性漂移区LFR与阳极形成区AFR之间的边界上形成。之后，通过例如蚀刻来去除硬掩模层HML。
如图14中所示，去除硬掩模层HML以便暴露半导体衬底SB的第一主表面FS。
如图15中所示，半导体衬底SB的第一主表面FS进行牺牲氧化。之后，执行热处理以分散n型杂质区IR1和p型杂质区IR2。热处理分散n型杂质区域IR1，以便在线性有源区LAR中形成n型空穴势垒区HB。此外，热处理分散p型杂质区IR2，以便在线性浮置区LFR中形成p型浮置区FR。
之后，在半导体衬底SB的第一主表面FS上执行栅极氧化。栅极氧化在第一主表面FS上以及栅极槽GTR和发射极槽ETR的壁表面上形成包括氧化硅膜的绝缘层IL1。
如图16中所示，在第一主表面FS上形成导电层CL1以便填充栅极槽GTR和发射极槽ETR。导电层CL1例如由掺杂有厚度为600nm的磷的多晶硅制成。然后回蚀刻(etched back)导电层CL1。
如图17中所示，回蚀刻导电层CL1以便仅保留在栅极槽GTR和发射极槽ETR中。剩余的导电层CL1在栅极槽GTR中形成栅极电极GE，并且在发射极槽ETR中形成发射极槽电极EBE。之后，回蚀刻绝缘层IL1。
如图18中所示，第一主表面FS上的绝缘层IL1被回蚀刻并去除，以便保留在栅极槽GTR和发射极槽ETR中。在栅极槽GTR中保留的绝缘层IL1用作栅极绝缘层GI。在发射极槽ETR中保留的绝缘层IL1用作发射极绝缘层EI。
如图19中所示，通过CVD或热氧化在第一主表面FS上形成包括氧化硅膜的绝缘层IL2。之后，将p型杂质离子注入到半导体衬底SB的第一主表面FS。
例如，利用75keV的注入能量和0.9至1.5×1012/cm2的剂量离子注入杂质。通过离子注入，在单元形成区AR1(图1和图2)中的第一主表面FS上方注入p型杂质。因此，在线性有源区LAR、线性浮置区LFR、和阳极形成区AFR中的每一个中，p型本体区BO在半导体衬底SB的第一主表面FS上形成。
之后，根据普通的光刻技术形成光刻胶图案(未示出)。利用光刻胶图案作为掩模，将n型杂质离子注入到线性有源区LAR。
例如，利用80keV的注入能量和5×1015/cm2的剂量离子注入杂质。离子注入在线性有源区LAR中的第一主表面FS上形成n型发射极区EM。然后通过例如灰化去除光刻胶图案。
如图20中所示，通过例如CVD在第一主表面FS上形成绝缘层IL。绝缘层IL由例如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、和非掺杂硅酸盐玻璃(NSG)制成。
如图21中所示，根据普通的光刻技术，在绝缘层IL上形成光刻胶图案PR4。利用光刻胶图案PR4作为掩模蚀刻绝缘层IL和IL2。这在绝缘层IL和IL2上形成接触孔CH1和CH2。接触孔CH1和CH2被形成为到达第一主表面FS。
接触孔CH1被形成以便在线性有源区LAR中暴露n型发射极区EM和p型本体区BO。接触孔CH2被形成以便在阳极形成区AFR中暴露p型本体区BO。之后，通过例如灰化去除光刻胶图案PR4。
如图22中所示，利用图案化的绝缘层IL和IL2作为硬掩模蚀刻半导体衬底SB。因此，接触孔CH1和CH2深深地被形成到半导体衬底SB中。接触孔CH1和CH2被形成有距离第一主表面FS例如0.35μm的厚度。
具体地，接触孔CH1被形成，使得接触孔CH1的底部比p型本体区BO中的n型发射极区EM更深。接触孔CH2被形成，使得接触孔CH2的底部延伸到p型本体区BO中。
如图23中所示，通过接触孔CH1和CH2将p型杂质离子注入到半导体衬底SB中。通过利用例如80keV的注入能量和5×1015/cm2的剂量注入氟化硼(BF2)来离子注入杂质。离子注入在接触孔CH1下方形成p+本体接触区BC，并且在接触孔CH2下方形成p+本体接触区CR。
此外，通过接触孔CH1和CH2将p型杂质离子注入到半导体衬底SB中。通过利用例如60keV的注入能量和3×1015/cm2的剂量注入硼(B)来离子注入杂质。离子注入在接触孔CH1和CH2下方形成p+闩锁防止区LA。
线性有源区LAR的p型本体区BO、p+闩锁防止区LA、和p+本体接触区BC形成阳极区AN1。换句话说，形成具有与p型本体区BO相同的杂质区的阳极区AN1。
阳极形成区AFR的p型本体区BO、p+闩锁防止区LA、和p+本体接触区CR形成阳极区AN2。形成阳极区AN2以便通过发射极槽ETR与阳极区AN1分离开。
如图24中所示，发射极电极EE在绝缘层IL上形成。发射极电极EE被形成，以便包括例如势垒金属层和铝(Al)层。发射极电极EE通过接触孔CH1被电耦合到IGBT的n型发射极区EM和第一二极管的阳极区AN1(p型本体区BO、p+闩锁防止区LA、和p+本体接触区BC)。此外，发射极电极EE通过接触孔CH2被电耦合到第二二极管的阳极区AN2(p型本体区BO、p+闩锁防止区LA、和p+本体接触区CR)。
之后，在发射极电极EE上形成保护膜PL。保护膜PL由例如聚酰亚胺制成。
如图25中所示，保护膜PL的表面由带保护。在这种状态下，半导体衬底SB的第二主表面SS被抛光。通过研磨半导体衬底SB来调整半导体衬底SB的厚度。半导体衬底SB的厚度根据对半导体器件需要的耐电压来确定。
如图26中所示，在抛光之后将n型杂质离子注入到第二主表面。通过利用例如350keV的注入能量和5×1012/cm2的剂量注入磷(P)来离子注入杂质。离子注入在第二主表面SS上形成n型场截止区FL。
在离子注入之后，将p型杂质离子注入到第二主表面。通过利用例如40keV的注入能量和7×1012/cm2至4×1013/cm2的剂量注入B来离子注入杂质。离子注入在第二主表面SS上形成p型集电极区CO。
这在半导体衬底SB上形成包括p型本体区BO、n型发射极区EM、和集电极区CO的IGBT。
如图27中所示，根据普通的光刻技术在第二主表面SS上形成光刻胶图案PR5。利用光刻胶图案PR5作为掩模，将n型杂质离子注入到第二主表面。通过利用例如80keV的注入能量和1×1014/cm2的剂量注入P来离子注入杂质。之后，执行激光退火。通过离子注入等，在第二主表面SS上形成用作第一二极管和第二二极管的阴极的n型阴极区CA。然后通过例如灰化去除光刻胶图案PR5。
如图28中所示，集电极电极CE被形成在第二主表面SS上。集电极电极CE被形成为与n型阴极区CA和p型集电极区CO接触。因此，集电极电极CE电耦合到n型阴极区CA和p型集电极区CO。
由此制造根据本实施例的半导体器件。
以下将描述本实施例的效果。
根据本实施例，如图4中所示，在阳极形成区AFR中发射极电极EE被电耦合到阳极区AN2(p型本体区BO、p+本体接触区CR以及p+闩锁防止区LA)。阳极区AN2被具有与n型发射极区EM相同的电势的发射极槽电极EBE围绕。即使当驱动信号被输入到IGBT的栅极电极GE以便导通IGBT时，第二二极管的正向电压Vf也不会增加。
具体而言，当IGBT导通时，与线性有源区LAR中的p型本体区BO的栅极电极GE相对的部分被反转为n型，以便经由n型层将n型发射极区EM耦合到n—漂移区DRI。这允许线性有源区LAR中的p型本体区BO具有与n—漂移区DRI相同的电势。
但是，阳极形成区AFR中的阳极区AN2被具有与n型发射极区EM相同的电势的发射极槽电极EBE围绕。这使得阳极形成区AFR中的阳极区AN2与线性有源区LAR中的p型本体区BO电隔离。因此，即使当IGBT导通时，阳极区AN2也不具有与n—漂移区DRI相同的电势。这不会增加具有阳极区AN2的第二二极管的正向电压Vf，从而抑制了半导体器件的开关损耗的增加。
当IGBT断开时，阳极形成区AFR中的阳极区AN2也用作载流子(空穴)排出路径。因此，IGBT被快速断开，以便减小当IGBT断开时的开关损耗。
此外，阳极形成区AFR中的阳极区AN2能够被设计有与线性有源区LAR相同的尺寸或比线性有源区LAR小的尺寸。这限制了在IGBT导通操作期间来自阳极形成区AFR的空穴的喷射。另外，维持了增加p型浮置区FR中的空穴积聚的效果。因此，能够减小IGBT的饱和电压(VCE(sat))。
在饱和电压(VCE(sat))与IGBT的断开功率损耗之间进行权衡。因此，通过调整阳极形成区AFR中的阳极区AN2的宽度，能够实现对每次使用需要的主要特性(低开关特性或低饱和电压(VCE(sat))特性)。
p型浮置区FR由发射极槽ETR围绕并且不与栅极槽GTR相邻。这在IGBT的操作期间减小到栅极电极GE的噪声。
(第一实施例的改进示例1)
如图29中所示，在接触孔CH2的形状方面本示例的构造与图2-图6中所示的第一实施例的构造不同。在本实施例中，在平面图中接触孔CH2具有在由发射极槽ETR围绕的区中的多个孔部CH2a。孔部CH2a彼此分离开。在平面图中孔部CH2a线性地被布置。在平面图中孔部CH2a沿着由发射极槽ETR围绕的区的纵向方向布置。
如图30中所示，在介于接触孔CH2的孔部CH2a之间的部分的截面中，接触孔CH2未在绝缘层IL的阳极形成区AFR中形成。因此，在截面中，绝缘层IL在整个阳极形成区AFR中的半导体衬底SB的第一主表面FS上形成。
本改进示例的其它构造基本上与图2-图6中所示的第一实施例的构造相同。因此，在本改进示例中由相同的符号示指出与第一实施例相同的元件，并且将不重复其说明。
在本改进示例中，在平面图中包括接触孔CH2的孔部CH2a间断地布置。这在IGBT的操作期间增加了空穴喷射路径的电阻，从而改进了IE效应。因此，能够利用较低的饱和电压(VCE(sat))来获得特性。
(第一实施例的改进示例2)
如图31和图32中所示，本改进示例的构造与改进示例1的构造的不同之处在于n型空穴势垒区HB被添加到阳极形成区AFR。
n型空穴势垒区HB位于阳极形成区AFR中的p型本体区BO与第二主表面SS之间。n型空穴势垒区HB包括与p型本体区BO和阳极区AN2中的每一个的pn结。n型空穴势垒区HB介于n—漂移区DRI与p型本体区BO之间。n型空穴势垒区HB具有比n—漂移区DRI更高的n型杂质浓度。n型空穴势垒区HB被形成在由发射极槽ETR围绕的区中。
本改进示例的其他构造基本上与改进示例1的构造相同。因此，与改进示例1的元件相同的元件由相同的符号示指出，并且将不重复其说明。
在本改进示例中，n型空穴势垒区HB被添加到阳极形成区AFR。这抑制了在IGBT的操作期间来自阳极形成区AFR的空穴喷射，从而改进了IE效应。因此，能够利用较低的饱和电压(VCE(sat))获得特性。
在本改进示例2中，n型空穴势垒区HB被添加到改进示例1的构造。通过将n型空穴势垒区HB添加到图2至图6中所示的第一实施例的构造也能够获得相同的效果。
(第二实施例)
本实施例将描述适用于其中对感应加热烹调器、功率因数校正(PFC)电路等需要的超低饱和电压(VCE(sat))特性不需要负载短路容限的构造。
如图33至图36中所示，本实施例的构造与图2至图6中所示的第一实施例的构造不同之处在于以下几点：
首先，在本实施例中，在图33中的平面图中线性有源区LAR布置在阳极形成区AFR周围。此外，线性有源区LAR中的n型发射极区EM基本上被布置在栅极槽GTR的一侧上方。线性浮置区LFR被省略。如图34至图36中所示，p+闩锁防止区LA和n型空穴势垒区HB被添加到阳极形成区AFR。
如图33中所示，在本实施例中，在平面图中线性有源区LAR被布置在阳极形成区AFR周围。具体而言，在平面图中线性有源区LAR中的IGBT和第一二极管被布置在阳极形成区AFR周围。而且，在平面图中，栅极槽GTR被布置在阳极形成区AFR周围。
在该构造中，将栅极槽GTR的长度方向被标示为Y方向，而将与长度方向正交的交叉方向被标示为X方向。栅极槽GTR具有第一栅极槽部GTR1和第二栅极槽部GTR2，其中在平面图中阳极形成区AFR在X方向上介于第一栅极槽部GTR1和第二栅极槽部GTR2之间，以及第三栅极槽部GTR3和第四栅极槽部GTR4，其中在平面图中阳极形成区AFR在Y方向上介于第三栅极槽部GTR3和第四栅极槽部GTR4之间。
而且，n型发射极区EM基本上被布置在栅极槽GTR的一侧上方。具体而言，在平面图中，n型发射极区EM被布置在在阳极形成区AFR的X方向上布置的第一栅极槽GTR1和第二栅极槽GTR2中的每一个的一侧上方。在平面图中，n型发射极区EM和p型本体区BO被布置在在阳极形成区AFR的Y方向上布置的第三栅极槽部GTR3和第四栅极槽部GTR4中的每一个的一侧上。
在平面图中在栅极槽GTR的一侧上布置的p型本体区BO部分用作IGBT中具有发射极电势的沟道形成区并且还用作FWD(第一二极管)的阳极。
如图33至图36中所示，在本实施例中省略了线性浮置区LFR。因此，在阳极形成区AFR和线性有源区LAR之间不设置线性浮置区LFR。
在图33中，在平面图中阳极形成区AFR由发射极槽ETR围绕。因此，发射极槽ETR被布置在阳极形成区AFR和线性有源区LAR之间。
如图34至图36中所示，围绕阳极形成区AFR的发射极槽ETR与阳极形成区AFR的p型本体区BO和n型空穴势垒区HB接触。围绕阳极形成区AFR的发射极槽ETR与线性有源区LAR的p型本体区BO和n型空穴势垒区HB接触。
此外，n型空穴势垒区HB和p+闩锁防止区LA被添加到阳极形成区AFR。
阳极形成区AFR的n型空穴势垒区HB被布置在第一主面FS与n-漂移区DRI之间，并且被耦合到n—漂移区DRI。n型空穴势垒区HB具有比n—漂移区DRI更高的n型杂质浓度。n型空穴势垒区HB被布置在第二主表面SS与p型本体区BO之间并且包括与p型本体区BO和阳极区AN2中的每一个的pn结。n型空穴势垒区HB在由发射极槽ETR围绕的区中形成。
阳极形成区AFR的p+闩锁防止区LA被布置在n型空穴势垒区HB和p型本体区BO之间的边界上。因此，p+闩锁防止区LA包括与n型空穴势垒区HB的pn结，并且与p型本体区BO结合。阳极形成区AFR的p+闩锁防止区LA、p型本体区BO、和p+本体接触区CR包括第二二极管的阳极区AN2。
如图33和图36中所示，绝缘层IL和IL2具有接触孔CH4。接触孔CH4到达发射极槽ETR中的发射极槽电极EBE。发射极电极EE经由接触孔CH4被电耦合到发射极槽电极EBE。
而且，在绝缘层IL和IL2上形成接触孔CH5。接触孔CH5被布置在发射极槽ETR和在发射极槽ETR的Y方向上布置的栅极槽GTR之间。
接触孔CH5到达线性有源区LAR中的n型发射极区EM和阳极区AN1(第一阳极区)。发射极电极EE经由接触孔CH5被电耦合到发射极槽电极EBE。
到达阳极区AN1的接触孔CH1和CH5(第一孔)、到达阳极区AN2的接触孔CH2(第二孔)、和到达发射极槽电极EBE的接触孔CH4(第三孔)彼此分离开。
本实施例的其他构造基本上与图2至图5中所示的第一实施例的构造相同。因此，在本实施例中与第一实施例相同的元件由相同的符号示指出，并且将不重复其说明。
如图33中所示，与第一实施例中一样，本实施例中阳极形成区AFR的阳极区AN2(p型本体区BO、p+闩锁防止区LA、和p+本体接触区CR)由具有与n型发射极区EM相同的电势的发射极槽电极EBE围绕。因此，即使当驱动信号被输入到IGBT的栅极电极GE以导通IGBT时，第二二极管的正向电压Vf也不会增加。
在平面图中，栅极槽GTR(GTR1至GTR4)被形成在发射极槽ETR周围，即发射极槽ETR外侧。因此，能够将n型发射极区EM基本上被布置在第一主表面FS上方，以便使其中未形成n型发射极区EM的区最小化。这能够进一步抑制饱和电压(VCE(sat))特性。
(第二实施例的改进示例1)
如图37至图40中所示，本改进示例的构造与第二实施例的构造不同之处在于接触孔CH6的构造。如图40中所示，本改进示例的接触孔CH6到达发射极槽电极EBE、n型发射极区EM、和阳极区AN1。如图37中所示，接触孔CH6在X方向上延伸，以便被耦合到一对接触孔CH1，其中发射极槽ETR在X方向上介于接触孔CH1之间。接触孔CH6与到达阳极区AN2的接触孔CH2分离开。
本改进示例的其他构造基本上与第二实施例的构造相同。因此，在本改进示例中，与第二实施例相同的元件由相同的符号示指出，并且将不重复其说明。
在本改进示例中，接触孔CH6到达发射极槽电极EBE、n型发射极区EM、和阳极区AN1。因此，在本改进示例中，与图33中所示的第二实施例不同，不需要额外提供接触孔CH4和接触孔CH5。因此，与图33中所示的第二实施方式不同，不需要接触孔CH4与接触孔CH5之间的空间。因此，能够根据减小的空间来扩展在第一主表面上布置的n型发射极区EM的面积，由此进一步抑制饱和电压(VCE(sat))特性。此外，可以在保持相同特性的同时获得更小的芯片尺寸，从而获得更便宜的RC-IGBT产品。
(第二实施例的改进示例2)
如图41和图42中所示，本改进示例的构造与图37至图40中的改进示例1的构造不同在于以下几点：
首先，在本改进示例中，在图41中的平面图中，栅极槽GTR围绕在阳极形成区AFR周围的发射极槽ETR。到达发射极槽电极EBE、n型发射极区EM、和阳极区AN1的接触孔CH7在Y方向上延伸。在接触孔CH7与栅极槽GTR之间的第一主表面FS上形成n型发射极区EM。接触孔CH7与到达阳极区AN2的接触孔CH2分离开。
本改进示例的其他构造基本上与图37至图40中示出的改进示例1的构造相同。因此，在本改进示例中，与改进示例1的元件相同的元件由相同的符号示指出，并且将不重复其说明。
在本改进示例中，如图42中所示，接触孔CH7到达发射极槽电极EBE、n型发射极区EM、和阳极区AN1。因此，在本改进示例中，与图33中所示的第二实施例不同，不需要额外提供接触孔CH4和接触孔CH5。因此，与图33中所示的第二实施例不同，不需要接触孔CH4与接触孔CH5之间的空间。因此，能够根据减小的空间来延伸在第一主表面上布置的n型发射极区EM的面积，由此进一步抑制饱和电压(VCE(sat))特性。此外，能够在保持相同特性的同时获得更小的芯片尺寸，从而获得更便宜的RC-IGBT产品。
(第二实施例的改进示例3)
如图43和图44中所示，本改进示例的构造与图41和图42中的改进示例2的构造不同之处在于接触孔CH8的构造。如图44中所示，本改进示例的接触孔CH8到达阳极形成区AFR的阳极区AN2以及线性有源区LAR的发射极槽电极EBE、n型发射极区EM、和阳极区AN1。
如图43所示，两个接触孔CH8在X方向上被布置。在平面图中，两个接触孔CH8中的一个被布置在框状发射极槽ETR的第一侧上方。在平面图中，两个接触孔CH8中的另一个被布置在与框状发射极槽ETR的第一侧相对的第二侧上方。
本改进示例的其他构造基本上与图41和图42中所示的改进示例2的构造相同。因此，在本改进示例中，与改进示例2的元件相同的元件由相同的符号示指出，并且将不重复其说明。
在本改进示例中，接触孔CH8到达阳极形成区AFR的阳极区AN2以及线性有源区LAR的发射极槽电极EBE、n型发射极区EM、和阳极区AN1。因此，在本改进示例中，与图41和图42中所示的改进示例2不同，不需要额外提供接触孔CH7和接触孔CH2。这与图41和图42中所示的改进示例2不同，不需要接触孔CH7和接触孔CH2之间的空间。因此，能够根据减小的空间来延伸在第一主表面上布置的n型发射极区EM的面积，由此进一步抑制饱和电压(VCE(sat))特性。此外，能够在保持相同特性的同时获得更小的芯片尺寸，从而获得更便宜的RC-IGBT产品。
(第二实施例的改进示例4)
如图45和图46所示，本改进示例的构造与图43至图44中的改进示例3的构造不同之处在于接触孔CH9的构造和阳极区AN2的构造。在平面图中，本改进示例的接触孔CH9覆盖在阳极形成区AFR的阳极区AN2(p+闩锁防止区LA和p+本体接触区CR)上方并且在围绕阳极区AN2的发射极槽ETR上方。在平面图中，接触孔CH9也覆盖围绕发射极槽ETR的外边缘的阳极区AN1。
如图46所示，接触孔CH9到达阳极形成区AFR的整个阳极区AN2、围绕阳极区AN2的整个发射极槽ETR、和围绕发射极槽ETR的外边缘的阳极区AN1。
阳极区AN2由p+闩锁防止区LA和p+本体接触区CR构成。在平面图中，p+本体接触区CR在由发射极槽ETR围绕的阳极形成区AFR中的第一主表面FS上方形成。p+闩锁防止区LA在第二主表面SS与p+本体接触区CR之间的p+本体接触区CR上方形成。
本改进示例的其他构造基本上与图43和图44中所示的改进示例3的构造相同。因此，在本改进示例中，与改进示例3的元件相同的元件由相同的符号示指出，并且将不重复其说明。
在本改进示例中，与图43和图44中所示的改进示例3的接触孔CH8不同，接触孔CH9不被分成两部分。这与图43和图44中所示的改进示例3不同，不需要两个接触孔CH8之间的空间。因此，能够根据减小的空间来减小阳极形成区AFR的阳极区AN2的平面面积。在第一主表面上布置的n型发射极区EM的面积能够根据阳极区AN2的减小的平面面积而延伸，由此进一步抑制饱和电压(VCE(sat))特性。此外，能够在保持相同特性的同时获得更小的芯片尺寸，从而获得更便宜的RC-IGBT产品。
(第二实施例的改进示例5)
如图47和图48中所示，本改进示例的构造与图45和图46中的改进示例4的构造不同之处在于接触孔CH10的构造。本改进示例的接触孔CH10跨阳极形成区AFR的阳极区AN2(p+闩锁防止区LA和p+本体接触区CR)、围绕阳极区AN2的发射极槽ETR、和围绕发射极槽ETR的外边缘的阳极区AN1布置。在Y方向上的接触孔CH10的尺寸L1被设为小于在Y方向上的阳极形成区AFR的阳极区AN2的尺寸L2。
如图48中所示，接触孔CH10到达阳极形成区AFR的阳极区AN2的部分、发射极槽ETR的围绕阳极区AN2的部分、和外边缘的阳极区AN1的围绕发射极槽ETR的部分。
本改进示例的其他构造基本上与图45和图46中所示的改进示例4的构造相同。因此，在本改进示例中，与改进示例4的元件相同的元件由相同的符号示指出，并且将不重复其说明。
在本改进示例中，在Y方向上在阳极形成区AFR中接触孔CH10的尺寸L1小于阳极区AN2的尺寸L2。与图45和图46中所示的改进示例4不同，这能够减小发射极槽ETR与在发射极槽ETR的Y方向上布置的栅极槽GTR之间的距离L3。因此，可以根据发射极槽ETR和栅极槽GTR之间的减小的空间来延伸在第一主表面上布置的n型发射极区EM的面积，从而进一步抑制饱和电压(VCE(sat))特性。此外，能够在保持相同特性的同时获得更小的芯片尺寸，从而获得更便宜的RC-IGBT产品。
(第一修改)
在第一实施例中，如图4中所示，阳极形成区AFR由发射极槽ETR围绕。如将在图49和图50中所示的第一修改中讨论的那样，阳极形成区AFR可以由栅极槽GTR围绕。
如图49及图50所示，在本修改的构造中，阳极形成区AFR由栅极槽GTR围绕。栅极绝缘层GI在围绕阳极形成区的栅极槽GTR的内壁上形成。栅极槽GTR被填充有栅极电极GE。阳极形成区AFR的阳极区AN2与栅极槽GTR接触。
在图49的构造中，阳极形成区AFR和线性有源区LAR彼此相邻。
在图50的构造中，阳极形成区AFR和线性浮置区LFR彼此相邻。
本修改的其它构造与图2至图5中所示的第一实施例的构造基本相同。
因此，在本修改中，与第一实施例相同的元件由相同的符号示指出，并且将不重复其说明。同样在该构造中，能够获得与第一实施例中相同的效果。
(第二修改)
在第一实施例中，如图4所示，在平面图中，栅极槽GTR被布置在介于两个线性有源区LAR之间的区中。如在图51中所示的第二修改中，可以在平面图中形成两对栅极槽GTR以便围绕单个线性有源区LAR。n型发射极区EM被布置在耦合到第一主表面FS上的一对栅极槽GTR的区上方。n型发射极区EM包括与p型本体区BO的pn结。
本修改的其它构造基本上与图2至图5中所示的第一实施例的构造相同。因此，在本修改中，与第一实施例中的元件相同的元件由相同的符号示指出，并且将不重复其说明。同样在该构造中，能够获得与第一实施例相同的效果。
在第一和第二实施例及其改进示例中，IGBT的发射极具有n型导电性并且IGBT的集电极具有p型导电性。即使IGBT的发射极具有p型导电性并且IGBT的集电极具有n型导电性，也能够获得相同的效果。
(电子系统)
第一实施例及其改进示例中所示的半导体器件、第二实施例及其改进示例、和修改被用于例如图52中所示的电子系统。
如图52中所示，该系统包括例如半导体模块MO、控制电路CTC1和CTC2、以及用作负载的电机MOT。例如，控制电路CTC1被电耦合到两个控制电路CTC2。两个控制电路CTC2各自被电耦合到半导体模块MO。半导体模块MO被电耦合到电机MOT。
在该电子系统中，半导体模块例如是逆变器INV。逆变器INV具有输入端子TM1和TM2，所述输入端子TM1和TM2例如被耦合到发电模块(未示出)的输出。由此，将直流电压(即，发电模块的直流电力)供给到逆变器INV。
控制电路CTC1包括例如电子控制单元(ECU)。控制电路CTC1包含控制半导体芯片，例如微控制器单元(MCU)。控制电路CTC1包括多个功率模块PM1和PM2。功率模块PM1和PM2中的每一个还包括ECU并且包含控制半导体芯片，例如MCU。
在控制电路CTC1中包括的功率模块PM1和PM2各自被耦合到控制电路CTC2。逆变器INV由控制电路CTC2控制。控制电路CTC2包括例如未示出的栅极驱动器和光电耦合器。在控制电路CTC2中包括的栅极驱动器(未示出)被耦合到逆变器INV。此时，在控制电路CTC2中包括的栅极驱动器(未示出)被耦合到在逆变器INV中设置的IGBT的栅极电极。
电机MOT被耦合到逆变器INV。从发电模块(未示出)供给到逆变器INV的直流电压，即，直流电力被转换成交流电压，即逆变器INV中的直流电力，并且然后供给到电机MOT。电机MOT由从逆变器INV供给的交流电压(即交流电力)驱动。
电机MOT是用于U相PH1、V相PH2、和W相PH3的三相电机。因此，逆变器INV还被设置用于三相：U相PH1、V相PH2和W相PH3。为三相设置的逆变器INV具有六个半导体芯片CHP。六个半导体芯片CHP是根据第一实施例及其改进示例、第二实施例及其改进示例、和修改中的一个的半导体器件(半导体芯片)。半导体芯片CHP包括RC-IGBT。
根据前述实施例具体描述了由本发明人完成的本发明。显然，本发明不限于上述实施例，并且可以在本发明的范围内以各种方式进行改变。

Claims (16)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一主表面、与所述第一主表面相反的第二主表面、以及围绕所述第一主表面上的阳极形成区的发射极槽；
发射极槽电极，所述发射极槽电极被嵌入在所述发射极槽中；
绝缘栅双极晶体管，所述绝缘栅双极晶体管具有：在所述半导体衬底上方的第一导电类型的本体区；第二导电类型的发射极区，所述发射极区被布置在所述本体区上方并且在所述第一主表面附近，以便被电耦合到所述发射极槽电极；以及所述第一导电类型的集电极区，所述集电极区被布置在所述本体区上方并且在所述第二主表面附近；
第一二极管，所述第一二极管具有所述第一导电类型的第一阳极区，所述第一阳极区包括与所述本体区相同的杂质区；
第二二极管，所述第二二极管具有所述第一导电类型的第二阳极区，所述第二阳极区被布置在所述阳极形成区上方，以便通过所述发射极槽与所述第一阳极区分离开；
所述第二导电类型的阴极区，所述阴极区被布置在所述第二主表面上方，以便用作用于所述第一二极管和所述第二二极管中的每一个的阴极，以及
第一电极，所述第一电极被布置在所述第二主表面上方并且与所述集电极区和所述阴极区接触。
2.根据权利要求1所述的半导体器件，还包括第二电极，所述第二电极被布置在所述第一主表面上方，并且被电耦合到所述发射极区、所述第一阳极区、和所述第二阳极区中的每一个。
3.根据权利要求2所述的半导体器件，还包括在所述第一主表面上方布置的绝缘层，
其中，所述绝缘层具有到达所述第二阳极区的孔，并且
其中，所述第二电极通过所述孔与所述第二阳极区接触。
4.根据权利要求3所述的半导体器件，
其中，所述孔仅包括在所述阳极形成区上方形成的单个孔部。
5.根据权利要求3所述的半导体器件，
其中，所述孔包括在所述阳极形成区上方形成的多个孔部。
6.根据权利要求1所述的半导体器件，还包括所述第二导电类型的漂移区，所述漂移区被布置在所述本体区和所述集电极区之间。
7.根据权利要求6所述的半导体器件，
其中，所述漂移区和所述第二阳极区包括pn结。
8.根据权利要求6所述的半导体器件，还包括所述第二导电类型的势垒区，所述势垒区被布置在所述漂移区和所述第二阳极区之间并且具有比所述漂移区高的杂质浓度。
9.根据权利要求1所述的半导体器件，
其中，所述半导体衬底在所述第一主表面上方具有栅极槽，并且
其中，所述绝缘栅双极晶体管包括在所述栅极槽中布置的栅极电极，
所述栅极槽在平面图中包括：第一栅极槽部和第二栅极槽部，所述阳极形成区在第一方向上插入在所述第一槽部和所述第二槽部之间；以及第三栅极槽部和第四栅极槽部，所述阳极形成区在与所述第一方向正交的第二方向上插入在所述第三栅极槽部和所述第四栅极槽部之间。
10.根据权利要求9所述的半导体器件，还包括在所述第一主表面上方布置的绝缘层，
其中，所述绝缘层具有到达所述第一阳极区的第一孔部、到达所述第二阳极区的第二孔部、以及到达所述发射极槽电极的第三孔部，以及
其中，所述第一孔部、所述第二孔部和所述第三孔部彼此分离开。
11.根据权利要求9所述的半导体器件，还包括在所述第一主表面上方布置的绝缘层，
其中，所述绝缘层具有到达所述第一阳极区和所述发射极槽电极两者的第一孔部和到达所述第二阳极区的第二孔部，以及
其中，所述第一孔部和所述第二孔部彼此分离开。
12.根据权利要求9所述的半导体器件，还包括在所述第一主表面上方布置的绝缘层，
其中，绝缘层具有到达所述第一阳极区、所述第二阳极区和所述发射极槽电极中的全部的孔部。
13.根据权利要求12所述的半导体器件，
其中，所述孔部被布置成在平面图中位于平面区上方，所述平面区是整个所述阳极形成区、围绕所述阳极形成区的整个所述发射极槽、以及所述第一阳极区的围绕所述发射极槽的外边缘的部分的组合。
14.根据权利要求12所述的半导体器件，
其中，所述孔部在平面图中被布置成跨越平面区的一部分，所述平面区是所述阳极形成区、围绕所述阳极形成区的所述发射极槽、和围绕所述发射极槽的外边缘的所述第一阳极区的组合。
15.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一主表面、与所述第一主表面相反的第二主表面、以及围绕所述第一主表面上方的阳极形成区的栅极槽；
绝缘栅双极晶体管，所述绝缘栅双极晶体管具有：在所述半导体衬底上方的第一导电类型的本体区；第二导电类型的发射极区，所述发射极区被布置在所述本体区上方并且在所述第一主表面附近；所述第一导电类型的第一集电极区，所述集电极区被布置在所述本体区上方并且在所述第二主表面附近；以及栅极电极，所述栅极电极被嵌入在所述栅极槽中；
第一二极管，所述第一二极管具有所述第一导电类型的第一阳极区，所述第一阳极区包括与所述本体区相同的杂质区；
第二二极管，所述第二二极管具有所述第一导电类型的第二阳极区，所述第二阳极区被布置在所述阳极形成区上方，以便通过所述栅极槽与所述第一阳极区分离开；
所述第二导电类型的阴极区，所述阴极区被布置在所述第二主表面上方，以便用作用于所述第一二极管和所述第二二极管中的每一个的阴极；以及
第一电极，所述第一电极被布置在所述第二主表面上方并且与所述集电极区和所述阴极区接触。
16.一种制造半导体器件的方法，包括以下步骤：
制备具有第一主表面、与所述第一主表面相反的第二主表面、和围绕所述第一主表面上方的阳极形成区的发射极槽的半导体衬底；
形成嵌入在所述发射极槽中的发射极槽电极；
形成绝缘栅双极晶体管，所述绝缘栅双极晶体管具有：在所述半导体衬底上方的第一导电类型的本体区；第二导电类型的发射极区，所述发射极区被布置在所述本体区上方并且在所述第一主表面附近，以便电耦合到所述发射极槽电极；以及所述第一导电类型的集电极区，所述集电极区被布置在所述本体区上方并且在所述第二主表面附近；
形成所述第一导电类型的第一阳极区，所述第一阳极区包括与所述本体区相同的杂质区；
形成所述第一导电类型的第二阳极区，所述第二阳极区被布置在所述阳极形成区上方以便通过所述发射极槽与所述第一阳极区分离开；
形成所述第二导电类型的阴极区，所述阴极区被布置在所述第二主表面上方以便包括具有所述第一阳极区的第一二极管并且包括具有所述第二阳极区的第二二极管；以及
形成被布置在所述第二主表面上方并且与所述集电极区和所述阴极区接触的电极。
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