CN106558605A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。【课题】提高半导体器件的性能。【解决方案】半导体器件具备两个元件部(PR1)、和介于两个元件部(PR1)之间的介入部(PR2)。介入部(PR2)具有形成于半导体层(SLn)中的位于两个沟槽(T4)之间的部分的p型体区域(PB1)、和分别形成于半导体层(SLn)中的分别隔着两个沟槽(T4)的各个而位于p型体区域(PB1)的两侧的两个部分的两个p型浮置区域(PF1)。p型浮置区域(PF1)的下端相对p型体区域(PB1)的下端配置于下侧。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，能够适用于例如具备绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor：IGBT)的半导体器件。
背景技术
作为导通电阻低的IGBT，广泛使用了沟槽栅型IGBT，开发了在单元形成区域中交替配置与发射极电极连接的有源单元(active cell)区域、和包括浮置区域的无源单元(inactive cell)区域，从而能够利用IE(Injection Enhancement：注入增强)效应的IE型IGBT。IE效应是指，在IGBT是导通状态时，使得不易从发射极电极侧排出空穴，从而提高在漂移区域中积蓄的电荷的浓度。
在日本特开2012-256839号公报(专利文献1)中公开了如下技术：在IE型沟槽栅极IGBT中，在单元形成区域内设置了的各线状单位单元区域具有线状有源单元区域、和设置为从两侧夹着线状有源单元区域的线状无源单元区域。
在日本特开2013-140885号公报(专利文献2)中公开了如下技术：在IE型沟槽栅极IGBT中，在单元形成区域内设置了的各线状单位单元区域具有第一以及第二线状单位单元区域，第一线状单位单元区域具有线状有源单元区域，第二线状单位单元区域具有线状空穴集电极单元区域。
在国际公开第2011/111500号(专利文献3)中公开了如下技术：在绝缘栅极型半导体器件中，在相邻的第一槽之间形成与该第一槽平行地设置了的一个第二槽，隔着绝缘膜将第一导电体埋入到第二槽内。
【专利文献1】日本特开2012-256839号公报
【专利文献2】日本特开2013-140885号公报
【专利文献3】国际公开第2011/111500号
发明内容
已知例如如上述专利文献2公开的IE型沟槽栅极IGBT那样，作为IE型沟槽栅极IGBT具备具有EGE型(发射极-栅极-发射极型)的有源单元区域的IGBT的半导体器件。
具备具有EGE型的有源单元区域的IGBT的半导体器件相比于具备具有GG(栅极-栅极)型的有源单元区域的IGBT的半导体器件，在作为负载连接了电感时的开关动作中，在有源单元区域中产生的位移电流对栅极电位产生的影响小。
但是，在具备具有EGE型的有源单元区域的IGBT的半导体器件中，期望进一步提高例如IE效应等作为半导体器件的性能。
其他课题和新的特征根据本说明书的记述以及附图将更加明确。
本实施方式1的半导体器件具备：两个元件部，在第一方向上相互隔开间隔地配置的两个第一区域的各个中，分别形成于第一半导体层；以及介入部，在位于两个第一区域之间的第二区域中，形成于第一半导体层，介于两个元件部之间。介入部具有：p型体区域，形成于第一半导体层中的、位于两个沟槽之间的部分；以及两个p型浮置区域，分别形成于第一半导体层中的、分别隔着两个沟槽的各个而位于p型体区域的两侧的两个部分。两个p型浮置区域各自的下端相对p型体区域的下端配置于下侧。
另外，根据其他实施方式，半导体器件的制造方法具备：在第一方向上相互隔开间隔地配置了的两个第一区域的各个中，在第一半导体层中形成元件部的工序；以及在位于两个第一区域之间的第二区域中，在第一半导体层中形成介于在两个第一区域的各个中分别形成的两个元件部之间的介入部的工序。形成介入部的工序具有：在第一半导体层中的、位于两个沟槽之间的部分中形成p型体区域的工序；以及在第一半导体层中的、分别隔着两个沟槽的各个而位于p型体区域的两侧的两个部分中分别形成两个p型浮置区域的工序。两个p型浮置区域各自的下端相对p型体区域的下端配置于下侧。
根据一个实施方式，能够提高半导体器件的性能。
附图说明
图1是作为实施方式1的半导体器件的半导体芯片的俯视图。
图2是实施方式1的半导体器件的主要部分俯视图。
图3是实施方式1的半导体器件的主要部分俯视图。
图4是实施方式1的半导体器件的主要部分剖面图。
图5是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图6是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图7是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图8是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图9是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图10是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图11是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图12是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图13是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图14是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图15是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图16是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图17是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图18是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图19是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图20是示出实施方式1的半导体器件的制造工序的主要部分剖面图。
图21是比较例1的半导体器件的主要部分剖面图。
图22是比较例2的半导体器件的主要部分俯视图。
图23是比较例2的半导体器件的主要部分剖面图。
图24是再次示出比较例1的半导体器件中的导通时的位移电流路径的剖面图。
图25是示出比较例1的半导体器件中的导通时的位移电流路径的等价电路图。
图26是再次示出比较例2的半导体器件中的导通时的位移电流路径的剖面图。
图27是示出比较例2的半导体器件中的导通时的位移电流路径的等价电路图。
图28是示出比较例2的半导体器件中的p沟道型的寄生MOSFET的剖面图。
图29是比较例2的半导体器件的主要部分剖面图。
图30是实施方式1的半导体器件的主要部分剖面图。
图31是重叠示出在实施方式1的半导体器件中形成的缓冲电路的剖面图。
图32是连接了缓冲电路的IGBT的等价电路图。
图33是实施方式1的变形例的半导体器件的主要部分剖面图。
图34是示出实施方式1的变形例的半导体器件的制造工序的主要部分剖面图。
图35是示出实施方式1的变形例的半导体器件的制造工序的主要部分剖面图。
图36是示出实施方式1的变形例的半导体器件的制造工序的主要部分剖面图。
图37是示出实施方式1的变形例的半导体器件的制造工序的主要部分剖面图。
图38是实施方式2的半导体器件的主要部分剖面图。
图39是实施方式3的半导体器件的主要部分俯视图。
图40是实施方式3的半导体器件的主要部分剖面图。
图41是实施方式4的半导体器件的主要部分俯视图。
图42是实施方式4的半导体器件的主要部分俯视图。
图43是实施方式4的半导体器件的主要部分剖面图。
图44是实施方式4的半导体器件的主要部分剖面图。
图45是实施方式1的半导体器件的主要部分剖面图。
图46是示出使用实施方式5的半导体器件的电子系统的一个例子的电路框图。
图47是示出作为实施方式5的半导体器件的模块的等价电路图。
(符号说明)
1：IGBT；2：寄生MOSFET；10、10H、10L：IGBT模块；11：二极管模块；12：IGBT芯片；13：二极管；AR1：单元形成区域；AR2：栅极布线引出区域；AR3、AR4：区域；CE：集电极电极；CF：导电膜；CHP：半导体芯片；CL：p+型集电极区域；CP、CTE、GTG：连接电极；CR1：位移电流；CS：寄生缓冲部；CT：接触(contact)槽；CTC1、CTC2：控制电路；EA：电子积蓄区域；EE：发射极电极；EP：发射极焊盘；FPF、IF：绝缘膜；GE：栅极电极；GI：栅极绝缘膜；GL：栅极布线；GND：接地电位；GP：栅极焊盘；HM：硬掩模膜；IL：层间绝缘膜；INV：逆变器；LCa：有源单元区域；LCba：有源区；LCbi：无源区；LCh：混合单元区域；LCh1、LCh2：混合子单元区域；LCi：无源单元区域；LCi1、LCi2、LCi21、LCi22：部分；MOT：马达；ND：n-型漂移区域；NE：n+型发射极区域；NHB：n型空穴阻挡区域；Ns：n型场停止区域；OP1、OP2：开口部；PB、PB1、PB11：p型体区域；PBC、PBCp：p+型体接触区域；PF、PF1、PF2、PFp：p型浮置区域；PH1：U相；PH2：V相；PH3：W相；PLP：p+型闭锁防止区域；PM1、PM2：功率模块；PR：p+型半导体区域；PR1：元件部；PR2：介入部；PT1～PT3：电流路径；R1～R3：抗蚀膜；Sa：上表面；Sb：下表面；SLn、SLp：半导体层；SS：半导体基板；T1～T5：沟槽；TG1～TG5、TGz：沟槽电极；TGp：端部沟槽电极；TGx：发射极连接部；TM1、TM2：输入端子；VCC：电源电位；Wh、Wh1、Wh2、Wi：宽度。
具体实施方式
在以下的实施方式中，为便于说明，在需要时，分割为多个章节或者实施方式来进行说明，但除了特别明示的情况以外，它们并非是相互无关的，一方处于另一方的一部分或者全部的变形例、详细、补充说明等的关系。
另外，在以下的实施方式中，在言及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明确地限定于特定的数量的情况等以外，不限于该特定的数量，既可以为特定的数量以上，也可以为特定的数量以下。
进而，在以下的实施方式中，其构成要素(还包括要素步骤等)除了特别明示的情况以及原理上明确地认为必须的情况等以外，当然不一定是必须的。同样地，在以下的实施方式中，在言及构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上明确地认为并非如此的情况等以外，实质上包括与该形状等近似或者类似的部分等。这关于上述数值以及范围也是同样的。
以下，根据附图，详细说明代表性的实施方式。此外，在用于说明实施方式的全部附图中，对具有同一功能的部件附加同一符号，省略其重复的说明。另外，在以下的实施方式中，除了特别必要时以外，原则上不重复同一或者同样的部分的说明。
进而，在实施方式中使用的附图中，即便是剖面图，为了易于观察附图，也有时省略剖面线。另外，即便是俯视图，为了易于观察附图，也有时附加剖面线。
(实施方式1)
以下，参照附图，详细说明实施方式1的半导体器件。本实施方式1的半导体器件是具备具有EGE型(发射极-栅极-发射极型)的有源单元区域的IGBT的半导体器件。此外，IGBT具有EGE型的有源单元区域是指，在有源单元区域中相互隔开间隔地排列的三个沟槽电极中，在中央配置了的沟槽电极与栅极电极电连接，在两端配置了的两个沟槽电极的各个与发射极电极电连接。
<半导体器件的结构>
首先，说明作为本实施方式1的半导体器件的半导体芯片的结构。
图1是作为实施方式1的半导体器件的半导体芯片的俯视图。图2以及图3是实施方式1的半导体器件的主要部分俯视图。图4是实施方式1的半导体器件的主要部分剖面图。在图3中，放大示出图2中的双点划线所包围的区域AR3。另外，图4是沿着图2以及图3的A-A线的剖面图。
此外，在图1中，为了简化理解，表示去除绝缘膜FPF(参照图4)而透视的状态，通过双点划线表示单元形成区域AR1、发射极焊盘EP以及栅极焊盘GP的外周。另外，在图2中，为了简化理解，表示去除在绝缘膜FPF、栅极布线GL、发射极电极EE、层间绝缘膜IL以及无源单元区域LCi中形成的部分的p型体区域PB(参照图4)而透视的状态，通过双点划线表示单元形成区域AR1以及栅极布线GL的外周。
如图1所示，作为本实施方式1的半导体器件的半导体芯片CHP具有半导体基板SS。半导体基板SS具有作为一方的主面的上表面Sa(参照图4)、和作为另一方的主面的与上表面相反的一侧的下表面Sb(参照图4)。另外，半导体基板SS具有作为上表面Sa的一部分的区域的单元形成区域AR1、和作为上表面Sa的另一部分的区域的栅极布线引出区域AR2。栅极布线引出区域AR2相对单元形成区域AR1设置于例如半导体基板SS的外周侧。
在单元形成区域AR1中设置了发射极电极EE。发射极电极EE的中央部为用于连接接合线等的发射极焊盘EP。发射极焊盘EP由从在以覆盖发射极电极EE的方式形成的绝缘膜FPF(参照图4)中形成的开口部OP1露出的部分的发射极电极EE构成。发射极电极EE由以例如铝为主要的构成要素的金属膜构成。
在栅极布线引出区域AR2中设置了栅极布线GL以及栅极电极GE。栅极布线GL相对发射极电极EE设置于例如半导体基板SS的外周侧。栅极布线GL与栅极电极GE连接。栅极电极GE的中央部为用于连接接合线等的栅极焊盘GP。栅极焊盘GP由从在以覆盖栅极电极GE的方式形成的绝缘膜FPF(参照图4)中形成的开口部OP2露出的部分的栅极电极GE构成。栅极布线GL以及栅极电极GE由以例如铝为主要的构成要素的金属膜构成。
如图1～图4所示，将在半导体基板SS的上表面Sa内相互交叉、优选相互正交的两个方向设为X轴方向以及Y轴方向，将与半导体基板SS的上表面Sa垂直的方向、即上下方向设为Z轴方向。此时，在单元形成区域AR1中，如图2所示，设置了多个作为有源单元区域的混合单元区域LCh、和多个无源单元区域LCi。多个混合单元区域LCh在俯视时，在Y轴方向上分别延伸，并且在X轴方向上周期性地排列。多个无源单元区域LCi在俯视时，在Y轴方向上分别延伸，并且在X轴方向上周期性地排列。另外，在X轴方向上交替配置了混合单元区域LCh和无源单元区域LCi。
此外，在本申请说明书中，俯视时是指，从与半导体基板SS的上表面Sa垂直的方向观察的情况。
在混合单元区域LCh中形成了作为IGBT的晶体管的元件部PR1，在无源单元区域LCi中形成了介于相互相邻的两个元件部PR1之间的介入部PR2。
此外，在本申请说明书中，为便于说明，说明为使相互相邻的两个混合单元区域LCh的各个中形成的各构成要素夹着位于该两个混合单元区域LCh之间的无源单元区域LCi而对称地配置。即，说明为使相互相邻的两个元件部PR1的各个中包含的各构成要素夹着介于该两个元件部PR1之间的介入部PR2而对称地配置。但是，相互相邻的两个混合单元区域LCh的各个中包含的各构成要素也可以不是夹着位于该两个混合单元区域LCh之间的无源单元区域LCi而对称地配置。即，相互相邻的两个元件部PR1的各个中包含的各构成要素也可以不夹着介于该两个元件部PR1之间的介入部PR2而对称地配置。
混合单元区域LCh具有混合子单元区域LCh1和混合子单元区域LCh2。另外，在混合单元区域LCh中，在混合子单元区域LCh1和混合子单元区域LCh2的边界面中设置了作为沟槽栅极电极的沟槽电极TG1。
沟槽电极TG1设置于混合单元区域LCh的中央。由此，能够使混合子单元区域LCh1的宽度Wh1和混合子单元区域LCh2的宽度Wh2相等，能够以沟槽电极TG1为中心而对称地配置混合子单元区域LCh1和混合子单元区域LCh2。
在混合单元区域LCh中设置了沟槽电极TG2和沟槽电极TG3。沟槽电极TG2以及TG3夹着沟槽电极TG1而设置在X轴方向上的两侧。沟槽电极TG2以及TG3与发射极电极EE电连接。
在混合子单元区域LCh1中，在p型体区域PB的、半导体基板SS的上表面Sa侧的部分中设置了多个n+型发射极区域NE。p型体区域PB是p型的导电类型的半导体区域，n+型发射极区域NE是与p型的导电类型不同的n型的导电类型的半导体区域。在混合子单元区域LCh1中，p型体区域PB在俯视时沿着Y轴方向连续地形成。在混合子单元区域LCh1中，沿着Y轴方向，相互隔开间隔地配置了多个n+型发射极区域NE。
此外，在本申请说明书中，半导体的导电类型为p型是指，仅空穴为电荷载体，或者也可以电子以及空穴中的任意一个都为电荷载体但空穴的浓度比电子的浓度高、空穴是主要的电荷载体。另外，在本申请说明书中，半导体的导电类型为n型是指，仅电子为电荷载体，或者也可以电子以及空穴中的任意一个都为电荷载体但电子的浓度比空穴的浓度高、电子是主要的电荷载体。
在混合子单元区域LCh2中，在p型体区域PB的、半导体基板SS的上表面Sa侧的部分中设置了多个n+型发射极区域NE。在混合子单元区域LCh2中，p型体区域PB在俯视时沿着Y轴方向连续地形成。在混合子单元区域LCh2中，沿着Y轴方向，相互隔开间隔地配置了多个n+型发射极区域NE。
在无源单元区域LCi中设置了两个沟槽电极TG4。在X轴方向相互隔开间隔地设置了两个沟槽电极TG4。两个沟槽电极TG4与发射极电极EE电连接。
在无源单元区域LCi中，在相互相邻的沟槽电极TG3与沟槽电极TG4之间设置了p型浮置区域PF。另外，在无源单元区域LCi中，在两个沟槽电极TG4之间，虽然设置了p型体区域PB，但未设置p型浮置区域PF。
由此，如使用后述图29以及图30等而说明的那样，能够使栅极电容增加，防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。另外，能够提高IE效应，降低对IGBT的集电极电极或者发射极电极作为负载连接了具有电感L的电感时的IGBT的开关(以下还称为“L负载开关”)在导通时的开关损耗。
此外，在本申请说明书中，将IGBT从截止状态切换为导通状态的开关动作称为“导通”，将IGBT从导通状态切换为截止状态的开关动作称为“截止”。
另外，在图2所示的例子中，使混合单元区域LCh的X轴方向上的宽度Wh比无源单元区域LCi的X轴方向上的宽度Wi窄。此时，能够提高IGBT的IE效应。
在栅极布线引出区域AR2中，有以包围单元形成区域AR1的方式设置了例如p型浮置区域PFp的部分。另外，该p型浮置区域PFp经由在接触槽CT的底面中露出的部分的p+型体接触区域PBCp而与发射极电极EE电连接。
另外，在栅极布线引出区域AR2中配置了栅极布线GL，沟槽电极TG1从单元形成区域AR1内朝向该栅极布线GL延伸。另外，在栅极布线引出区域AR2中，相邻的两个沟槽电极TG1的端部彼此通过沟槽电极TGz连接。沟槽电极TGz在俯视时配置于配置有栅极布线GL的区域内。另外，沟槽电极TGz经由连接电极GTG而与栅极布线GL电连接。此外，通过端部沟槽电极TGp来划分无源单元区域LCi的栅极布线引出区域AR2侧的端部。
在相互相邻的两个混合单元区域LCh的各个中分别包含的两个沟槽电极TG3在俯视时夹着位于该两个混合单元区域LCh之间的无源单元区域LCi而配置在两侧。另外，在两个沟槽电极TG3之间设置了两个沟槽电极TG4。这些两个沟槽电极TG3以及两个沟槽电极TG4除了端部沟槽电极TGp以外，还通过例如由多晶硅膜构成的发射极连接部TGx而被电连接。另外，发射极连接部TGx经由连接电极CTE而与发射极电极EE电连接。通过成为这样的构造，能够提高两个沟槽电极TG3以及两个沟槽电极TG4与发射极电极EE之间的电连接的可靠性。
在混合子单元区域LCh1中，形成了由p+型体接触区域PBC和p+型闭锁防止区域PLP构成的p+型半导体区域PR。p+型半导体区域PR沿着Y轴方向连续地形成。另外，在混合子单元区域LCh1中，在p型体区域PB中沿着Y轴方向连续地形成作为开口部的接触槽CT。接触槽CT到达在混合子单元区域LCh1中配置了的p+型体接触区域PBC。
另外，在混合子单元区域LCh2中，形成了由p+型体接触区域PBC和p+型闭锁防止区域PLP构成的p+型半导体区域PR。p+型半导体区域PR沿着Y轴方向连续地形成。另外，在混合子单元区域LCh2中，在p型体区域PB中沿着Y轴方向连续地形成作为开口部的接触槽CT。接触槽CT到达在混合子单元区域LCh2中配置了的p+型体接触区域PBC。
接下来，说明本实施方式1的半导体器件中的、在相互相邻的两个混合单元区域LCh的各个中分别设置了的两个元件部PR1、以及设置于位于该两个混合单元区域LCh之间的无源单元区域LCi且介于两个元件部PR1之间的介入部PR2的结构。具体而言，使用图4，说明沿着图2以及图3的A-A线的剖面构造。
如图4所示，半导体基板SS具有作为第一主面的上表面Sa、和与上表面Sa相反的一侧的作为第二主面的下表面Sb。在半导体基板SS的内部形成了n型的半导体层SLn，在半导体基板SS中的、相对半导体层SLn位于下表面Sb侧的部分的内部形成了半导体层SLp。
在半导体层SLn中的上层部以外的部分中形成了作为n型的半导体区域的n-型漂移区域ND。在半导体层SLn与半导体层SLp之间形成了作为n型的半导体区域的n型场停止区域Ns。另外，通过半导体层SLp，形成了作为p型的半导体区域的p+型集电极区域CL。另外，在半导体基板SS的下表面Sb中形成了与p+型集电极区域CL即半导体层SLp电连接了的集电极电极CE。另一方面，在半导体基板SS的上表面Sa侧、即半导体层SLn的上层部中设置了p型体区域PB。
在半导体基板SS的上表面Sa中的、在俯视时在X轴方向上相互隔开间隔地配置了的两个混合单元区域LCh的各个中，在半导体层SLn中形成了元件部PR1。在半导体基板SS的上表面Sa中的、在俯视时位于两个混合单元区域LCh之间的无源单元区域LCi中，形成了介于在两个混合单元区域LCh的各个中分别形成的两个元件部PR1之间的介入部PR2。栅极电极GE与两个元件部PR1电连接，发射极电极EE与两个元件部PR1电连接。
在X轴方向上相互隔开间隔地配置了的两个混合单元区域LCh的各个中分别形成的两个元件部PR1各自具有沟槽T1、T2以及T3、沟槽电极TG1、TG2以及TG3、两个p型体区域PB、和多个n+型发射极区域NE。
如上所述，两个混合单元区域LCh各自具有混合子单元区域LCh1和混合子单元区域LCh2。
在混合子单元区域LCh1和混合子单元区域LCh2的边界部中的半导体基板SS的上表面Sa侧形成了作为槽部的沟槽T1。沟槽T1从上表面Sa到达至半导体层SLn的中途，并且在俯视时在Y轴方向上延伸。
在沟槽T1的内壁中形成了栅极绝缘膜GI。在沟槽T1的内部，在栅极绝缘膜GI上，以埋入沟槽T1的方式形成了沟槽电极TG1。即，在两个元件部PR1的各个中包含的沟槽电极TG1隔着栅极绝缘膜GI而被埋入到沟槽T1的内部。沟槽电极TG1与栅极电极GE(参照图1)电连接。此外，沟槽电极TG1在俯视时沿着Y轴方向连续地形成。
在混合子单元区域LCh1中，在半导体基板SS的上表面Sa侧形成了作为槽部的沟槽T2。沟槽T2从上表面Sa分别到达至半导体层SLn的中途，在俯视时，在Y轴方向上延伸，并且相对沟槽T1配置于与位于该两个混合单元区域LCh之间的无源单元区域LCi侧相反的一侧。
在沟槽T2的内壁中形成了栅极绝缘膜GI。在沟槽T2的内部，在栅极绝缘膜GI上，以埋入沟槽T2的方式形成了沟槽电极TG2。即，沟槽电极TG2隔着栅极绝缘膜GI而被埋入到沟槽T2的内部。沟槽电极TG2与发射极电极EE电连接。即，在两个元件部PR1的各个中包含的沟槽电极TG2与发射极电极EE电连接。此外，沟槽电极TG2在俯视时沿着Y轴方向连续地形成。
在混合子单元区域LCh2中，在半导体基板SS的上表面Sa侧形成了作为槽部的沟槽T3。沟槽T3从上表面Sa分别到达至半导体层SLn的中途，在俯视时，在Y轴方向上延伸，并且相对沟槽T1配置于位于该两个混合单元区域LCh之间的无源单元区域LCi侧。
在沟槽T3的内壁中形成了栅极绝缘膜GI。在沟槽T3的内部，在栅极绝缘膜GI上，以埋入沟槽T3的方式形成了沟槽电极TG3。即，沟槽电极TG3隔着栅极绝缘膜GI而被埋入到沟槽T3的内部。沟槽电极TG3与发射极电极EE电连接。即，在两个元件部PR1的各个中包含的沟槽电极TG3与发射极电极EE电连接。此外，沟槽电极TG3在俯视时沿着Y轴方向连续地形成。
在混合子单元区域LCh1中，p型体区域PB形成于半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分的上表面Sa侧，与在沟槽T1的内壁中形成了的栅极绝缘膜GI、以及在沟槽T2的内壁中形成了的栅极绝缘膜GI接触。另外，在混合子单元区域LCh2中，p型体区域PB形成于半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分的上表面Sa侧，与在沟槽T1的内壁中形成了的栅极绝缘膜GI、以及在沟槽T3的内壁中形成了的栅极绝缘膜GI接触。
如图4所示，在沿着图2以及图3的A-A线的剖面中，在混合子单元区域LCh1以及LCh2的各个中，在半导体基板SS的上表面Sa侧，仅在沟槽电极TG1侧形成了多个n+型发射极区域NE。
如上所述，在混合子单元区域LCh1中，多个n+型发射极区域NE在俯视时沿着Y轴方向相互隔开间隔地配置，在混合子单元区域LCh2中，多个n+型发射极区域NE在俯视时沿着Y轴方向相互隔开间隔地配置。
在混合子单元区域LCh1中，多个n+型发射极区域NE分别形成于半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分的上表面Sa侧，与p型体区域PB以及在沟槽T1的内壁中形成了的栅极绝缘膜GI分别接触。另外，在混合子单元区域LCh2中，多个n+型发射极区域NE分别形成于半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分的上表面Sa侧，与p型体区域PB以及在沟槽T1的内壁中形成了的栅极绝缘膜GI分别接触。
在混合子单元区域LCh1中形成了的多个n+型发射极区域NE与发射极电极EE电连接，在混合子单元区域LCh2中形成了的多个n+型发射极区域NE与发射极电极EE电连接。即，在两个元件部PR1的各个中包含的多个n+型发射极区域NE与发射极电极EE电连接。
优选地，在混合子单元区域LCh1中，在半导体层SLn中的、位于沟槽T1与沟槽T2之间、并且相对p型体区域PB位于下表面Sb侧的部分中形成了作为n型的半导体区域的n型空穴阻挡区域NHB。另外，在混合子单元区域LCh2中，在半导体层SLn中的、位于沟槽T1与沟槽T3之间、并且相对p型体区域PB位于下表面Sb侧的部分中形成了作为n型的半导体区域的n型空穴阻挡区域NHB。即，两个元件部PR1各自具有两个n型空穴阻挡区域NHB。
在混合子单元区域LCh1中，n型空穴阻挡区域NHB中的n型的杂质浓度比半导体层SLn中的、相对该n型空穴阻挡区域NHB位于下表面Sb侧的部分(n-型漂移区域ND)中的n型的杂质浓度高。另外，在混合子单元区域LCh2中，n型空穴阻挡区域NHB中的n型的杂质浓度比半导体层SLn中的、相对该n型空穴阻挡区域NHB位于下表面Sb侧的部分(n-型漂移区域ND)中的n型的杂质浓度高。
另一方面，在混合子单元区域LCh1中，n型空穴阻挡区域NHB中的n型的杂质浓度比n+型发射极区域NE中的n型的杂质浓度低。另外，在混合子单元区域LCh2中，n型空穴阻挡区域NHB中的n型的杂质浓度比n+型发射极区域NE中的n型的杂质浓度低。
此外，在混合子单元区域LCh1中，n型空穴阻挡区域NHB也可以与p型体区域PB、在沟槽T1的内壁中形成了的栅极绝缘膜GI、以及在沟槽T2的内壁中形成了的栅极绝缘膜GI接触。另外，在混合子单元区域LCh2中，n型空穴阻挡区域NHB也可以与p型体区域PB、在沟槽T1的内壁中形成了的栅极绝缘膜GI、以及在沟槽T3的内壁中形成了的栅极绝缘膜GI接触。由此，在n-型漂移区域ND内积蓄了的空穴在混合子单元区域LCh1以及LCh2中不易被排出到发射极电极EE，所以能够提高IE效应。
形成于无源单元区域LCi并介于相互相邻的两个元件部PR1之间的介入部PR2具有两个沟槽T4、两个沟槽电极TG4、作为p型体区域PB的p型体区域PB1、以及两个作为p型浮置区域PF的p型浮置区域PF1。
在无源单元区域LCi中，在半导体基板SS的上表面Sa侧形成了两个作为槽部的沟槽T4。两个沟槽T4从半导体基板SS的上表面Sa分别到达至半导体层SLn的中途，在俯视时，在Y轴方向上分别延伸，并且在X轴方向上相互隔开间隔地配置。
在两个沟槽T4各自的内壁中形成了栅极绝缘膜GI。在两个沟槽T4各自的内部，在栅极绝缘膜GI上，以埋入沟槽T4的方式形成了沟槽电极TG4。即，两个沟槽电极TG4分别隔着栅极绝缘膜GI而被埋入到沟槽T4各自的内部。两个沟槽电极TG4与发射极电极EE电连接。即，在介入部PR2中包含的两个沟槽电极TG4与发射极电极EE电连接。此外，两个沟槽电极TG4的各个在俯视时沿着Y轴方向连续地形成。
在无源单元区域LCi中，在半导体层SLn中的、位于相互相邻的沟槽T3与沟槽T4之间的部分的上表面Sa侧形成了p型体区域PB。p型体区域PB与在沟槽T3的内壁中形成了的栅极绝缘膜GI、以及在与该沟槽T3相邻的沟槽T4的内壁中形成了的栅极绝缘膜GI接触。
在无源单元区域LCi中，在半导体层SLn中的、位于相互相邻的沟槽T3与沟槽T4之间、并且位于p型体区域PB之下的部分中，形成了p型的半导体区域即作为p型浮置区域PF的p型浮置区域PF1。
此处，说明设置p型浮置区域PF的目的。
将作为集电极·发射极间电压的电压VCE的正向上的饱和电压称为电压VCE(sat)。此时，为了减小电压VCE(sat)，需要提高IE效应。另一方面，在使用后述图46来说明的逆变器中，在由于误动作等而负载短路了的情况下，IGBT被施加大的电压、或者在IGBT中流过大的短路电流，但要求在直至保护电路切断的期间IGBT不破坏。此处，成为负载短路了的状态，在IGBT中流过短路电流时，IGBT不破坏而耐受的时间被称为负载短路耐受量。
为了提高负载短路耐受量，需要减小对IGBT施加的能量、即减小在IGBT中流过的饱和电流。为了减小饱和电流，需要减小n+型发射极区域NE的面积，为了减小n+型发射极区域NE的面积，考虑两种方法。
第一种方法是在Y轴方向上间拔n+型发射极区域NE的方法，但电压VCE(sat)变大。
第二种方法是本实施方式1中的方法，该方法通过在无源单元区域LCi中设置p型浮置区域PF，在X轴方向上间拔n+型发射极区域NE。由此，作为载流子的空穴的排出路径变窄，IE效应提高。即，p型浮置区域PF是用于通过在X轴方向上间拔n+型发射极区域NE来提高负载短路耐受量的区域。
另外，在无源单元区域LCi中，在半导体层SLn中的、位于两个沟槽T4之间的部分的上表面Sa侧形成了作为p型体区域PB的p型体区域PB1。但是，在无源单元区域LCi中，在半导体层SLn中的、位于两个沟槽T4之间、并且位于p型体区域PB之下的部分中，未形成p型浮置区域PF。
即，在无源单元区域LCi中设置了的介入部PR2具有在半导体层SLn中的位于两个沟槽T4之间的部分中形成了的p型体区域PB1。另外，介入部PR2在无源单元区域LCi中具有在半导体层SLn中的、分别隔着两个沟槽T4的各个而位于X轴方向上的p型体区域PB1的两侧的两个部分中分别形成了的两个p型浮置区域PF1。
将无源单元区域LCi中的、位于相互相邻的沟槽T3与沟槽T4之间的两个部分的各个称为部分LCi1。另外，将无源单元区域LCi中的、位于两个沟槽T4之间的部分称为部分LCi2。
此时，在无源单元区域LCi中，在两个部分LCi1的各个中分别形成了的两个p型浮置区域PF1各自的下表面Sb侧的端部(下端)在Z轴方向上，相对在部分LCi2中形成了的p型体区域PB1的下表面Sb侧的端部(下端)配置于下表面Sb侧(下侧)。换言之，两个p型浮置区域PF1各自的下端在Z轴方向上，相对p型体区域PB1的下端配置于下侧。另外，在无源单元区域LCi中，在半导体层SLn中的、位于两个沟槽T4之间、并且位于p型体区域PB1之下的部分中形成了n-型漂移区域ND。
即，在本实施方式1中，在位于相互相邻的两个混合单元区域LCh之间的无源单元区域LCi中，p型浮置区域PF通过两个沟槽T4被分割为两个。
由此，如使用后述图29以及图30等而说明的那样，能够使栅极电容增加，防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。另外，能够提高IE效应，降低L负载开关在导通时的开关损耗。
优选地，在无源单元区域LCi中，在两个部分LCi1的各个中，p型浮置区域PF1的下表面Sb侧的端部在Z轴方向上，相对沟槽T3的下表面Sb侧的端部配置于下表面Sb侧。即，p型浮置区域PF1的下表面Sb侧的端部在Z轴方向上，相对隔着p型浮置区域PF1而与沟槽T4相邻的沟槽T3的下表面Sb侧的端部，配置于下表面Sb侧。换言之，在相互相邻的沟槽T3和p型浮置区域PF1的组中，p型浮置区域PF的下表面Sb侧的端部相对沟槽T3的下表面Sb侧的端部配置于下表面Sb侧。由此，能够防止或者抑制电场集中到半导体层SLn中的、位于沟槽T3的下表面Sb侧的端部附近的部分，提高IGBT的耐压。
在无源单元区域LCi中，在两个部分LCi1的各个中，p型浮置区域PF也可以与在沟槽T3的内壁中形成了的栅极绝缘膜GI接触。另外，在无源单元区域LCi中，在两个部分LCi1的各个中，p型浮置区域PF也可以与在沟槽T4的内壁中形成了的栅极绝缘膜GI接触。
如图4所示，在混合单元区域LCh以及无源单元区域LCi中，在半导体基板SS的上表面Sa上形成了由例如氧化硅等构成的层间绝缘膜IL。在混合子单元区域LCh1及LCh2以及无源单元区域LCi的各个中，以覆盖p型体区域PB的方式形成了层间绝缘膜IL。此外，也可以在半导体基板SS的上表面Sa与层间绝缘膜IL之间形成绝缘膜IF。
在本实施方式1中，在混合子单元区域LCh1以及LCh2的各个中，在层间绝缘膜IL以及半导体层SLn中形成了贯通层间绝缘膜IL而到达至半导体层SLn的中途的作为开口部的接触槽CT。在混合子单元区域LCh1以及LCh2的各个中，接触槽CT在俯视时沿着Y轴方向连续地形成。
在混合子单元区域LCh1以及LCh2的各个中，在p型体区域PB中的、在接触槽CT的底面中露出的部分中形成了作为p型的半导体区域的p+型体接触区域PBC。另外，在p+型体接触区域PBC之下形成了作为p型的半导体区域的p+型闭锁防止区域PLP。通过p+型体接触区域PBC以及p+型闭锁防止区域PLP，形成p+型半导体区域PR。
即，在混合子单元区域LCh1以及LCh2的各个中，p+型半导体区域PR包括p+型体接触区域PBC和p+型闭锁防止区域PLP。在混合子单元区域LCh1以及LCh2的各个中，p+型体接触区域PBC中的p型的杂质浓度比p+型闭锁防止区域PLP中的p型的杂质浓度高。另外，在混合子单元区域LCh1以及LCh2的各个中，p+型闭锁防止区域PLP中的p型的杂质浓度比p型体区域中的p型的杂质浓度高。即，在混合子单元区域LCh1以及LCh2的各个中，p+型半导体区域PR中的p型的杂质浓度比p型体区域中的p型的杂质浓度高。
在混合子单元区域LCh1以及LCh2的各个中，p+型半导体区域PR形成于p型体区域PB中的、在接触槽CT中露出的部分。在混合子单元区域LCh1中，p+型半导体区域PR形成于半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分。另外，在混合子单元区域LCh2中，p+型半导体区域PR形成于半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分。
在混合子单元区域LCh1中，形成了被埋入到接触槽CT的连接电极CP。另外，在混合子单元区域LCh2中，形成了被埋入到接触槽CT的连接电极CP。即，两个元件部PR1各自具有层间绝缘膜IL、两个接触槽CT、两个p+型半导体区域PR以及两个连接电极CP。
在混合子单元区域LCh1以及LCh2的各个中，连接电极CP与n+型发射极区域NE以及p+型半导体区域PR接触。因此，在混合子单元区域LCh1以及LCh2的各个中，n+型发射极区域NE以及p+型半导体区域PR经由连接电极CP而与发射极电极EE电连接。即，在两个元件部PR1的各个中包含的p型体区域PB与发射极电极EE电连接。
在混合子单元区域LCh1以及LCh2的各个中，在相互连接的连接电极CP以及p+型半导体区域PR的组中，连接电极CP与在p+型半导体区域PR中包含的p+型体接触区域PBC接触。由此，能够降低连接电极CP和p+型半导体区域PR的接触电阻。
如图4所示，在层间绝缘膜IL上设置了由以例如铝为主要的构成要素的金属膜构成的发射极电极EE，发射极电极EE经由在接触槽CT中形成的连接电极CP而与n+型发射极区域NE以及p+型体接触区域PBC连接。在图4所示的例子中，一体地形成连接电极CP和发射极电极EE。
在发射极电极EE上还形成由例如聚酰亚胺系的有机绝缘膜等构成的作为钝化膜的绝缘膜FPF。
在混合单元区域LCh中，通过集电极电极CE、p+型集电极区域CL、n-型漂移区域ND、p型体区域PB、p+型半导体区域PR、n+型发射极区域NE沟槽电极TG1、以及在沟槽T1的内壁形成的栅极绝缘膜GI来形成IGBT。
<半导体器件的制造方法>
接下来，说明实施方式1的半导体器件的制造方法。图5～图20是示出实施方式1的半导体器件的制造工序的主要部分剖面图。图5～图20与图4同样地是沿着图3的A-A线的剖面图。
以下，以单元形成区域AR1(参照图2)为中心进行说明，但关于栅极布线引出区域AR2(参照图2)，根据需要参照图2。另外，以下，说明在相互相邻的两个混合单元区域LCh中分别形成两个元件部PR1的各个，在位于该两个混合单元区域LCh之间的无源单元区域LCi中形成介于两个元件部PR1之间的介入部PR2的情况。
此外，相互相邻的两个混合单元区域LCh各自具有混合子单元区域LCh1以及LCh2。另外，位于相互相邻的两个混合单元区域LCh之间的无源单元区域LCi具有两个位于相互相邻的沟槽T3(参照图9)与沟槽T4(参照图9)之间的部分LCi1，具有一个位于两个沟槽T4之间的部分LCi2。
首先，如图5所示，准备由被导入例如磷(P)等n型杂质的硅单结晶构成的半导体基板SS。半导体基板SS具有作为第一主面的上表面Sa、和与上表面Sa相反的一侧的作为第二主面的下表面Sb。
能够使半导体基板SS中的n型杂质的杂质浓度为例如2×1014cm-3左右。半导体基板SS在该阶段中，是被称为晶片的平面大致圆形形状的半导体的薄板。能够使半导体基板SS的厚度为例如450μm～1000μm左右。
此外，将半导体基板SS中的、相对形成n型场停止区域Ns(参照图4)的半导体层在上表面Sa侧的半导体层设为半导体层SLn。半导体层SLn是n型的半导体层。因此，在准备半导体基板SS时，在半导体基板SS的内部形成了n型的半导体层SLn。
接下来，在半导体基板SS的上表面Sa上的整个面中，通过涂覆等来形成n型空穴阻挡区域导入用的抗蚀膜R1，通过通常的光刻来进行构图。将构图了的抗蚀膜R1作为掩模，利用例如离子注入而对半导体基板SS的上表面Sa导入n型杂质，从而形成n型空穴阻挡区域NHB。作为此时的离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为磷(P)、使剂量为6×1012cm-2左右、使注入能量成为80keV左右。之后，通过灰化等来去除不需要的抗蚀膜R1。
此外，n型空穴阻挡区域NHB形成于在相互相邻的两个混合单元区域LCh的各个中包含的混合子单元区域LCh1以及LCh2。
接下来，如图6所示，在半导体基板SS的上表面Sa上，通过涂覆等来形成p型浮置区域导入用的抗蚀膜R2，通过通常的光刻进行构图。将构图了的抗蚀膜R2作为掩模，利用例如离子注入而对半导体基板SS的上表面Sa导入p型杂质，从而形成p型浮置区域PF。作为此时的离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为硼(B)、使剂量为3.5×1013cm-2左右、使注入能量为75keV左右。之后，通过灰化等来去除不需要的抗蚀膜R2。
此外，p型浮置区域PF形成于在无源单元区域LCi中包含的两个部分LCi1。另外，在单元形成区域AR1(参照图2)中形成p型浮置区域PF时，在例如栅极布线引出区域AR2(参照图2)中形成p型浮置区域PFp。
接下来，如图7所示，在半导体基板SS的上表面Sa上，通过例如CVD(ChemicalVapor Deposition：化学汽相沉积)法等，使由例如氧化硅构成的硬掩模膜HM成膜。硬掩模膜HM的厚度是例如450nm左右。
接下来，如图7所示，在半导体基板SS的上表面Sa上，通过涂覆等来形成硬掩模膜加工用的抗蚀膜R3，通过通常的光刻进行构图。将构图了的抗蚀膜R3作为掩模，通过例如干蚀刻来对硬掩模膜HM进行构图。
之后，如图8所示，通过灰化等来去除不需要的抗蚀膜R3。
接下来，如图9所示，使用构图了的硬掩模膜HM，通过例如各向异性干蚀刻来形成沟槽T1、T2、T3以及T4。作为该各向异性干蚀刻的气体，能够将例如Cl2/O2系气体例示为优选的气体。
此时，在相互相邻的两个混合单元区域LCh的各个中，形成从半导体基板SS的上表面Sa到达至半导体层SLn的中途、并且在俯视时在Y轴方向上延伸的沟槽T1。另外，在该两个混合单元区域LCh的各个中，形成从半导体基板SS的上表面Sa到达至半导体层SLn的中途、在俯视时在Y轴方向上延伸、并且配置于相对沟槽T1与位于该两个混合单元区域LCh之间的无源单元区域LCi侧相反的一侧的沟槽T2。另外，在该两个混合单元区域LCh的各个中，形成从半导体基板SS的上表面Sa到达至半导体层SLn的中途、在俯视时在Y轴方向上延伸、并且配置于相对沟槽T1位于该两个混合单元区域LCh之间的无源单元区域LCi侧的沟槽T3。
另一方面，在无源单元区域LCi中，形成从半导体基板SS的上表面Sa分别到达至半导体层SLn的中途、在俯视时在Y轴方向上分别延伸、并且在X轴方向上相互隔开间隔地配置的两个沟槽T4。
之后，如图10所示，通过使用了例如氢氟酸系的蚀刻液等的湿蚀刻，去除不需要的硬掩模膜HM。
接下来，如图11所示，进行针对p型浮置区域PF以及n型空穴阻挡区域NHB的延长扩散(例如1200℃、30分钟左右)。此时，以将p型浮置区域PF的下表面Sb侧的端部在Z轴方向上相对在使用后述图15来说明的工序中形成的p型体区域PB的下表面Sb侧的端部配置于下表面Sb侧的方式，进行延长扩散。
优选地，以将p型浮置区域PF的下表面Sb侧的端部在Z轴方向上相对沟槽T1的下表面Sb侧的端部、沟槽T2的下表面Sb侧的端部、沟槽T3的下表面Sb侧的端部以及沟槽T4的下表面Sb侧的端部的任意一个都配置于下表面Sb侧的方式，进行延长扩散。
由此，在两个部分LCi1的各个中，在半导体层SLn中的、位于相互相邻的沟槽T3与沟槽T4之间的部分中形成作为p型浮置区域PF的p型浮置区域PF1。另一方面，在半导体层SLn中的、位于两个沟槽T4之间的部分中未形成p型浮置区域PF。
优选地，在两个部分LCi1的各个中形成的p型浮置区域PF1与在沟槽T3的内壁中形成的栅极绝缘膜GI接触。
另外，在半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分、以及位于沟槽T1与沟槽T3之间的部分中形成n型空穴阻挡区域NHB。优选地，形成于沟槽T1与沟槽T2之间的n型空穴阻挡区域NHB与在沟槽T1的内壁中形成的栅极绝缘膜GI、以及在沟槽T2的内壁中形成的栅极绝缘膜GI接触。另外，优选地，形成于沟槽T1与沟槽T3之间的n型空穴阻挡区域NHB与在沟槽T1的内壁中形成的栅极绝缘膜GI、以及在沟槽T3的内壁中形成的栅极绝缘膜GI接触。
另外，在延长扩散时，n型的半导体基板SS中的、未形成p型浮置区域PF以及n型空穴阻挡区域NHB的区域成为n-型漂移区域ND。
具体而言，在混合单元区域LCh中包含的混合子单元区域LCh1以及LCh2的各个中，n型的半导体层SLn中的、未形成p型浮置区域PF以及n型空穴阻挡区域NHB的区域成为n-型漂移区域ND。
另一方面，在无源单元区域LCi中包含的部分LCi1中，n型的半导体层SLn中的、未形成p型浮置区域PF的区域成为n-型漂移区域ND。另外，在无源单元区域LCi中包含的部分LCi2中，半导体层SLn中的、包括位于两个沟槽T4之间的部分的整体成为n-型漂移区域ND。
此外，在图11所示的工序中，从半导体层SLn的内部到半导体基板SS的下表面Sb形成n-型漂移区域ND。
在混合子单元区域LCh1中，形成于沟槽T1与沟槽T2之间的n型空穴阻挡区域NHB中的n型的杂质浓度比半导体层SLn中的、相对该n型空穴阻挡区域NHB位于下表面Sb侧的部分、即n-型漂移区域ND中的n型的杂质浓度高。另外，在混合子单元区域LCh1中，形成于沟槽T1与沟槽T2之间的n型空穴阻挡区域NHB中的n型的杂质浓度比n+型发射极区域NE(参照后述图15)中的n型的杂质浓度低。
在混合子单元区域LCh2中，形成于沟槽T1与沟槽T3之间的n型空穴阻挡区域NHB中的n型的杂质浓度比半导体层SLn中的、相对该n型空穴阻挡区域NHB位于下表面Sb侧的部分、即n-型漂移区域ND中的n型的杂质浓度高。另外，在混合子单元区域LCh2中，形成于沟槽T1与沟槽T3之间的n型空穴阻挡区域NHB中的n型的杂质浓度比n+型发射极区域NE(参照后述图15)中的n型的杂质浓度低。
接下来，如图11所示，通过例如热氧化法等，在半导体基板SS的上表面Sa上、以及在沟槽T1、T2、T3及T4各自的内壁形成由例如氧化硅构成的栅极绝缘膜GI。栅极绝缘膜GI的厚度是例如0.12μm左右。
接下来，如图12所示，在半导体基板SS的上表面Sa上、以及在沟槽T1、T2、T3及T4的内部，通过例如CVD法等，使由被掺杂磷(P)的多晶硅(Doped Poly-Silicon：磷掺杂多晶硅)构成的导电膜CF成膜。导电膜CF的厚度是例如0.6μm左右。
接下来，如图13所示，通过例如干蚀刻等，对导电膜CF进行回蚀刻。由此，在沟槽T1的内部形成隔着栅极绝缘膜GI而被埋入的由导电膜CF构成的沟槽电极TG1。另外，在沟槽T2的内部形成隔着栅极绝缘膜GI而被埋入的由导电膜CF构成的沟槽电极TG2，在沟槽T3的内部形成隔着栅极绝缘膜GI而被埋入的由导电膜CF构成的沟槽电极TG3。另外，在两个沟槽T4各自的内部分别形成隔着栅极绝缘膜GI而被埋入的由导电膜CF构成的两个沟槽电极TG4。作为该蚀刻的气体，能够将例如SF6气体等例示为优选的气体。
接下来，如图14所示，通过干蚀刻等，去除沟槽T1、T2、T3以及T4的内部以外的栅极绝缘膜GI。
接下来，如图15所示，通过例如热氧化法或者CVD法，在半导体基板SS的上表面Sa上形成后续的离子注入用的由比较薄的氧化硅膜(例如与栅极绝缘膜GI相同程度)构成的绝缘膜IF。接下来，在半导体基板SS的上表面Sa上，通过通常的光刻来形成p型体区域导入用的抗蚀膜(图示省略)。将该p型体区域导入用的抗蚀膜作为掩模，利用例如离子注入而对单元形成区域AR1(参照图2)的整个面以及其他需要的部分导入p型杂质，从而形成p型体区域PB。
具体而言，在混合子单元区域LCh1中，在半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分的上表面Sa侧，形成与在沟槽T1的内壁中形成了的栅极绝缘膜GI、以及在沟槽T2的内壁中形成了的栅极绝缘膜GI接触的p型体区域PB。此时，在混合子单元区域LCh1中，在半导体层SLn中的、位于沟槽T1与沟槽T2之间、并且相对p型体区域PB位于下表面Sb侧的部分中形成n型空穴阻挡区域NHB。
另外，在混合子单元区域LCh2中，在半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分的上表面Sa侧，形成与在沟槽T1的内壁中形成了的栅极绝缘膜GI、以及在沟槽T3的内壁中形成了的栅极绝缘膜GI接触的p型体区域PB。此时，在混合子单元区域LCh2中，在半导体层SLn中的、位于沟槽T1与沟槽T3之间、并且相对p型体区域PB位于下表面Sb侧的部分中形成n型空穴阻挡区域NHB。
另一方面，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间的部分的上表面Sa侧，形成与在两个沟槽T4各自的内壁中形成了的栅极绝缘膜GI接触的、作为p型体区域PB的p型体区域PB1。
此时，以将在无源单元区域LCi中包含的部分LCi1中形成了的p型浮置区域PF1的下表面Sb侧的端部在Z轴方向上相对在无源单元区域LCi中包含的部分LCi2中形成的p型体区域PB1的下表面Sb侧的端部配置于下表面Sb侧的方式，形成p型体区域PB1。
由此，在无源单元区域LCi中包含的部分LCi1中，在半导体层SLn中的、分别隔着两个沟槽T4的各个而位于X轴方向上的p型体区域PB1的两侧的两个部分中形成两个p型浮置区域PF1。另一方面，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间、并且位于p型体区域PB之下的部分中形成n-型漂移区域ND。
此外，也可以在无源单元区域LCi的两个部分LCi1的各个中，在半导体层SLn中的、位于相互相邻的沟槽T3与沟槽T4之间的部分的上表面Sa侧，形成与在沟槽T3的内壁中形成了的栅极绝缘膜GI、以及在沟槽T4的内壁中形成了的栅极绝缘膜GI接触的p型体区域PB。
作为此时的离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为硼(B)、使剂量为3×1013cm-2左右、使注入能量为75keV左右。之后，通过灰化等来去除不需要的p型体区域导入用的抗蚀膜。
在本实施方式1的半导体器件的制造工序中，在混合子单元区域LCh1以及LCh2的各个中形成p型体区域PB时，在无源单元区域LCi中包含的部分LCi2中形成p型体区域PB1。因此，在本实施方式1的半导体器件的制造工序中，无需追加准备用于形成p型体区域PB1的掩模，无需追加进行用于形成p型体区域PB1的光刻。
进而，在半导体基板SS的上表面Sa上，通过通常的光刻，形成n+型发射极区域导入用的抗蚀膜(图示省略)。将该n+型发射极区域导入用的抗蚀膜作为掩模，利用例如离子注入而在混合单元区域LCh中，对p型体区域PB的上层部导入n型杂质，从而形成n+型发射极区域NE。
具体而言，在混合子单元区域LCh1中，在半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分中，形成与在沟槽T1的内壁中形成了的栅极绝缘膜GI以及p型体区域PB接触的n+型发射极区域NE。另外，在混合子单元区域LCh2中，在半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分中，形成与在沟槽T1的内壁中形成了的栅极绝缘膜GI以及p型体区域PB接触的n+型发射极区域NE。
作为此时的离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为砷(As)、使剂量为5×1015cm-2左右、使注入能量为80keV左右。之后，通过灰化等来去除不需要的n+型发射极区域导入用的抗蚀膜。
接下来，如图16所示，在半导体基板SS的上表面Sa上，通过例如CVD法等，形成由例如PSG(Phosphosilicate Glass：磷硅玻璃)膜构成的层间绝缘膜IL。层间绝缘膜IL被形成为在混合子单元区域LCh1及LCh2以及无源单元区域LCi的各个中，隔着例如绝缘膜IF而覆盖p型体区域PB。层间绝缘膜IL的厚度是例如0.6μm左右。作为该层间绝缘膜IL的材料，除了PSG膜以外，还可以将BPSG(Borophosphosilicate Glass：硼磷硅玻璃)膜、NSG(Non-dopedSilicate Glass：非掺杂硅酸盐玻璃)膜、SOG(Spin-On-Glass：旋涂玻璃)膜、或者它们的复合膜等例示为优选的材料。
接下来，如图17所示，在层间绝缘膜IL上，通过通常的光刻，形成接触槽形成用的抗蚀膜(图示省略)。接下来，通过例如各向异性干蚀刻等，形成接触槽CT。作为在该各向异性干蚀刻中使用的气体，能够将由例如Ar气体、CHF3气体以及CF4气体构成的混合气体等例示为优选的气体。之后，通过灰化等来去除不需要的接触槽形成用的抗蚀膜。
接下来，如图17所示，通过例如各向异性干蚀刻，使接触槽CT延长到半导体基板SS内。作为该各向异性干蚀刻的气体，能够将例如Cl2/O2气体例示为优选的气体。
另外，通过进行图17所示的工序，在混合子单元区域LCh1以及LCh2的各个中，形成贯通层间绝缘膜IL而到达至p型体区域PB的中途的作为开口部的接触槽CT。在混合子单元区域LCh1以及LCh2的各个中，接触槽CT在俯视时沿着Y轴方向连续地形成。
接下来，如图18所示，经由例如接触槽CT，离子注入p型杂质，从而形成p+型体接触区域PBC。此处，作为离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为硼(B)、使剂量为5×1015cm-2左右、使注入能量为80keV左右。
同样地，经由例如接触槽CT，离子注入p型杂质，从而形成p+型闭锁防止区域PLP。此处，作为离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为硼(B)、使剂量为5×1015cm-2左右、使注入能量为80keV左右。p+型体接触区域PBC中的p型的杂质浓度比p+型闭锁防止区域PLP中的p型的杂质浓度高。另外，通过p+型体接触区域PBC和p+型闭锁防止区域PLP，形成p+型半导体区域PR。
通过进行图18所示的工序，在混合子单元区域LCh1以及LCh2的各个中，在p型体区域PB中的、在接触槽CT中露出的部分中形成p+型半导体区域PR。在混合子单元区域LCh1以及LCh2的各个中，p+型半导体区域PR在俯视时沿着Y轴方向连续地形成。
即，通过进行图18所示的工序，在半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分中形成与p型体区域PB接触的p+型半导体区域PR。另外，在半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分中形成与p型体区域PB接触的p+型半导体区域PR。在混合子单元区域LCh1以及LCh2的各个中，p+型半导体区域PR中的p型的杂质浓度比p型体区域PB中的p型的杂质浓度高。
接下来，如图19所示，形成发射极电极EE。具体而言，按照例如以下那样的步骤执行。首先，通过例如溅射，在半导体基板SS的上表面Sa上，作为势垒金属膜形成TiW膜。TiW膜的厚度是例如0.2μm左右。TiW膜中的钛的大部分通过后面的热处理移动到硅界面而形成硅化物，对接触特性的改善作出贡献，但这些过程繁杂，所以不显示在附图中。
接下来，在氮环境下执行了例如600℃左右、10分钟左右的硅化物退火之后，在势垒金属膜上的整个面中，以埋入接触槽CT的方式，通过例如溅射来形成铝系金属膜(例如添加几％的硅、剩余的是铝)。铝系金属膜的厚度是例如5μm左右。
接下来，通过通常的光刻，形成发射极电极形成用的抗蚀膜(图示省略)。接下来，通过例如干蚀刻，对由铝系金属膜以及势垒金属膜构成的发射极电极EE进行构图。作为该干蚀刻的气体，能够将例如Cl2/BCl3气体等例示为优选的气体。之后，通过灰化等来去除不需要的发射极电极形成用的抗蚀膜。
通过进行图19所示的工序，在混合子单元区域LCh1中形成在接触槽CT的内部埋入了的连接电极CP、和在层间绝缘膜IL上形成了的发射极电极EE。在混合子单元区域LCh1中，连接电极CP在俯视时沿着Y轴方向连续地形成。另外，通过进行图19所示的工序，在混合子单元区域LCh2中形成在接触槽CT的内部埋入了的连接电极CP、和在层间绝缘膜IL上形成了的发射极电极EE。在混合子单元区域LCh2中，连接电极CP在俯视时沿着Y轴方向连续地形成。
发射极电极EE与在混合子单元区域LCh1以及LCh2的各个中形成了的n+型发射极区域NE以及p+型半导体区域PR经由在该混合子单元区域中形成了的连接电极CP而电连接。此外，在形成发射极电极EE时，也可以形成与沟槽电极TG1电连接了的栅极电极GE(参照图1)。
此外，在单元形成区域AR1(参照图2)中形成发射极电极EE时，能够在栅极布线引出区域AR2(参照图2)中形成栅极布线GL以及栅极电极GE(参照图1)。
接下来，如图19所示，在发射极电极EE上形成由例如以聚酰亚胺为主要的成分的有机膜等构成的作为钝化膜的绝缘膜FPF。绝缘膜FPF的厚度是例如2.5μm左右。
接下来，通过通常的光刻，形成开口部形成用的抗蚀膜(图示省略)。接下来，通过例如干蚀刻，对绝缘膜FPF进行构图，形成贯通绝缘膜FPF而到达发射极电极EE的开口部OP1(参照图1)，形成在开口部OP1中露出了的部分的由发射极电极EE构成的发射极焊盘EP(参照图1)。另外，之后，通过灰化等来去除不需要的开口部形成用的抗蚀膜。
此外，在单元形成区域AR1(参照图1)中，在发射极电极EE上形成绝缘膜FPF时，在栅极布线引出区域AR2(参照图1)中，在栅极电极GE(参照图1)上形成绝缘膜FPF。另外，在单元形成区域AR1(参照图1)中形成开口部OP1时，在栅极布线引出区域AR2(参照图1)中形成贯通绝缘膜FPF而到达栅极电极GE的开口部OP2(参照图1)，形成在开口部OP2中露出了的部分的由栅极电极GE构成的栅极焊盘GP。
这样，通过进行使用图5～图19来说明了的工序，在半导体基板SS的上表面Sa中的、在俯视时在X轴方向上相互隔开间隔地配置了的两个混合单元区域LCh的各个中，在半导体层SLn中形成元件部PR1。另外，介于在两个混合单元区域LCh的各个中分别形成的两个元件部PR1之间的介入部PR2在半导体基板SS的上表面Sa中的、在俯视时位于两个混合单元区域LCh之间的无源单元区域LCi中，形成于半导体层SLn。另外，通过进行使用图19来说明了的工序，形成在两个元件部PR1的各个中包含的两个p型体区域、两个n+型发射极区域NE、以及与沟槽电极TG2及TG3电连接了的发射极电极EE。此外，也可以如上所述，在形成发射极电极EE时，形成与在两个元件部PR1的各个中包含的沟槽电极TG1电连接了的栅极电极GE。
接下来，如图20所示，通过对半导体基板SS的下表面Sb实施背面研磨处理，使例如800μm左右的厚度根据需要薄膜化为例如30～200μm左右。例如，如果耐压为600V左右，则最终厚度是70μm左右。由此，在该薄膜化了的半导体基板SS中的、相对半导体层SLn位于下表面Sb侧的部分的内部，形成半导体层SLp。另外，根据需要，还实施用于去除下表面Sb的损伤的化学蚀刻等。
此时，将薄膜化了的半导体基板SS中的、相对形成n型场停止区域Ns(参照图4)的半导体层在下表面Sb侧的半导体层、并且是形成p+型集电极区域CL(参照图4)的半导体层设为半导体层SLp。
接下来，如图4所示，利用例如离子注入对半导体基板SS的下表面Sb导入n型杂质，从而形成n型场停止区域Ns。此处，作为离子注入条件，例如能够将如下离子注入条件例示为优选的离子注入条件：使离子种类为磷(P)、使剂量为7×1012cm-2左右、使注入能量为350keV左右。之后，根据需要，为了杂质活性化，对半导体基板SS的下表面Sb实施激光退火等。
接下来，利用例如离子注入对半导体基板SS的下表面Sb导入p型杂质，从而形成p+型集电极区域CL。此处，作为离子注入条件，例如能够将离子注入条件例示为优选的离子注入条件：使离子种类为硼(B)、使剂量为1×1013cm-2左右、使注入能量为40keV左右。之后，根据需要，为了杂质活性化，对半导体基板SS的下表面Sb实施激光退火等。
即，在形成p+型集电极区域CL的工序中，在半导体基板SS中的、相对半导体层SLn位于下表面Sb侧的部分的内部形成p型的半导体层SLp，通过p型的半导体层SLp，形成p+型集电极区域CL。
接下来，通过例如溅射，在半导体基板SS的下表面Sb中形成与半导体层SLp即p+型集电极区域CL电连接了的集电极电极CE。之后，利用切割等分割为半导体基板SS的芯片区域，根据需要密封到封装，从而完成本实施方式1的半导体器件。
<比较例1的半导体器件>
接下来，说明比较例1的半导体器件。比较例1的半导体器件具备具有GG型(栅极-栅极型)的有源单元区域的IGBT。此外，IGBT具有GG型的有源单元区域是指，在有源单元区域中相互隔开间隔地配置了的两个沟槽电极的各个与栅极电极电连接。
图21是比较例1的半导体器件的主要部分剖面图。
比较例1的半导体器件具有GG型的有源单元区域LCa和无源单元区域LCi。
除了夹着连接电极CP而在两侧配置了n+型发射极区域NE这一点以外，有源单元区域LCa与实施方式1的半导体器件中的混合子单元区域LCh1相同。在有源单元区域LCa中形成了沟槽电极TG1和沟槽电极TG2。但是，在比较例1中，除了沟槽电极TG1以外，沟槽电极TG2也与栅极电极GE(参照图1)电连接。
另外，n+型发射极区域NE形成于半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分，但夹着连接电极CP配置于两侧。即，作为n+型发射极区域NE，除了形成与p型体区域PB以及在沟槽T1的内壁中形成了的栅极绝缘膜GI接触的部分以外，还形成与p型体区域PB以及在沟槽T2的内壁中形成了的栅极绝缘膜GI接触的部分。
<比较例2的半导体器件>
接下来，说明比较例2的半导体器件。比较例2的半导体器件具备具有EGE型的有源单元区域的IGBT。
图22是比较例2的半导体器件的主要部分俯视图。图23是比较例2的半导体器件的主要部分剖面图。图23是沿着图22的A-A线的剖面图。
在比较例2的半导体器件中，也与实施方式1的半导体器件同样地，设置了多个作为有源单元区域的混合单元区域LCh、和多个无源单元区域LCi。另外，比较例2的半导体器件中的混合单元区域LCh的各构成要素与实施方式1的半导体器件中的混合单元区域LCh的各构成要素相同。
另一方面，在比较例2中，与实施方式1不同，在无源单元区域LCi中未形成两个沟槽T4(参照图4)。
在比较例2中，在无源单元区域LCi中，在半导体层SLn中的、位于相互相邻的两个沟槽T3之间的部分的上层部、即半导体基板SS的上表面Sa侧形成了p型体区域PB。p型体区域PB与在两个沟槽T3各自的内壁中形成了的栅极绝缘膜GI接触。另外，在无源单元区域LCi中，在位于相互相邻的两个沟槽T3之间、并且相对p型体区域PB位于下表面Sb侧的部分中设置了p型浮置区域PF。
即，在比较例2中，在无源单元区域LCi中，p型浮置区域PF未被两个沟槽T4(参照图4)分割。
<关于比较例2的半导体器件的特点>
接下来，说明比较例2的半导体器件相对比较例1的半导体器件具有的特点。
图24是再次示出比较例1的半导体器件中的导通时的位移电流路径的剖面图。图25是示出比较例1的半导体器件中的导通时的位移电流路径的等价电路图。图26是再次示出比较例2的半导体器件中的导通时的位移电流路径的剖面图。图27是示出比较例2的半导体器件中的导通时的位移电流路径的等价电路图。
此外，关于与截止时的集电极电压的上升相伴的位移电流路径，位移电流路径与图24～图27所示的导通时的位移电流路径相同、并且位移电流的箭头的朝向相反。
如图24以及图25所示，在具备具有GG型的有源单元区域的IGBT的比较例1的半导体器件中，p型浮置区域PF、和连接于栅极电极GE的沟槽电极TG1以及TG2的各个隔着栅极绝缘膜GI而相邻。这样的比较例1的半导体器件能够通过使用了具有集电极电极CE、发射极电极EE以及栅极电极GE的IGBT1、电容Cgd、Cgs、Cfpc以及Cgfp、和连接于栅极电极GE的电阻Rg的等价电路来表示。另外，在比较例1的半导体器件中，在有源单元区域LCa中产生的位移电流CR100流入到栅极电极GE，所以位移电流CR100对栅极电极GE的电位即栅极电位产生的影响大。
另一方面，如图26以及图27所示，在具备具有EGE型的有源单元区域的IGBT的比较例2的半导体器件中，p型浮置区域PF、和连接于栅极电极GE的沟槽电极TG1被连接于发射极电极EE的沟槽电极TG2以及TG3的各个切断而不相邻。这样的比较例2的半导体器件能够通过使用了具有集电极电极CE、发射极电极EE以及栅极电极GE的IGBT1、电容Cgd、Cgs、Cfpc、Ced以及Cefp、和连接于栅极电极GE的电阻Rg的等价电路来表示。另外，在比较例2的半导体器件中，在混合单元区域LCh中产生的位移电流CR1流入到发射极电极EE，但不流入到栅极电极GE，所以位移电流CR1对栅极电极GE的电位即栅极电位产生的影响小。
接下来，参照图28，说明在IGBT1中形成了的p沟道型的寄生MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)2的动作。图28是示出比较例2的半导体器件中的p沟道型的寄生MOSFET的剖面图。
以下，例示在IGBT1的内部形成了寄生MOSFET的例子来进行说明。但是，也可以在IGBT1的内部形成由MOSFET以外的各种MISFET(Metal Insulator Semiconductor FieldEffect Transistor：金属绝缘体半导体场效应晶体管)构成的寄生MISFET。
另外，以下，考虑L负载开关的截止时的动作。在该L负载开关的截止时，首先，伴随截止，作为集电极·发射极间电压的电压VCE上升。此时，p沟道型的寄生MOSFET2的沟道区域反转成p型。另外，在p型浮置区域PF以及n-型漂移区域ND中积蓄了的作为载流子的空穴经由p沟道型的寄生MOSFET2被排出。通过以上的动作，积蓄了的空穴被迅速地排出，所以比较例2的半导体器件相比于比较例1的半导体器件，具有开关速度更快这样的特点。
<关于比较例2的半导体器件的课题>
另一方面，具备具有EGE型的有源单元区域的IGBT的半导体器件(比较例2的半导体器件)还存在课题。以下，说明比较例2的半导体器件的课题。
首先，说明在导通时流过IGBT的电流的急剧的变化或者振荡。
如上所述，作为具备具有EGE型的有源单元区域的IGBT的半导体器件的优点，有开关速度快这样的特点。另一方面，根据使用比较例2的半导体器件的电子系统的领域，在比较例2的半导体器件和与比较例2的半导体器件连接的电路的匹配、即比较例2的半导体器件的开关速度过快的情况下，在导通时流过IGBT的电流急剧变化，在开关波形中有时观测到振荡。为了防止或者抑制这样的开关波形中的振荡，需要进行调整以使栅极电容Qg稍微变大。
例如，在使比较例2的半导体器件以流过额定电流的方式导通的情况下的开关波形中，在导通时观测不到振荡，但在以流过额定电流的十分之一左右的小的电流的方式导通的情况下的开关波形中，在导通时有时观测到振荡、即振铃(ringing)。即，在使用比较例2的半导体器件的电子系统中流过的电流越小，则在导通时越易于观测到振荡、即振铃。
如果这样在导通时观测到振荡，则存在产生例如EMI(Electro MagneticInterference：电磁干扰)噪声等的担心。因此，期望增大栅极电容Qg来防止或者抑制在导通时流过IGBT的电流的急剧的变化、即流过IGBT的电流i相对时间t的变化率(di/dt)的增大。但是，在比较例2的半导体器件中，使栅极电容Qg容易地增加是困难的，防止或者抑制在导通时流过IGBT的电流的急剧的变化是困难的。
接下来，参照图29，说明导通时的开关损耗。图29是比较例2的半导体器件的主要部分剖面图。图29示意地再次示出在导通时在p型浮置区域PF、即在p沟道型的寄生MOSFET中流过的空穴电流的电流路径PT101。
在具备IGBT的半导体器件中，如果IE效应变强，则能够在导通时尽快积蓄载流子，所以能够使导通时的开关损耗减少。
但是，在具备具有EGE型的有源单元区域的IGBT的半导体器件中，在导通时，经由p沟道型的寄生MOSFET，作为载流子的空穴被排出，IE效应变弱，导通时的开关损耗增加。这意味着，在半导体器件中具备的IGBT的导通时，p沟道型的寄生MOSFET的沟道区域的电位上升而寄生MOSFET成为导通状态，作为载流子的空穴被排出。具体而言，如图29所示，在比较例2中，在导通时，通过从n-型漂移区域ND经由p型浮置区域PF进而经由p型浮置区域PF、n型空穴阻挡区域NHB以及p型体区域PB中的、接近沟槽电极TG2以及TG3的各个的部分的电流路径PT101，流过空穴电流。
虽然省略图示，但如果通过TCAD(Technology Computer-Aided Design：计算机辅助工艺设计)计算导通时的开关波形，则确认了在IGBT的导通时，p沟道型的寄生MOSFET的沟道区域的电位上升，而作为载流子的空穴被排出。另外，如果通过TCAD计算导通时的半导体器件的内部中的空穴浓度分布，则确认了在IGBT的导通时，经由p沟道型的寄生MOSFET，作为载流子的空穴被排出。
这样，在具备具有EGE型的有源单元区域的IGBT的半导体器件(比较例2的半导体器件)中，在导通时，经由p沟道型的寄生MOSFET，作为载流子的空穴被排出，所以难以降低导通时的开关损耗。
如以上说明，在具备具有EGE型的有源单元区域的IGBT的半导体器件(比较例2的半导体器件)中，期望防止或者抑制在导通时流过IGBT的电流的急剧的变化，期望降低导通时的开关损耗。
<本实施方式的主要的特征和效果>
本实施方式1的半导体器件具备在作为EGE型的有源单元区域的混合单元区域LCh中设置了的元件部PR1、和在无源单元区域LCi中设置了的介入部PR2。另外，在介于相互相邻的两个元件部PR1之间的介入部PR2中包含的p型浮置区域PF被两个沟槽T4分割为两个。
具体而言，在无源单元区域LCi中设置了的介入部PR2具有在半导体层SLn中的、位于两个沟槽T4之间的部分中形成了的p型体区域PB1。另外，在无源单元区域LCi中设置了的介入部PR2具有在半导体层SLn中的、分别隔着两个沟槽T4的各个而位于p型体区域PB1的两侧的两个部分中分别形成了的两个p型浮置区域PF1。两个p型浮置区域PF1的下表面Sb侧的端部在Z轴方向上相对p型体区域PB1的下表面Sb侧的端部配置于下表面Sb侧。
根据这样的本实施方式1的半导体器件，在导通时的开关波形中，栅极电压饱和为最大值时的电荷量、即栅极电荷量比比较例2的半导体器件大。即，根据本实施方式1的半导体器件，通过新设置两个沟槽电极TG4，相比于比较例2的半导体器件，能够使栅极电容增加，防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。
另外，根据这样的本实施方式1的半导体器件，无需使无源单元区域LCi的宽度Wi(参照图2)变窄，而能够使p型浮置区域PF中的、与沟槽T3接触的部分(p型浮置区域PF1)的X轴方向上的宽度比比较例2的半导体器件窄。因此，根据本实施方式1的半导体器件，在导通时，在p型浮置区域PF、即p沟道型的寄生MOSFET中流过的空穴电流的大小比比较例2的半导体器件小。另外，根据这样的本实施方式1的半导体器件，在导通时，在半导体层SLn中的、n型空穴阻挡区域NHB、以及相对该n型空穴阻挡区域NHB位于下表面Sb侧的部分(n-型漂移区域ND)中积蓄了的空穴浓度比比较例2的半导体器件小。因此，根据本实施方式1的半导体器件，相比于比较例2的半导体器件，能够提高IE效应，降低L负载开关的导通时的开关损耗。
图30是实施方式1的半导体器件的主要部分剖面图。图30示意地再次示出在导通时在p型浮置区域PF1、即p沟道型的寄生MOSFET中流过的空穴电流的电流路径PT1。此外，在图29以及图30中，通过示意地示出的电流路径PT1的粗细来表现比较例2以及实施方式1中的空穴电流的大小。
如图30所示，在本实施方式1中，在导通时，也通过从n-型漂移区域ND经由p型浮置区域PF进而经由p型浮置区域PF、n型空穴阻挡区域NHB以及p型体区域PB中的、接近沟槽电极TG2以及TG3的各个的部分的电流路径PT1，流过空穴电流。
但是，在比较图29和图30时，可知在本实施方式1中，相比于比较例2，在p型浮置区域PF、即p沟道型的寄生MOSFET中流过的空穴电流更小。这是由于在无源单元区域LCi中包含的部分LCi2中，用电流路径PT2表示的空穴电流不到达发射极电极EE。
此外，根据本实施方式1的半导体器件，在导通时的开关波形中，集电极电压VCE与比较例2的半导体器件相比更快速地减少。因此，根据本实施方式1的半导体器件，相比于比较例2的半导体器件，能够抑制在导通时经由p型浮置区域PF、即p沟道型的寄生MOSFET排出的作为载流子的空穴的量，能够提高IE效应，能够降低导通电压。
即，在本实施方式1的半导体器件中，相比于比较例2的半导体器件，能够提高例如IE效应等作为半导体器件的性能。
此外，在上述专利文献3公开的技术中，在两个有源单元区域之间形成了埋入了与发射极电极连接了的第一导电体的第二槽，但有源单元区域为在比较例1中说明了的GG型的有源单元区域，并非EGE型的混合单元区域。另外，在上述专利文献3公开的技术中，在相互相邻的第一槽与第二槽之间形成了的悬浮p层的下表面不比在两个第二槽之间形成了的悬浮p层的下表面配置于下侧。
图31是再次示出在实施方式1的半导体器件中形成的缓冲电路的剖面图。图32是连接了缓冲电路的IGBT的等价电路图。
如图31以及图32所示，在无源单元区域LCi中形成与发射极电极EE电连接了的两个沟槽电极TG4，利用该两个沟槽电极TG4分割p型浮置区域PF，从而IGBT1与作为缓冲(Snubber)电路的寄生缓冲部CS并联地连接。通过这样并联地连接IGBT1与寄生缓冲部CS，能够期待吸收急剧的电压变化的效果、即即使在电压v相对时间t的变化率(dv/dt)大的情况下也吸收该大的dv/dt的效果，能够降低由本实施方式1的半导体器件产生的例如EMI噪声等。
此外，在本实施方式1中，也可以将各半导体区域中的导电类型一并地变更为相反的导电类型(在以下的变形例以及实施方式2中也是同样的)。
<实施方式1的半导体器件的变形例>
在实施方式1的半导体器件中，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间、并且相对p型体区域PB1位于下表面Sb侧的部分中形成了n-型漂移区域ND。
另一方面，也可以在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间、并且相对p型体区域PB1位于下表面Sb侧的部分中形成作为n型的半导体区域的电子积蓄区域EA。将这样的例子作为实施方式1的半导体器件的变形例而进行说明。
图33是实施方式1的变形例的半导体器件的主要部分剖面图。此外，图33与沿着图2以及图3的A-A线的剖面图相当。
在本变形例的半导体器件中，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间、并且相对p型体区域PB1位于下表面Sb侧的部分中形成了作为n型的半导体区域的电子积蓄区域EA，除了这一点以外，本变形例的半导体器件具有与实施方式1的半导体器件同样的构造。因此，本变形例的半导体器件具有与实施方式1的半导体器件具有的效果同样的效果。
另一方面，在本变形例中，与实施方式1不同，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间、并且相对p型体区域PB1位于下表面Sb侧的部分中形成了电子积蓄区域EA。即，介入部PR2具有电子积蓄区域EA。电子积蓄区域EA中的n型的杂质浓度比半导体层SLn中的、相对该电子积蓄区域EA位于下表面Sb侧的部分(n-型漂移区域ND)中的n型的杂质浓度高。
在本变形例中，在导通时，从电子积蓄区域EA供给电子。由此，在本变形例中，相比于实施方式1，能够使对半导体层SLn中的、位于p型浮置区域PF1之下的部分(n-型漂移区域ND)供给的电子的量增加，使在IGBT中包含的pnp双极型晶体管的功能提升，使IGBT的IE效应提升。
另外，在本变形例中，在截止时也从电子积蓄区域EA供给电子。由此，在本变形例中，能够使在ON时即导通时积蓄到n-型漂移区域ND、在截止时经由p沟道型的寄生MOSFET排出的作为载流子的空穴与从电子积蓄区域EA供给了的电子再结合而快速消灭，能够加快截止的动作速度。
图34～图37是示出实施方式1的变形例的半导体器件的制造工序的主要部分剖面图。图34～图37与图33同样地，与沿着图2以及图3的A-A线的剖面图相当。
在本变形例的半导体器件的制造工序中，进行与例如在实施方式1的半导体器件的制造工序中使用图5来说明了的工序同样的工序，准备半导体基板SS。
接下来，在本变形例中，形成电子积蓄区域EA。在进行与例如在实施方式1中使用图5来说明了的工序同样的工序而形成n型空穴阻挡区域NHB时，如图34所示，将构图了的抗蚀膜R1作为掩模，利用例如离子注入，在无源单元区域LCi中包含的部分LCi2中形成电子积蓄区域EA。作为此时的离子注入条件，能够与形成n型空穴阻挡区域NHB时的离子注入条件相同。
接下来，在本变形例中，进行与在实施方式1中使用图6～图10来说明了的工序同样的工序，如图35所示，形成沟槽T1、T2、T3以及T4。此时，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间的部分的上表面Sa侧形成电子积蓄区域EA。
接下来，在本变形例中，进行针对电子积蓄区域EA的延长扩散(例如1200℃、30分钟左右)。在进行与例如在实施方式1中使用图11来说明了的工序同样的工序来进行针对p型浮置区域PF以及n型空穴阻挡区域NHB的延长扩散时，如图36所示，进行针对电子积蓄区域EA的延长扩散。此时，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间的部分中形成电子积蓄区域EA。
接下来，在本变形例中，进行与在实施方式1中使用图12～图15来说明了的工序同样的工序，如图37所示，形成p型体区域PB。此时，在无源单元区域LCi中包含的部分LCi2中，在半导体层SLn中的、位于两个沟槽T4之间的部分的上表面Sa侧，形成与在两个沟槽T4各自的内壁中形成了的栅极绝缘膜GI接触的、作为p型体区域PB的p型体区域PB1。另外，电子积蓄区域EA形成于半导体层SLn中的、位于两个沟槽T4之间、并且相对p型体区域PB1位于下表面Sb侧的部分。
在本变形例的半导体器件的制造工序中，在混合子单元区域LCh1以及LCh2的各个中形成n型空穴阻挡区域NHB时，能够在无源单元区域LCi中形成电子积蓄区域EA。因此，在本变形例的半导体器件的制造工序中，无需追加准备用于形成电子积蓄区域EA的掩模，无需追加进行用于形成电子积蓄区域EA的光刻。
之后，通过进行与在实施方式1中使用图16～图20以及图4来说明了的工序等同样的工序，完成本变形例的半导体器件。
(实施方式2)
在实施方式2中，说明在位于相互相邻的两个混合单元区域LCh之间的无源单元区域LCi中，p型浮置区域PF通过两个沟槽T4以及两个沟槽T5被分割为三个的例子。
<半导体器件的结构>
图38是实施方式2的半导体器件的主要部分剖面图。此外，图38与沿着图2以及图3的A-A线的剖面图相当。
在本实施方式2的半导体器件中，在位于相互相邻的两个混合单元区域LCh之间的无源单元区域LCi中，p型浮置区域PF通过两个沟槽T4以及两个沟槽T5被分割为三个，除了这一点以外，本实施方式2的半导体器件具有与实施方式1的半导体器件同样的构造。因此，本实施方式2的半导体器件具有与实施方式1的半导体器件具有的效果同样的效果。
在本实施方式2中，也与实施方式1同样地，在无源单元区域LCi中形成了的介入部PR2具有两个沟槽T4、两个沟槽电极TG4、两个p型浮置区域PF1以及p型体区域PB1。
另一方面，在本实施方式2中，与实施方式1不同，在无源单元区域LCi中形成了的介入部PR2具有两个沟槽T5、两个沟槽电极TG5、以及作为p型浮置区域PF的p型浮置区域PF2。因此，在本实施方式2中，与实施方式1不同，在无源单元区域LCi中，p型浮置区域PF通过两个沟槽T4以及两个沟槽T5被分割为两个p型浮置区域PF1以及一个p型浮置区域PF2。
在无源单元区域LCi中，在半导体基板SS的上表面Sa侧形成了两个作为槽部的沟槽T5。两个沟槽T5从半导体基板SS的上表面Sa分别到达至半导体层SLn的中途，在俯视时在Y轴方向上分别延伸，并且在两个沟槽T4之间在X轴方向上相互隔开间隔地配置。
在两个沟槽T5各自的内壁中形成了栅极绝缘膜GI。在两个沟槽T5各自的内部，在栅极绝缘膜GI上，以埋入沟槽T5的方式形成了沟槽电极TG5。即，在沟槽T5各自的内部，分别隔着栅极绝缘膜GI而埋入了两个沟槽电极TG5。沟槽电极TG5与发射极电极EE电连接。即，在介入部PR2中包含的两个沟槽电极TG5与发射极电极EE电连接。此外，两个沟槽电极TG5的各个在俯视时沿着Y轴方向连续地形成。
在无源单元区域LCi中，在半导体层SLn中的、位于两个沟槽T5之间的部分的上表面Sa侧形成了p型体区域PB。p型体区域PB与在两个沟槽T5各自的内壁中形成了的栅极绝缘膜GI接触。
在无源单元区域LCi中，在半导体层SLn中的、位于两个沟槽T5之间、并且位于p型体区域PB之下的部分中形成了作为p型的半导体区域即p型浮置区域PF的p型浮置区域PF2。
另外，在无源单元区域LCi中，在半导体层SLn中的、位于相互相邻的沟槽T4与沟槽T5之间的部分的上表面Sa侧形成了作为p型体区域PB1的p型体区域PB11。但是，在无源单元区域LCi中，在半导体层SLn中的、位于相互相邻的沟槽T4与沟槽T5之间、并且位于p型体区域PB下的部分中，未形成p型浮置区域PF。
即，在无源单元区域LCi中形成了的介入部PR2具有在半导体层SLn中的、位于两个沟槽T5之间的部分中形成了的p型浮置区域PF2。另外，在无源单元区域LCi中形成了的介入部PR2具有在半导体层SLn中的、分别隔着两个沟槽T5的各个而位于X轴方向上的p型浮置区域PF2的两侧的两个部分中分别形成了的两个p型体区域PB11。
设为通过两个p型体区域PB11形成p型体区域PB1。此时，p型体区域PB1包括两个p型体区域PB11，包括两个p型体区域PB11的p型体区域PB1与实施方式1同样地，形成于半导体层SLn中的、位于两个沟槽T4之间的部分。
在本实施方式2中，也与实施方式1同样地，将无源单元区域LCi中的、位于相互相邻的沟槽T3与沟槽T4之间的两个部分的各个称为部分LCi1。另外，将无源单元区域LCi中的、位于两个沟槽T4之间的部分称为部分LCi2。
另一方面，在本实施方式2中，与实施方式1不同，将部分LCi2中的、位于相互相邻的沟槽T4与沟槽T5之间的部分称为部分LCi21。另外，在本实施方式2中，与实施方式1不同，将部分LCi2中的、位于两个沟槽T5之间的部分称为部分LCi22。
此时，在两个部分LCi1的各个中分别形成了的两个p型浮置区域PF1各自的下表面Sb侧的端部(下端)在Z轴方向上相对在两个部分LCi21的各个中分别形成了的两个p型体区域PB11各自的下表面Sb侧的端部(下端)中的任意一个都配置于下表面Sb侧(下侧)。另外，在部分LCi22中形成了的p型浮置区域PF2的下表面Sb侧的端部(下端)在Z轴方向上相对在两个部分LCi21的各个中分别形成了的两个p型体区域PB11各自的下表面Sb侧的端部(下端)中的任意一个都配置于下表面Sb侧(下侧)。换言之，两个p型浮置区域PF1以及一个p型浮置区域PF2各自的下端在Z轴方向上相对两个p型体区域PB11各自的下端都配置于下侧。另外，在两个部分LCi21的各个中，在半导体层SLn中的、位于p型体区域PB11之下的部分中形成了n-型漂移区域ND。
<半导体器件的制造方法>
在本实施方式2的半导体器件的制造方法中，与实施方式1不同，在形成两个沟槽T4的工序中，形成从半导体基板SS的上表面Sa分别到达至半导体层SLn的中途、在俯视时在Y轴方向上分别延伸、并且在两个沟槽T4之间在X轴方向上隔开间隔地配置了的两个沟槽T5。
另外，在本实施方式2的半导体器件的制造方法中，与实施方式1的半导体器件的制造方法不同，在形成两个沟槽电极TG4的工序中，在两个沟槽T5各自的内部，分别形成隔着栅极绝缘膜GI而埋入了的两个沟槽电极TG5。
另外，在本实施方式2的半导体器件的制造方法中，与实施方式1的半导体器件的制造方法不同，在形成两个p型浮置区域PF1的工序中，在半导体层SLn中的、位于两个沟槽T5之间的部分中形成p型浮置区域PF2。另外，在无源单元区域LCi中，在半导体层SLn中的、分别隔着两个沟槽T5的各个而位于X轴方向上的p型浮置区域PF2的两侧的两个部分中，分别形成两个p型体区域PB11的各个。两个p型体区域PB11包含于p型体区域PB1。
此时，以将两个p型浮置区域PF1以及一个p型浮置区域PF2各自的下表面Sb侧的端部在Z轴方向上相对两个p型体区域PB11各自的下表面Sb侧的端部中的任意一个都配置于下表面Sb侧的方式，形成p型浮置区域PF2以及两个p型体区域PB11。
另外，在本实施方式2的半导体器件的制造方法中，与实施方式1的半导体器件的制造方法不同，作为发射极电极EE，形成与在介入部PR2中包含的两个沟槽电极TG5电连接了的发射极电极EE。
除了上述点以外，本实施方式2的半导体器件的制造方法能够与实施方式1的半导体器件的制造方法相同。
<本实施方式的主要的特征和效果>
本实施方式2的半导体器件与实施方式1的半导体器件同样地，具备在作为EGE型的有源单元区域的混合单元区域LCh中设置了的元件部PR1、和在无源单元区域LCi中设置了的介入部PR2。另一方面，与p型浮置区域PF被分割成两个的实施方式1不同，在本实施方式2中，在介于相互相邻的两个元件部PR1之间的介入部PR2中包含的p型浮置区域PF通过两个沟槽T4以及两个沟槽T5被分割成三个。
具体而言，在无源单元区域LCi中设置了的介入部PR2除了两个p型浮置区域PF1以外，还具有在半导体层SLn中的、位于两个沟槽T5之间的部分中形成了的p型浮置区域PF2、和在半导体层SLn中的、分别隔着两个沟槽T5的各个而位于p型浮置区域PF2的两侧的两个部分中分别形成了的两个p型体区域PB11。两个p型浮置区域PF1以及一个p型浮置区域PF2各自的下表面Sb侧的端部在Z轴方向上相对两个p型体区域PB11各自的下表面Sb侧的端部中的任意一个都配置于下表面Sb侧。
根据这样的本实施方式2的半导体器件，在导通时的开关波形中，栅极电压饱和为最大值时的电荷量、即栅极电荷量比实施方式1的半导体器件更大。即，根据本实施方式2的半导体器件，通过除了两个沟槽电极TG4以外还新设置两个沟槽电极TG5，相比于实施方式1的半导体器件，能够使栅极电容进一步增加，进一步防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。
另外，根据这样的本实施方式2的半导体器件，无需使无源单元区域LCi的宽度Wi(参照图2)变窄，而能够使p型浮置区域PF中的、与沟槽T3接触了的部分(p型浮置区域PF1)的X轴方向上的宽度比实施方式1的半导体器件更窄。因此，根据本实施方式2的半导体器件，在导通时在p型浮置区域PF、即p沟道型的寄生MOSFET中流过的空穴电流的大小比实施方式1的半导体器件更小。因此，根据本实施方式2的半导体器件，相比于实施方式1的半导体器件，能够进一步提高IE效应，进一步降低导通电压，进一步降低L负载开关在导通时的开关损耗。
(实施方式3)
在实施方式3中，说明在具备具有EGE型的有源单元区域的IGBT的半导体器件中，有源单元区域的宽度窄、且在俯视时连接电极和沟槽电极重叠的例子。
<半导体器件的结构>
首先，说明本实施方式3的半导体器件的结构。
本实施方式3的半导体器件的构造除了在俯视时连接电极CP和沟槽电极TG2以及TG3的各个重叠这一点以外，与实施方式1的半导体器件的构造相同。因此，以下，主要说明与实施方式1的半导体器件的构造不同的点。
图39是实施方式3的半导体器件的主要部分俯视图。图40是实施方式3的半导体器件的主要部分剖面图。图40是沿着图39的A-A线的剖面图。
在本实施方式3的半导体器件中，与实施方式1的半导体器件同样地，在混合子单元区域LCh1以及LCh2的各个中形成了多个n+型发射极区域NE。
另外，在本实施方式3中，与实施方式1同样地，在混合子单元区域LCh1中，p+型半导体区域PR沿着Y轴方向连续地形成。另外，在混合子单元区域LCh1中，在p型体区域PB中，沿着Y轴方向连续地形成了作为开口部的接触槽CT。接触槽CT到达在混合子单元区域LCh1中配置了的p+型体接触区域PBC。
另外，在本实施方式3中，与实施方式1同样地，在混合子单元区域LCh2中，p+型半导体区域PR沿着Y轴方向连续地形成。另外，在混合子单元区域LCh2中，在p型体区域PB中，沿着Y轴方向连续地形成了作为开口部的接触槽CT。接触槽CT到达在混合子单元区域LCh2中配置了的p+型体接触区域PBC。
另一方面，在本实施方式3的半导体器件中，与实施方式1的半导体器件不同，在混合子单元区域LCh1中，接触槽CT在俯视时与沟槽T2重叠，在混合子单元区域LCh2中，接触槽CT在俯视时与沟槽T3重叠。
另外，也可以在混合子单元区域LCh1中，p+型半导体区域PR与在沟槽T2的内壁中形成了的栅极绝缘膜GI接触，在混合子单元区域LCh2中，p+型半导体区域PR与在沟槽T3的内壁中形成了的栅极绝缘膜GI接触。
<半导体器件的制造方法>
本实施方式3的半导体器件的制造方法除了在俯视时连接电极CP和沟槽电极TG2以及TG3的各个重叠这一点以外，与使用图5～图20来说明了的实施方式1的半导体器件的制造方法相同。
即，在本实施方式3的半导体器件的制造工序中，在混合子单元区域LCh1中，以在俯视时与沟槽T2重叠的方式形成接触槽CT，在混合子单元区域LCh2中，以在俯视时与沟槽T3重叠的方式形成接触槽CT。
此外，在本实施方式3中，与实施方式1不同，在混合子单元区域LCh1以及LCh2的各个中，接触槽CT在俯视时沿着Y轴方向连续地形成，p+型半导体区域PR在俯视时沿着Y轴方向连续地形成。
<本实施方式的主要的特征和效果>
在本实施方式3的半导体器件中，也与实施方式1的半导体器件同样地，在介于相互相邻的两个元件部PR1之间的介入部PR2中包含的p型浮置区域PF通过两个沟槽T4被分割为两个。
由此，在本实施方式3中，也与实施方式1同样地，能够使栅极电容增加，防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。另外，能够提高IE效应，降低导通电压，能够降低L负载开关在导通时的开关损耗。
另一方面，在本实施方式3中，与实施方式1不同，在俯视时，在混合子单元区域LCh1中形成了的连接电极CP和沟槽电极TG2重叠，在混合子单元区域LCh2中形成了的连接电极CP和沟槽电极TG3重叠。即，在本实施方式3中，相比于实施方式1，半导体层SLn中的、位于沟槽T1与沟槽T2之间以及沟槽T1与沟槽T3之间的部分的宽度更窄。
因此，在本实施方式3中，相比于实施方式1，空穴排出电阻更高，空穴更易于积蓄到n-型漂移区域ND中的发射极电极EE侧的部分，从发射极电极EE的电子的注入效率更高，IE效应进一步提高。因此，在本实施方式3中，相比于实施方式1，能够进一步提高半导体器件的性能。
(实施方式4)
在实施方式1的半导体器件中具备的IGBT芯片是具有EGE型有源单元区域的作为IGBT芯片的半导体器件，在各混合单元区域LCh中，p+型半导体区域PR沿着Y轴方向连续地形成。
另一方面，在实施方式1的半导体器件中具备的IGBT芯片是具有EGE型有源单元区域的作为IGBT芯片的半导体器件即可，所以也可以在各混合单元区域LCh中，在Y轴方向上相互隔开间隔地配置多个p+型半导体区域PR。将这样的例子说明为实施方式4的半导体器件。
图41以及图42是实施方式4的半导体器件的主要部分俯视图。图43以及图44是实施方式4的半导体器件的主要部分剖面图。图45是为了比较而示出的图，是实施方式1的半导体器件的主要部分剖面图。图43是沿着图42的B-B线的剖面图，图44是沿着图42的C-C线的剖面图，图45是沿着图3的C-C线的剖面图。此外，沿着图41以及图42的A-A线的剖面图与图4所示的剖面图相同。
在本实施方式4中，在混合子单元区域LCh1中，设置了多个由p+型体接触区域PBC和p+型闭锁防止区域PLP构成的p+型半导体区域PR。在混合子单元区域LCh1中，多个p+型半导体区域PR分别形成于半导体层SLn中的、位于沟槽T1与沟槽T2之间的部分，与p型体区域PB分别接触。在混合子单元区域LCh1中，多个p+型半导体区域PR中的p型的杂质浓度比p型体区域PB中的p型的杂质浓度高。发射极电极EE经由多个p+型半导体区域PR而与p型体区域PB电连接。
在混合子单元区域LCh1中，多个p+型半导体区域PR在俯视时沿着Y轴方向相互隔开间隔地配置。由此，能够降低半导体芯片CHP的导通电压，能够降低L负载开关在导通时的开关损耗。
另外，在混合子单元区域LCh1中，在层间绝缘膜IL以及p型体区域PB中形成了多个作为开口部的接触槽CT。多个接触槽CT在俯视时沿着Y轴方向相互隔开间隔地配置。在多个接触槽CT的各个中，分别埋入了多个连接电极CP的各个。另外，在混合子单元区域LCh1中，发射极电极EE经由多个连接电极CP而与n+型发射极区域NE以及多个p+型半导体区域PR电连接。
另外，在本实施方式4中，在混合子单元区域LCh2中设置了多个由p+型体接触区域PBC和p+型闭锁防止区域PLP构成的p+型半导体区域PR。在混合子单元区域LCh2中，多个p+型半导体区域PR分别形成于半导体层SLn中的、位于沟槽T1与沟槽T3之间的部分，与p型体区域PB分别接触。在混合子单元区域LCh2中，多个p+型半导体区域PR中的p型的杂质浓度比p型体区域PB中的p型的杂质浓度高。发射极电极EE经由多个p+型半导体区域PR而与p型体区域PB电连接。
在混合子单元区域LCh2中，多个p+型半导体区域PR在俯视时沿着Y轴方向相互隔开间隔地配置。由此，能够降低半导体芯片CHP的导通电压，能够降低L负载开关在导通时的开关损耗。
另外，在混合子单元区域LCh2中，在层间绝缘膜IL以及p型体区域PB中形成了多个作为开口部的接触槽CT。多个接触槽CT在俯视时沿着Y轴方向相互隔开间隔地配置。在多个接触槽CT的各个中，分别埋入了多个连接电极CP的各个。另外，在混合子单元区域LCh2中，发射极电极EE经由多个连接电极CP而与n+型发射极区域NE以及多个p+型半导体区域PR电连接。
如图44所示，在混合子单元区域LCh1以及LCh2的各个中，沿着Y轴方向交替地配置了形成了p+型半导体区域PR的区域、即有源区LCba和未形成p+型半导体区域PR的区域、即无源区LCbi。
优选地，在本实施方式4中，在混合子单元区域LCh1中，多个n+型发射极区域NE的各个在Y轴方向上配置于与多个p+型半导体区域PR的各个相同的位置。另外，优选地，在本实施方式4中，在混合子单元区域LCh2中，多个n+型发射极区域NE的各个在Y轴方向上配置于与多个p+型半导体区域PR的各个相同的位置。
此外，如使用上述图2以及图3说明的那样，另外，如图45所示，在实施方式1中，在混合子单元区域LCh1以及LCh2的各个中，p+型半导体区域PR沿着Y轴方向连续地形成。
<半导体器件的制造方法>
在本实施方式4的半导体器件的制造方法中，在混合子单元区域LCh1以及LCh2的各个中，形成多个接触槽CT，并形成多个p+型半导体区域PR，除了这一点以外，本实施方式4的半导体器件的制造方法与使用图5～图20来说明了的实施方式1的半导体器件的制造方法相同。
即，在本实施方式4的半导体器件的制造工序中，在混合子单元区域LCh1以及LCh2的各个中，在俯视时沿着Y轴方向相互隔开间隔地配置多个接触槽CT。另外，在本实施方式4的半导体器件的制造工序中，在混合子单元区域LCh1以及LCh2的各个中，在p型体区域PB中的、在多个接触槽CT各自的底面中露出的部分中形成作为p型的半导体区域的p+型体接触区域PBC。另外，在多个p+型体接触区域PBC的各个之下形成p+型闭锁防止区域PLP。因此，在本实施方式4的半导体器件的制造工序中，在混合子单元区域LCh1以及LCh2的各个中，由p+型体接触区域PBC和p+型闭锁防止区域PLP构成的p+型半导体区域PR在俯视时沿着Y轴方向相互隔开间隔地配置。
这样，在本实施方式4的半导体器件的制造工序中，形成在俯视时沿着Y轴方向相互隔开间隔地配置了的多个接触槽CT。另外，之后，能够将形成了多个接触槽CT的层间绝缘膜IL作为掩模，在俯视时沿着Y轴方向形成相互隔开间隔地配置了的多个p+型半导体区域PR。因此，在本实施方式4的半导体器件的制造工序中，无需追加准备用于形成多个p+型半导体区域PR的掩模，无需追加进行用于形成多个p+型半导体区域PR的光刻。
<本实施方式的主要的特征和效果>
在本实施方式4的半导体器件中，也与实施方式1的半导体器件同样地，在介于相互相邻的两个元件部PR1之间的介入部PR2中包含的p型浮置区域PF通过两个沟槽T4被分割为两个。
由此，在本实施方式4中，也与实施方式1同样地，能够使栅极电容增加，防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。另外，能够提高IE效应，降低导通电压，能够降低L负载开关在导通时的开关损耗。
另一方面，在本实施方式4中，与实施方式1不同，多个接触槽CT在俯视时沿着Y轴方向相互隔开间隔地配置，p+型半导体区域PR在俯视时沿着Y轴方向相互隔开间隔地配置。
如图45所示，在实施方式1的半导体器件中，在混合单元区域LCh中，p+型体接触区域PBC在俯视时在Y轴方向上连续地形成，在Y轴方向上在任意的位置配置了的部分的p+型体接触区域PBC都与发射极电极EE接触。因此，在实施方式1的半导体器件中，在Y轴方向上在任意的位置配置了的部分的p型体区域PB都经由该部分上的p+型体接触区域PBC而与发射极电极EE电连接。因此，如图45的电流路径PT3所示，在实施方式1的半导体器件中，在混合单元区域LCh中，空穴从在Y轴方向上在任意的位置配置了的部分的n-型漂移区域ND都被排出到发射极电极EE。
另一方面，在本实施方式4的半导体器件中，相比于实施方式1的半导体器件，多个接触槽CT在俯视时沿着Y轴方向相互隔开间隔地配置，p+型半导体区域PR在俯视时沿着Y轴方向相互隔开间隔地配置。因此，如图44的电流路径PT3所示，在实施方式4的半导体器件中，在混合单元区域LCh中，空穴仅从在有源区LCba中配置了的部分的n-型漂移区域ND被排出到发射极电极EE。
因此，在本实施方式4中，相比于实施方式1，空穴排出电阻变高，空穴更易于积蓄到n-型漂移区域ND中的发射极电极EE侧的部分，从发射极电极EE的电子注入效率变高，IE效应进一步提高。因此，在本实施方式4中，相比于实施方式1，能够进一步提高半导体器件的性能。
(实施方式5)
在实施方式5中，说明作为具有多个具备实施方式1的半导体器件的半导体芯片，该多个半导体芯片被相互并联地连接了的模块的例子。
图46是示出使用实施方式5的半导体器件的电子系统的一个例子的电路框图。图47是示出作为实施方式5的半导体器件的模块的等价电路图。在图47中，示出在图46所示的逆变器INV中包含的6个IGBT模块10中的、与U相PH1对应的两个IGBT模块10。
如图46所示，使用本实施方式5的半导体器件的电子系统具有马达MOT等负载、逆变器INV、控制电路CTC1以及控制电路CTC2。这样的电子系统是例如太阳能发电系统、风力发电系统或者无停电电源装置系统(UPS：Uninterruptible Power Supply(无间断供电))。作为马达MOT，此处使用3相马达。3相马达构成为通过相位不同的3相的电压来进行驱动。控制电路CTC1包括多个功率模块PM1以及PM2。
在图46所示的电子系统中，例如太阳能发电系统、风力发电系统或者无停电电源装置系统中的发电模块(图示省略)的输出与逆变器INV的输入端子TM1以及TM2连接，该发电模块的直流电压、即直流电力被供给到逆变器INV。
控制电路CTC1由例如ECU(Electronic Control Unit：电子控制单元)构成，内置了MCU(Micro Controller Unit：微控制器单元)那样的控制用的半导体芯片。控制电路CTC1包括多个功率模块PM1以及PM2。功率模块PM1以及PM2也由例如ECU构成，内置了MCU那样的控制用的半导体芯片。
在控制电路CTC1中包含的多个功率模块PM1以及PM2与控制电路CTC2连接。通过该控制电路CTC2控制逆变器INV。虽然图示省略，但控制电路CTC2包括例如栅极驱动器以及光耦合器。在控制电路CTC2中包含的栅极驱动器(图示省略)与逆变器INV连接。此时，在控制电路CTC2中包含的栅极驱动器(图示省略)与在逆变器INV中具备的IGBT的栅极电极连接。
对逆变器INV连接了马达MOT。另外，从例如太阳能发电系统、风力发电系统或者无停电电源装置系统中的发电模块(图示省略)对逆变器INV供给了的直流电压、即直流电力通过逆变器INV被变换为交流电压、即交流电力，被供给到马达MOT。通过从逆变器INV供给了的交流电压、即交流电力，驱动马达MOT。
在图46所示的例子中，马达MOT是由U相PH1、V相PH2以及W相PH3构成的3相马达。因此，逆变器INV也对应于由U相PH1、V相PH2以及W相PH3构成的3相。与这样的3相对应的逆变器INV具有合计6组IGBT模块10和二极管模块11的组。
本实施方式5的半导体器件与IGBT模块10相当。另外，IGBT模块10包括多个IGBT芯片12，而该IGBT芯片12与半导体芯片CHP(参照图1)相当。
此外，在马达MOT是2相马达的情况下，逆变器INV具有合计4组IGBT模块10和二极管模块11的组。
将逆变器INV中的、比马达MOT的输入电位更靠近电源电位VCC侧称为高压侧。另外，将逆变器INV中的、比马达MOT的输入电位更靠近接地电位GND侧称为低压侧。在图46所示的例子中，作为高压侧的IGBT模块10，使用三个IGBT模块10，作为低压侧的IGBT模块，使用三个IGBT模块10。另外，作为高压侧的二极管模块11，使用三个二极管模块11，作为低压侧的二极管模块11，使用三个二极管模块11。
图46的区域AR4所示的、与例如U相对应的两个IGBT模块10中的高压侧的IGBT模块10H如图47所示，具备多个、例如6个由半导体芯片CHP构成的IGBT芯片12。另外，与例如U相对应的两个IGBT模块10中的低压侧的IGBT模块10L具备多个、例如6个由半导体芯片CHP构成的IGBT芯片12。在高压侧以及低压侧的任意一个中，多个IGBT芯片12各自的发射极电极EE相互电连接，多个IGBT芯片12各自的集电极电极CE相互电连接。
作为在IGBT模块10中包含的多个IGBT芯片12的各个，能够使用图1～图4所示的实施方式1的半导体器件。
在图46所示的例子中，在由U相PH1、V相PH2以及W相PH3构成的3相的各相中，在经由输入端子TM1以及TM2而对逆变器INV供给的电源电位VCC与马达MOT的输入电位之间、即高压侧，逆并联连接了IGBT模块10和二极管模块11。另外，在由U相PH1、V相PH2以及W相PH3构成的3相的各相中，在马达MOT的输入电位与接地电位GND之间、即低压侧，逆并联连接了IGBT模块10和二极管模块11。
另外，对在6个IGBT模块10的各个中包含的多个IGBT芯片12各自的栅极电极连接了控制电路CTC2，通过该控制电路CTC2，控制在6个IGBT模块10中包含的多个IGBT芯片12的各个。此外，在6个二极管模块11的各个中，包括多个二极管13，各IGBT芯片12和各二极管13被逆并联连接。
通过使用控制电路CTC2来控制在各IGBT模块10中流过的电流，马达MOT被驱动而旋转。即，通过使用控制电路CTC2来控制各IGBT模块10的导通、截止，能够驱动马达MOT。在这样驱动马达MOT的情况下，需要使IGBT模块10导通、截止，但在马达MOT中包括电感。因此，如果使IGBT模块10截止，则由于在马达MOT中包含的电感而产生与IGBT模块10的电流所流过的方向相反的方向的逆向电流。在IGBT模块10中，不具有使该逆向电流流过的功能，所以通过与IGBT模块10逆并联地设置二极管模块11，使逆向电流回流而使在电感中积蓄的能量开放。
<本实施方式的主要的特征和效果>
如上所述，作为在本实施方式5的模块即IGBT模块10中包含的多个IGBT芯片12的各个，能够使用实施方式1的半导体器件。
因此，在本实施方式5的模块中包含的多个IGBT芯片12中，也与实施方式1的半导体器件同样地，能够使栅极电容增加，防止或者抑制在导通时流过IGBT的电流的急剧的变化或者振荡。
此外，如在实施方式1中所述，在使用半导体器件的电子系统中流过的电流越小，则在导通时越易于观测到振荡、即振铃。因此，在使用本实施方式5的半导体器件的电子系统是流过比在风力发电系统中流过的电流更小的电流的电子系统即太阳能发电系统或者无停电电源装置系统的情况下，使栅极电容增加、防止或者抑制在导通时在IGBT中流过的电流的急剧的变化或者振荡的效果变大。
另外，在本实施方式5的模块中包含的多个IGBT芯片12中，也与实施方式1的半导体器件同样地，能够提高IE效应，降低导通电压，能够降低L负载开关在导通时的开关损耗。
此外，作为在本实施方式5的模块即IGBT模块10中包含的多个IGBT芯片12的各个，能够使用实施方式1的变形例以及实施方式2～实施方式4的各个的半导体器件。此时，在本实施方式5的模块中包含的多个IGBT芯片12除了具有与实施方式1的半导体器件具有的效果同样的效果以外，还具有实施方式1的变形例以及实施方式2～实施方式4的各个的半导体器件所具有的效果。
以上，根据实施方式，具体地说明了由本发明者完成的发明，但本发明不限于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。

Claims (15)

1.一种半导体器件，具备：
半导体基板，具有第一主面以及与所述第一主面相反的一侧的第二主面；
第一导电类型的第一半导体层，形成于所述半导体基板的内部；
第二导电类型的第二半导体层，形成于所述半导体基板中的相对所述第一半导体层位于所述第二主面侧的部分的内部，所述第二导电类型与所述第一导电类型不同；
两个元件部，在所述半导体基板的所述第一主面中的、在俯视时在第一方向上相互隔开间隔地配置的两个第一区域的各个第一区域中，分别形成于所述第一半导体层；
介入部，在所述半导体基板的所述第一主面中的、在俯视时位于所述两个第一区域之间的第二区域中，形成于所述第一半导体层，并介于所述两个元件部之间；
集电极电极，与所述第二半导体层电连接；
栅极电极，与所述两个元件部电连接；以及
发射极电极，与所述两个元件部电连接，其中，
所述两个元件部各自具有：
第一槽部，从所述第一主面到达至所述第一半导体层的中途，并且在俯视时在与所述第一方向交叉的第二方向上延伸；
第二槽部，从所述第一主面到达至所述第一半导体层的中途，在俯视时在所述第二方向上延伸，并且相对所述第一槽部配置于与所述第二区域侧相反的一侧；
第三槽部，从所述第一主面到达至所述第一半导体层的中途，在俯视时在所述第二方向上延伸，并且相对所述第一槽部配置于所述第二区域侧；
第一沟槽电极，隔着第一绝缘膜而被埋入到所述第一槽部的内部；
第二沟槽电极，隔着第二绝缘膜而被埋入到所述第二槽部的内部；
第三沟槽电极，隔着第三绝缘膜而被埋入到所述第三槽部的内部；
所述第二导电类型的第一半导体区域，形成于所述第一半导体层中的位于所述第一槽部与所述第二槽部之间的部分的所述第一主面侧，并与所述第一绝缘膜以及所述第二绝缘膜接触；
所述第二导电类型的第二半导体区域，形成于所述第一半导体层中的位于所述第一槽部与所述第三槽部之间的部分的所述第一主面侧，并与所述第一绝缘膜以及所述第三绝缘膜接触；
所述第一导电类型的第三半导体区域，形成于所述第一半导体区域的所述第一主面侧，并与所述第一绝缘膜接触；以及
所述第一导电类型的第四半导体区域，形成于所述第二半导体区域的所述第一主面侧，并与所述第一绝缘膜接触，
所述介入部具有：
两个第四槽部，在所述第二区域中，从所述第一主面分别到达至所述第一半导体层的中途，在俯视时在所述第二方向上分别延伸，并且在所述第一方向上相互隔开间隔地配置；
两个第四沟槽电极，分别隔着第四绝缘膜而被埋入到所述两个第四槽部各自的内部；
所述第二导电类型的第五半导体区域，形成于所述第一半导体层中的位于所述两个第四槽部之间的部分；以及
所述第二导电类型的两个第六半导体区域，在所述第二区域中形成于所述第一半导体层，
所述两个第六半导体区域分别形成于所述第一半导体层中的分别隔着所述两个第四槽部的各个第四槽部而位于所述第一方向上的所述第五半导体区域的两侧的两个部分，
所述栅极电极与包含在所述两个元件部的各个元件部中的所述第一沟槽电极电连接，
所述发射极电极与包含在所述两个元件部的各个元件部中的所述第一半导体区域、所述第二半导体区域、所述第三半导体区域、所述第四半导体区域、所述第二沟槽电极以及所述第三沟槽电极电连接，并且与包含在所述介入部中的所述两个第四沟槽电极电连接，
所述两个第六半导体区域各自的所述第二主面侧的端部在与所述第一主面垂直的第三方向上，相对所述第五半导体区域的所述第二主面侧的端部配置于所述第二主面侧。
2.根据权利要求1所述的半导体器件，其特征在于，
所述介入部具有：
两个第五槽部，从所述第一主面分别到达至所述第一半导体层的中途，在俯视时在所述第二方向上分别延伸，并且在所述两个第四槽部之间在所述第一方向上相互隔开间隔地配置；
两个第五沟槽电极，分别隔着第五绝缘膜而被埋入到所述两个第五槽部各自的内部；以及
所述第二导电类型的第七半导体区域，形成于所述第一半导体层中的位于所述两个第五槽部之间的部分，
所述第五半导体区域包括形成于所述第一半导体层的所述第二导电类型的两个第八半导体区域，
所述两个第八半导体区域分别形成于所述第一半导体层中的分别隔着所述两个第五槽部的各个第五槽部而位于所述第一方向上的所述第七半导体区域的两侧的两个部分，
所述发射极电极与包含在所述介入部中的所述两个第五沟槽电极电连接，
所述两个第六半导体区域以及所述第七半导体区域各自的所述第二主面侧的端部在所述第三方向上，相对所述两个第八半导体区域各自的所述第二主面侧的端部的任意一个都配置于所述第二主面侧。
3.根据权利要求1所述的半导体器件，其特征在于，
所述两个元件部各自具有：
第六绝缘膜，覆盖所述第一半导体区域以及所述第二半导体区域；
第一开口部，贯通所述第六绝缘膜而到达至所述第一半导体区域的中途；
第二开口部，贯通所述第六绝缘膜而到达至所述第二半导体区域的中途；
所述第二导电类型的第九半导体区域，形成于所述第一半导体区域中的在所述第一开口部中露出的部分；
所述第二导电类型的第十半导体区域，形成于所述第二半导体区域中的在所述第二开口部中露出的部分；
第一连接电极，被埋入到所述第一开口部；以及
第二连接电极，被埋入到所述第二开口部，
所述第九半导体区域中的所述第二导电类型的杂质浓度比所述第一半导体区域中的所述第二导电类型的杂质浓度高，
所述第十半导体区域中的所述第二导电类型的杂质浓度比所述第二半导体区域中的所述第二导电类型的杂质浓度高，
所述发射极电极经由所述第一连接电极而与所述第三半导体区域以及所述第九半导体区域电连接，经由所述第二连接电极而与所述第四半导体区域以及所述第十半导体区域电连接，
所述第一开口部在俯视时与所述第二槽部重叠，
所述第二开口部在俯视时与所述第三槽部重叠。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第九半导体区域与所述第二绝缘膜接触，
所述第十半导体区域与所述第三绝缘膜接触。
5.根据权利要求1所述的半导体器件，其特征在于，
所述两个元件部各自具有：
所述第二导电类型的多个第十一半导体区域，分别形成于所述第一半导体层中的位于所述第一槽部与所述第二槽部之间的部分，并与所述第一半导体区域分别接触；以及
所述第二导电类型的多个第十二半导体区域，分别形成于所述第一半导体层中的位于所述第一槽部与所述第三槽部之间的部分，并与所述第二半导体区域分别接触，
所述多个第十一半导体区域在俯视时沿着所述第二方向相互隔开间隔地配置，
所述多个第十二半导体区域在俯视时沿着所述第二方向相互隔开间隔地配置，
所述多个第十一半导体区域各自中的所述第二导电类型的杂质浓度比所述第一半导体区域中的所述第二导电类型的杂质浓度高，
所述多个第十二半导体区域各自中的所述第二导电类型的杂质浓度比所述第二半导体区域中的所述第二导电类型的杂质浓度高，
所述发射极电极经由所述多个第十一半导体区域而与所述第一半导体区域电连接，经由所述多个第十二半导体区域而与所述第二半导体区域电连接。
6.根据权利要求5所述的半导体器件，其特征在于，
所述两个元件部各自具有：
第七绝缘膜，覆盖所述第一半导体区域以及所述第二半导体区域；
多个第三开口部，分别贯通所述第七绝缘膜而分别到达至所述第一半导体区域的中途；
多个第四开口部，分别贯通所述第七绝缘膜而分别到达至所述第二半导体区域的中途；
多个第三连接电极，分别被埋入到所述多个第三开口部的各个第三开口部；以及
多个第四连接电极，分别被埋入到所述多个第四开口部的各个第四开口部，
所述多个第三开口部在俯视时沿着所述第二方向相互隔开间隔地配置，
所述多个第四开口部在俯视时沿着所述第二方向相互隔开间隔地配置，
所述多个第十一半导体区域分别形成于所述第一半导体区域中的在所述多个第三开口部的各个第三开口部中露出的部分，
所述多个第十二半导体区域分别形成于所述第二半导体区域中的在所述多个第四开口部的各个第四开口部中露出的部分，
所述发射极电极经由所述多个第三连接电极而与所述第三半导体区域以及所述多个第十一半导体区域电连接，并且经由所述多个第四连接电极而与所述第四半导体区域以及所述多个第十二半导体区域电连接。
7.根据权利要求5所述的半导体器件，其特征在于，
所述两个元件部各自具有：
多个所述第三半导体区域；以及
多个所述第四半导体区域，
多个所述第三半导体区域的各个第三半导体区域在所述第二方向上配置于与所述多个第十一半导体区域的各个第十一半导体区域相同的位置，
多个所述第四半导体区域的各个第四半导体区域在所述第二方向上配置于与所述多个第十二半导体区域的各个第十二半导体区域相同的位置。
8.根据权利要求1所述的半导体器件，其特征在于，
所述介入部具有所述第一导电类型的第十三半导体区域，所述第十三半导体区域形成于所述第一半导体层中的位于所述两个第四槽部之间并且相对所述第五半导体区域位于所述第二主面侧的部分，
所述第十三半导体区域中的所述第一导电类型的杂质浓度比所述第一半导体层中的相对所述第十三半导体区域位于所述第二主面侧的部分中的所述第一导电类型的杂质浓度高。
9.根据权利要求8所述的半导体器件，其特征在于，
所述两个元件部各自具有：
所述第一导电类型的第十四半导体区域，形成于所述第一半导体层中的位于所述第一槽部与所述第二槽部之间并且相对所述第一半导体区域位于所述第二主面侧的部分；以及
所述第一导电类型的第十五半导体区域，形成于所述第一半导体层中的位于所述第一槽部与所述第三槽部之间并且相对所述第二半导体区域位于所述第二主面侧的部分，
所述第十四半导体区域中的所述第一导电类型的杂质浓度比所述第一半导体层中的相对所述第十四半导体区域位于所述第二主面侧的部分中的所述第一导电类型的杂质浓度高，
所述第十五半导体区域中的所述第一导电类型的杂质浓度比所述第一半导体层中的相对所述第十五半导体区域位于所述第二主面侧的部分中的所述第一导电类型的杂质浓度高。
10.根据权利要求1所述的半导体器件，其特征在于，
在相互相邻的所述第三槽部和所述第六半导体区域的组中，所述第六半导体区域的所述第二主面侧的端部在所述第三方向上，相对所述第三槽部的所述第二主面侧的端部配置于所述第二主面侧。
11.一种半导体器件的制造方法，具备：
(a)工序，准备具有第一主面以及与所述第一主面相反的一侧的第二主面的半导体基板；
(b)工序，在所述半导体基板的内部形成第一导电类型的第一半导体层；
(c)工序，在所述半导体基板中的相对所述第一半导体层位于所述第二主面侧的部分的内部形成与所述第一导电类型不同的第二导电类型的第二半导体层；
(d)工序，在所述半导体基板的所述第一主面中的在俯视时在第一方向上相互隔开间隔地配置的两个第一区域的各个第一区域中，在所述第一半导体层形成元件部；
(e)工序，在所述半导体基板的所述第一主面中的在俯视时位于所述两个第一区域之间的第二区域中，在所述第一半导体层形成介于在所述两个第一区域的各个第一区域分别形成的两个所述元件部之间的介入部；
(f)工序，形成与所述第二半导体层电连接的集电极电极；
(g)工序，形成与所述两个元件部电连接的栅极电极；以及
(h)工序，形成与所述两个元件部电连接的发射极电极，
其中，
所述(d)工序具有：
(d1)工序，形成从所述第一主面到达至所述第一半导体层的中途并且在俯视时在与所述第一方向交叉的第二方向上延伸的第一槽部，形成从所述第一主面到达至所述第一半导体层的中途、在俯视时在所述第二方向上延伸并且相对所述第一槽部配置于与所述第二区域侧相反的一侧的第二槽部，形成从所述第一主面到达至所述第一半导体层的中途、在俯视时在所述第二方向上延伸并且相对所述第一槽部配置于所述第二区域侧的第三槽部；
(d2)工序，形成隔着第一绝缘膜而被埋入到所述第一槽部的内部的第一沟槽电极，形成隔着第二绝缘膜而被埋入到所述第二槽部的内部的第二沟槽电极，形成隔着第三绝缘膜而被埋入到所述第三槽部的内部的第三沟槽电极；
(d3)工序，在所述第一半导体层中的位于所述第一槽部与所述第二槽部之间的部分的所述第一主面侧形成与所述第一绝缘膜以及所述第二绝缘膜接触的所述第二导电类型的第一半导体区域，在所述第一半导体层中的位于所述第一槽部与所述第三槽部之间的部分的所述第一主面侧形成与所述第一绝缘膜以及所述第三绝缘膜接触的所述第二导电类型的第二半导体区域；以及
(d4)工序，在所述第一半导体区域的所述第一主面侧形成与所述第一绝缘膜接触的所述第一导电类型的第三半导体区域，在所述第二半导体区域的所述第一主面侧形成与所述第一绝缘膜接触的所述第一导电类型的第四半导体区域，
所述(e)工序具有：
(e1)工序，形成两个第四槽部，所述两个第四槽部在所述第二区域中从所述第一主面分别到达至所述第一半导体层的中途，在俯视时在所述第二方向上分别延伸并且在所述第一方向上相互隔开间隔地配置；
(e2)工序，形成两个第四沟槽电极，所述两个第四沟槽电极分别隔着第四绝缘膜而被埋入到所述两个第四槽部各自的内部；以及
(e3)工序，在所述第一半导体层中的位于所述两个第四槽部之间的部分形成所述第二导电类型的第五半导体区域，在所述第二区域中在所述第一半导体层形成所述第二导电类型的两个第六半导体区域，
在所述(e3)工序中，在所述第一半导体层中的分别隔着所述两个第四槽部的各个第四槽部而位于所述第一方向上的所述第五半导体区域的两侧的两个部分，分别形成所述两个第六半导体区域，
在所述(g)工序中，形成与包含在所述两个元件部的各个元件部中的所述第一沟槽电极电连接的所述栅极电极，
在所述(h)工序中，形成与包含在所述两个元件部的各个元件部中的所述第一半导体区域、所述第二半导体区域、所述第三半导体区域、所述第四半导体区域、所述第二沟槽电极以及所述第三沟槽电极电连接、并且与包含在所述介入部中的所述两个第四沟槽电极电连接的所述发射极电极，
所述两个第六半导体区域各自的所述第二主面侧的端部在与所述第一主面垂直的第三方向上，相对所述第五半导体区域的所述第二主面侧的端部配置于所述第二主面侧。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(e3)工序中，在进行所述(d3)工序时形成所述第五半导体区域。
13.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(e1)工序中，形成从所述第一主面分别到达至所述第一半导体层的中途、在俯视时在所述第二方向上分别延伸并且在所述两个第四槽部之间在所述第一方向上相互隔开间隔地配置的两个第五槽部，
在所述(e2)工序中，形成分别隔着第五绝缘膜而被埋入到所述两个第五槽部各自的内部的两个第五沟槽电极，
在所述(e3)工序中，在所述第一半导体层中的位于所述两个第五槽部之间的部分形成所述第二导电类型的第七半导体区域，在所述第一半导体层中的分别隔着所述两个第五槽部的各个第五槽部而位于所述第一方向上的所述第七半导体区域的两侧的两个部分分别形成所述第二导电类型的两个第八半导体区域的各个第八半导体区域，
所述第五半导体区域包括所述两个第八半导体区域，
在所述(h)工序中，形成与包含在所述介入部中的所述两个第五沟槽电极电连接的所述发射极电极，
所述两个第六半导体区域以及所述第七半导体区域各自的所述第二主面侧的端部在所述第三方向上，相对所述两个第八半导体区域各自的所述第二主面侧的端部的任意一个都配置于所述第二主面侧。
14.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述(d)工序具有：
(d5)工序，形成覆盖所述第一半导体区域以及所述第二半导体区域的第六绝缘膜；
(d6)工序，形成贯通所述第六绝缘膜而到达至所述第一半导体区域的中途的第一开口部，形成贯通所述第六绝缘膜而到达至所述第二半导体区域的中途的第二开口部；
(d7)工序，在所述第一半导体区域中的在所述第一开口部中露出的部分形成所述第二导电类型的第九半导体区域，在所述第二半导体区域中的在所述第二开口部中露出的部分形成所述第二导电类型的第十半导体区域；
(d8)工序，形成被埋入到所述第一开口部的第一连接电极，形成被埋入到所述第二开口部的第二连接电极，
所述第九半导体区域中的所述第二导电类型的杂质浓度比所述第一半导体区域中的所述第二导电类型的杂质浓度高，
所述第十半导体区域中的所述第二导电类型的杂质浓度比所述第二半导体区域中的所述第二导电类型的杂质浓度高，
在所述(h)工序中，形成经由所述第一连接电极而与所述第三半导体区域以及所述第九半导体区域电连接、经由所述第二连接电极而与所述第四半导体区域以及所述第十半导体区域电连接的所述发射极电极。
15.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述(d)工序具有：
(d9)工序，在所述第一半导体层中的位于所述第一槽部与所述第二槽部之间并且相对所述第一半导体区域位于所述第二主面侧的部分形成所述第一导电类型的第十一半导体区域，在所述第一半导体层中的位于所述第一槽部与所述第三槽部之间并且相对所述第二半导体区域位于所述第二主面侧的部分形成所述第一导电类型的第十二半导体区域，
所述(e)工序具有：
(e4)工序，在所述第一半导体层中的位于所述两个第四槽部之间并且相对所述第五半导体区域位于所述第二主面侧的部分形成所述第一导电类型的第十三半导体区域，
在所述(e4)工序中，在进行所述(d9)工序时形成所述第十三半导体区域。
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