JP2019145708A - 半導体装置 - Google Patents

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Abstract

【課題】破壊が生じ難い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第２導電形の第８半導体領域と、を備える。第１半導体領域は、第１部分と、第２部分と、第１方向において第１部分と第２部分との間に位置する第３部分と、を有する。第２半導体領域は、第１部分の下に設けられている。第３半導体領域は、第１部分の上に設けられている。第４半導体領域は、第３半導体領域の上に設けられている。第５半導体領域は、第２部分の下に設けられている。第６半導体領域は、第２部分の上に設けられている。第７半導体領域は、第３部分の上に設けられている。第８半導体領域は、第１領域及び第２領域を有する。第２領域の下端は第１領域の下端よりも上方に位置する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＩＧＢＴ(Insulated Gate Bipolar Transistor)としての機能と、ＦＷＤ(Free Wheel Diode)としての機能と、を備えたＲＣ(Reverse Conducting)−ＩＧＢＴがある。この半導体装置において、破壊が生じ難いことが望まれている。
特開２０１６−５８６５４号公報
本発明が解決しようとする課題は、破壊が生じ難い半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、第１導電形の第５半導体領域と、第２導電形の第６半導体領域と、第２導電形の第７半導体領域と、第２導電形の第８半導体領域と、を備える。前記第１半導体領域は、第１部分と、第２部分と、第１方向において前記第１部分と前記第２部分との間に位置する第３部分と、を有する。前記第２半導体領域は、前記第１部分の下に設けられている。前記第３半導体領域は、前記第１部分の上に設けられている。前記第２半導体領域から前記第３半導体領域に向かう第２方向は、前記第１方向に対して垂直である。前記第４半導体領域は、前記第３半導体領域の上に設けられている。前記ゲート電極は、前記第１方向において、前記第１半導体領域の一部、前記第３半導体領域、及び前記第４半導体領域の少なくとも一部とゲート絶縁層を介して対向する。前記第５半導体領域は、前記第２部分の下に設けられている。前記第６半導体領域は、前記第２部分の上に設けられている。前記第７半導体領域は、前記第３部分の上に設けられている。前記第８半導体領域は、 前記第３半導体領域、前記第６半導体領域、及び前記第７半導体領域を囲む。前記第８半導体領域は、前記第１方向及び前記第２方向に垂直な第３方向において、一部が前記第３半導体領域と並ぶ第１領域と、前記第３方向において、一部が前記第７半導体領域と並ぶ第２領域と、を有する。前記第２領域の下端は前記第１領域の下端よりも上方に位置する。
第１実施形態に係る半導体装置を表す平面図である。 図１の部分Ａを拡大した斜視断面図である。 図２のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。 図１のＤ−Ｄ’断面図である。 第１実施形態の変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の変形例に係る半導体装置の特性を表すグラフである。 第２実施形態に係る半導体装置を表す斜視断面図である。 第３実施形態に係る半導体装置を表す斜視断面図である。 第４実施形態に係る半導体装置を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１の部分Ａを拡大した斜視断面図である。
図３（ａ）〜図３（ｃ）は、それぞれ、図２のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
図４は、図１のＤ−Ｄ’断面図である。
半導体装置１００は、ＲＣ−ＩＧＢＴである。図１に表したように、半導体装置１００は、少なくとも１つのＩＧＢＴ領域Ｒ１及び少なくとも１つのダイオード領域Ｒ２を有する。例えば、ダイオード領域Ｒ２は、ＩＧＢＴ領域Ｒ１同士の間に位置する。ＩＧＢＴ領域Ｒ１は、ＩＧＢＴとして機能し、半導体装置１００がオン状態のときに電流を流す。ダイオード領域Ｒ２は、例えば、半導体装置１００がオフ状態のときに、フリーホイールダイオードとして機能する。
半導体装置１００の上面には、例えば、エミッタ電極３２（第２電極）、ゲートパッド３３、及びゲート配線３４が設けられている。エミッタ電極３２は、ＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２の上に設けられている。ゲートパッド３３及びゲート配線３４は、エミッタ電極３２と離間している。ゲート配線３４は、ゲートパッド３３と接続され、エミッタ電極３２の周りに設けられている。
図２に表したように、半導体装置１００は、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ＋形（第２導電形）コレクタ領域２（第２半導体領域）、ｐ形ベース領域３（第３半導体領域）、ｎ＋形エミッタ領域４（第４半導体領域）、ｎ＋形カソード領域５（第５半導体領域）、ｐ−形アノード領域６（第６半導体領域）、ｐ形半導体領域７ａ（第７半導体領域の一例）、ｐ−形半導体領域７ｂ（第７半導体領域の別の一例）、ｐ＋形ガードリング領域８（第８半導体領域）、ｐ＋形コンタクト領域１１、ｐ＋形アノード領域１２、ｎ形バッファ領域１３、ゲート電極２０、ゲート絶縁層２１、第１導電部２４、第１絶縁層２５、第２導電部２８、第２絶縁層２９、及びコレクタ電極３１（第１電極）をさらに有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｐ＋形コレクタ領域２からｐ形ベース領域３に向かう方向をＺ方向（第２方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第１方向）及びＹ方向（第３方向）とする。また、説明のために、ｐ＋形コレクタ領域２からｐ形ベース領域３に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｐ＋形コレクタ領域２とｐ形ベース領域３との相対的な位置関係に基づき、重力の方向とは無関係である。
ｎ−形ドリフト領域１は、第１部分１ａ、第２部分１ｂ、及び第３部分１ｃを有する。第３部分１ｃは、Ｘ方向において第１部分１ａと第２部分１ｂとの間に位置する。ｐ＋形コレクタ領域２は、第１部分１ａの下及び第３部分１ｃの一部の下に設けられている。ｎ＋形カソード領域５は、第２部分１ｂの下及び第３部分１ｃの別の一部の下に設けられている。
ｎ−形ドリフト領域１とｐ＋形コレクタ領域２との間及びｎ−形ドリフト領域１とｎ＋形カソード領域５との間には、例えば、ｎ形バッファ領域１３が設けられている。コレクタ電極３１は、ｐ＋形コレクタ領域２及びｎ＋形カソード領域５の下に設けられ、ｐ＋形コレクタ領域２及びｎ＋形カソード領域５と電気的に接続されている。
ｐ形ベース領域３及びゲート電極２０は、第１部分１ａの上に設けられている。ｎ＋形エミッタ領域４及びｐ＋形コンタクト領域１１は、ｐ形ベース領域３の上に設けられている。ゲート電極２０は、Ｘ方向において、ｎ−形ドリフト領域１の一部、ｐ形ベース領域３、及びｎ＋形エミッタ領域４の少なくとも一部と、ゲート絶縁層２１を介して対向している。
ｐ−形アノード領域６及び第２導電部２８は、第２部分１ｂの上に設けられている。ｐ＋形アノード領域１２は、ｐ−形アノード領域６の上に選択的に設けられている。第２導電部２８は、Ｘ方向において、ｎ−形ドリフト領域１の一部及びｐ−形アノード領域６と、第２絶縁層２９を介して対向している。
ｐ形半導体領域７ａ及びｐ−形半導体領域７ｂは、第３部分１ｃの上に設けられている。例えば、ｐ形半導体領域７ａはｐ＋形コレクタ領域２の直上に位置し、ｐ−形半導体領域７ｂはｎ＋形カソード領域５の直上に位置している。ｐ＋形アノード領域１２が、ｐ−形半導体領域７ｂの上に設けられていても良い。第１導電部２４は、Ｘ方向においてｐ形半導体領域７ａ及びｐ−形半導体領域７ｂとの間に位置し、これらの半導体領域と第１絶縁層２５を介して対向している。ｐ形半導体領域７ａは、Ｘ方向においてゲート電極２０と第１導電部２４との間に位置し、Ｙ方向に延びている。ｐ−形半導体領域７ｂは、Ｘ方向において第１導電部２４と第２導電部２８との間に位置し、Ｙ方向に延びている。
エミッタ電極３２は、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域１１、ｐ形半導体領域７ａ、ｐ−形半導体領域７ｂ、ｐ−形アノード領域６、ｐ＋形アノード領域１２、ｐ＋形ガードリング領域８、第１導電部２４、及び第２導電部２８の上に設けられ、これらと電気的に接続されている。ゲート電極２０は、ゲート配線３４を介してゲートパッド３３と電気的に接続されている。ゲート電極２０は、エミッタ電極３２と電気的に分離されている。
ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｐ＋形コンタクト領域１１、ｐ−形アノード領域６、ゲート電極２０、第１導電部２４、及び第２導電部２８のそれぞれは、例えば、Ｘ方向において複数設けられ、Ｙ方向に延びている。ｐ＋形アノード領域１２は、例えば、それぞれのｐ−形アノード領域６の上において、Ｙ方向に複数設けられている。ｐ形半導体領域７ａ及びｐ−形半導体領域７ｂは、Ｙ方向に延びている。
図１では、ｐ＋形ガードリング領域８の外縁を破線で表している。ｐ＋形ガードリング領域８は、複数のｐ形ベース領域３、複数のｐ−形アノード領域６、ｐ形半導体領域７ａ、及びｐ−形半導体領域７ｂを囲んでいる。ｐ＋形ガードリング領域８は、図２に表したように、第１領域８ａ、第２領域８ｂ、及び第３領域８ｃを有する。
図３（ａ）に表したように、第１領域８ａの一部は、Ｙ方向においてｐ形ベース領域３と並んでいる。図３（ｂ）に表したように、第２領域８ｂの一部は、Ｙ方向においてｐ形半導体領域７ａと並んでいる。第２領域８ｂの別の一部は、Ｙ方向においてｐ−形半導体領域７ｂと並んでいる。図３（ｃ）に表したように、第３領域８ｃの一部は、Ｙ方向においてｐ−形アノード領域６と並んでいる。
第２領域８ｂの下端は、第１領域８ａの下端及び第３領域８ｃの下端よりも上方に位置する。すなわち、第２領域８ｂとｎ−形ドリフト領域１とのｐｎ接合面は、第１領域８ａとｎ−形ドリフト領域１とのｐｎ接合面及び第３領域８ｃとｎ−形ドリフト領域１とのｐｎ接合面よりも上方に位置する。
ｐ＋形ガードリング領域８の下端の位置は、例えば図４（ａ）に表したように、連続的に変化している。または、ｐ＋形ガードリング領域８の下端の位置は、図４（ｂ）に表したように、ステップ状に変化していても良い。例えば、第１領域８ａの最も深い深さ（最も長いＺ方向における長さ）Ｄ１は、ゲート絶縁層２１、第１絶縁層２５、または第２絶縁層２９の深さＤ（図２に表す）の、１．０倍以上２．０倍以下であることが望ましい。深さＤは、換言すると、これらの絶縁層の下端とソース電極３２との間のＺ方向における距離である。第２領域８ｂの最も浅い深さ（最も短いＺ方向における長さ）Ｄ２は、Ｄより大きく、Ｄ１未満である。第３領域８ｃの下端は、例えば、第２領域８ｂの下端よりも下方に位置する。または、第３領域８ｃの下端は、第２領域８ｂの下端と同じ位置にあっても良い。
半導体装置１００の動作を説明する。
コレクタ電極３１に、エミッタ電極３２に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、半導体装置１００がオン状態となる。このとき、ｐ形ベース領域３のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通ってｎ＋形エミッタ領域４からｎ−形ドリフト領域１に注入され、正孔は、ｐ＋形コレクタ領域２からｎ−形ドリフト領域１に注入される。これにより、ＩＧＢＴ領域Ｒ１に電流が流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域３におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
例えば、複数の半導体装置１００によってブリッジ回路が構成されている場合、１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３２に誘導起電力が加わる。これにより、この別の半導体装置１００において、ダイオード領域Ｒ２が動作し、ｐ−形アノード領域６（ｐ＋形アノード領域１２）からｎ−形ドリフト領域１へ正孔が注入され、ｎ＋形カソード領域５からｎ−形ドリフト領域１へ電子が注入される。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ＋形コレクタ領域２、ｐ形ベース領域３、ｎ＋形エミッタ領域４、ｎ＋形カソード領域５、ｐ−形アノード領域６、ｐ形半導体領域７ａ、ｐ−形半導体領域７ｂ、ｐ＋形ガードリング領域８、ｐ＋形コンタクト領域１１、ｐ＋形アノード領域１２、及びｎ形バッファ領域１３は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０、第１導電部２４、及び第２導電部２８は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１、第１絶縁層２５、及び第２絶縁層２９は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３１、エミッタ電極３２、ゲートパッド３３、及びゲート配線３４は、アルミニウムなどの金属を含む。
第１実施形態の効果を説明する。
半導体装置１００がオン状態からオフ状態に切り替わると、半導体装置１００が接続された電気回路のインダクタンス成分により、コレクタ電極３１に誘導起電力が加わる場合がある。コレクタ電極３１に誘導起電力が加わると、ＩＧＢＴ領域Ｒ１内部において、アバランシェ降伏が生じる。一般的に、アバランシェ降伏は、ＩＧＢＴ領域Ｒ１において局所的に発生し、これにより、ＩＧＢＴ領域Ｒ１を流れる電流フィラメントが発生する。電流フィラメントが発生すると、その箇所の温度が上昇する。従って、同じ箇所で電流フィラメントが発生し続けると、最終的に熱暴走によって半導体装置１００が破壊されてしまう。
発明者は、ＲＣ−ＩＧＢＴにおいて、電流フィラメントによる破壊が、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界の近傍であり、且つｐ＋形ガードリング領域８近傍の部分において、特に発生しやすいことを発見した。発明者は、この知見に基づき検討を行ったところ、当該部分における電界を、ＩＧＢＴ領域Ｒ１のｐ＋形ガードリング領域８近傍の電界よりも低くすることで、電流フィラメントによる破壊が発生し難くなることを発見した。
半導体装置１００では、ｎ−形ドリフト領域１は、ＩＧＢＴ領域Ｒ１に含まれる第１部分１ａと、ダイオード領域Ｒ２に含まれる第２部分１ｂと、の間に位置する第３部分１ｃを有する。第３部分１ｃの上には、ｐ形半導体領域７ａ及びｐ−形半導体領域７ｂが設けられ、ｐ＋形ガードリング領域８の第２領域８ｂの一部は、ｐ形半導体領域７ａ及びｐ−形半導体領域７ｂとＹ方向において並んでいる。この第２領域８ｂの下端は、ｐ形ベース領域３とＹ方向において並ぶ第１領域８ａの下端よりも上方に位置する。この構成によれば、従来の半導体装置において電流フィラメントによる破壊が生じ易い箇所の電界を低減でき、当該箇所で破壊が発生する可能性を低減できる。
（変形例）
図５は、第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
図６は、第１実施形態の変形例に係る半導体装置の特性を表すグラフである。
変形例に係る半導体装置１１０は、半導体装置１００と、ｐ＋形ガードリング領域８の構造が異なる。図５（ａ）〜図５（ｃ）は、それぞれ、図２のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図に対応する。図５（ａ）〜図５（ｃ）に表したように、半導体装置１１０では、第１領域８ａ〜第３領域８ｃのそれぞれの下端が同じ位置にある。
図６の横軸は、Ｘ方向における位置Ｐを表し、縦軸は、ｐ＋形ガードリング領域８の各点のｐ形不純物濃度Ｃ［ａｔｏｍｓ／ｃｍ３］を表す。図６に表したように、第２領域８ｂにおけるｐ形不純物濃度は、第１領域８ａにおけるｐ形不純物濃度よりも低い。例えば、第１領域８ａにおけるピークのｐ形不純物濃度Ｃ１は、第２領域８ｂにおける最も低いｐ形不純物濃度Ｃ２の、１．１倍以上、１０倍以下であることが望ましい。
第３領域８ｃにおけるｐ形不純物濃度は、例えば、第２領域８ｂにおけるｐ形不純物濃度よりも高い。または、第３領域８ｃにおけるｐ形不純物濃度は、第２領域８ｂにおけるｐ形不純物濃度と同じでも良い。
第２領域８ｂにおけるｐ形不純物濃度が第１領域８ａにおけるｐ形不純物濃度よりも低いことで、半導体装置１００と同様に、第２領域８ｂ近傍における電界強度を、第１領域８ａ近傍における電界強度よりも低減できる。これにより、半導体装置１００と同様に、電流フィラメントによる破壊が発生する可能性を低減できる。
なお、半導体装置１１０において、半導体装置１００と同様に、第２領域８ｂの下端を、第１領域８ａの下端よりも上方に位置させても良い。これにより、第２領域８ｂ近傍における電界強度をより低減できる。
（第２実施形態）
図７は、第２実施形態に係る半導体装置を表す斜視断面図である。
第２実施形態に係る半導体装置２００は、ゲート電極２０の構造について、半導体装置１００と差異を有する。
半導体装置２００では、第１絶縁層２５の下端及び第２絶縁層２９の下端が、ゲート絶縁層２１の下端よりも上方に位置している。すなわち、第１導電部２４の下端及び第２導電部２８の下端が、ゲート電極２０の下端よりも上方に位置している。第１導電部２４及び第２導電部２８のそれぞれのＺ方向における長さは、ゲート電極２０のＺ方向における長さよりも短い。
複数のゲート電極２０は、ゲート電極２０ａ、２０ｂ、及び２０ｃを含む。ゲート電極２０ｂの下端の位置は、ゲート電極２０ａの下端の位置よりも上方に位置し、ゲート電極２０ｃの下端の位置よりも下方に位置している。ゲート電極２０ｃは、Ｘ方向において、ｐ形ベース領域３とｐ形半導体領域７ａとの間及びゲート電極２０ｂと第１導電部２４との間に位置している。ゲート電極２０ｂは、ゲート電極２０ａよりもｐ形半導体領域７ａ側に位置している。換言すると、ゲート電極２０の下端の位置は、ｐ形半導体領域７ａ（ダイオード領域Ｒ２）に近づくほど、より上方に位置している。
ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍に設けられたゲート電極２０ｃの下端の位置を、ＩＧＢＴ領域Ｒ１の中心側に設けられたゲート電極２０ａ及び２０ｂの下端の位置よりも上方に位置させることで、境界近傍の電界強度を低減できる。これにより、第２領域８ｂ近傍における電界強度も低減され、電流フィラメントによる破壊が発生する可能性を低減できる。
望ましくは、ゲート電極２０ｂの下端の位置は、ゲート電極２０ａの下端の位置よりも情報に位置する。このように、ＩＧＢＴ領域Ｒ１内において、ダイオード領域Ｒ２に近づくほど、ゲート電極２０の下端の位置を上方に位置させることで、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍における電界強度をより一層低減できる。
（第３実施形態）
図８は、第３実施形態に係る半導体装置を表す斜視断面図である。
第３実施形態に係る半導体装置３００は、ｎ形バリア領域９（第９半導体領域）をさらに有する。ｎ形バリア領域９は、Ｘ方向において複数設けられている。複数のｎ形バリア領域９は、それぞれ、Ｚ方向において、第１部分１ａと複数のｐ形ベース領域３との間に設けられている。
複数のｎ形バリア領域９は、ｎ形バリア領域９ａ及びｎ形バリア領域９ｂを含む。ｎ形バリア領域９ｂのｎ形不純物濃度は、ｎ形バリア領域９ａのｎ形不純物濃度よりも低い。ｎ形バリア領域９ｂのＸ方向における位置は、ｐ形半導体領域７ａのＸ方向における位置と、ｎ形バリア領域９ａのＸ方向における位置と、の間にある。すなわち、ｐ形半導体領域７ａ（ダイオード領域Ｒ２）に近づくほど、ｎ形バリア領域９のｎ形不純物濃度が低い。
ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍に設けられたｎ形バリア領域９ｂのｎ形不純物濃度を、ＩＧＢＴ領域Ｒ１の中心側に設けられたｎ形バリア領域９ａのｎ形不純物濃度よりも低くすることで、境界近傍の電界強度を低減できる。これにより、第２領域８ｂ近傍における電界強度も低減され、電流フィラメントによる破壊が発生する可能性を低減できる。
望ましくは、ｎ形バリア領域９ａのｎ形不純物濃度は、ｎ形バリア領域９ａよりもＩＧＢＴ領域Ｒ１の中心側に設けられた、別のｎ形バリア領域９のｎ形不純物濃度よりも低い。このように、ＩＧＢＴ領域Ｒ１内において、ダイオード領域Ｒ２に近づくほど、ｎ形バリア領域９の濃度を低下させることで、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍における電界強度をより一層低減できる。
なお、本実施形態におけるｎ形バリア領域９同士の間のｎ形不純物濃度の高低について、ｎ形バリア領域９にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低が、上述した関係にあれば良い。
（第４実施形態）
図９は、第４実施形態に係る半導体装置を表す斜視断面図である。
図９に表したように、複数のゲート電極２０は、ゲート電極２０ａ、ゲート電極２０ｂ、及びゲート電極２０ｃを含む。複数のゲート絶縁層２１は、ゲート絶縁層２１ａ、ゲート絶縁層２１ｂ、及びゲート絶縁層２１ｃを含む。
第４実施形態に係る半導体装置４００では、第１絶縁層２５と、第１絶縁層２５とＸ方向において隣り合うゲート絶縁層２１ｃと、の間の距離Ｄ３が、Ｘ方向において隣り合うゲート絶縁層２１ｂとゲート絶縁層２１ｃとの間の距離Ｄ４よりも短い。これに伴い、第１導電部２４と、第１導電部２４とＸ方向において隣り合うゲート電極２０ｃと、の間の距離Ｄ６が、Ｘ方向において隣り合うゲート電極２０ｂとゲート電極２０ｃとの間の距離Ｄ７よりも短い。
また、距離Ｄ４は、ゲート絶縁層２１ａとゲート絶縁層２１ｂとの間のＸ方向における距離Ｄ５よりも短い。これに伴い、距離Ｄ７は、ゲート電極２０ａとゲート電極２０ｂとの間のＸ方向における距離Ｄ８よりも短い。
また、上記の構成に伴い、ｐ形半導体領域７ａのＸ方向における長さＬ１は、ｐ形半導体領域７ａに隣り合うｐ形ベース領域３ｂのＸ方向における長さＬ２よりも短い。ｐ形ベース領域３ｂの長さＬ２は、ｐ形ベース領域３ａのＸ方向における長さＬ３よりも短い。
この構成によれば、他の実施形態と同様に、境界近傍の電界強度を低減できる。これにより、第２領域８ｂ近傍における電界強度を低減でき、電流フィラメントによる破壊が発生する可能性を低減できる。
望ましくは、距離Ｄ５は、よりＩＧＢＴ領域Ｒ１の中心側に設けられた、隣り合うゲート絶縁層２１同士の間のＸ方向における距離よりも短い。距離Ｄ８は、よりＩＧＢＴ領域Ｒ１の中心側に設けられた、隣り合うゲート電極２０同士の間のＸ方向における距離よりも短い。長さＬ３は、よりＩＧＢＴ領域Ｒ１の中心側に設けられた、別のｐ形ベース領域３のＸ方向における長さよりも短い。このような構成によれば、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２との境界近傍における電界強度をより一層低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ−形ドリフト領域、 １ａ 第１部分、 １ｂ 第２部分、 １ｃ 第３部分、 ２ ｐ＋形コレクタ領域、 ３、３ａ、３ｂ ｐ形ベース領域、 ４ ｎ＋形エミッタ領域、 ５ ｎ＋形カソード領域、 ６ ｐ−形アノード領域、 ７ａ ｐ形半導体領域、 ７ｂ ｐ−形半導体領域、 ８ ｐ＋形ガードリング領域、 ８ａ 第１領域、 ８ｂ 第２領域、 ８ｃ 第３領域、 ９、９ａ、９ｂ ｎ形バリア領域、 １１ ｐ＋形コンタクト領域、 １２ ｐ＋形アノード領域、 １３ ｎ形バッファ領域、 ２０、２０ａ、２０ｂ、２０ｃ ゲート電極、 ２１、２１ａ、２１ｂ、２１ｃ ゲート絶縁層、 ２４ 第１導電部、 ２５ 第１絶縁層、 ２８ 第２導電部、 ２９ 第２絶縁層、 ３１ コレクタ電極、 ３２ エミッタ電極、 ３３ ゲートパッド、 ３４ ゲート配線、 １００、１１０、２００、３００、４００ 半導体装置、 Ｒ１ ＩＧＢＴ領域、 Ｒ２ ダイオード領域

Claims (11)

  1. 第１部分と、第２部分と、第１方向において前記第１部分と前記第２部分との間に位置する第３部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の下に設けられた第２導電形の第２半導体領域と、
    前記第１部分の上に設けられた第２導電形の第３半導体領域であって、前記第２半導体領域から前記第３半導体領域に向かう第２方向は前記第１方向に対して垂直である、前記第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第１方向において、前記第１半導体領域の一部、前記第３半導体領域、及び前記第４半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
    前記第２部分の下に設けられた第１導電形の第５半導体領域と、
    前記第２部分の上に設けられた第２導電形の第６半導体領域と、
    前記第３部分の上に設けられた第２導電形の第７半導体領域と、
    前記第３半導体領域、前記第６半導体領域、及び前記第７半導体領域を囲む第２導電形の第８半導体領域であって、前記第８半導体領域は、
    前記第１方向及び前記第２方向に垂直な第３方向において、一部が前記第３半導体領域と並ぶ第１領域と、
    前記第３方向において、一部が前記第７半導体領域と並ぶ第２領域と、
    を有し、前記第２領域の下端は前記第１領域の下端よりも上方に位置する、前記第８半導体領域と、
    を備えた半導体装置。
  2. 前記第２領域における第２導電形の不純物濃度は、前記第１領域における第２導電形の不純物濃度よりも低い請求項１記載の半導体装置。
  3. 複数の前記ゲート電極を備え、
    複数の前記ゲート電極の１つは、前記第１方向において、前記第７半導体領域と前記複数のゲート電極の別の１つとの間に位置し、
    前記複数のゲート電極の前記１つの下端は、前記複数のゲート電極の前記別の１つの下端よりも上方に位置している請求項１または２に記載の半導体装置。
  4. 前記第１方向において前記第７半導体領域と第１絶縁層を介して対向し、前記第２電極と電気的に接続された第１導電部をさらに備え、
    前記第１導電部の下端は、前記複数のゲート電極のそれぞれの下端よりも上方に位置している請求項３記載の半導体装置。
  5. 前記第１導電部と、前記第１導電部と隣り合う前記ゲート電極と、の間の前記第１方向における距離は、隣り合う前記ゲート電極同士の間の前記第１方向における距離よりも短い請求項４記載の半導体装置。
  6. 隣り合う前記ゲート電極同士の間の前記第１方向における距離は、前記第１導電部に近づくほど短い請求項４または５に記載の半導体装置。
  7. 複数の前記第３半導体領域と、
    第１導電形の複数の第９半導体領域と、
    を備え、
    前記複数の第９半導体領域は、それぞれ、前記複数の第３半導体領域と前記第１部分との間に設けられ、
    前記複数の第９半導体領域のそれぞれにおける第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高く、
    前記複数の第９半導体領域の１つの前記第１方向における位置は、前記第７半導体領域の前記第１方向における位置と、前記複数の第３半導体領域の別の１つの前記第１方向における位置と、の間にあり、
    前記複数の第９半導体領域の前記１つにおける第１導電形の不純物濃度は、前記複数の第９半導体領域の前記別の１つにおける第１導電形の不純物濃度よりも低い請求項１〜６のいずれか１つに記載の半導体装置。
  8. 第１部分と、第２部分と、第１方向において前記第１部分と前記第２部分との間に位置する第３部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の下に設けられた第２導電形の第２半導体領域と、
    前記第１部分の上に設けられた第２導電形の第３半導体領域であって、前記第２半導体領域から前記第３半導体領域に向かう第２方向は前記第１方向に対して垂直である、前記第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第１方向において、前記第１半導体領域の一部、前記第３半導体領域、及び前記第４半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
    前記第２部分の下に設けられた第１導電形の第５半導体領域と、
    前記第２部分の上に設けられた第２導電形の第６半導体領域と、
    前記第３部分の上に設けられた第２導電形の第７半導体領域と、
    前記第３半導体領域、前記第６半導体領域、及び前記第７半導体領域を囲む第２導電形の第８半導体領域であって、前記第８半導体領域は、
    前記第１方向及び前記第２方向に垂直な第３方向において、一部が前記第３半導体領域と並ぶ第１領域と、
    前記第３方向において、一部が前記第７半導体領域と並ぶ第２領域と、
    を有し、前記第２領域における第２導電形の不純物濃度は、前記第１領域における第２導電形の不純物濃度よりも高い、前記第８半導体領域と、
    を備えた半導体装置。
  9. 第１部分と、第２部分と、第１方向において前記第１部分と前記第２部分との間に位置する第３部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の下に設けられた第２導電形の第２半導体領域と、
    前記第１部分の上に設けられた第２導電形の複数の第３半導体領域であって、前記第２半導体領域から前記複数の第３半導体領域に向かう第２方向は前記第１方向に対して垂直である、前記複数の第３半導体領域と、
    前記複数の第３半導体領域の１つの上に設けられた第１導電形の第４半導体領域と、
    前記第１方向において、前記第１半導体領域の一部、前記複数の第３半導体領域の前記１つ、及び前記第４半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
    前記第２部分の下に設けられた第１導電形の第５半導体領域と、
    前記第２部分の上に設けられた第２導電形の第６半導体領域と、
    前記第３部分の上に設けられた第２導電形の第７半導体領域と、
    前記複数の第３半導体領域、前記第６半導体領域、及び前記第７半導体領域を囲む第２導電形の第８半導体領域と、
    複数の第９半導体領域であって、前記複数の第９半導体領域はそれぞれ前記複数の第３半導体領域と前記第１部分との間に設けられ、前記複数の第９半導体領域のそれぞれにおける第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高く、前記複数の第９半導体領域の１つの前記第１方向における位置は、前記第７半導体領域の前記第１方向における位置と、前記複数の第３半導体領域の別の１つの前記第１方向における位置と、の間にあり、前記複数の第９半導体領域の前記１つにおける第１導電形の不純物濃度は、前記複数の第９半導体領域の前記別の１つにおける第１導電形の不純物濃度よりも低い、前記複数の第９半導体領域と、
    を備えた半導体装置。
  10. 第１部分と、第２部分と、第１方向において前記第１部分と前記第２部分との間に位置する第３部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の下に設けられた第２導電形の第２半導体領域と、
    前記第１部分の上に設けられた第２導電形の第３半導体領域であって、前記第２半導体領域から前記第３半導体領域に向かう第２方向は前記第１方向に対して垂直である、前記第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    前記第１方向において、前記第１半導体領域の一部、前記第３半導体領域、及び前記第４半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
    前記第２部分の下に設けられた第１導電形の第５半導体領域と、
    前記第２部分の上に設けられた第２導電形の第６半導体領域と、
    前記第３部分の上に設けられた第２導電形の第７半導体領域と、
    前記第１方向において、前記第７半導体領域と第１絶縁層を介して対向する第１導電部であって、前記第１導電部の下端は前記ゲート電極の下端よりも上方に位置する、前記第１導電部と、
    前記第３半導体領域、前記第６半導体領域、及び前記第７半導体領域を囲む第２導電形の第８半導体領域と、
    を備えた半導体装置。
  11. 第１部分と、第２部分と、第１方向において前記第１部分と前記第２部分との間に位置する第３部分と、を有する第１導電形の第１半導体領域と、
    前記第１部分の下に設けられた第２導電形の第２半導体領域と、
    前記第１部分の上に設けられた第２導電形の第３半導体領域であって、前記第２半導体領域から前記第３半導体領域に向かう第２方向は前記第１方向に対して垂直である、前記第３半導体領域と、
    前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
    複数のゲート電極であって、前記複数のゲート電極の１つは、前記第１方向において、前記第１半導体領域の一部、前記第３半導体領域、及び前記第４半導体領域の少なくとも一部とゲート絶縁層を介して対向する、前記複数のゲート電極と、
    前記第２部分の下に設けられた第１導電形の第５半導体領域と、
    前記第２部分の上に設けられた第２導電形の第６半導体領域と、
    前記第３部分の上に設けられた第２導電形の第７半導体領域と、
    前記第１方向において前記第７半導体領域と第１絶縁層を介して対向する第１導電部であって、前記第１導電部と、前記第１方向において前記第１導電部と隣り合う前記複数のゲート電極の１つと、の間の距離は、前記第１方向において隣り合う前記ゲート電極同士の間の距離よりも短い、前記第１導電部と、
    前記第３半導体領域、前記第６半導体領域、及び前記第７半導体領域を囲む第２導電形の第８半導体領域と、
    を備えた半導体装置。
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