JP6597102B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、ダイオードのアノード領域の端部を絶縁膜で覆い、アノード領域の端部とアノード電極とを絶縁することで、逆回復時の耐量を向上させる構造が知られている（例えば、特許文献１参照）。
特許文献１ 特開平９−２３２５９７号公報
半導体装置においては、逆回復時の耐量をより向上させることが好ましい。
本発明の一つの態様においては、半導体装置は、第１導電型の半導体基板を備える。半導体基板の表面には、第２導電型の第１領域が形成されてよい。半導体基板の表面には、第１領域と隣接して形成され、第１領域よりも高濃度の第２伝導型の第２領域が形成されてよい。半導体基板の表面には、第２領域と隣接して形成され、第２領域よりも高濃度の第２伝導型の第３領域が形成されてよい。半導体装置は、第２領域の一部および第３領域を覆う絶縁膜を備えてよい。半導体装置は、絶縁膜により覆われていない第１領域および第２領域と接続された電極を備えてよい。
第１領域、第２領域および第３領域が配列されている配列方向において、第３領域は第２領域よりも長くてよい。配列方向における第３領域の長さは１００μｍ以上であってよい。
配列方向において、電極に接触する第２領域の長さと、絶縁膜に接触する第２領域の長さは等しくてよい。配列方向において、電極に接触する第２領域より、絶縁膜に接触する第２領域のほうが長くてもよい。
第２領域における不純物濃度は、逆回復時において第２領域に注入されるホール濃度より高くてよい。第２領域は、第１領域よりも半導体基板の表面から深い位置まで形成されてよい。第３領域は、第２領域よりも半導体基板の表面から深い位置まで形成されてよい。
第１領域の不純物濃度は、３．５×１０１６ｃｍ−３以上、４．５×１０１６ｃｍ−３以下であってよい。第２領域の不純物濃度は、１．０×１０１７ｃｍ−３以上、２．０×１０１７ｃｍ−３以下であってよい。第３領域の不純物濃度は、３．５×１０１８ｃｍ−３以上、４．５×１０１８ｃｍ−３以下であってよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の表面構造の一例を示す図である。 図１におけるＡ−Ａ'断面の一例を示す図である。 比較例としての半導体装置２００の構造を示す図である。 第２領域２４および第３領域２６を拡大して示す図である。 半導体装置１００の活性領域１４における断面の他の例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の表面構造の一例を示す図である。半導体装置１００は、活性領域１４および耐圧構造領域１２を有する。活性領域１４は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）およびＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｅｉｎｇ Ｄｉｏｄｅ）等の半導体素子が形成される。活性領域１４は、半導体素子の動作時に、コレクタ電流等の動作電流が流れる領域を指してよい。
耐圧構造領域１２は、活性領域１４に隣接して設けられる。例えば耐圧構造領域１２は、活性領域１４を囲んで設けられる。耐圧構造領域１２は、ガードリングまたはフィールドプレート等が設けられ、活性領域１４の端部における電界集中を緩和する。
図２は、図１におけるＡ−Ａ'断面の一例を示す図である。半導体装置１００は、当該断面において半導体基板１０、表面電極３０、フィールドプレート３４、絶縁膜２８、および、裏面電極１６を備える。
第１伝導型の半導体基板１０は、第２伝導型の第１領域２２を有する。本例では第１伝導型をｎ型、第２伝導型をｐ型として説明するが、第１伝導型がｐ型、第２伝導型がｎ型であってもよい。第１領域２２は、活性領域１４において半導体基板１０の表面に形成される。一例として、第１領域２２はＦＷＤのアノード領域である。
半導体基板１０は、第１領域２２よりも高濃度のｐ型の第２領域２４を有する。第２領域２４は、半導体基板１０の表面において第１領域２２と隣接して形成される。本例の第２領域２４は、第１領域２２と耐圧構造領域１２との間に設けられる。第２領域２４は、半導体基板１０の表面において第１領域２２を囲んで形成されてよい。
半導体基板１０は、第２領域２４よりも高濃度のｐ型の第３領域２６を有する。第３領域は２６、半導体基板１０の表面において第２領域２４と隣接して形成される。本例の第３領域２６は、第２領域２４と耐圧構造領域１２との間に設けられる。第３領域２６は、半導体基板１０の表面において第２領域２４を囲んで形成されてよい。
つまり、半導体装置１００の表面と垂直な断面において、第１領域２２、第２領域２４および第３領域２６は、半導体基板１０の中心側から端部側に向かう方向において順番に配列される。本明細書では、第１領域２２、第２領域２４および第３領域２６が配列される方向を配列方向と称する。
上述したように半導体装置１００は、耐圧構造領域１２においてｐ＋型のガードリング３２およびフィールドプレート３４等を有してよい。本例のガードリング３２は、第３領域２６よりも半導体基板１０の端部側において、第３領域２６を囲んで設けられる。また、フィールドプレート３４は、ガードリング３２の上方に設けられる。ガードリング３２とフィールドプレート３４との間には、絶縁膜２８が設けられてよい。
半導体基板１０は、ドリフト領域２０および裏面領域１８を有する。ドリフト領域２０はｎ型であり、裏面領域１８はｎ＋型である。ドリフト領域２０は、半導体基板１０のうち、第１領域２２、第２領域２４、第３領域２６、裏面領域１８等が形成されずに残ったｎ型の領域であってよい。裏面領域１８は、半導体基板１０の裏面に形成される。裏面領域１８は、例えばＦＷＤのカソード領域である。半導体基板１０の裏面側には、裏面電極１６が設けられる。
絶縁膜２８は、半導体基板１０の表面において第２領域２４の一部および第３領域２６を覆うように設けられる。絶縁膜２８は、第２領域２４のうち、第３領域２６側の領域を覆う。つまり、絶縁膜２８は、第２領域２４のうち、第１領域２２側の領域を露出させる。絶縁膜２８は、第３領域２６の表面全体を覆ってよい。また、絶縁膜２８は、第１領域２２の少なくとも一部を露出させる。絶縁膜２８は、第１領域２２の表面全体を露出させてよい。
表面電極３０は、半導体基板１０の表面側に設けられる。表面電極３０は、絶縁膜２８により覆われていない第１領域２２および第２領域２４と接続される。本例の表面電極３０は、第２領域２４および第３領域２６を覆う絶縁膜２８上にも形成される。
図３は、比較例としての半導体装置２００の構造を示す図である。半導体装置２００は、半導体装置１００における第１領域２２、第２領域２４および第３領域２６に代えて、ｐ＋型のアノード領域２２２を有する。他の構造は、半導体装置１００と同様である。アノード領域２２２は、半導体基板１０の表面に形成される。また、アノード領域２２２の端部は絶縁膜２８に覆われている。
半導体装置２００に順バイアスを印加すると、アノード領域２２２からドリフト領域２０にキャリアが注入される。キャリアは、活性領域の外側の耐圧構造領域にも注入される。この状態で半導体装置２００に逆バイアスを印加すると、ドリフト領域２０に蓄積されたキャリアが半導体装置２００の外部に吐き出される。このとき、アノード領域２２２の全体が表面電極３０に接続されている場合、耐圧構造領域に蓄積されたキャリアは、アノード領域２２２の端部に集中して、アノード領域２２２の端部に大きな電流が流れる。また、アノード領域２２２の端部には、比較的に電界が集中しやすい。このため、アノード領域２２２の端部に大きな電流が流れると、半導体装置２００が破壊されやすくなる。
これに対してアノード領域２２２の端部を絶縁膜２８で覆うことで、絶縁膜２８で覆ったアノード領域２２２の電気抵抗を高めることができる。これにより、耐圧構造領域に蓄積されたキャリアによる逆回復電流は、絶縁膜２８で覆われたアノード領域２２２を通過せずに、表面電極３０に向かって流れる。つまり、耐圧構造領域に蓄積されたキャリアによる逆回復電流は、絶縁膜２８の端部に対向するアノード領域２２２に集中する。これにより、逆回復電流が集中する箇所と、電界が集中する箇所を異ならせることができ、半導体装置２００の逆回復時の耐量が向上する。
しかし、アノード領域２２２の不純物濃度が高いと、順バイアス時にアノード領域２２２からドリフト領域２０に注入されるキャリアが増大する。このため、逆回復時のピーク電流Ｉｒｐが増大してしまい、逆回復時の耐量を向上させることが困難になる。
一方、アノード領域２２２の不純物濃度を低くすると、逆回復時のピーク電流Ｉｒｐは小さくなる。しかし、アノード領域２２２の不純物濃度が低い場合、逆回復時にアノード領域２２２に流れ込むキャリアにより、絶縁膜２８で覆われていないアノード領域２２２は伝導型が反転したようにふるまうようになる。この結果、見かけ上、表面電極３０と接触しているアノード領域２２２の伝導型と、絶縁膜２８で覆われているアノード領域２２２の伝導型とが異なるようになり、境界部分に電界が集中する。上述したように、当該境界部分には逆回復電流も集中するので、半導体装置２００が破壊されやすくなる。
このように、図３に示した半導体装置２００においては、順バイアス時の低キャリア注入と、逆回復時に電界が集中する箇所と電流が集中する箇所とを異ならせることとの両立が困難である。このため、逆回復時の耐量を向上させることが難しい。
一方、図２に示した半導体装置１００では、アノード領域として主に機能する第１領域２２の不純物濃度を低くしている。このため、順バイアス時にドリフト領域２０に注入されるキャリアを低減することができる。
また、半導体装置１００では、絶縁膜２８で覆われるｐ型領域（第２領域２４および第３領域２６）の不純物濃度を高くしているので、逆回復時において当該領域の伝導型が見かけ上反転してしまうことを防ぐことができる。このため、電界は第３領域２６の耐圧構造領域１２側の端部に集中する。このため、逆回復電流が集中する箇所と、電界が集中する箇所を異ならせることができる。
つまり、半導体装置１００では、順バイアス時の低キャリア注入と、電流が集中する箇所と電界が集中する箇所を異ならせることとを両立できる。このため、半導体装置１００の逆回復時の耐量を向上させることができる。また、第３領域２６を設けることで、逆回復電流が集中する箇所と、電界が集中する箇所との距離を大きくすることができ、逆回復時の耐量が更に向上する。
図４は、第２領域２４および第３領域２６を拡大して示す図である。本例では、第２領域２４および第３領域２６の配列方向における長さをそれぞれＬ１、Ｌ２とする。Ｌ２は、Ｌ１より大きいことが好ましい。これにより、電界が集中する第３領域２６の耐圧構造領域１２側の端部３７と、電流が集中する絶縁膜２８の第１領域２２側の端部３６との距離を大きくすることができる。
一例としてＬ１は、６０μｍ以上、１２０μｍ以下である。Ｌ１は、８０μｍ以上、１００μｍ以下でもよい。一例としてＬ２は、１００μｍ以上である。Ｌ２は、１４０μｍ以上であってもよい。なお、Ｌ２が大きいほど半導体装置１００の耐量は向上するが、チップサイズも増大してしまう。Ｌ２は、２００μｍ以下であってよく、１６０μｍ以下であってもよい。
また、配列方向において表面電極３０と接触する第２領域２４の長さをＬ１１、配列方向において絶縁膜２８に覆われる第２領域２４の長さをＬ１２とする。Ｌ１１およびＬ１２は等しくてよい。ただし等しいとは、厳密に長さが一致していなくともよく、±１０％以内の誤差であれば長さが等しいとしてよい。また、Ｌ１２は、Ｌ１１よりも長くてよい。Ｌ１２を長くすることで、第３領域２６の端部３７と、絶縁膜２８の端部３６との距離を更に大きくすることができる。
一例としてＬ１１は、３０μｍ以上、６０μｍ以下である。比較的に高濃度の第２領域２４が表面電極３０と接する長さＬ１１が増大すると、順バイアス時にドリフト領域２０に注入されるキャリアが増大するので、Ｌ１１は５０μｍ以下であることが好ましい。また、Ｌ１１が減少すると、逆回復時に電流が小さい領域に集中してしまうので、Ｌ１１は４０μｍ以上であることが好ましい。
一例としてＬ１２は、３０μｍ以上、６０μｍ以下である。Ｌ１２は５０μｍ以下であってもよい。また、絶縁膜２８に接触する第２領域２４の長さＬ１２が減少すると、第２領域２４の抵抗値が小さくなり、電流が流れやすくなる。このため、Ｌ１２は４０μｍ以上であることが好ましい。一つの実施例においては、Ｌ１１＝５０μｍ、Ｌ１２＝５０μｍ、Ｌ２＝１５０μｍである。
なお、第２領域２４における不純物濃度は、逆回復時において第２領域２４に注入されるホール濃度より高いことが好ましい。これにより、逆回復時において絶縁膜２８に覆われた第２領域２４の部分がｎ型としてふるまうことを防ぐことができる。
逆回復時において第２領域２４に注入されるホール濃度は、半導体装置１００が定格値で動作している条件におけるホール濃度であってよい。また、第２領域２４における不純物濃度が、注入されるホール濃度より高いか否かは、逆回復時において絶縁膜２８に覆われた第２領域２４の部分がｎ型と機能しているか否かに基づいて推定してよい。
第１領域２２の不純物濃度は、３．５×１０１６ｃｍ−３以上、４．５×１０１６ｃｍ−３以下であってよい。これにより、順バイアス時においてドリフト領域２０に注入されるキャリアを低減することができ、逆回復時のピーク電流Ｉｒｐを小さくすることができる。
第２領域２４の不純物濃度は、１．０×１０１７ｃｍ−３以上、２．０×１０１７ｃｍ−３以下であってよい。第２領域２４が第１領域２２よりも高い不純物濃度を有することで、逆回復時において、絶縁膜２８に覆われた第２領域２４の部分がｎ型になることを抑制できる。
第３領域２６の不純物濃度は、３．５×１０１８ｃｍ−３以上、４．５×１０１８ｃｍ−３以下であってよい。第３領域２６が第２領域２４よりも高い不純物濃度を有することで、逆回復時に、絶縁膜２８に覆われたｐ型領域を通過する電流を更に低減することができる。
一つの実施例においては、第１領域２２の不純物濃度は４．０×１０１６ｃｍ−３であり、第２領域２４の不純物濃度は１．２×１０１７ｃｍ−３であり、第３領域２６の不純物濃度は、４．０×１０１８ｃｍ−３である。それぞれの領域の不純物濃度は、当該実施例における不純物濃度の±１０％以内であってもよい。
第２領域２４は、第１領域２２よりも深い位置まで形成されてよい。また、第３領域２６は、第２領域２４よりも深い位置まで形成されてよい。各領域の深さは、半導体基板１０の表面からの深さを指す。
第１領域２２の半導体基板１０の表面からの深さは、３．５μｍ以上、４．５μｍ以下であってよい。第２領域２４の半導体基板１０の表面からの深さは、３．７μｍ以上、４．７μｍ以下であってよい。第３領域２６の半導体基板１０の表面からの深さは、８．０μｍ以上、１０．０μｍ以下であってよい。
第３領域２６を深く形成することで、第３領域２６の端部３７の曲率半径を大きくすることができ、電界集中を緩和することができる。第３領域２６の深さは、第１領域２２の深さの倍以上であってよく、第２領域２４の深さの倍以上であってもよい。第３領域２６の深さを突出させることで、第２領域２４に電界が集中することを抑制できる。
一つの実施例においては、第１領域２２の深さは４．０μｍ、第２領域２４の深さは４．２μｍ、第３領域２６の深さは９．０μｍである。第２領域２４と第３領域２６の深さの差は、第１領域２２と第２領域２４の深さの差より大きくてよい。
次に、半導体装置１００の製造方法の概要を説明する。所定の工程において、半導体基板１０の表面に第１領域２２、第２領域２４および第３領域２６を形成する。当該工程では、それぞれの領域に対してフォトマスク等を用いて所定の濃度の不純物を注入して、活性化させる。第１領域２２、第２領域２４、第３領域２６の全てに不純物を注入した後に、一括して熱処理することで不純物を活性化させてよい。
なお、第３領域２６に不純物を注入する工程において、ガードリング３２にも不純物を注入してよい。第３領域２６およびガードリング３２の不純物濃度は同一であってよい。また、所定のパターンの絶縁膜２８を形成した後、所定のパターンの表面電極３０を形成する。表面電極３０を形成する工程において、フィールドプレート３４を更に形成してもよい。表面電極３０およびフィールドプレート３４の材料および厚みは同一であってよい。
次に、半導体基板１０の裏面にイオン注入して、裏面領域１８を形成する。また、裏面電極１６を形成する。半導体基板１０の裏面側の各構造を形成する前に、半導体基板１０の表面側に保護膜等を形成してもよい。また、半導体基板１０の裏面側の構造を形成してから、表面側の構造を形成してもよい。
図５は、半導体装置１００の活性領域１４における断面の他の例を示す図である。本例の半導体装置１００は、活性領域１４にＩＧＢＴ領域５４およびＦＷＤ領域５６を有する。半導体装置１００は、ＦＷＤ領域５６において図２に示した構造と同様の構造を有する。
ＩＧＢＴ領域５４において、半導体基板１０の表面には第１領域２２が延伸して形成されている。また、半導体基板１０の表面から第１領域２２を貫通する複数のゲートトレンチ部５０が設けられる。それぞれのゲートトレンチ部５０は、トレンチ側壁を覆うトレンチ絶縁膜４６と、トレンチ内においてトレンチ絶縁膜４６に囲まれたトレンチ電極４８を有する。それぞれのゲートトレンチ部５０は、層間絶縁膜４４により、表面電極３０と絶縁される。ＦＷＤ領域５６の第３領域２６は、ゲートトレンチ部５０よりも深い位置まで形成されてよい。
それぞれのゲートトレンチ部５０の間における第１領域２２の表面には、第１領域２２よりも高濃度のｐ型のコンタクト領域４２と、ｎ＋型のエミッタ領域４０とが設けられる。また、ＩＧＢＴ領域５４において、ドリフト領域２０の裏面側にはｐ＋型のコレクタ領域５２が設けられる。コレクタ領域５２の裏面には裏面電極１６が設けられる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・耐圧構造領域、１４・・・活性領域、１６・・・裏面電極、１８・・・裏面領域、２０・・・ドリフト領域、２２・・・第１領域、２４・・・第２領域、２６・・・第３領域、２８・・・絶縁膜、３０・・・表面電極、３２・・・ガードリング、３４・・・フィールドプレート、３６・・・端部、３７・・・端部、４０・・・エミッタ領域、４２・・・コンタクト領域、４４・・・層間絶縁膜、４６・・・トレンチ絶縁膜、４８・・・トレンチ電極、５０・・・ゲートトレンチ部、５２・・・コレクタ領域、５４・・・ＩＧＢＴ領域、５６・・・ＦＷＤ領域、１００・・・半導体装置、２００・・・半導体装置、２２２・・・アノード領域

Claims (8)

  1. 第１伝導型の半導体基板と、
    前記半導体基板の表面に形成された、第２伝導型の第１領域と、
    前記半導体基板の表面において前記第１領域と隣接して形成され、前記第１領域よりも高濃度の第２伝導型の第２領域と、
    前記半導体基板の表面において前記第２領域と隣接して形成され、前記第２領域よりも高濃度の第２伝導型の第３領域と、
    前記第２領域の一部および前記第３領域を覆う絶縁膜と、
    前記絶縁膜により覆われていない前記第１領域および前記第２領域と接続された電極と
    を備え、
    前記第１領域、前記第２領域および前記第３領域が配列されている配列方向において、前記第３領域は前記第２領域よりも長い
    半導体装置。
  2. 前記配列方向における前記第３領域の長さは１００μｍ以上である
    請求項１に記載の半導体装置。
  3. 前記配列方向において、前記電極に接触する前記第２領域の長さと、前記絶縁膜に接触する前記第２領域の長さは等しい
    請求項１または２に記載の半導体装置。
  4. 前記配列方向において、前記電極に接触する前記第２領域より、前記絶縁膜に接触する前記第２領域のほうが長い
    請求項１または２に記載の半導体装置。
  5. 前記第２領域はｐ型であり、前記第２領域における不純物濃度は、逆回復時において前記第２領域に注入されるホール濃度より高い
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第２領域は、前記半導体基板の表面からみて、前記第１領域よりも深い位置まで形成される
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記第３領域は、前記半導体基板の表面からみて、前記第２領域よりも深い位置まで形成される
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第１領域の不純物濃度は、３．５×１０１６ｃｍ−３以上、４．５×１０１６ｃｍ−３以下であり、
    前記第２領域の不純物濃度は、１．０×１０１７ｃｍ−３以上、２．０×１０１７ｃｍ−３以下であり、
    前記第３領域の不純物濃度は、３．５×１０１８ｃｍ−３以上、４．５×１０１８ｃｍ−３以下である
    請求項１に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
WO2017141998A1 (ja) 2016-02-15 2017-08-24 富士電機株式会社 半導体装置
WO2017155122A1 (ja) 2016-03-10 2017-09-14 富士電機株式会社 半導体装置
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
CN110603645B (zh) * 2017-05-08 2023-09-19 罗姆股份有限公司 半导体装置
WO2019116748A1 (ja) * 2017-12-14 2019-06-20 富士電機株式会社 半導体装置およびその製造方法
JP2019145708A (ja) * 2018-02-22 2019-08-29 株式会社東芝 半導体装置
JP7124339B2 (ja) * 2018-02-28 2022-08-24 富士電機株式会社 半導体装置
JP7091714B2 (ja) * 2018-03-01 2022-06-28 株式会社デンソー 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3444081B2 (ja) 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
JP5092610B2 (ja) * 2007-08-01 2012-12-05 トヨタ自動車株式会社 半導体装置
US7960783B2 (en) * 2008-08-25 2011-06-14 Maxpower Semiconductor Inc. Devices containing permanent charge
JP2011044508A (ja) * 2009-08-19 2011-03-03 Toshiba Corp 電力用半導体装置
JP5716619B2 (ja) * 2011-09-21 2015-05-13 トヨタ自動車株式会社 半導体装置
JP2013135078A (ja) * 2011-12-26 2013-07-08 Toyota Motor Corp ダイオード
JP6029411B2 (ja) * 2012-10-02 2016-11-24 三菱電機株式会社 半導体装置
JP6103038B2 (ja) 2013-03-21 2017-03-29 富士電機株式会社 半導体装置
JP2014241367A (ja) 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
JP2016174030A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置

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