CN110603645B - 半导体装置 - Google Patents

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Abstract

半导体装置包括：具有主面且包括有源区域的半导体层；形成于上述半导体层的上述主面的表层部的第一导电型的第一杂质区域；在上述第一杂质区域的表层部以沿着上述有源区域的周缘的方式形成的第二导电型的场限区域；以及具有比上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，且在上述第一杂质区域的表层部中，在相对于上述场限区域与上述有源区域相反的一侧的区域沿上述场限区域的周缘形成的第二导电型的低浓度区域。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
专利文献1公开了具有场限区域的半导体装置。该半导体装置包括n型半导体层。在半导体层的表层部形成有有源区域。在半导体层的表层部，在有源区域的周围区域形成有p型场限区域。
从有源区域扩展的耗尽层通过从场限区域扩展的耗尽层朝向有源区域的外侧进一步扩张。由此，实现了半导体装置的耐压的提高。
现有技术文献
专利文献
专利文献1：日本特开2003－158258号公报
发明内容
发明所要解决的课题
本申请发明者们对场限区域的构造进行了深入探讨，其结果，发现了由于针对于场限区域的电场集中，存在半导体层被破坏的可能性。
场限区域具有从场限区域扩展的耗尽层与从有源区域扩展的耗尽层重合的构造。因此，根据耗尽层的重叠的方式，有时在场限区域产生无法适当地缓解电场强度的区域。半导体层由于在该区域产生的电场集中而被破坏。
本发明的一实施方式提供能够抑制对于场限区域的电场集中，提高半导体层的耐破坏强度的半导体装置。
用于解决课题的方案
本发明的一实施方式提供一种半导体装置，其包括：半导体层，其具有主面，且包括有源区域；第一导电型的第一杂质区域，其形成于上述半导体层的上述主面的表层部；第二导电型的场限区域，其在上述第一杂质区域的表层部以沿上述有源区域的周缘的方式形成；以及第二导电型的低浓度区域，其具有比上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，且在上述第一杂质区域的表层部，在相对于上述场限区域与上述有源区域相反的一侧的区域沿上述场限区域的周缘形成。
根据该半导体装置，能够从场限区域扩展耗尽层。另外，能够从低浓度区域也扩展耗尽层。低浓度区域的第二导电型杂质浓度比场限区域的第二导电型杂质浓度低。因此，从低浓度区域扩展的耗尽层比从场限区域扩展的耗尽层更大。
由此，能够将从场限区域扩展的耗尽层向与有源区域相反的一侧的方向扩张。其结果，能够抑制对场限区域的电场集中，因此能够提高半导体层的耐破坏强度。
本发明的上述或再其它的目的、特征以及效果根据参照附图接下来叙述的实施方式的说明将清晰。
附图说明
图1是表示本发明的第一实施方式的半导体装置的俯视图。
图2是沿图1的II-II线的剖视图。
图3是图2的区域III的放大图。
图4是表示图1的半导体装置的电场强度的图表。
图5是表示图1的半导体装置的击穿特性的图表。
图6A是用于说明图1的半导体装置的第一制造方法的剖视图。
图6B是表示图6A之后的工序的剖视图。
图6C是表示图6B之后的工序的剖视图。
图6D是表示图6C之后的工序的剖视图。
图6E是表示图6D之后的工序的剖视图。
图6F是表示图6E之后的工序的剖视图。
图7A是用于说明图1的半导体装置的第二制造方法的剖视图。
图7B是表示图7A之后的工序的剖视图。
图7C是表示图7B之后的工序的剖视图。
图7D是表示图7C之后的工序的剖视图。
图7E是表示图7D之后的工序的剖视图。
图8是表示本发明的第二实施方式的半导体装置的剖视图。
图9是表示本发明的第三实施方式的半导体装置的剖视图。
图10是表示第一～第三实施方式的半导体装置应用的功能元件的第一方式例的剖视图。
图11是表示第一～第三实施方式的半导体装置应用的功能元件的第二方式例的剖视图。
图12是表示第一～第三实施方式的半导体装置应用的功能元件的第三方式例的剖视图。
图13是表示第一～第三实施方式的半导体装置应用的功能元件的第四方式例的剖视图。
图14是表示第一～第三实施方式的半导体装置应用的功能元件的第五方式例的剖视图。
具体实施方式
图1是表示本发明的第一实施方式的半导体装置1的俯视图。
参照图1，半导体装置1包括半导体层2。半导体层2包括一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3及第二主面4的侧面5。
半导体层2在从第一主面3的法线方向观察的俯视(以下，简称为“俯视”)下形成为四边形状。在俯视下，半导体层2的一个侧面5的长度可以为1mm以上且20mm以下。半导体层2的厚度可以为50μm以上且200μm以下。
在半导体层2设定有有源区域6及外侧区域7。有源区域6是形成有功能元件8的区域。有源区域6也被称为元件形成区域。作为功能元件8，能够示例二极管、MISFET(MetalInsulator Semiconductor Field Effect Transistor)、IGBT(Insulated Gate BipolarTransistor)等。
有源区域6也可以在俯视下设定于半导体层2的中央部。有源区域6也可以在俯视下从半导体层2的侧面5向半导体层2的内方区域隔开间隔而设定。有源区域6也可以在俯视下设定成具有与半导体层2的侧面5平行的四个边的四边形状。
外侧区域7设定于有源区域6的外侧的区域。外侧区域7也可以在俯视下设定为包围有源区域6的连续状(四边环状)。
图2是沿图1的II-II线的剖视图。图3是图2的区域III的放大图。以下，根据需要也参照图1。
参照图2，在半导体层2形成有n型杂质区域10。n型杂质区域10从半导体层2的第一主面3的表层部遍及第二主面4的表层部之间的区域的大致全域而形成。也就是说，半导体层2以视为n型的半导体层的方式形成。半导体层2也可以是通过FZ(Floating Zone)法形成的硅制的n型FZ基板。
在半导体层2的第二主面4的表层部也可以形成有n型杂质区域和/或p型杂质区域。形成于半导体层2的第二主面4的表层部的杂质区域的导电型根据形成于有源区域6的功能元件8的种类而选择。
在有源区域6中，在半导体层2的第一主面3的表层部形成有p型杂质区域11(同时参照图1)。p型杂质区域11在俯视下形成于半导体层2的中央部。p型杂质区域11在俯视下从半导体层2的周缘向半导体层2的内方区域隔开间隔而形成。
p型杂质区域11在俯视下形成为具有与半导体层2的侧面5平行的四个边的四边形状。p型杂质区域11在与n型杂质区域10之间形成pn接合部。p型杂质区域11划定有源区域6。
在外侧区域7中，在半导体层2的第一主面3的表层部形成有p+型主接合区域12(同时参照图1)。p+型主接合区域12在该方式中具有比p型杂质区域11的p型杂质浓度高的p型杂质浓度。
p+型主接合区域12在俯视下形成为沿p型杂质区域11的周缘延伸的带状。在该方式中，p+型主接合区域12在俯视下形成为包围p型杂质区域11的连续状(四边环状)。p+型主接合区域12的内周缘划定了有源区域6的周缘。
p+型主接合区域12在该方式中包括四个直线部及四个角部。p+型主接合区域12的四个直线部沿半导体层2的侧面5分别以直线状延伸。p+型主接合区域12的四个角部分别连接互相交叉(正交)的两个直线部。
p+型主接合区域12的底部在半导体层2的厚度方向上形成于比p型杂质区域11的底部更深的位置。半导体层2的厚度方向是指从半导体层2的第一主面3朝向第二主面4的方向。
关于半导体层2的厚度方向，p型杂质区域11的深度可以为1.0μm以上且4.0μm以下。p+型主接合区域12的深度可以比p型杂质区域11的深度大。p+型主接合区域12的深度可以为2.5μm以上且15μm以下。
p+型主接合区域12连接于p型杂质区域11。更具体而言，p+型主接合区域12的内周缘从下方侧叠加于p型杂质区域11的周缘部。由此，p型杂质区域11及p+型主接合区域12固定为同电位。
参照图2及图3，在外侧区域7中，在半导体层2的第一主面3的表层部形成有场限区域组13(同时参照图1)。场限区域组13形成于相对于p+型主接合区域12与有源区域6相反的一侧的区域。场限区域组13从p+型主接合区域12隔开间隔而形成。
场限区域组13包括多个(该方式中，八个)p+型场限区域14。p+型场限区域14也被成为p+型保护区域。
多个p+型场限区域14在从有源区域6分离的方向上隔开间隔而形成。各p+型场限区域14在俯视下形成为沿p+型主接合区域12的周缘延伸的带状。
在该方式中，各p+型场限区域14在俯视下形成为包围p+型主接合区域12的连续状(四边环状)。由此，各p+型场限区域14形成为p+型场限环区域或p+型保护环区域。
在该方式中，各p+型场限区域14包括四个直线部及四个角部。各p+型场限区域14的四个直线部沿半导体层2的侧面5分别以直线状延伸。各p+型场限区域14的四个角部分别连接互相交叉(正交)的两个直线部。
各p+型场限区域14包括高浓度部15及低浓度部16。低浓度部16是具有比高浓度部15的p型杂质浓度低的p型杂质浓度的部分。各p+型场限区域14具有从高浓度部15朝向低浓度部16，p型杂质浓度渐减的浓度轮廓。
高浓度部15形成于半导体层2的第一主面3的表层部。高浓度部15通过p型杂质的离子注入而形成。低浓度部16在半导体层2的第一主面3的表层部包围高浓度部15。低浓度部16由从高浓度部15扩散(更具体而言，热扩散)的p型杂质形成。
各p+型场限区域14的深度D1可以为5.0μm以上且15μm以下。各p+型场限区域14的p型杂质的剂量可以为1.0×1013cm－2以上且1.0×1015cm－2以下。各p+型场限区域14的底部可以在半导体层2的厚度方向上形成于与p+型主接合区域12的底部大致相等的深度位置。
在外侧区域7中，在半导体层2的第一主面3的表层部形成有p－型低浓度区域20。p－型低浓度区域20具有比p+型主接合区域12的p型杂质浓度低的p型杂质浓度。p－型低浓度区域20具有比p+型场限区域14的p型杂质浓度低的p型杂质浓度。
p－型低浓度区域20形成于相对于任意的p+型场限区域14与有源区域6相反的一侧的区域。p－型低浓度区域20在俯视下形成为沿任意的p+型场限区域14的周缘延伸的带状。p－型低浓度区域20在俯视下形成为包围任意的p+型场限区域14的连续状(四边环状)。
在该方式中，多个p－型低浓度区域20相对于多个p+型场限区域14形成为一对一对应的关系。各p－型低浓度区域20形成于相对于对应的p+型场限区域14与有源区域6相反的一侧的区域。
各p－型低浓度区域20在俯视下形成为沿对应的各p+型场限区域14的周缘延伸的带状。在该方式中，各p－型低浓度区域20在俯视下形成为包围对应的p+型场限区域14的连续状(四边环状)。
更具体而言，各p－型低浓度区域20沿各p+型场限区域14的直线部延伸。另外，各p－型低浓度区域20沿各p+型场限区域14的角部延伸。各p－型低浓度区域20从对应的p+型场限区域14向与有源区域6相反的一侧的方向被引出。
各p－型低浓度区域20包括位于有源区域6侧的一端部及位于与有源区域6相反的一侧的另一端部。各p－型低浓度区域20的一端部可以与对应的p+型场限区域14一体形成。
各p－型低浓度区域20的另一端部从与对应的p+型场限区域14相邻的p+型场限区域14隔开间隔而形成。各p－型低浓度区域20的另一端部可以和与对应的p+型场限区域14相邻的p+型场限区域14一体形成。
各p－型低浓度区域20优选以其全域未耗尽化的方式形成。这是因为，在p－型低浓度区域20全域被耗尽化的情况下，存在在对应的p+型场限区域14中，电场集中于与有源区域6相反的一侧的边缘部的可能性。
各p－型低浓度区域20的底部可以在半导体层2的厚度方向上形成于与对应的p+型场限区域14的底部大致相等的深度位置。各p－型低浓度区域20的底部从电场强度缓解效果的观点出发，优选形成于比对应的p+型场限区域14的底部浅的区域。
各p－型低浓度区域20的深度D2可以是各p+型场限区域14的深度D1以下(深度D2≤深度D1)。各p－型低浓度区域20的深度D2可以是1.0μm以上且15μm以下。
p－型低浓度区域20的p型杂质的剂量可以是1.0×1012cm－2以上且低于1.0×1013cm－2。各p－型低浓度区域20的宽度W可以是1.0μm以上且20μm以下。各p－型低浓度区域20的宽度W定义为在各p－型低浓度区域20中沿从有源区域6分离的方向的宽度。
各p－型低浓度区域20的宽度W在抑制对于p+型场限区域14的电场集中的基础上，优选设定为比较大的值。但是，在增大各p－型低浓度区域20的宽度W的情况下，需要增大外侧区域7的面积。
该情况下，对于半导体层2的外侧区域7的专有面积增加。因此，需要基于半导体层2的尺寸、应缓解的电场强度设定各p－型低浓度区域20的宽度W。
在外侧区域7中，在半导体层2的第一主面3的表层部形成有p－型主接合低浓度区域21。p－型主接合低浓度区域21形成于p+型主接合区域12及场限区域组13之间的区域。
p－型主接合低浓度区域21具有比p+型主接合区域12的p型杂质浓度低的p型杂质浓度。p－型主接合低浓度区域21具有比p+型场限区域14的p型杂质浓度低的p型杂质浓度。p－型主接合低浓度区域21可以具有与p－型低浓度区域20的p型杂质浓度相等的p型杂质浓度。
p－型主接合低浓度区域21在俯视下形成为沿p+型主接合区域12的周缘延伸的带状。在该方式中，p－型主接合低浓度区域21在俯视下形成为包围p+型主接合区域12的连续状(四边环状)。
p－型主接合低浓度区域21沿p+型主接合区域12的直线部延伸。p－型主接合低浓度区域21沿p+型主接合区域12的角部延伸。p－型主接合低浓度区域21从p+型主接合区域12向与有源区域6相反的一侧的方向被引出。
p－型主接合低浓度区域21包括位于有源区域6侧的一端部及位于与有源区域6相反的一侧的另一端部。p－型主接合低浓度区域21的一端部可以与p+型主接合区域12一体形成。
p－型主接合低浓度区域21的另一端部可以从p+型场限区域14隔开间隔而形成。p－型主接合低浓度区域21的另一端部可以与p+型场限区域14一体形成。
p－型主接合低浓度区域21优选以其全域未耗尽化的方式形成。这是因为，在p－型主接合低浓度区域21全域耗尽化的情况下，存在在p+型主接合区域12中，电场集中于与有源区域6相反的一侧的边缘部的可能性。
p－型主接合低浓度区域21的底部可以关于半导体层2的厚度方向形成于与p+型主接合区域12的底部大致相等的深度位置。p－型主接合低浓度区域21的底部从电场强度缓解效果的观点出发，优选形成于比p+型主接合区域12的底部浅的区域。
p－型主接合低浓度区域21的深度可以为p+型主接合区域12的深度以下。p－型主接合低浓度区域21的深度可以为1.0μm以上且10μm以下。
p－型主接合低浓度区域21的p型杂质的剂量可以为1.0×1012cm－2以上且低于1.0×1013cm－2。p－型主接合低浓度区域21的宽度可以为1.0μm以上且20μm以下。p－型主接合低浓度区域21的宽度定义为沿从有源区域6分离的方向的宽度。
p－型主接合低浓度区域21的p型杂质的剂量可以与p－型低浓度区域20的p型杂质的剂量相等。p－型主接合低浓度区域21的深度及宽度可以与p－型低浓度区域20的深度及宽度相等。
对于在半导体层2的中央部设定有有源区域6的构造而言，半导体层2的周缘部的电场强度比半导体层2的内方部的电场强度小。因此，在半导体层2的周缘部应当缓解的电场强度比在半导体层2的内方部应当缓解的电场强度小。因此，可以采用以下的方式例。
第一方式例中，多个p－型低浓度区域20可以以随着从有源区域6分离，p型杂质浓度渐减的方式形成。该构造中，多个p－型低浓度区域20的p型杂质浓度可以以p－型主接合低浓度区域21的p型杂质浓度为最大值而渐减。
第二方式例中，多个p－型低浓度区域20可以以随着从有源区域6分离，宽度W渐减的方式形成。该构造中，多个p－型低浓度区域20的宽度W可以以p－型主接合低浓度区域21的宽度为最大值而渐减。
第三方式例中，多个p－型低浓度区域20可以以随着从有源区域6分离，深度D2渐减的方式形成。该构造中，多个p－型低浓度区域20的深度D2可以以p－型主接合低浓度区域21的深度为最大值而渐减。
第四方式例中，多个p－型低浓度区域20可以以随着从有源区域6分离，从各p－型低浓度区域20扩展的耗尽层的宽度渐减的方式形成。更具体而言，从p－型低浓度区域20扩展的耗尽层从各p－型低浓度区域20及半导体层2之间的区域(pn接合部)扩展。
在该构造中，从各p－型低浓度区域20扩展的耗尽层的宽度可以以从p－型主接合低浓度区域21扩展的耗尽层的宽度为最大值而渐减。更具体而言，从p－型主接合低浓度区域21扩展的耗尽层从p－型主接合低浓度区域21及半导体层2之间的区域(pn接合部)扩展。
根据第一方式例～第四方式例，能够结合应缓解的电场强度形成多个p－型低浓度区域20。因此，能够适当缓解半导体层2的内部的电场强度。当然，也可以采用组合第一方式例～第四方式例中的任意两个以上的方式例得到的方式例。
而且，在第一方式例、第二方式例、第三方式例或第四方式例、或者组合它们中的任意两个以上得到的方式例中，多个p+型场限区域14可以以它们之间的距离朝向从有源区域6分离的方向渐增的方式形成。
另外，在第一方式例、第二方式例、第三方式例或第四方式例、或者组合它们中的任意两个以上得到的方式例中，多个p+型场限区域14可以以它们之间的距离各不相同的方式形成。
另外，在第一方式例、第二方式例、第三方式例或第四方式例、或者组合它们中的任意两个以上得到的方式例中，多个p+型场限区域14可以以它们之间的距离相等的方式形成。
在这些情况下，位于p+型主接合区域12及最内侧的p+型场限区域14之间的距离可以比多个p+型场限区域14之间的距离小。
在外侧区域7中，在半导体层2的第一主面3的表层部形成有n+型沟道阻断区域22(同时参照图1)。n+型沟道阻断区域22形成于相对于场限区域组13与有源区域6相反的一侧的区域。n+型沟道阻断区域22从场限区域组13向与有源区域6相反的一侧隔开间隔而形成。
n+型沟道阻断区域22具有比半导体层2的n型杂质浓度高的n型杂质浓度。n+型沟道阻断区域22抑制耗尽层从有源区域6侧的扩展。
n+型沟道阻断区域22在俯视下形成为沿场限区域组13的周缘延伸的带状。在该方式中，n+型沟道阻断区域22在俯视下形成为包围场限区域组13的连续状(四边环状)。n+型沟道阻断区域22可以从半导体层2的侧面5露出。
在半导体层2的第一主面3之上形成有绝缘层30。绝缘层30选择性地覆盖有源区域6及外侧区域7。
绝缘层30可以是通过选择性地氧化半导体层2的第一主面3而形成的LOCOS(LocalOxidation of Silicon)膜。绝缘层30可以具有在沟槽埋设绝缘体而成的沟槽隔离构造。绝缘层30可以含有SiO2或SiN。
在绝缘层30形成有第一接触孔31、多个第二接触孔32、以及第三接触孔33。
第一接触孔31使p+型主接合区域12选择性地露出。第一接触孔31可以沿p+型主接合区域12形成为连续状。
多个第二接触孔32使对应的p+型场限区域14选择性地露出。各第二接触孔32可以沿对应的p+型场限区域14形成为连续状。
第三接触孔33使n+型沟道阻断区域22选择性地露出。第三接触孔33可以沿n+型沟道阻断区域22形成为连续状。第三接触孔33可以与半导体层2的侧面5连通。
第一接触孔31、第二接触孔32以及第三接触孔33形成于绝缘层30的薄膜部34。绝缘层30的薄膜部34是在绝缘层30具有比其它区域的膜厚小的膜厚的部分。
参照图2，在绝缘层30之上形成有主电极35、多个场电极36以及等势电极37。图1中，主电极35用虚线示出。
主电极35与有源区域6电连接。另外，主电极35在第一接触孔31内与p+型主接合区域12电连接。
多个场电极36固定为电浮动状态。多个场电极36相对于多个p+型场限区域14以一对一对应的关系形成。
各场电极36可以沿对应的p+型场限区域14形成为连续状。各场电极36在各第二接触孔32内与对应的p+型场限区域14电连接。
等势电极37固定为电浮动状态。等势电极37可以沿n+型沟道阻断区域22形成为连续状。该情况下，等势电极37也被称为EQR(EQui－potential Ring：等势环)电极。等势电极37在第三接触孔33内与n+型沟道阻断区域22电连接。
图4是表示图1的半导体装置1的电场强度的图表。
图4中，纵轴表示电场强度[V/m]。图4中，横轴表示距离[μm]。更具体而言，横轴表示，以半导体层2的侧面5为零点，从半导体层2的侧面5朝向半导体层2的内方区域的距离。
图4示出了用虚线表示的第一特性A及用实线表示的第二特性B。第一特性A及第二特性B均通过模拟而求出。第一特性A表示从半导体装置1去除了全部p－型低浓度区域20的情况下的特性。第二特性B表示半导体装置1的特性。
参照图4，可以理解第二特性B的电场强度的峰值相比第一特性A的电场强度的峰值降低。第二特性B的电场强度的峰值相比第一特性A的电场强度的峰值降低了5％左右。
通过第一特性A及第二特性B，可以理解根据半导体装置1，由于半导体层2内的电场强度的降低，半导体层2的耐破坏强度提高。
图5是表示图1的半导体装置1的击穿特性的图表。
图5中，纵轴表示击穿电流[A]。图5中，横轴表示距离[μm]。更具体而言，横轴表示以半导体层2的侧面5为零点，从半导体层2的侧面5朝向半导体层2的内方区域的距离。
图5中示出了用虚线表示的第一特性C及用实线表示的第二特性D。第一特性C及第二特性D均通过模拟而求出。第一特性C表示从半导体装置1去除了全部p－型低浓度区域20的情况下的击穿特性。第二特性D表示半导体装置1的击穿特性。
由第一特性C及第二特性D可以理解，根据半导体装置1，不管有无p－型低浓度区域20，都具有大致相等的击穿特性。也就是，可以理解，通过形成p－型低浓度区域20，不会降低击穿特性，而能够提高半导体层2的耐破坏强度。
以上，根据半导体装置1，能够从各p+型场限区域14及半导体层2之间的区域扩展耗尽层。另外，与之同时，能够从各p－型低浓度区域20及半导体层2之间的区域扩展耗尽层。
各p－型低浓度区域20可以具有比各p+型场限区域14的p型杂质浓度小的p型杂质浓度。因此，从各p－型低浓度区域20扩展的耗尽层比从各p+型场限区域14扩展的耗尽层大。
由此，能够将从各p+型场限区域14扩展的耗尽层向与有源区域6相反的一侧的方向扩张。其结果，能够抑制对于各p+型场限区域14的电场集中。
特别地，对于p+型场限区域14的电场集中倾向于在位于与有源区域6相反的一侧的边缘部产生。因此，通过在相对于p+型场限区域14与有源区域6相反的一侧的区域形成p－型低浓度区域20，能够适当抑制对于p+型场限区域14的电场集中。由此，能够抑制由于对于p+型场限区域14的电场集中而半导体层2被破坏。
通过实现半导体层2的耐破坏强度的提高，可实现半导体层2的薄化。由此，能够实现接通电阻的降低、半导体装置1的微型化。而且，在通过追加p－型低浓度区域20而得到充分的耐压的情况下，也能够削减p+型场限区域14的个数。由此，能够缩小对于半导体层2的外侧区域7的专有面积，因此能够实现半导体装置1的进一步微型化。
图6A～图6F是用于说明图1的半导体装置1的第一制造方法的剖视图。在此，对于p+型场限区域14及p－型低浓度区域20的形成工序具体地进行说明。
参照图6A，首先，准备半导体层2。然后，在半导体层2的第一主面3形成绝缘层30。绝缘层30可以通过对半导体层2的第一主面3的氧化处理法形成。绝缘层30也可以通过CVD(Chemical Vapor Deposition)法形成。
然后，选择性地除去绝缘层30(图案化)。绝缘层30的除去工序可以通过利用了掩模41的蚀刻法进行。由此，在绝缘层30选择性地形成使半导体层2的第一主面3露出的多个第一开口42。
多个第一开口42使在半导体层2的第一主面3应形成p+型场限区域14的区域分别露出，在绝缘层30的除去工序之后，可以除去掩模41。
然后，参照图6B，对从第一开口42露出的半导体层2的第一主面3注入成为p+型场限区域14的基底的p型杂质。
然后，参照图6C，选择性地除去绝缘层30(图案化)。绝缘层30的除去工序可以通过利用了掩模43的蚀刻法进行。由此，在绝缘层30选择性地形成使半导体层2的第一主面3露出的多个第二开口44。
多个第二开口44使在半导体层2的第一主面3应形成p+型场限区域14及p－型低浓度区域20的区域分别露出。在绝缘层30的除去工序之后，可以除去掩模43。
然后，参照图6D，对从第二开口44露出的半导体层2的第一主面3注入成为p－型低浓度区域20的基底的p型杂质。
然后，参照图6E，对半导体层2实施热处理。由此，注入到半导体层2的第一主面3的表层部的p型杂质被活性化。在该工序中，p型杂质朝向半导体层2的内部扩散。由此，形成多个p+型场限区域14及多个p－型低浓度区域20。
对p+型场限区域14的热处理工序及对p－型低浓度区域20的热处理工序可以分别进行。即，可以在成为p－型低浓度区域20的基底的p型杂质的注入工序(参照图6D)之前，实施对p+型场限区域14的热处理工序。
然后，参照图6F，在从第二开口44露出的半导体层2的第一主面3形成绝缘层30的薄膜部34。绝缘层30的薄膜部34可以通过对半导体层2的第一主面3的氧化处理法形成。
然后，选择性地除去绝缘层30的薄膜部34(图案化)。绝缘层30的薄膜部34的除去工序可以通过利用了掩模(未图示)的蚀刻法进行。
由此，形成使p+型场限区域14分别露出的多个第二接触孔32。之后，形成场电极36。通过包含以上的工序，可制造半导体装置1。
图7A～图7E是用于说明图1的半导体装置1的第二制造方法的剖视图。在此，对p+型场限区域14及p－型低浓度区域20的形成工序具体地进行说明。
参照图7A，首先，准备半导体层2。然后，在半导体层2的第一主面3形成绝缘层30。绝缘层30可以通过对半导体层2的第一主面3的氧化处理法形成。绝缘层30也可以通过CVD法形成。
然后，选择性地除去绝缘层30(图案化)。绝缘层30的除去工序可以通过利用了掩模45的蚀刻法进行。由此，在绝缘层30选择性地形成使半导体层2的第一主面3露出的多个第三开口46。
多个第三开口46是在半导体层2的第一主面3应形成各p+型场限区域14及各p－型低浓度区域20的区域分别统一地露出。绝缘层30的除去工序之后，可以除去掩模45。
然后，参照图7B，在半导体层2的第一主面3之上形成具有所定图案的离子注入掩模47。离子注入掩模47覆盖绝缘层30。离子注入掩模47具有使在半导体层2的第一主面3应形成p+型场限区域14的区域露出的第四开口48。
然后，对从第四开口48露出的半导体层2的第一主面3注入成为p+型场限区域14的基底的p型杂质。p型杂质的注入工序之后，可以除去离子注入掩模47。
然后，参照图7C，在半导体层2的第一主面3之上形成具有预定图案的离子注入掩模49。离子注入掩模49覆盖绝缘层30。离子注入掩模49具有使在半导体层2的第一主面3应形成p－型低浓度区域20的区域露出的第五开口50。
然后，参照图7D，对从第五开口50露出的半导体层2的第一主面3注入成为p－型低浓度区域20的基底的p型杂质。p型杂质的注入工序之后，可以除去离子注入掩模49。
在图7C及图7D的工序中，可以省略离子注入掩模49的形成工序。即，可以将绝缘层30作为离子注入掩模而向半导体层2的第一主面3注入成为p－型低浓度区域20的基底的p型杂质。
然后，参照图7E，对半导体层2实施热处理。由此，注入到半导体层2的第一主面3的表层部的p型杂质被活性化。在该工序中，p型杂质朝向半导体层2的内部扩散。由此，形成多个p+型场限区域14及多个p－型低浓度区域20。
对p+型场限区域14的热处理工序及对p－型低浓度区域20的热处理工序可以分别进行。即，可以在成为p－型低浓度区域20的基底的p型杂质的注入工序(参照图7D)之前，实施对p+型场限区域14的热处理工序。
之后，实施与图6F同样的工序。通过包含以上的工序，可制造半导体装置1。
图8是表示本发明的第二实施方式的半导体装置61的剖视图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号，并省略说明。
参照图8，场限区域组13包括第一区域62及第二区域63。第一区域62包括接近有源区域6的一个或多个p+型场限区域14。在该方式中，第一区域62包括接近有源区域6的前半部分的多个(在此，四个)p+型场限区域14。
第二区域63包括形成于相对于第一区域62与有源区域6相反的一侧的区域的一个或多个p+型场限区域14。在该方式中，第二区域63包括形成于相对于第一区域62与有源区域6相反的一侧的区域的后半部分的多个(在此，四个)p+型场限区域14。
多个p+型场限区域14为奇数个的情况下，中间部分的p+型场限区域14可以包含于第一区域62，也可以包含于第二区域63。
场限区域组13由两个p+型场限区域14构成的情况下，第一区域62及第二区域63分别包括一个p+型场限区域14。
在半导体层2的周缘部应缓解的电场强度比在半导体层2的内方部应缓解的电场强度小。第一区域62内的p+型场限区域14的个数以及第二区域63内的p+型场限区域14的个数可基于应缓解的电场强度的大小设定。
在该方式中，仅在场限区域组13的第一区域62形成有p－型低浓度区域20。在该方式中，多个p－型低浓度区域20相对于位于第一区域62的多个p+型场限区域14以一对一对应的关系形成。
也就是，对于全部p+型场限区域14，均连接有p－型低浓度区域20。对于位于第一区域62的任意的p+型场限区域14，可以形成有p－型低浓度区域20。
对于位于第一区域62的多个p+型场限区域14，可以至少形成有一个p－型低浓度区域20。也就是，对于位于第一区域62的多个p+型场限区域14，可以形成有一个或多个p－型低浓度区域20。
上述的第一实施方式中叙述的第一方式例、第二方式例、第三方式例或第四方式例、或者组合它们中的任意两个以上得到的方式例对于形成于第一区域62的多个p－型低浓度区域20也适用。
以上，通过半导体装置61，能够起到与对半导体装置1叙述的效果相同的效果。另外，根据半导体装置61，p－型低浓度区域20仅形成于场限区域组13的第一区域62。这样的构造，例如，可以被采用于通过形成于第一区域62的p－型低浓度区域20便能够充分缓解电场强度的情况。
该情况下，能够省略应形成于第二区域63的p－型低浓度区域20。由此，能够实现由对半导体层2的外侧区域7的专有面积的缩小而带来的半导体装置1的微型化。
图9是表示本发明的第三实施方式的半导体装置71的剖视图。以下，对于与对半导体装置61叙述的构造对应的构造，标记同一参照符号，并省略说明。
参照图9，在该方式中，p－型低浓度区域20在场限区域组13的第一区域62及第二区域63分别形成。
在该方式中，第一区域62中，多个p－型低浓度区域20相对于位于第一区域62的多个p+型场限区域14以一对一对应的关系形成。
在第一区域62中，多个p－型低浓度区域20可以以互相相等的p型杂质浓度形成。在第一区域62中，多个p－型低浓度区域20也可以以互相不同的p型杂质浓度形成。
上述的第一实施方式中叙述的第一方式例、第二方式例、第三方式例或第四方式例、或者组合它们中的任意两个以上得到的方式例对于形成于第一区域62的多个p－型低浓度区域20也可以应用。
在该方式中，在第二区域63中，多个p－型低浓度区域20相对于位于第二区域63的多个p+型场限区域14中的任意两个p+型场限区域14以一对一对应的关系形成。
在第二区域63中，多个p－型低浓度区域20可以以互相相等的p型杂质浓度形成。在第二区域63中，多个p－型低浓度区域20也可以以互相不同的p型杂质浓度形成。
上述的第一实施方式中叙述的第一方式例、第二方式例、第三方式例或第四方式例、或者组合它们中的任意两个以上得到的方式例对于形成于第二区域63的多个p－型低浓度区域20也可以应用。
形成于第二区域63的一个或多个p－型低浓度区域20的p型杂质浓度可以比形成于第一区域62的一个或多个p－型低浓度区域20的p型杂质浓度低。
形成于第二区域63的一个或多个p－型低浓度区域20的宽度W可以比形成于第一区域62的一个或多个p－型低浓度区域20的宽度W小。
形成于第二区域63的一个或多个p－型低浓度区域20的深度D2可以比形成于第一区域62侧的一个或多个p－型低浓度区域20的深度D2小。
从形成于第二区域63的一个或多个p－型低浓度区域20扩展的耗尽层的宽度可以比从形成于第一区域62的一个或多个p－型低浓度区域20扩展的耗尽层的宽度小。
以上，通过半导体装置71，也能够起到与对半导体装置1所叙述的效果同样的效果。另外，根据半导体装置71，在场限区域组13的第一区域62及第二区域63能够分别针对应缓和电场强度的区域适当地形成一个或多个p－型低浓度区域20。由此，在外侧区域7中，能够实施与功能元件8的电特征相应的合适的设计。
图10是表示第一～第三实施方式的半导体装置1、61、71应用的功能元件8的第一方式例的剖视图。以下，对于与对半导体装置1、61、71叙述的构造对应的构造，标注同一参照符号，并省略说明。
在该方式例中，功能元件8包括pn接合二极管。pn接合二极管是以p型杂质区域11为阳极，以半导体层2为阴极的快恢复二极管。
在半导体层2的第二主面4的表层部形成有n+型杂质区域81。在该方式例中，主电极35形成为阳极电极82。在半导体层2的第二主面4连接有阴极电极83。
以上，在功能元件8包括pn接合二极管的情况下，也能够实现半导体层2的耐破坏强度的提高。功能元件8也可以取代pn接合二极管而包括肖特基势垒二极管。该情况下，阳极电极82及p型杂质区域11肖特基接合。
图11是表示第一～第三实施方式的半导体装置1、61、71应用的功能元件8的第二方式例的剖视图。以下，对于与对半导体装置1、61、71叙述的构造对应的构造，标记同一参照符号，并省略说明。
在该方式例中，功能元件8包括沟槽栅型的MISFET。在半导体层2的第二主面4的表层部形成有n+型漏极区域84。半导体层2形成为n型漏偏移区域85。主电极35形成为源电极86。在半导体层2的第二主面4连接有漏电极87。
在该方式例中，p型杂质区域11形成为MISFET的p型主体区域。在有源区域6中，在半导体层2的第一主面3形成有多个沟槽栅构造88。
多个沟槽栅构造88可以在俯视下形成为沿任意的一方方向延伸的带状。由此，多个沟槽栅构造88可以整体形成为条纹状。也可以取代多个沟槽栅构造88而形成有俯视下格子状的一个沟槽栅构造88。
各沟槽栅构造88包括形成于半导体层2的第一主面3的栅极沟槽89。各栅极沟槽89贯通p型杂质区域11。各栅极沟槽89的底部位于n型漏偏移区域85。在各栅极沟槽89隔着栅极绝缘膜90埋入有栅极91。
在互相相邻的沟槽栅构造88之间的区域中，p型杂质区域11被一方的沟槽栅构造88及另一方的沟槽栅构造88共有。在p型杂质区域11的表层部中，在各沟槽栅构造88的侧方形成有n+型源极区域92。
在各沟槽栅构造88的侧方，从半导体层2的第一主面3侧朝向第二主面4侧，依次形成有n+型源极区域92、p型杂质区域11以及n型漏偏移区域85。p型杂质区域11中的n+型源极区域92及n型漏偏移区域85之间的区域为MISFET的沟道区域。
在p型杂质区域11的表层部还形成有p+型接触区域93。p+型接触区域93贯通n+型源极区域92而电连接于p型杂质区域11。
在有源区域6中，在半导体层2的第一主面3之上形成有绝缘层94。绝缘层94选择性地覆盖有源区域6。在绝缘层94形成有源极接触孔95。源极接触孔95可以使n+型源极区域92及p+型接触区域93露出。
主电极35从绝缘层94之上进入源极接触孔95。主电极35在源极接触孔95内电连接于n+型源极区域92及p+型接触区域93。
以上，在功能元件8包括沟槽栅型的MISFET的情况下，也能够实现半导体层2的耐破坏强度的提高。
图12是表示第一～第三实施方式的半导体装置1、61、71应用的功能元件8的第三方式例的剖视图。以下，对于与对半导体装置1、61、71叙述的构造对应的构造，标记同一参照符号，并省略说明。
在该方式例中，功能元件8包括平面栅极型的MISFET。在半导体层2的第二主面4的表层部形成有n+型漏极区域96。半导体层2形成为n型漏偏移区域97。主电极35形成为源电极98。在半导体层2的第二主面4连接有漏电极99。
在有源区域6中，在半导体层2的第一主面3的表层部隔开间隔地形成有多个p型杂质区域11。在该方式例中，p型杂质区域11形成为MISFET的p型主体区域。
多个p型杂质区域11可以在俯视下形成为沿任意的一方方向延伸的带状。多个p型杂质区域11也可以在俯视下整体形成为条纹状。
有源区域6由多个p型杂质区域11划定。另外，有源区域6由被p+型主接合区域12包围的区域划定。p+型主接合区域12的内周缘可以连接于p型杂质区域11。
在各p型杂质区域11的表层部形成有n+型源极区域100。n+型源极区域100从各p型杂质区域11的周缘向内方区域隔开间隔而形成。
在各p型杂质区域11的表层部形成有p+型接触区域101。p+型接触区域101在各p型杂质区域11的内方区域贯通n+型源极区域100。
在有源区域6中，在半导体层2的第一主面3之上形成有多个平面栅极构造102。多个平面栅极构造102在俯视下形成为沿p型杂质区域11延伸的带状。
多个平面栅极构造102在俯视下整体形成为条纹状。各平面栅极构造102形成于在半导体层2的第一主面3之上互相相邻的p型杂质区域11之间的区域之上。
各平面栅极构造102具有包括栅极绝缘膜103及栅极104的层叠构造。栅极104隔着栅极绝缘膜103与n型漏偏移区域97、p型杂质区域11以及n+型源极区域92对置。
在有源区域6中，在半导体层2的第一主面3之上形成有绝缘层105。绝缘层105选择性地覆盖有源区域6。在绝缘层105形成有源极接触孔106。源极接触孔106使n+型源极区域100及p+型接触区域101露出。
主电极35从绝缘层105之上进入源极接触孔106。主电极35在源极接触孔106内电连接于n+型源极区域100及p+型接触区域101。
以上，在功能元件8包括平面栅极型的MISFET的情况下，也能够实现半导体层2的耐破坏强度的提高。
图13是表示第一～第三实施方式的半导体装置1、61、71应用的功能元件8的第四方式例的剖视图。以下，对于与对半导体装置1、61、71叙述的构造对应的构造，标准同一参照符号，并省略说明。
在该方式例中，功能元件8取代第二方式例的沟槽栅型的MISFET而包括沟槽栅型的IGBT(同时参照图11)。也就是，在半导体层2的第二主面4的表层部取代n+型漏极区域84而形成有p+型集电极区域107(同时参照图11)。
该情况下，第二方式例的MISFET的“源极”被改称IGBT的“射极”。另外，第二方式例的MISFET的“漏极”被改称为IGBT的“集电极”。
以上，在功能元件8包括沟槽栅型的IGBT的情况下，也能够实现半导体层2的耐破坏强度的提高。
图14是表示第一～第三实施方式的半导体装置1、61、71应用的功能元件8的第五方式例的剖视图。以下，对于与对半导体装置1、61、71叙述的构造对应的构造，标记同一参照符号，并省略说明。
在该方式例中，功能元件8取代第三方式例的平面栅极型的MISFET而包括平面栅极型的IGBT(同时参照图12)。也就是，在半导体层2的第二主面4的表层部取代n+型漏极区域96而形成有p+型集电极区域108(同时参照图12)。
该情况下，第三方式例的MISFET的“源极”被改称为IGBT的“射极”。另外，第三方式例的MISFET的“漏极”被改称为IGBT的“集电极”。
以上，在功能元件8包括平面栅极型的IGBT的情况下，也能够实现半导体层2的耐破坏强度的提高。
以上，对本发明的实施方式进行了说明，但本发明也还能够以其它方式实施。
在第一～第三实施方式中，对形成有多个p+型场限区域14的例进行了说明。但是，也可以采用p+型场限区域14仅形成有一个的构造。即使这样的构造，通过相对于p+型场限区域14形成p－型低浓度区域20，也能够得到电场集中的抑制效果。
在第一～第三实施方式中，各第二接触孔32也可以添加至对应的p+型场限区域14，选择性地使对应的p－型低浓度区域20露出。该情况下，各场电极36也可以连接于p+型场限区域14及p－型低浓度区域20。
在第一～第三实施方式中，主电极35除了可以连接于p+型主接合区域12，也可以连接于p－型主接合低浓度区域21。
第一～第三实施方式中，对半导体层2具有由n型的FZ基板构成的单层构造的例进行了说明。但是，半导体层2也可以具有包含硅制的半导体基板及n型的硅制的外延层的层叠构造。外延层形成于半导体基板之上。
该情况下，外延层为n型杂质区域10。在n型杂质区域形成于半导体层2的第二主面4的表层部的情况下，该n型杂质区域可以由n型半导体基板形成。另外，在p型杂质区域形成于半导体层2的第二主面4的表层部的情况下，该p型杂质区域可以由p型半导体基板形成。
本申请对应于2017年5月8日向日本国特许厅提出的日本特愿2017－092423号，这些申请的全部公开通过应用而并入本文。
虽然对本发明的实施方式详细地进行了说明，但这些实施是为了使本发明的技术性内容清晰而使用的具体例，本发明并不应被这些具体例限定而解释，本发明的范围仅由权利要求书限定。
符号的说明
1—半导体装置，2—半导体层，6—有源区域，7—外侧区域，8—功能元件，10—n型杂质区域，11—p－型杂质区域，12—p+型主接合区域，13—场限区域组，14—p+型场限区域，20—p－型低浓度区域，21—p－型主接合低浓度区域，61—半导体装置，62—场限区域组的第一区域，63—场限区域组的第二区域，71—半导体装置。

Claims (17)

1.一种半导体装置，其特征在于，包括：
半导体层，其具有主面，且包括有源区域；
第一导电型的第一杂质区域，其形成于上述半导体层的上述主面的表层部；
场限区域组，其具有第二导电型的多个场限区域，上述场限区域在上述第一杂质区域的表层部沿上述有源区域的周缘，从上述有源区域分离的方向隔开间隔而形成；以及
第二导电型的多个低浓度区域，其分别具有比多个上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，在上述第一杂质区域的表层部沿多个上述场限区域的周缘形成，并且，在与上述有源区域相反的一侧的区域比上述有源区域侧宽度宽地形成，
上述场限区域组包括：
具有形成于接近上述有源区域的区域的一个或多个上述场限区域的第一区域；以及
具有形成于相对于上述第一区域与上述有源区域相反的一侧的区域的一个或多个上述场限区域的第二区域，
相对于形成于上述第一区域的一个或多个上述场限区域，形成有一个或多个上述低浓度区域，
相对于形成于上述第二区域的一个或多个上述场限区域，形成有一个或多个上述低浓度区域，
形成于上述第二区域的一个或多个上述低浓度区域的第二导电型杂质浓度比形成于上述第一区域的一个或多个上述低浓度区域的第二导电型杂质浓度低。
2.根据权利要求1所述的半导体装置，其特征在于，
上述低浓度区域电连接于上述场限区域。
3.根据权利要求1所述的半导体装置，其特征在于，
上述低浓度区域的形成为宽度宽的部分的底部关于上述半导体层的厚度方向形成于比上述场限区域的底部浅的区域。
4.根据权利要求1所述的半导体装置，其特征在于，
上述场限区域包围上述有源区域，
上述低浓度区域包围上述场限区域。
5.根据权利要求1所述的半导体装置，其特征在于，
关于从上述有源区域分离的方向，形成于上述第二区域的一个或多个上述低浓度区域的宽度比形成于上述第一区域的一个或多个上述低浓度区域的宽度小。
6.根据权利要求1所述的半导体装置，其特征在于，
关于上述半导体层的厚度方向，形成于上述第二区域的一个或多个上述低浓度区域的深度比形成于上述第一区域的一个或多个上述低浓度区域的深度小。
7.根据权利要求1所述的半导体装置，其特征在于，
从形成于上述第二区域的一个或多个上述低浓度区域扩展的耗尽层的宽度比从形成于上述第一区域的一个或多个上述低浓度区域扩展的耗尽层小。
8.根据权利要求1所述的半导体装置，其特征在于，
上述低浓度区域相对于多个上述场限区域以一对一对应的关系形成多个。
9.根据权利要求1～8任一项所述的半导体装置，其特征在于，
还包括在上述第一杂质区域的表层部形成于上述有源区域及上述场限区域之间的区域的第二导电型的主接合区域。
10.根据权利要求9所述的半导体装置，其特征在于，
还包括主接合低浓度区域，该主接合低浓度区域具有比上述主接合区域的第二导电型杂质浓度低的第二导电型杂质浓度，且在上述第一杂质区域的表层部以沿着上述主接合区域的周缘的方式形成于上述主接合区域及上述场限区域之间的区域。
11.根据权利要求10所述的半导体装置，其特征在于，
上述主接合低浓度区域电连接于上述主接合区域。
12.根据权利要求10所述的半导体装置，其特征在于，
上述主接合低浓度区域电连接于上述场限区域。
13.根据权利要求10所述的半导体装置，其特征在于，
上述主接合低浓度区域具有与上述低浓度区域的第二导电型杂质浓度相等的第二导电型杂质浓度。
14.一种半导体装置，其特征在于，包括：
半导体层，其具有主面，且包括有源区域；
第一导电型的第一杂质区域，其形成于上述半导体层的上述主面的表层部；
场限区域组，其具有第二导电型的多个场限区域，上述场限区域在上述第一杂质区域的表层部沿上述有源区域的周缘，从上述有源区域分离的方向隔开间隔而形成；以及
第二导电型的多个低浓度区域，其具有比多个上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，在上述第一杂质区域的表层部相对于多个上述场限区域以一对一对应的关系沿多个上述场限区域的周缘分别形成，并且，在与上述有源区域相反的一侧的区域比上述有源区域侧宽度宽地分别形成，
多个上述低浓度区域以第二导电型杂质浓度随着从上述有源区域分离而渐减的方式形成。
15.一种半导体装置，其特征在于，包括：
半导体层，其具有主面，且包括有源区域；
第一导电型的第一杂质区域，其形成于上述半导体层的上述主面的表层部；
场限区域组，其具有第二导电型的多个场限区域，上述场限区域在上述第一杂质区域的表层部沿上述有源区域的周缘，从上述有源区域分离的方向隔开间隔而形成；以及
第二导电型的多个低浓度区域，其具有比多个上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，在上述第一杂质区域的表层部相对于多个上述场限区域以一对一对应的关系沿多个上述场限区域的周缘分别形成，并且，在与上述有源区域相反的一侧的区域比上述有源区域侧宽度宽地分别形成，
多个上述低浓度区域以宽度随着从上述有源区域分离而渐减的方式形成。
16.一种半导体装置，其特征在于，包括：
半导体层，其具有主面，且包括有源区域；
第一导电型的第一杂质区域，其形成于上述半导体层的上述主面的表层部；
场限区域组，其具有第二导电型的多个场限区域，上述场限区域在上述第一杂质区域的表层部沿上述有源区域的周缘，从上述有源区域分离的方向隔开间隔而形成；以及
第二导电型的多个低浓度区域，其具有比多个上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，在上述第一杂质区域的表层部相对于多个上述场限区域以一对一对应的关系沿多个上述场限区域的周缘分别形成，并且，在与上述有源区域相反的一侧的区域比上述有源区域侧宽度宽地分别形成，
多个上述低浓度区域以深度随着从上述有源区域分离而渐减的方式形成。
17.一种半导体装置，其特征在于，包括：
半导体层，其具有主面，且包括有源区域；
第一导电型的第一杂质区域，其形成于上述半导体层的上述主面的表层部；
场限区域组，其具有第二导电型的多个场限区域，上述场限区域在上述第一杂质区域的表层部沿上述有源区域的周缘，从上述有源区域分离的方向隔开间隔而形成；以及
第二导电型的多个低浓度区域，其具有比多个上述场限区域的第二导电型杂质浓度低的第二导电型杂质浓度，在上述第一杂质区域的表层部相对于多个上述场限区域以一对一对应的关系沿多个上述场限区域的周缘分别形成，并且，在与上述有源区域相反的一侧的区域比上述有源区域侧宽度宽地分别形成，
多个上述低浓度区域以耗尽层宽度随着从上述有源区域分离而渐减的方式形成。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7258668B2 (ja) * 2019-06-13 2023-04-17 三菱電機株式会社 半導体装置、及び、半導体装置の製造方法
WO2021261222A1 (ja) * 2020-06-26 2021-12-30 ローム株式会社 半導体装置
DE212021000148U1 (de) 2020-06-26 2021-11-02 Rohm Co., Ltd. Halbleiterbauelement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2341528A1 (en) * 2010-01-05 2011-07-06 ABB Technology AG Power Semiconductor Device and its manufacturing method
CN203026509U (zh) * 2012-11-30 2013-06-26 中国科学院微电子研究所 一种半导体功率器件
CN104221152A (zh) * 2012-07-18 2014-12-17 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN104704635A (zh) * 2012-10-02 2015-06-10 三菱电机株式会社 半导体装置及其制造方法
CN104756258A (zh) * 2012-10-11 2015-07-01 三菱电机株式会社 半导体器件及其制造方法
CN106409884A (zh) * 2016-11-07 2017-02-15 株洲中车时代电气股份有限公司 一种功率半导体器件终端结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137368A (ja) 1984-12-10 1986-06-25 Hitachi Ltd 半導体装置
JP4684505B2 (ja) 2001-11-26 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置および電力変換装置
US7026650B2 (en) * 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
JP2006073740A (ja) 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2013038329A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
NL1039048C2 (nl) 2011-09-17 2013-03-25 Henri Peteri Beheer Bv Zeeppomp.
JP5637154B2 (ja) * 2012-02-22 2014-12-10 トヨタ自動車株式会社 半導体装置
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
CN106796917B (zh) * 2015-03-17 2019-10-01 富士电机株式会社 半导体装置及半导体装置的制造方法
US10332990B2 (en) * 2015-07-15 2019-06-25 Fuji Electric Co., Ltd. Semiconductor device
JP6597102B2 (ja) * 2015-09-16 2019-10-30 富士電機株式会社 半導体装置
JP6626694B2 (ja) 2015-11-17 2019-12-25 富士紡ホールディングス株式会社 研磨パッド及びその製造方法
JP6855700B2 (ja) * 2016-08-05 2021-04-07 富士電機株式会社 半導体装置およびその製造方法
JP6637012B2 (ja) * 2016-11-10 2020-01-29 ローム株式会社 半導体装置
US10347714B2 (en) * 2016-11-10 2019-07-09 Rohm Co., Ltd. Semiconductor device
JP6947281B2 (ja) * 2018-02-14 2021-10-13 富士電機株式会社 半導体装置
JP7150539B2 (ja) * 2018-09-15 2022-10-11 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2341528A1 (en) * 2010-01-05 2011-07-06 ABB Technology AG Power Semiconductor Device and its manufacturing method
CN104221152A (zh) * 2012-07-18 2014-12-17 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN104704635A (zh) * 2012-10-02 2015-06-10 三菱电机株式会社 半导体装置及其制造方法
CN104756258A (zh) * 2012-10-11 2015-07-01 三菱电机株式会社 半导体器件及其制造方法
CN203026509U (zh) * 2012-11-30 2013-06-26 中国科学院微电子研究所 一种半导体功率器件
CN106409884A (zh) * 2016-11-07 2017-02-15 株洲中车时代电气股份有限公司 一种功率半导体器件终端结构

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