CN104704635A - 半导体装置及其制造方法 - Google Patents

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田口健介
高桥彻雄
楢崎敦司
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Abstract

设置于半导体元件外周部的终端构造(32)具有：N型漂移区域(1)，其形成于半导体衬底(30)内；以及P型杂质区域(2)，其形成于N型漂移区域(1)内的上表面部。P型杂质区域(2)在宏观观察时，P型杂质浓度从终端构造(32)的内周部朝向外周部减小。另外，P型杂质区域(2)在微观观察时，由P型的多个高浓度区域(2b)及围绕其的低浓度区域(2a)构成，并具有低浓度区域(2a)彼此分离的部分。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是涉及设置于半导体元件的外周部处的终端构造的形成。
背景技术
功率器件是面向用于电力变换、电力控制等的电力仪器的半导体装置，与通常的半导体装置相比高耐压化、大电流化。另外，功率器件在被施加了反向电压时，需要切断电流而保持较高的电压。作为功率器件的高耐压化的方法，已知如下技术，即，在半导体元件的外周部设置FLR(Field Limiting Ring)构造、RESURF(降低表面电场：Reduced SURface Field)构造等终端构造。
FLR构造是如下构造，即，将低浓度的N型杂质区域和在该N型杂质区域内的表面部所形成的P型杂质区域之间的主结的周围用多个环状的P型杂质区域包围。在FLR构造中，在施加反向电压时，在主结穿通前，由各个环状的P型杂质区域形成的结依次穿通，由此缓和主结的电场。
RESURF构造具有以不分割的方式一致地形成有较低浓度的P型杂质区域的构造。在RESURF构造中，在施加了反向电压时，通过耗尽层从PN结扩展至P型杂质区域的内侧，而保持电压。RESURF构造能够利用较小面积的区域得到较高的耐压，但是电场容易集中于特定的部位，由电场集中的缓和产生的半导体元件的高耐压化存在极限。
另外，在下述的专利文献1、2中，公开了由VLD(Variation ofLateral Doping)构造构成的终端区域的构造，其中，该VLD构造利用注入掩模的开口图案，对终端构造在从半导体元件的内侧朝向外侧的方向上的杂质浓度分布进行控制。
专利文献1：日本特开昭61－084830号公报
专利文献2：日本特开2003－197911号公报
发明内容
在专利文献1中，利用与位置相对应地改变了开口率的掩模对杂质进行离子注入，然后使杂质热扩散而使浓度均匀化，由此形成RESURF层。通常，该方法为了使杂质热扩散而需要长时间的高温热处理。长时间的高温热处理不仅增加制造成本，还降低生产率。
另外，在专利文献2中，将P型杂质离散地注入而形成P型杂质区域，然后进行热处理而使P型杂质热扩散，由此使P型杂质区域彼此重合。由此，得到在高浓度区域之间配置有通过热扩散而形成的低浓度区域的P型杂质区域。如专利文献2所述，在以固定的间隔形成浓度的浓淡的情况下，如果产生晶片工艺的照相制版工序、离子注入工序、蚀刻工序等的制造波动，则存在反向耐压降低的问题。
本发明就是为了解决上述课题而提出的，其目的在于提供一种半导体装置及其制造方法，该半导体装置及其制造方法能够防止生产率的降低，并且抑制电场集中的发生而得到稳定的反向耐压。
本发明所涉及的半导体装置具有：半导体衬底，其形成有半导体元件；以及终端构造，其设置于所述半导体衬底中的所述半导体元件的外周部，所述终端构造包含：第1导电型的第1杂质区域，其形成于所述半导体衬底内；以及第2导电型的第2杂质区域，其形成于所述第1杂质区域内的上表面部，所述第2杂质区域构成为，在宏观观察时，第2导电型的杂质浓度从所述终端构造的内周部朝向外周部减小，在微观观察时，由第2导电型的多个高浓度区域及围绕所述多个高浓度区域中的每一个的低浓度区域构成，并且，具有第2导电型的区域分离的部分。
发明的效果
根据本发明，由于能够在P型杂质区域的内部，在扩展耗尽层的同时，制作多个容易变为高电场的部位，抑制电场集中，因此能够得到具有稳定的反向耐压的半导体装置。另外，第2杂质区域能够通过利用朝向终端构造的外侧开口率变小的注入掩模进行的离子注入，而集中形成。另外，由于不对第2杂质区域的杂质区域进行均匀化，因此不需要长时间的高温热处理，能够防止生产率的降低。
附图说明
图1是表示实施方式1所涉及的半导体装置的结构的俯视图。
图2是表示实施方式1所涉及的半导体装置的终端构造的结构的剖面图。
图3是表示注入掩模的例子的图，该注入掩模用于形成实施方式1所涉及的终端构造的P型杂质区域。
图4是表示实施方式1所涉及的终端构造中的P型杂质区域的剂量分布的图。
图5是表示利用图3的注入掩模而形成的终端构造的P型杂质区域的上表面构造的图。
图6是示意性地表示实施方式1所涉及的终端构造的半导体衬底内部的等电位线的图。
图7是示意性地表示实施方式1所涉及的终端构造的半导体衬底内部的等电位线的图。
图8是示意性地表示实施方式1所涉及的终端构造的半导体衬底内部的等电位线的图。
图9是表示注入至终端构造中的杂质的剂量和该终端构造中的反向耐压的关系的图。
图10是表示实施方式1所涉及的终端构造中的杂质浓度和反向耐压的依赖性的图。
图11是示意性地表示实施方式1所涉及的终端构造中的半导体衬底内部的等电位线的图。
图12是示意性地表示实施方式1所涉及的终端构造中的半导体衬底内部的等电位线的图。
图13是表示实施方式1所涉及的终端构造中的P型杂质区域的剂量分布的图。
图14是表示实施方式1所涉及的半导体装置的终端构造的P型杂质区域的上表面构造的图。
图15是表示实施方式1所涉及的半导体装置的终端构造的P型杂质区域的上表面构造的图。
图16是实施方式1所涉及的注入掩模的放大图。
图17是表示注入掩模的例子的图，该注入掩模用于形成实施方式2所涉及的终端构造的P型杂质区域。
图18是表示实施方式2所涉及的终端构造中的P型杂质区域的剂量分布的图。
图19是表示实施方式3所涉及的半导体装置的终端构造的结构的剖面图。
图20是表示实施方式3所涉及的终端构造中的P型杂质区域的剂量分布的图。
图21是表示实施方式4所涉及的半导体装置的终端构造的结构的剖面图。
图22是表示将发射极电极的一部分用作场板的本发明所涉及的终端构造的结构的剖面图。
图23是表示设置有沟道截断环电极的本发明所涉及的终端构造的结构的剖面图。
图24是表示设置有浮置场板的本发明所涉及的终端构造的结构的剖面图。
图25是表示将本发明应用于沟槽IGBT型的元件构造的情况下的终端构造的结构的剖面图。
图26是表示将本发明应用于具有N型载流子累积层的元件构造的情况下的终端构造的结构的剖面图。
图27是表示将本发明应用于具有二极管和N型MOSFET的元件构造的情况下的终端构造的结构的剖面图。
图28是表示省略了曲率缓和区域的情况下的本发明所涉及的终端构造的结构的剖面图。
具体实施方式
以下，基于附图，对本发明的实施方式进行说明。此外，在说明所利用的各附图中，由于简化地示出半导体装置的构造等，因此比例尺或纵横比等不一定正确。
(实施方式1)
图1及图2是示意性地表示本发明的实施方式1所涉及的半导体装置的结构的图。图1是该半导体装置的俯视图，图2是沿图1所示的A1－A2线的剖面图。
本实施方式所涉及的半导体装置包含：IGBT 31(Insulated GateBipolar Transistor)，其是形成于硅(Si)等半导体衬底30的半导体元件；以及终端构造32，其形成于该IGBT 31的外周部的终端区域中。图2相当于IGBT 31的最外周部和终端构造32的截面。
IGBT 31包含：栅极电极8、发射极电极6、N型漂移区域1、N型缓冲区域4、P型集电极区域5、集电极电极7。栅极电极8及发射极电极6形成于半导体衬底30的上表面(主表面)上。如图1所示，在俯视观察时，栅极电极8形成于半导体衬底30的一条边的附近，发射极电极6以覆盖除栅极电极8的形成区域以外的IGBT 31的整体的方式而形成。
N型漂移区域1、N型缓冲区域4以及P型集电极区域5是形成于半导体衬底30内部的杂质区域。N型漂移区域1形成于半导体衬底30的内部整体。N型缓冲区域4形成于N型漂移区域1的下侧，P型集电极区域5形成于N型缓冲区域4的更下侧。另外，在半导体衬底30的下表面形成有与P型集电极区域5连接的集电极电极7。
如图2所示，终端构造32具有：N型漂移区域1(第1杂质区域)，其形成于半导体衬底30；P型杂质区域2(第2杂质区域)及N型沟道截断区域3，它们形成于N型漂移区域1内的上表面部。终端构造32的内周部的P型杂质区域2与IGBT 31的最外周的P型杂质区域(P阱)连接。
在图2中，P型杂质区域2与P型杂质的浓度相对应地分成3个区域2a～2c而示出。对于区域2a～2c的杂质浓度，区域2c最高，区域2b次之，区域2a最低。以下，将区域2a称为“低浓度区域”，将区域2b、2c称为“高浓度区域”。
低浓度区域2a的杂质浓度设定为满足使低浓度区域2a完全耗尽化的条件(RESURF条件)的值。高浓度区域2c的杂质浓度设定为满足使高浓度区域2c几乎不耗尽化的条件的值。高浓度区域2b的杂质浓度设定为由晶片工艺的波动来决定高浓度区域2b是否耗尽化的程度的值。
高浓度区域2c通过P型杂质的离子注入而形成。另一方面，高浓度区域2b及低浓度区域2a主要通过使杂质从高浓度区域2c热扩散而形成。因此，高浓度区域2b及低浓度区域2a形成为包围高浓度区域2c的周围。即，成为高浓度区域2b位于低浓度区域2a内的上表面部，高浓度区域2c位于高浓度区域2b内的上表面部。
此外，在图2的终端构造32中，示出了在内部不具有高浓度区域2c的高浓度区域2b，但这是在离子注入时所利用的注入掩模的开口率较低(开口部的尺寸较小)的区域中形成的尺寸较小的高浓度区域2c整体热扩散而形成的高浓度区域2b。或者，有时，由于注入掩模的开口部的尺寸较小，因此所注入的杂质的剂量变少，结果，形成杂质浓度比高浓度区域2c低的高浓度区域2b。
与P型杂质区域2的内周部连接的IGBT 31的最外周的P型杂质区域(P阱)形成为杂质浓度比P型杂质区域2高，另外比P型杂质区域2深。在图2中，终端构造32的内周部的P型杂质区域2以朝向IGBT 31的最外周的P型杂质区域逐渐变深的方式形成。另外，朝向IGBT 31的最外周的P型杂质区域，杂质浓度逐渐升高。由此，IGBT 31的最外周的P型杂质区域低端部的曲率得到缓和，防止电场集中于该部分。将该终端构造32的内周部称为“曲率缓和区域10”。
在曲率缓和区域10外侧的区域分离地形成有高浓度区域2b。对于高浓度区域2b的间隔，越接近终端构造32的外周部，则变得越宽，在终端构造32的外周部附近，低浓度区域2a之间是分离的。因此，在宏观观察时，对于终端构造32中的P型杂质区域2的杂质浓度，越是终端构造32的外侧，则变得越低。另外，在微观观察时，P型杂质区域2形成为如下构造，即，由多个高浓度区域2b和其周围的低浓度区域2a构成，低浓度区域2a和高浓度区域2b交替地配置。该区域是用于保持半导体衬底30的反向耐压的区域，将该区域称为“耐压保持区域11”。
N型沟道截断区域3形成于终端构造32的外周部(相当于半导体芯片的端部)。在本实施方式中，N型沟道截断区域3形成为与P型杂质区域2分离，但N型沟道截断区域3也可以与最外周的低浓度区域2a接触。N型沟道截断区域3具有比N型漂移区域1高的N型杂质浓度。
图3是表示在形成P型杂质区域2的离子注入中所利用的注入掩模20的例子的图。在本实施方式中，注入掩模20由具有开口部12的硅氧化膜13构成。作为注入掩模20的开口部12的图案，可以想到线形状或点形状等。
对于注入掩模20，其开口率(开口部12的面积的比例)在宏观观察时，具有在从终端构造32的内侧朝向外侧的方向(终端构造32的宽度方向)上减少的图案。例如，在半导体衬底30上形成注入掩模20，并在注入掩模20的开口率为1％的区域的区域中以1E+14cm﹣2的剂量对杂质进行离子注入并使之热扩散，在上述情况下，如果进行宏观观察，则注入至该区域中的杂质的剂量是1E+14cm﹣2的1％，即1E+12cm﹣2。
P型杂质区域2通过如下方式形成，即，通过利用了注入掩模20实施的P型杂质的离子注入，在半导体衬底30形成高浓度区域2c，并且通过热处理使P型杂质热扩散，形成高浓度区域2b及低浓度区域2a。
图4表示利用图3所示的注入掩模20进行形成终端构造32的P型杂质区域2的离子注入的情况下，P型杂质区域2的杂质的剂量分布。实线表示微观观察时的剂量，虚线表示宏观观察时的剂量。从图4可知，宏观观察时的剂量朝向终端构造32的外侧而逐渐减小。
在本实施方式中，通过控制注入掩模20的开口率的分布，从而无需增加晶片工艺的工序数，就能够使宏观观察时的剂量具有梯度，利用同一离子注入工序集中形成较高浓度的曲率缓和区域10的P型杂质区域2和较低浓度的耐压保持区域11的P型杂质区域2。
曲率缓和区域10的P型杂质区域2通过如下方式形成，即，对注入掩模20的配置有线状开口部12的区域(或者高密度地配置有窗状的开口部12的区域)进行离子注入，在开口部12的正下方形成高浓度区域2c，然后施加热处理而在高浓度区域2c的周围形成高浓度区域2b及低浓度区域2a。耐压保持区域11的P型杂质区域2通过如下方式形成，即，通过对注入掩模20的分离地配置有开口部12的区域进行上述的离子注入和热处理，从而在开口部12的正下方形成高浓度区域2b，在该高浓度区域2b的周围形成低浓度区域2a。在利用图3所示的注入掩模20的情况下，通过热处理后使P型杂质扩散后的P型杂质区域2的上表面的构造变为如图5所示。
在具有图2的终端构造32的半导体装置中，如果施加相对于发射极电极9的电位来说集电极电极7的电位较高的反向电压，则在终端构造32的上表面部，电压施加于N型漂移区域1和P型杂质区域2的低浓度区域2a的接合部(在N型沟道截断区域3和低浓度区域2a接合的情况下为该接合部)，耗尽层从N型沟道截断区域3侧(高压侧)朝向低浓度区域2a侧(低压侧)延伸。
通过从低浓度区域2a的下部和N型漂移区域1的边界朝向半导体衬底30表面延伸的耗尽层，低浓度区域2a被完全耗尽。此时，只要适当地设定低浓度区域2a的杂质浓度，则在上述接合部的电场超过临界点而击穿之前，耗尽会发展至高浓度区域2b的表面及内部或者半导体衬底30的上表面。
如果集电极电极7的电位进一步变高，则在高浓度区域2b内耗尽层延伸。此时，只要适当地设定高浓度区域2b的杂质浓度及位置关系，则在上述接合部的电场超过临界点而击穿之前，耗尽会发展至高浓度区域2b的上表面附近或者半导体衬底30的上表面。由此，由于在各个高浓度区域2b中能够形成容易变为高电场的部位，并能够抑制各部位的最大电场强度，因此能够得到稳定的反向耐压。
其结果，通过在低浓度区域2a及高浓度区域2b的内部、以及N型漂移区域1的内部形成的耗尽层，而保持反向电压。
图6～图8是表示图2所示的终端构造32的半导体衬底30内部的等电位线的图。示出了以图6、图7、图8的顺序反向电压变大的情况。如上述图所示可知，等电位线的间隔变得大致均匀，抑制电场集中于终端构造32的特定部位。
图9是表示注入至终端构造中的杂质的剂量和终端构造中的反向耐压的关系的图。在图9中，实线表示本实施方式所涉及的终端构造的情况，虚线表示现有的终端构造(耐压保持区域的P型杂质区域具有一致的杂质浓度的构造)的情况。
在现有的终端构造中，由于如果向终端构造的P型杂质区域高浓度地注入杂质，则在最外周的P型杂质区域中产生较高的电场，因此引起耐压降低。与此相对，在本发明的终端构造中，即使向终端构造的P型杂质区域高浓度地注入杂质，外周部的P型杂质区域的杂质浓度在宏观观察时也为低浓度，因此抑制了在最外周的P型杂质区域中产生较高的电场。因此，在本发明的终端构造中，能够得到较高的反向体压的杂质浓度(剂量)的范围比现有的终端构造宽，即使产生晶片工艺的波动，也能够得到稳定的耐压。
另外，P型杂质区域的杂质浓度(剂量)和反向耐压存在依赖性。在图10中示出该依赖性。在图10中，半导体衬底30的N型漂移区域1的杂质注入量设定为8.85E+13cm﹣2，在晶片工艺中注入的P型杂质的剂量设定为3.0E+14cm﹣2。另外，图10所示的剂量表示对耐压保持区域11的最内周部进行宏观观察时的剂量。
从图10可知，如果将耐压保持区域11的最内周的宏观观察时的剂量设为1.0E+12cm﹣2～2.0E+12cm﹣2，将耐压保持区域11的宏观观察时的剂量设为朝向外侧成1/3～1/20(0.3333～0.05)的梯度，则得到稳定的反向耐压。
或者，从图10可知，即使将耐压保持区域11的最内周的宏观观察时的剂量设为1.0E+12cm﹣2～1.4E+12cm﹣2，将耐压保持区域11的宏观观察时的剂量设为朝向外侧成1/2(0.5)的梯度，也得到能够实现稳定的反向电压的半导体装置。
为了以上述的杂质浓度曲线来形成耐压保持区域11的P型杂质区域2，只要使在形成P型杂质区域2的离子注入中所利用的注入掩模20(例如图3)的开口率朝向终端构造32的外侧减小即可。
作为使注入掩模20的开口率减小的比例，例如，可以想到从曲率缓和区域10的内周部至外周部为止之间使开口率下降至1/50左右。另外，在耐压保持区域11的外周部，宏观观察时使P型杂质区域2降低至发生耗尽化的杂质浓度为止。使开口率减小的函数能够列举线性函数等，但是优选指数函数等减小率较高的函数。例如，在宏观观察时，如果使用下凸的指数函数或按照多项式而减小的函数，则能够缓和电场的局部集中。
图11及图12是示意性地表示终端构造32中的半导体衬底30内部的等电位线的图。图11及图12中的细线是等电位线，粗线是PN结。
图11表示使曲率缓和区域10的杂质浓度曲线如图13所示地在宏观观察时浓度从半导体装置内周朝向外周线性地降低的情况。图12表示使曲率缓和区域10的杂质浓度曲线如图4所示地在宏观观察时以成为下凸函数的方式从内周部朝向外周部降低的情况。可知，在图11中，等电位线的间隔局部地变窄，与此相对，在图12中，等电位线的间隔大致均匀。即，可知，相比之下，图12中向终端构造32的特定部位的电场集中受到抑制。
有时，由于晶片工艺的限制，使在微观观察时浓度从终端构造32的内周部朝向外周部连续地减小是困难的，但是在本发明中，并非必须要使浓度在微观观察时连续地减小。例如如图4所示，只要使在宏观观察时杂质浓度的变化量从曲率缓和区域10的内周部朝向外周部逐渐变小(即，只要朝向高浓度区域2c逐渐变大)，则能够得到相同的效果。
在使注入掩模20的开口率按照线性函数减小的情况下，如果将从耐压保持区域11的内周部朝向外周部的方向上的位置设为x，以使位置x处的开口率为100×1/50×(﹣ax+b)％的方式形成硅氧化膜13，则x＝(b－1/5.0)/a处的有效剂量减小至开口率为2％的情况下的大约1/5。此时，适当地选择剂量或耐压保持区域11的尺寸及a、b的值，由此得到希望的杂质浓度曲线的P型杂质区域2。
作为注入掩模20的图案，可以想到例如将点状的开口部12(以下称为“注入窗”)的尺寸设为固定，使注入窗的间隔随着朝向终端构造32的外侧而变宽。例如，注入掩模20的注入窗的尺寸全部设为0.4μm，终端构造32的周向上的注入窗的间隔全部设为2.8μm，使终端构造32的宽度方向上的注入窗的间隔在耐压保持区域11的最内周部为2.8μm间隔，在最外周部扩展为14.0μm间隔。
另外，与耐压保持区域11的所有P型杂质区域2连接而形成为一体相比，如图2所示包含局部不相连的部位的情况更加能够得到稳定的反向耐压。
在所有的P型杂质区域2都连接的情况下，在注入的P型杂质的剂量由于晶片工艺的波动而变为高浓度的情况下，适于保持反向电压的P型杂质浓度(在完全耗尽化过程中最高的浓度)的区域变得几乎不存在。因此，进行耗尽化而保持反向耐压的区域变窄，电场集中于P型杂质区域2的最外周部，耐压降低。
与此相对，如果在耐压保持区域11中形成P型杂质区域2并不连接的部位，则即使在注入的P型杂质的剂量由于晶片工艺的波动而变为高浓度的情况下，由于在终端构造32的宽度方向上形成多个适于保持反向电压的P型杂质浓度的区域，因此反向耐压提高。因此，在本实施方式中，注入掩模20的开口部12的间隔设定为，在进行用于通过热扩散形成低浓度区域2a的热处理时，产生邻接的低浓度区域2a相连的部位和不相连的部位。
此外，在图2及图5中示出了在终端构造32的宽度方向上存在P型杂质区域2不相连的部位的例子，但是，如图14所示，即使在P型杂质区域2仅在终端构造32的周向上不相连的情况下，也能够得到相同的效果。这是因为，在终端构造32的周向上的P型杂质区域2不相连的情况下，通过热处理，P型杂质在周向上扩散，能够产生用于保持耐压的适当的P型杂质浓度。
另外，如图15所示，即使是在终端构造32的宽度方向和周向这两个方向上存在P型杂质区域2不相连的部位的构造(P型杂质区域2岛状地配置的构造)，也能够得到相同的效果，进一步增加晶片工艺的余量。特别地，在利用N型漂移区域1的杂质浓度较低的半导体衬底30的情况下，为了得到P型杂质区域2的最佳杂质浓度，变得需要进行微调整，但是，通过增大晶片工艺的余量，该调整变得容易，得到稳定的反向耐压。
但是，如果使终端构造32的周向上的注入窗的间隔过宽，则在终端构造32的宽度方向上P型杂质浓度较低的区域延伸，虽然得到稳定的反向耐压，但是由于反向耐压的绝对值降低而非优选。由此，需要适当地设定注入窗的间隔。
注入掩模20的图案为任意即可，不论是何种图案，都能够得到一定的效果。在这里，特别地，利用图16对注入窗的配置例进行说明。
图16是注入掩模20的放大图，该注入掩模20用于形成耐压保持区域11的P型杂质区域2。在图16中，将从内周侧开始的第n列的注入窗(开口部12)的尺寸表示为Sn，将终端构造32的宽度方向上的第n列的注入窗和第n+1列的注入窗的间隔表示为Dn，将终端构造32的周向上的第n列的注入窗的间隔表示为Wn。
例如，将注入窗的尺寸(Sn)设为固定，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为朝向外侧连续地或阶段性地扩展，并将终端构造32的周向的注入窗间隔(Wn)设为固定，由此能够使在宏观观察时的P型杂质区域2的杂质浓度(剂量)从终端构造32的内周部朝向外周部逐渐减小。
另外，例如，即使将注入窗的尺寸(Sn)设为固定，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为固定，并将终端构造32的周向的注入窗间隔(Wn)设为朝向外侧连续地或阶段性地扩展，在宏观观察时也能够得到与上述相同的杂质浓度分布。
进一步地，即使将注入窗的尺寸(Sn)设为固定，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为朝向外侧连续地或阶段性地扩展，并且，将终端构造32的周向的注入窗间隔(Wn)设为朝向外侧连续地或阶段性地扩展，也是相同的。
另外，相对于第n列的注入窗的位置，使与其相邻的第n+1列的注入窗的位置在终端构造32的周向上错开Wn/2。也可以通过对各列进行此处理，如图16所示地交错配置注入窗。在该情况下，在耐压保持区域11中，能够使得P型杂质区域2的杂质的浓淡一致，能够将电场强度较高的部位二维地分散。由此，能够进一步降低耐压保持区域11中的最大电场强度，能够得到更稳定的反向耐压。
此外，在上述说明中示出了利用硅氧化膜13形成注入掩模20的例子，但是，也可以利用例如抗蚀图案等在一般的半导体工艺中作为注入掩模使用的材料而形成。
另外，设置于注入掩模20上的注入窗(点状的开口部12)的形状为任意即可，除了上边所示的正方形以外，即使是圆形、长方形、椭圆形等其他形状，也能够得到相同的效果。特别地，在开口径是长方形的情况下，优选使其长边配置成沿终端构造32的周向。在图3中，示出了在终端构造32的内周部配置有线状的绝缘膜21、在其外侧配置有点状的开口部12的结构的注入掩模20，但是，注入掩模20并非必须具有线状的开口部12和点状的开口部12双方，也可以是例如仅具有线状的开口部12的结构、或者仅具有点状的开口部12的结构。
另外，在实施方式1中，将P型杂质区域2设为由杂质浓度(剂量)不同的低浓度区域2a、高浓度区域2b、高浓度区域2c构成的结构，但是，只要P型杂质区域2在宏观观察时的杂质浓度朝向终端构造32的外侧逐渐减小，则在微观观察时也可以是均匀的浓度。例如，在微观观察时浓度均匀的P型杂质区域2中，只要越靠近终端构造32的外侧，越多(或者越宽)地配置P型区域分离的部分，则能够使在宏观观察时的杂质浓度朝向终端构造32的外侧逐渐减小。在该情况下，与实施方式1相同地，相对于晶片工艺的波动，能够得到稳定的反向耐压。该情况对于下面所示的实施方式也是相同的。
(实施方式2)
在图4中，示出了终端构造32的耐压保持区域11中的P型杂质区域2的杂质浓度在宏观观察时朝向外侧以线性函数减小的例子，但是，只要在宏观观察时单调地减小，则也可以按照上凸函数或下凸函数减小。
图17是表示注入掩模的图，该注入掩模用于形成实施方式2所涉及的终端构造的P型杂质区域。图17的注入掩模20与图3的例子相比，将耐压保持区域11的内周附近的开口率(开口部12的密度)设得较高，将外周附近的开口率设得较低。
利用图17的注入掩模20而形成的P型杂质区域2的剂量分布变得如图18所示。实线表示微观观察时的剂量，虚线表示宏观观察时的剂量。如图18所示，宏观观察时的剂量按照上凸函数朝向终端构造32的外侧减小。即，宏观观察时的剂量的变化量朝向终端构造32的外侧逐渐变大。
在宏观观察时，在耐压保持区域11的杂质浓度(剂量)朝向终端构造32的外侧以凸函数连续地或阶段性地减小的情况下，与以线形减小相比，在最外周的P型杂质区域2中，能够产生在宏观观察时更低浓度的区域。因此，以适当的剂量当然也能够保持反向耐压，并且即使在因晶片工艺的波动，所注入的P型杂质的剂量变为高浓度的情况下，也能够抑制在最外周的P型杂质区域2中产生电场集中。
作为凸函数的例子，也可以利用2次函数或Xn+1＝αXn+β(α、β为任意值)这样的数列。另外，为了使终端构造32的P型杂质区域2的杂质浓度在宏观观察时成为凸函数，以使注入掩模20的开口率朝向终端构造32的外侧成为凸函数的方式配置开口部12即可。
(实施方式3)
在实施方式1、2中，将设置于注入掩模20中的注入窗(开口部12)的尺寸设为固定，但是，通过控制注入窗的尺寸，也能够使P型杂质区域2在宏观观察时的杂质浓度变化。
图19是表示实施方式3所涉及的半导体装置的终端构造的结构的剖面图。在本实施方式中，利用使注入窗的尺寸从耐压保持区域11的内侧朝向外侧变小的注入掩模20形成终端构造32的P型杂质区域2。
在图20中示出该情况下的终端构造32的P型杂质区域2的剂量分布。实线表示微观观察时的剂量，虚线表示宏观观察时的剂量。在本实施方式中，宏观观察时的剂量也朝向终端构造32的外侧逐渐减小。在微观观察时，剂量较高的区域和较低的区域交替地配置。因此，与实施方式1相同地，相对于晶片工艺的波动能够得到稳定的反向耐压。
注入掩模20的图案为任意即可，不论是何种图案，都能够得到一定的效果。在这里，也利用图16对注入窗的配置例进行说明。
另外，例如，即使将注入窗的尺寸(Sn)设为固定，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为固定，将终端构造32的周向的注入窗间隔(Wn)设为朝向外侧连续地或阶段性地变小，也得到在宏观观察时与上述相同的杂质浓度分布。
例如，通过将注入窗的尺寸(Sn)设为从终端构造32的内侧朝向外侧阶段性地或连续地减小，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为固定，并将终端构造32的周向的注入窗间隔(Wn)设为固定，能够使宏观观察时P型杂质区域2的杂质浓度(剂量)从终端构造32的内周部朝向外周部逐渐减小。
另外，例如，即使将注入窗的尺寸(Sn)设为从终端构造32的内侧朝向外侧阶段性地或连续地减小，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为朝向外侧连续地或阶段性地扩展，并将终端构造32的周向的注入窗间隔(Wn)设为固定，也得到在宏观观察时与上述相同的杂质浓度分布。
另外，即使将注入窗的尺寸(Sn)设为从终端构造32的内侧朝向外侧阶段性地或连续地减小，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为固定，并将终端构造32的周向的注入窗间隔(Wn)设为朝向外侧连续地或阶段性地扩展，也得到在宏观观察时与上述相同的杂质浓度分布。
进一步地，即使将注入窗的尺寸(Sn)设为从终端构造32的内侧朝向外侧阶段性地或连续地减小，将朝向终端构造32的宽度方向的注入窗间隔(Dn)设为朝向外侧连续地或阶段性地扩展，并且，将终端构造32的周向的注入窗间隔(Wn)设为朝向外侧连续地或阶段性地扩展，也是相同的。
另外，也可以通过相对于第n列的注入窗的位置，使与其相邻的第n+1列的注入窗的位置在终端构造32的周向上错开Wn/2，从而如图16所示地交错配置注入窗。在该情况下，能够在耐压保持区域11中，使得P型杂质区域2的杂质的浓淡一致，能够使电场强度较高的部位二维地分散。由此，能够进一步降低耐压保持区域11中的最大电场强度，能够得到更稳定的反向耐压。
注入窗的尺寸与离子注入及热扩散后的半导体衬底30表面的P型杂质浓度存在依赖性。通过使注入窗的尺寸形成为朝向终端构造32的外侧减小，从而能够控制半导体衬底30的表面部处的P型杂质浓度，能够期待得到更显著的效果。
此外，优选使注入窗的尺寸(Sn)在一定程度上较小，但是，半导体衬底30表面的P型杂质浓度还能够利用终端构造32的周向上的注入窗间隔(Wn)、终端构造32的宽度方向的注入窗间隔(Dn)、离子注入量、以及热处理的条件等进行调整。
(实施方式4)
在实施方式1～3中，通过1次离子注入而形成终端构造32的P型杂质区域2，但是，也可以通过在不同的加速电压下进行多次离子注入而形成。
图21是表示实施方式4所涉及的半导体装置的终端构造32的结构的剖面图。在本实施方式中，通过利用越是终端构造32的外侧开口率变得越小的注入掩模20，进行在低加速电压下注入高剂量的P型杂质的第1离子注入、以及在高加速电压下注入低剂量的P型杂质的第2离子注入，然后进行热处理，从而形成由低浓度区域2a以及高浓度区域2b、2c构成的P型杂质区域2。
在本实施方式中，宏观观察时的剂量也朝向终端构造32的外侧逐渐减小。在微观观察时，剂量较高的区域和较低的区域交替地配置。因此，与实施方式1相同地，相对于晶片工艺的波动能够得到稳定的反向耐压。
另外，由于通过在高加速电压下进行低剂量的第2离子注入，在热处理之前形成与低浓度区域2a相当的部分，因此与实施方式1相比，能够使热处理在低温下或短时间内完成，能够提高生产率。
进一步地，由于通过第2离子注入能够使低浓度区域2a较深地形成，因此在将低浓度区域2a设为与实施方式1～3相同的深度的情况下，其横向上的展宽变小。由此，终端构造32的宽度方向或周向上的P型杂质区域2的杂质浓度曲线的控制变得更容易，能够使相对于晶片工艺的波动的余量更大。
此外，对于杂质浓度不同的多个P型杂质区域2，也可以利用使用各个单独的注入掩模实施的多次离子注入而形成。另外，通过利用由抗蚀剂构成的掩模，利用隔着该掩模的离子注入局部地形成P型杂质区域2，也能够集中形成杂质浓度不同的多个P型杂质区域2。或者，利用多个注入掩模，局部地进行多次离子注入，由此也能够形成杂质浓度不同的多个P型杂质区域。
另外，在进行对终端构造32的内侧的激活区(IGBT 31的形成区域)形成P型杂质区域的离子注入的同时，还可以形成终端构造32的P型杂质区域2，由此，半导体装置的制造工序被简化。
(实施方式5)
在实施方式5中示出本发明所涉及的终端构造32的结构的变形例。
例如，如图22所示，也可以使发射极电极6的一部分隔着硅氧化膜16伸出至终端构造32上，由此使发射极电极6作为场板起作用。由此，能够进一步抑制终端构造32处的电场集中。作为场板的发射极电极6也可以如图22所示伸出至耐压保持区域11的上部。
另外，如图23所示，也可以在终端构造32的外周部上形成与N型沟道截断区域3连接的沟道截断环电极9。沟道截断环电极9以抑制耗尽层朝向终端构造32的宽度方向的扩展的方式起作用，能够以较小的面积防止穿通。
另外，如图24所示，也可以设置：多个浮置场板17，它们在耐压保持区域11上隔着硅氧化膜16而配置，与发射极电极6分离；以及沟道截断环电极9，其形成于耐压保持区域11的外周部上，并与N型沟道截断区域3连接。通过设置多个浮置场板17及沟道截断环电极9，由此耐压保持区域11处的电位分担的比例增加，能够进一步抑制终端构造32中的电场集中。此外，N型沟道截断区域3也可以省略。
本发明的应用并不限定于IGBT的终端构造，也可以应用于IGBT以外的半导体元件，例如二极管或MOS晶体管等的终端构造。
例如，图25是应用于沟槽IGBT型的半导体元件的外周构造的例子。在N型沟道截断区域3中形成有与沟道截断环电极9电连接的导电体的沟槽埋入层22、以及在沟槽埋入层22表面形成的绝缘膜21。即，在沟道截断环电极9和沟槽埋入层22之间插有绝缘膜21。如图25所示，沟槽埋入层22贯穿N型沟道截断区域3，向N型漂移区域1内凸出。
图26是应用于具有N型载流子累积层的半导体元件的终端构造32的例子。以包围N型沟道截断区域3的方式，形成N型载流子累积层23及P型杂质区域24。即，在终端构造32中的N型漂移区域1的上表面部形成有P型杂质区域24，在P型杂质区域24内的上表面部形成有N型载流子累积层23，在N型载流子累积层23内的上表面部形成N型沟道截断区域3。
另外，在将本发明应用于沟槽IGBT 31型的具有N型载流子累积层的半导体元件的终端构造的情况下，也可以在图26的结构中设置如图25所示的沟道截断环电极9、绝缘膜21及沟槽埋入层22。
图27是将本发明应用于具有二极管和N型MOSFET的元件构造的终端区域的例子。在半导体衬底30的下表面部，取代图2的结构的N型缓冲区域4及P型集电极区域5而形成有N型漏极(阴极)区域25。
在以上的说明中，在终端构造32的内周部设置有曲率缓和区域10，但是，也可以如图28所示省略曲率缓和区域10，而成为耐压保持区域11的P型杂质区域2与半导体元件的最外周的P型杂质区域(P阱)26连接的结构。在该情况下，通过使耐压保持区域11的P型杂质区域2的宏观观察时的杂质浓度(剂量)朝向终端构造32的外侧逐渐减小，并且，在微观观察时剂量较高的区域和较低的区域交替地配置，进一步地，存在P型杂质区域2并未相互连接的部位，从而与实施方式1相同地，相对于晶片工艺的波动能够得到稳定的反向耐压。
以上说明中所述的、用于形成P型杂质区域2的离子注入中的杂质的剂量，未考虑固定电荷的影响、剂量向氧化膜中的吸出等。因此，在实际进行离子注入的情况下，优选考虑上述情况，对杂质的剂量进行校正。
另外，在以上的说明中，示出了由硅形成半导体衬底30的例子，但是，本发明也能够应用于例如使用碳化硅(SiC)、氮化镓(GaN)、或者金刚石等宽带隙半导体的衬底而形成的半导体衬底。但是，剂量等的最佳值与使用硅半导体衬底30的情况不同。
此外，本发明在其发明的范围内，能够对各实施方式进行自由的组合，或者对各实施方式进行适当的变形、省略。
标号的说明
1 N型漂移区域，2 P型杂质区域，2a 低浓度区域，2b 高浓度区域，2c 高浓度区域，3 N型沟道截断区域，4 N型缓冲区域，5 P型集电极区域，6 发射极电极，7 集电极电极，8 栅极电极，9 沟道截断环电极，10 曲率缓和区域，11 耐压保持区域，12 开口部，13 硅氧化膜，16 硅氧化膜，17 浮置场板，20 注入掩模，21 绝缘膜，22 沟槽埋入层，23 N型载流子累积层，24 P型杂质区域，25 N型漏极区域，26 P型杂质区域(P阱)，30 半导体衬底，31 IGBT，32 终端构造。

Claims (25)

1.一种半导体装置，其特征在于，具有：
半导体衬底(30)，其形成有半导体元件(31)；以及
终端构造(32)，其设置于所述半导体衬底(30)中的所述半导体元件(31)的外周部，
所述终端构造(32)包含：
第1导电型的第1杂质区域(1)，其形成于所述半导体衬底(30)内；以及
第2导电型的第2杂质区域(2)，其形成于所述第1杂质区域(1)内的上表面部，
所述第2杂质区域(2)构成为，
在宏观观察时，第2导电型的杂质浓度从所述终端构造(32)的内周部朝向外周部减小，
在微观观察时，具有第2导电型的区域分离的部分。
2.根据权利要求1所述的半导体装置，其中，
所述第2杂质区域(2)由下述区域构成，即：
第2导电型的多个高浓度区域(2b)；以及
第2导电型的低浓度区域(2a)，其围绕所述多个高浓度区域(2b)中的每一个。
3.根据权利要求2所述的半导体装置，其中，
对于所述多个高浓度区域(2b)的间隔，越是接近所述终端构造(32)的外周部，则变得越大。
4.根据权利要求2所述的半导体装置，其中，
对于所述多个高浓度区域(2b)的杂质浓度，越是接近所述终端构造(32)的外周部，则变得越小。
5.根据权利要求2所述的半导体装置，其中，
所述多个高浓度区域(2b)配置为交错状。
6.根据权利要求1所述的半导体装置，其中，
所述第2杂质区域(2)具有第2导电型的区域在所述终端构造(32)的宽度方向上分离的部分。
7.根据权利要求1所述的半导体装置，其中，
所述第2杂质区域(2)具有第2导电型的区域在所述终端构造(32)的周向上分离的部分。
8.根据权利要求1所述的半导体装置，其中，
所述第2杂质区域(2)具有第2导电型的区域在所述终端构造(32)的周向及宽度方向这两个方向上分离的部分。
9.根据权利要求1所述的半导体装置，其中，
所述半导体衬底(30)由硅形成，
所述第2杂质区域(2)的宏观观察时的杂质浓度在该终端构造(32)的内周部是1.0E+12cm﹣2～2.0E+12cm﹣2，并朝向外周部以1/3～1/20的梯度减小。
10.根据权利要求1所述的半导体装置，其中，
所述半导体衬底(30)由硅形成，
所述第2杂质区域(2)的宏观观察时的杂质浓度在该终端构造(32)的内周部是1.0E+12cm﹣2～1.4E+12cm﹣2，并朝向外周部以1/2的梯度减小。
11.根据权利要求1所述的半导体装置，其中，
还具有与所述第2杂质区域(2)的内周部连接，与该第2杂质区域(2)相比，杂质浓度较高或者深度较深的第2导电型的区域(2c)。
12.根据权利要求11所述的半导体装置，其中，
所述第2杂质区域(2)的内周部朝向与该第2杂质区域(2)的内周部连接的所述第2导电型的区域(2c)，杂质浓度逐渐变高或者深度逐渐变深。
13.根据权利要求1所述的半导体装置，其中，
所述第2杂质区域(2)的内周部朝向与该第2杂质区域(2)的内周部连接的所述第2导电型的区域(2c)，宏观观察时的杂质浓度的变化量逐渐变大。
14.根据权利要求1所述的半导体装置，其中，
所述第2杂质区域(2)的宏观观察时的杂质浓度的变化量从所述终端构造(32)的内周部朝向外周部逐渐变大。
15.根据权利要求1所述的半导体装置，其中，
还具有场板(6)，该场板配置于所述终端构造(32)的内周部的上方。
16.根据权利要求1所述的半导体装置，其中，
还具有：
第1导电型的沟道截断区域，其形成于所述终端构造(32)的外周部的所述第1杂质区域(1)内的上表面部；以及
沟道截断环电极(9)，其配置于所述终端构造(32)的外周部的上方，并与所述第1杂质区域(1)连接。
17.根据权利要求1所述的半导体装置，其中，
还具有大于或等于1个的浮置场板(17)，该大于或等于1个的浮置场板配置于所述终端构造(32)的外周部的上方。
18.一种半导体装置的制造方法，该制造方法具有：
工序(a)，在该工序中，在终端区域形成注入掩模(20)，其中，该终端区域围绕半导体衬底(30)中的半导体元件(31)的形成区域，该注入掩模具有多个开口部(12)，且该注入掩模的开口率从所述终端区域的内周部朝向外周部变小；
工序(b)，在该工序中，通过利用所述注入掩模(20)实施的杂质的离子注入，在所述终端区域中形成作为终端构造(32)的杂质区域(2)；以及
工序(c)，在该工序中，使注入至所述杂质区域(2)内的所述杂质热扩散，
所述注入掩模(20)的开口部(12)的尺寸及间隔设定为，通过所述工序(c)中的杂质的热扩散，产生相邻的杂质区域(2)相连的部位和不相连的部位。
19.根据权利要求18所述的半导体装置的制造方法，其中，
所述注入掩模(20)具有多个窗状的开口部(12)，
对于所述终端区域的宽度方向上的所述窗状的开口部(12)的间隔，越接近所述终端区域的外周部，则变得越大，
所述终端区域的周向上的所述窗状的开口部(12)的间隔是固定的。
20.根据权利要求18所述的半导体装置的制造方法，其中，
所述注入掩模(20)具有多个窗状的开口部(12)，
所述终端区域的宽度方向上的所述窗状的开口部(12)的间隔是固定的，
对于所述终端区域的周向上的所述窗状的开口部(12)的间隔，越接近所述终端区域的外周部，则变得越大。
21.根据权利要求18所述的半导体装置的制造方法，其中，
所述注入掩模(20)具有多个窗状的开口部(12)，
对于所述终端区域的宽度方向上的所述窗状的开口部(12)的间隔、以及所述终端区域的周向上的所述窗状的开口部(12)的间隔，越接近所述终端区域的外周部，则变得越大。
22.根据权利要求18所述的半导体装置的制造方法，其中，
所述注入掩模(20)具有多个窗状的开口部(12)，
对于所述窗状的开口部(12)的尺寸，越接近所述终端区域的外周部，则变得越小。
23.根据权利要求19所述的半导体装置的制造方法，其中，
所述窗状的开口部(12)配置为交错状。
24.根据权利要求18所述的半导体装置的制造方法，其中，
对所述离子注入的加速电压进行变更而多次进行所述工序(b)。
25.根据权利要求18所述的半导体装置的制造方法，其中，
对所述注入掩模(20)的图案进行变更而多次进行所述工序(a)及(b)。
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