CN111755439A - 半导体装置及其制造方法 - Google Patents

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CN111755439A CN202010216709.0A CN202010216709A CN111755439A CN 111755439 A CN111755439 A CN 111755439A CN 202010216709 A CN202010216709 A CN 202010216709A CN 111755439 A CN111755439 A CN 111755439A
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Abstract

本发明提供一种可以在抑制正向电流电压特性及正向击穿电流的下降以及元件面积的扩大的同时提高反向击穿耐压的半导体装置及其制造方法。所述半导体装置包括：利用PN接合的二极管元件，在具有P型或N型的第一导电型的半导体基板(1)的表面，包括具有第一导电型的高浓度第一导电型杂质区域(6)、具有与第一导电型相反的导电型的第二导电型的高浓度第二导电型杂质区域(5)、以及由高浓度第一导电型杂质区域与高浓度第二导电型杂质区域夹着的元件分离区域(2)；以及浮游层(3)，在半导体基板的高浓度第二导电型杂质区域的下方与高浓度第二导电型杂质区域隔开且具有第二导电型。

Description

半导体装置及其制造方法
技术领域
本公开涉及一种半导体装置及其制造方法。
背景技术
例如，在驱动器用半导体集成电路等半导体装置的信号输入端子，通常设置有保护二极管(diode)，所述保护二极管用于保护内部电路免受由静电放电(Electro-Static-Discharge，ESD)引起的意料之外的过大输入电压及电流的影响。
作为保护二极管，例如，提出了在形成于P型基板上的P型阱(well)的表面注入N型杂质而形成的PN接合二极管(参照专利文献1)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利第5835977号
发明内容
[发明所要解决的问题]
关于保护二极管，在图8中示出了现有结构的平面图的一例，在图9中示出了现有结构的剖面图的一例。此外，在图8及图9所示的示例中，作为平面结构，示出一边为20μm的元件，关于剖面结构，省略比深度10μm深的位置处的硅基板而记载。
在P型的硅基板101的表面附近的整个面形成有P型阱104，并在表面夹着由宽度为1μm至3μm左右的氧化硅膜形成的元件分离区域102(浅槽隔离(Shallow TrenchIsolation，STI))，邻接地形成有高浓度N型活性化层105及高浓度P型活性化层106。形成于高浓度N型活性化层105与P型阱104之间的接合成为构成保护二极管的PN接合二极管。
高浓度N型活性化层105及高浓度P型活性化层106分别作为阴极电极、阳极电极发挥功能。高浓度N型活性化层105及高浓度P型活性化层106经由接点108与夹着由氧化硅膜形成的层间绝缘膜107而形成的独立的铝配线109导通。当将本结构的保护二极管插入至半导体集成电路的输入输出部与接地部之间时，将接地部侧连接于阳极端子，将输入输出侧连接于阴极端子。
对于如此连接的保护二极管，需要能够承受过大正电位的输入电压的反向击穿耐压(reverse breakdown voltage)。同时，还需要能够承受伴随过大负电位的输入电压的正向电流的正向击穿电流(forward breakdown voltage)。进而，伴随半导体集成电路的微细化，也要求元件面积的缩小化。
但是，在具有如图8、图9所示那样的所述结构的半导体装置中，难以在维持正向电流电压特性及正向击穿电流的下降抑制以及元件面积的扩大抑制的同时提高反向击穿耐压。
本公开的目的在于提供一种可以在抑制正向电流电压特性及正向击穿电流的下降以及元件面积的扩大的同时提高反向击穿耐压的半导体装置及其制造方法。
[解决问题的技术手段]
本公开的半导体装置包括：利用PN接合的二极管元件，在具有P型或N型的第一导电型的半导体基板的表面，包括具有所述第一导电型的高浓度第一导电型杂质区域、具有与所述第一导电型相反的导电型的第二导电型的高浓度第二导电型杂质区域、以及由所述高浓度第一导电型杂质区域与所述高浓度第二导电型杂质区域夹着的元件分离区域；以及
浮游层，在所述半导体基板的所述高浓度第二导电型杂质区域的下方与所述高浓度第二导电型杂质区域隔开且具有所述第二导电型。
另外，本公开的半导体装置的制造方法是制造所述本公开的半导体装置的方法，包括：
准备具有所述第一导电型的半导体基板的步骤；
在所述半导体基板形成所述元件分离区域的步骤；
通过对所述半导体基板的包括成为所述高浓度第二导电型杂质区域的部分的区域以杂质注入的编号顺序进行如下的所述杂质注入中的第二杂质注入、第一杂质注入及第三杂质注入中的至少一种杂质注入，形成所述浮游层的步骤，即：一次或多次离子注入第二导电型的杂质的所述第一杂质注入、一次或多次离子注入第一导电型的杂质的所述第二杂质注入、以及一次或多次离子注入第二导电型的杂质的所述第三杂质注入；
通过对所述半导体基板的成为所述高浓度第二导电型杂质区域的部分一次或多次离子注入第二导电型的杂质，形成所述高浓度第二导电型杂质区域的步骤；以及
通过对所述半导体基板的成为所述高浓度第一导电型杂质区域的部分一次或多次离子注入第一导电型的杂质，形成所述高浓度第一导电型杂质区域的步骤。
[发明的效果]
根据本公开，提供一种可以在抑制正向电流电压特性及正向击穿电流的下降以及元件面积的扩大的同时提高反向击穿耐压的半导体装置及其制造方法。
附图说明
图1是表示本公开第一实施方式的半导体装置的一例的概略剖面图。
图2A是表示本公开第一实施方式的半导体装置的制造方法的一例的概略剖面图。
图2B是表示本公开第一实施方式的半导体装置的制造方法的一例的概略剖面图。
图3A是表示作为本公开第一实施方式的实施例而制造的半导体装置的基于传输线脉冲(Transmission Line Pulse，TLP)法的正向电流电压特性的图。
图3B是表示作为本公开第一实施方式的实施例而制造的半导体装置的基于TLP法的反向电流电压特性的图。
图4是表示本公开第二实施方式的半导体装置的一例的概略剖面图。
图5A是表示作为本公开第二实施方式的实施例而制造的半导体装置的基于TLP法的正向电流电压特性的图。
图5B是表示作为本公开第二实施方式的实施例而制造的半导体装置的基于TLP法的反向电流电压特性的图。
图6是表示本公开第三实施方式的半导体装置的一例的概略剖面图。
图7A是表示作为本公开第三实施方式的实施例而制造的半导体装置的基于TLP法的正向电流电压特性的图。
图7B是表示作为本公开第三实施方式的实施例而制造的半导体装置的基于TLP法的反向电流电压特性的图。
图8是表示现有的保护二极管的结构的一例的概略平面图。
图9是表示现有的保护二极管的剖面结构的一例的概略剖面图。
符号的说明
1：P型硅基板
2：元件分离区域
3：N型浮游层
4：P型阱
5：高浓度N型杂质区域(高浓度N型活性化层)
6：高浓度P型杂质区域(高浓度P型活性化层)
7：层间绝缘膜
8：接点
9：铝配线
具体实施方式
以下，参照附图对本公开的实施方式进行说明。另外，在各附图中，对实质上相同或等效的构成构件或部分标注相同的参照符号。
另外，在本说明书中，“步骤”一词不仅是独立的步骤，即使在无法与其它步骤明确区分的情况下，若达成步骤的预期目的，则也包括在本用语中。
本公开的半导体装置包括：利用PN接合的二极管元件，在具有P型或N型的第一导电型的半导体基板的表面，包括具有所述第一导电型的高浓度第一导电型杂质区域、具有与所述第一导电型相反的导电型的第二导电型的高浓度第二导电型杂质区域、以及由所述高浓度第一导电型杂质区域与所述高浓度第二导电型杂质区域夹着的元件分离区域；以及浮游层，在所述半导体基板的所述高浓度第二导电型杂质区域的下方与所述高浓度第二导电型杂质区域隔开且具有所述第二导电型。
具有第一导电型的半导体基板及具有第一导电型的高浓度第一导电型杂质区域分别包括第一导电型的杂质，且在高浓度第一导电型杂质区域中，以比半导体基板高的浓度包含第一导电型的杂质。
具有第二导电型的高浓度第二导电型杂质区域及具有第二导电型的浮游层分别包括第二导电型的杂质。浮游层是如下层，即在俯视时与高浓度第二导电型杂质区域重叠，且在半导体基板的比高浓度第二导电型杂质区域更深的区域不与二极管元件电连接而存在。浮游层中的第二导电型的杂质浓度优选为低于高浓度第二导电型的杂质区域中的第二导电型的杂质浓度。
另外，元件分离区域是夹在高浓度第一导电型杂质区域与高浓度第二导电型杂质区域之间的区域，且包含氧化膜、氮化膜等绝缘性的材料。
根据本公开的半导体装置，通过具有所述浮游层，二极管元件可以作为保护半导体装置的内部电路以免受例如由ESD引起的过大输入电压及电流的影响的保护二极管来发挥功能，从而成为可靠性高的半导体装置。
所述第一导电型、所述第二导电型只要一个是P型，另一个是N型即可，但从制造容易性的观点而言，优选为第一导电型是P型，第二导电型是N型。
另外，优选为所述二极管元件是保护半导体集成电路的内部电路以免受由静电放电等引起的过大输入电压及电流的影响的保护二极管。
本公开的半导体装置的制造方法无特别限定，可以根据半导体装置的制造方法适宜地制造，所述半导体装置的制造方法包括：
准备具有所述第一导电型的半导体基板的步骤；
在所述半导体基板形成所述元件分离区域的步骤；
通过对所述半导体基板的包括成为所述高浓度第二导电型杂质区域的部分的区域以杂质注入的编号顺序进行如下的所述杂质注入中的第二杂质注入、第一杂质注入及第三杂质注入中的至少一种杂质注入，形成所述浮游层的步骤，即：一次或多次离子注入第二导电型的杂质的所述第一杂质注入、一次或多次离子注入第一导电型的杂质的所述第二杂质注入、以及一次或多次离子注入第二导电型的杂质的所述第三杂质注入；
通过对所述半导体基板的成为所述高浓度第二导电型杂质区域的部分一次或多次离子注入第二导电型的杂质，形成所述高浓度第二导电型杂质区域的步骤；以及
通过对所述半导体基板的成为所述高浓度第一导电型杂质区域的部分一次或多次离子注入第一导电型的杂质，形成所述高浓度第一导电型杂质区域的步骤。
在形成所述浮游层的步骤中，可进行所述第一杂质注入及所述第三杂质注入这两者，但为了简化制造步骤，可仅进行第三杂质注入，也可仅进行第一杂质注入。
另外，为了简化制造步骤，也可将形成所述浮游层的步骤中的所述杂质注入的一部分或全部兼用作所述二极管元件以外的区域的杂质注入而进行。
相对于因反向击穿耐压不足而出现ESD击穿的现有的半导体装置，在本公开中，例如能够在不影响输入输出保护二极管的元件面积、形成步骤、正向电流电压特性、正向击穿电流的情况下提高反向击穿耐压，其结果可以提供一种可靠性高的半导体装置。
以下，以三个实施方式为例对本公开的半导体装置及其制造方法进行具体说明。
＜第一实施方式＞
图1概略性地表示本公开第一实施方式的半导体装置的剖面。第一实施方式的半导体装置中，第一导电型是P型，第二导电型是N型。所述半导体装置包括：利用PN接合的二极管元件，在P型硅基板1的表面，包括高浓度P型活性化层6(高浓度第一导电型杂质区域)、高浓度N型活性化层5(高浓度第二导电型杂质区域)、由高浓度P型活性化层6与高浓度N型活性化层5夹着的元件分离区域2；以及N型浮游层3，在高浓度N型活性化层5的下方与高浓度N型活性化层隔开(即，夹着P型硅基板1的一部分而形成)。
如上所述，第一实施方式的半导体装置在PN接合的下方具有N型浮置层，由此二极管元件作为保护半导体装置的内部电路以免受例如由ESD引起的过大输入电压及电流的影响的保护二极管来发挥功能，从而成为可靠性高的半导体装置。
另外，第一实施方式的半导体装置还包括P型阱4、层间绝缘膜7、接点8、铝配线9，在俯视第一实施方式的半导体装置的情况下，与图8具有相同的构成，抑制元件面积的增加。
对第一实施方式的半导体装置的制造方法进行说明。图2A、图2B分别依序表示第一实施方式的半导体装置的制造方法的一例。
(半导体基板1的准备)
首先，准备第一导电型的半导体基板。半导体基板可以是P型也可以是N型，但从制造容易性的观点而言，优选为P型的半导体基板。另外，作为半导体基板，可以是化合物半导体基板，但从制造成本、获取容易性等的观点而言，优选为硅基板。以下，对使用含有硼等杂质的P型硅基板的情况进行说明。
(元件分离区域2的形成)
在含有硼等杂质的P型硅基板1的表面通过热氧化法形成0.02μm左右的氧化硅膜(未图示)后，通过化学气相沉积(Chemical Vapor Deposition，CVD)法在整个面形成0.2μm左右的氮化硅膜(未图示)。
接着，通过光刻及蚀刻法除去所期望的区域的氮化硅膜及氧化硅膜，在硅基板1表面形成深度为1μm左右的槽，由此作为元件分离区域2。
之后，通过热氧化法形成0.02μm左右的氧化硅膜(未图示)，对表面成为高浓度N型活性层5的区域进行能量2000keV、剂量1×1013cm-2左右为止的一次或多次第一磷的离子注入(第一离子注入)。接着通过进行1100℃左右的热处理，将P型硅基板1的表面(表层部)的一部分转换为N型区域10。所述N型区域10经过后述的步骤，被分为成为高浓度N型活性化层5的区域、在比高浓度N型活性化层5更下方(深的位置)成为N型浮游层3的区域、在高浓度N型活性化层5与N型浮游层3之间成为P型的区域、以及在元件分离区域的下方构成P型阱的一部分的区域。
进而，通过依次应用CVD法及化学机械抛光(Chemical Mechanical Polishing，CMP)法，利用氧化硅膜填埋元件分离区域2。
之后，除去元件分离区域2以外残留的氮化硅膜及氧化硅膜(参照图2A)。
(P型阱4、高浓度N型杂质区域5、高浓度P型杂质区域6、N型浮游层3的形成)
接着，在硅基板1表面通过热氧化法形成0.02μm左右的氧化硅膜(未图示)，对成为对象的二极管区域整个面进行能量500keV、剂量1×1013cm-2左右为止的一次或多次硼的离子注入(第二离子注入)，进而对表面成为高浓度N型活性化层5的区域进行能量2000keV、剂量1×1013cm-2左右为止的一次或多次第二磷的离子注入(第三离子注入)。
进而，对成为高浓度N型活性化层5的区域表面进行磷及砷的离子注入(第四离子注入)，对成为高浓度P型活性化层6的区域表面进行硼的离子注入(第五离子注入)。之后，通过进行1000℃左右的热处理，形成P型阱4、高浓度N型杂质区域5、高浓度P型杂质区域6(参照图2B)。
如图2B所示那样，通过形成P型阱4，在高浓度N型活性化层5的下方，隔着半导体基板1的一部分形成N型浮游层3。这是因为根据深度形成了形成P型阱4的硼的浓度高于磷的浓度的区域。在图2B中，在高浓度N型活性化层5与N型浮游层3之间的深度，硼的浓度高于磷的浓度。
(层间绝缘膜7、接点8、铝配线9的形成)
之后，通过公知的方法依次形成层间绝缘膜7、接点8、铝配线9，进而根据需要而形成或连接元件、电路等。由此，可以制造第一实施方式的半导体装置或包括第一实施方式的半导体装置的电子零件。
第一实施方式的半导体装置的基本运行与公知的半导体装置相同。形成于高浓度N型活性化层5与P型阱4之间的接合成为构成保护二极管的PN接合二极管。高浓度N型活性化层5及高浓度P型活性化层6分别作为阴极电极、阳极电极发挥功能。它们经由接点8与夹着由氧化硅膜形成的层间绝缘膜7而形成的独立的铝配线9导通。当将本结构的保护二极管插入至半导体集成电路的输入输出部与接地部之间时，将接地部侧连接于阳极端子，将输入输出侧连接于阴极端子。
元件相对于ESD的耐性通常通过TLP(Transmission Line Pulse)法进行评估。在所述评估中，已知反向击穿耐压越高，实际的由ESD引起的击穿耐压也越高，正向击穿电流越高，实际的由ESD引起的击穿电流也越高。
作为第一实施方式的半导体装置的实施例，在图3A、图3B中示出基于TLP法的一系列的评估结果。在图3A中示出基于TLP法的正向电流电压特性。■、▲、◆分别表示第一实施方式的实施例的电流电压特性、现有技术(具有图8及图9所示的构成的半导体装置)的电流电压特性、第一实施方式的实施例的各条件下的电流电压特性评估后的漏电流特性。正向击穿电流由所述漏电流因击穿而急剧增加之前的电流值规定。在图3B中示出基于TLP法的反向电流电压特性。■、▲分别表示第一实施方式的实施例的电流电压特性、现有技术的电流电压特性。反向击穿耐压由电流值因击穿而急剧增加之前的电压值规定。
可知在第一实施方式中，正向电流电压特性与现有技术相同，正向击穿电流为-6.4A，也与现有技术的-6.4A相同，与此相对，仅由反向电流电压特性获得的反向击穿耐压相对于现有技术的70.5V而为87.8V，提高17.3V(24.5％)。根据第一实施方式，可认为反向击穿耐压提高的原因是：从高浓度N型活性化层5与P型阱4之间的接合伸长的空乏层到达N型浮游层3，进而以此为起点，空乏层延长，结果电场缓和，由雪崩击穿现象产生的载流子减少，因此抑制晶格温度的上升。
另一方面，根据第一实施方式，可认为正向击穿电流与现有技术相同的原因是：在正向施加时，PN接合的空乏层未到达N型浮游层3，因此不依赖于N型浮游层3，与现有技术的PN接合二极管同样地，电流路径从高浓度N型活性化层5与P型阱4之间的接合到高浓度P型活性化层6。
进而，在第一实施方式中，即使用于形成N型浮游层3的离子注入位置因光刻时的对准偏差等而稍有不同，或由于热处理条件的变动而N型浮游层3的扩展稍有不同，由于存在P型阱4，因此也可以将N型浮游层3与高浓度P型活性化层6的间隔始终设为恒定以上。因此，能够抑制制造时的特性相对于偏差的变动量。
＜第二实施方式＞
图4表示本公开的第二实施方式的半导体装置的剖面。在俯视第二实施方式的半导体装置的情况下，具有与图8相同的构成，抑制元件面积的增加。另外，与第一实施方式同样地，在PN接合的下方具有N型浮游层。
第二实施方式的半导体装置的基本运行与公知的半导体装置相同。形成于高浓度N型活性化层5与P型阱4之间的接合成为构成保护二极管的PN接合二极管。高浓度N型活性化层5及高浓度P型活性化层6分别作为阴极电极、阳极电极发挥功能。它们经由接点与夹着由氧化硅膜形成的层间绝缘膜7而形成的独立的铝配线9导通。当将本结构的保护二极管插入至半导体集成电路的输入输出部与接地部之间时，将接地部侧连接于阳极端子，将输入输出侧连接于阴极端子。
第二实施方式的半导体装置基本上获得与第一实施方式相同的效果。
作为第二实施方式的半导体装置的实施例，在图5A、图5B中示出基于TLP法的一系列的评估结果。在图5A中示出基于TLP法的正向电流电压特性。■、▲、◆分别表示第二实施方式的实施例的电流电压特性、现有技术的电流电压特性、第二实施方式的实施例的各条件下的电流电压特性评估后的漏电流特性。在图5B中示出基于TLP法的反向电流电压特性。■、▲分别表示第二实施方式的实施例的电流电压特性、现有技术的电流电压特性。
可知在第二实施方式中，正向电流电压特性与现有技术相同，正向击穿电流为-6.4A，也与现有技术的-6.4A相同，与此相对，仅由反向电流电压特性获得的反向击穿耐压相对于现有技术的70.5V而为83.5V，提高13.0V(18.4％)。所述理由与第一实施方式所示的理由相同。
第二实施方式的半导体装置的制造方法仅进行第一实施方式的半导体装置的制造方法中所示的第一磷的离子注入(第一离子注入)及第二磷的离子注入(第三离子注入)中的第二磷的离子注入(第三离子注入)。
在第二实施方式中，由于在制造方法中不进行第一实施方式所示的第一磷的离子注入(第一离子注入)，因此能够简化步骤。
另外，如根据图4所明确那样，与图1所示的第一实施方式相比，高浓度N型活性化层5与其下方的N型浮游层3的间隔大，因此具有相对于离子注入条件或热处理条件的变动偏差，可取得对于两者的连结的余量的优点。
＜第三实施方式＞
在图6中示出本公开的第三实施方式的半导体装置的剖面。在俯视第三实施方式的半导体装置的情况下，具有与图8相同的构成，抑制元件面积的增加。与第一实施方式同样地，在PN接合的下方具有N型浮游层3。
第三实施方式的半导体装置的基本运行与公知的半导体装置相同。形成于高浓度N型活性化层5与P型阱4之间的接合成为构成保护二极管的PN接合二极管。高浓度N型活性化层5及高浓度P型活性化层6分别作为阴极电极、阳极电极发挥功能。它们经由接点与夹着由氧化硅膜形成的层间绝缘膜7而形成的独立的铝配线9导通。当将本结构的保护二极管插入至半导体集成电路的输入输出部与接地部之间时，将接地部侧连接于阳极端子，将输入输出侧连接于阴极端子。
第三实施方式基本上可获得与第一实施方式、第二实施方式相同的效果。
作为第三实施方式的半导体装置的实施例，在图7A、图7B中示出基于TLP法的一系列的评估结果。在图7A中示出基于TLP法的正向电流电压特性。■、▲、◆分别表示第三实施方式的实施例的电流电压特性、现有技术的电流电压特性、第三实施方式的实施例的各条件下的电流电压特性评估后的漏电流特性。在图7B中示出基于TLP法的反向电流电压特性。■、▲分别表示第三实施方式的实施例的电流电压特性、现有技术的电流电压特性。
可知在第三实施方式中，正向电流电压特性与现有技术相同，正向击穿电流为-6.4A，也与现有技术的-6.4A相同，与此相对，仅由反向电流电压特性获得的反向击穿耐压相对于现有技术的70.5V而为79.0V，提高8.5V(12.1％)。所述理由与第一实施方式所示的理由相同。
第三实施方式的半导体装置的制造方法仅进行第一实施方式的半导体装置的制造方法中所示的第一磷的离子注入(第一离子注入)及第二磷的离子注入(第三离子注入)中的第一磷的离子注入(第一离子注入)。
在第三实施方式中，由于在制造方法中不进行第一实施方式所示的第二磷的离子注入(第三离子注入)，因此能够简化步骤。
另外，如根据图6所明确那样，在第三实施方式中，与图1、图4所示的第一实施方式、第二实施方式相比，高浓度N型活性化层5与其下方的N型浮游层3的间隔大，因此具有相对于离子注入条件或热处理条件的变动偏差，可取得对于两者的连结的余量的优点。
第一实施方式至第三实施方式所示的用于形成N型浮游层3的第一磷的离子注入及第二磷的离子注入中的任一者或两者能够与在同一集成电路内分别不同的区域中使用的两种N型阱的形成步骤中的一者或两者相同。在此情况下，N型浮游层3的形成只要对现有技术通过变更布局来应对即可，由于步骤与现有技术相同，因此能够在不增加步骤的情况下提高反向击穿耐压。
同样地，在整个面进行的用于形成N型浮游层3的硼的离子注入能够与在同一集成电路内的P型阱4的形成步骤相同。
另外，对于第一实施方式至第三实施方式，通过替换N型、P型来制作元件也可以期待同样的效果。但是，在使用P型基板的情况下，需要在形成于通过磷的离子注入及之后的热处理形成的N型阱内的表面的高浓度P型活性化层的下方形成P型浮游层。在此情况下，当将PN二极管插入半导体集成电路的输入输出部与电源之间时，将输入输出侧连接于阳极端子，将电源侧连接于阴极端子。
所述各实施方式的说明或附图所示的实施方式的数值、材料、形状、成膜方法等为例示，本公开的半导体装置及其制造方法并不限定于以上的实施方式。在发挥本公开的效果的范围内，可以适当地变更材料、厚度、形状、制法等。
另外，本公开的半导体装置的二极管元件的用途不限定，并不限定于保护半导体装置的内部电路以免受由ESD引起的过大输入电压及电流的影响的保护二极管。

Claims (7)

1.一种半导体装置，包括：
利用PN接合的二极管元件，在具有P型或N型的第一导电型的半导体基板的表面，包括具有所述第一导电型的高浓度第一导电型杂质区域、具有与所述第一导电型相反的导电型的第二导电型的高浓度第二导电型杂质区域、以及由所述高浓度第一导电型杂质区域与所述高浓度第二导电型杂质区域夹着的元件分离区域；以及
浮游层，在所述半导体基板的所述高浓度第二导电型杂质区域的下方与所述高浓度第二导电型杂质区域隔开且具有所述第二导电型。
2.根据权利要求1所述的半导体装置，其中所述第一导电型是P型，所述第二导电型是N型。
3.根据权利要求1或2所述的半导体装置，其中所述二极管元件是保护半导体集成电路的内部电路以免受静电放电的影响的保护二极管。
4.一种半导体装置的制造方法，是制造如权利要求1至3中任一项所述的半导体装置的方法，包括：
准备具有所述第一导电型的半导体基板的步骤；
在所述半导体基板形成所述元件分离区域的步骤；
通过对所述半导体基板的包括成为所述高浓度第二导电型杂质区域的部分的区域以杂质注入的编号顺序进行如下的所述杂质注入中的第二杂质注入、以及第一杂质注入及第三杂质注入中的至少一种杂质注入，形成所述浮游层的步骤：一次或多次离子注入第二导电型的杂质的所述第一杂质注入、一次或多次离子注入第一导电型的杂质的所述第二杂质注入、以及一次或多次离子注入第二导电型的杂质的所述第三杂质注入；
通过对所述半导体基板的成为所述高浓度第二导电型杂质区域的部分一次或多次离子注入第二导电型的杂质，形成所述高浓度第二导电型杂质区域的步骤；以及
通过对所述半导体基板的成为所述高浓度第一导电型杂质区域的部分一次或多次离子注入第一导电型的杂质，形成所述高浓度第一导电型杂质区域的步骤。
5.根据权利要求4所述的半导体装置的制造方法，其中在形成所述浮游层的步骤中，仅进行所述第三杂质注入作为所述第一杂质注入及所述第三杂质注入中的至少一种杂质注入。
6.根据权利要求4所述的半导体装置的制造方法，其中在形成所述浮游层的步骤中，仅进行所述第一杂质注入作为所述第一杂质注入及所述第三杂质注入中的至少一种杂质注入。
7.根据权利要求4至6中任一项所述的半导体装置的制造方法，其中将形成所述浮游层的步骤中的所述杂质注入的一部分或全部兼用作所述二极管元件以外的区域的杂质注入而进行。
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