CN103972292A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置，其防止由于浪涌电流流过源极区域而引起的寄生双极动作，防止设备的损坏。该半导体装置具有：n型的漂移层（2），其形成在半导体衬底（1）的主表面上；p型阱区域（3），其在漂移层（2）的上层部选择性地形成多个；n型的源极区域（4），其形成在p型阱区域（3）的表面内；以及p型的接触区域（5），其以与源极区域（4）相邻的方式形成在p型阱区域（3）的表面内，比源极区域（4）浅。另外，具有n型的附加区域（6），其在与接触区域（5）的下方对应且与p型阱区域（3）相比较深的位置处，以与p型阱区域（3）的底面接触的方式形成。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别地，涉及一种使用宽带隙半导体的半导体装置及其制造方法。
背景技术
在半导体装置中，特别是在具有金属/氧化物/半导体的结构造（MOS）的场效应型晶体管（MOSFET）等开关设备中，在开关浪涌产生时，为了保护设备，将由接触层形成的浪涌电流引出（extract）这一点是很重要的。
例如，在专利文献1的图1中公开了下述构造，即，在碳化硅半导体装置的p型基极区域中，在与源极电极接触的本体p型层下部的较深位置处具有p型层。通过这种构造，使浪涌电流的路径成为n型漂移层→p型层→p型基极区域→本体p型层，由此，在产生了开关浪涌时，易于使浪涌电流从p型层流入本体p型层侧，浪涌电流不易流至表面沟道层侧。
专利文献1：日本特开2009－16601号公报
但是，在几乎不会通过热量而使杂质扩散的碳化硅（SiC）中，存在下述问题，即，如专利文献1所示，为了形成较深的p型阱区域而需要较大的注入能量。
另外，在将通电时的损耗（接通损耗）的减少、即接通电阻的减少作为目的，为了减少JFET（结型FET）电阻而在JFET区域上形成浓度高于n型外延层的n型阱区域的情况下，存在下述问题：与p型接触层的下部相比，p型阱和JFET区域之间的pn结的电场变得更强，由于浪涌电流通过JFET区域的pn结流入源极区域中，从而引起寄生双极动作，使设备损坏。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于，提供一种半导体装置，其防止由于浪涌电流在源极区域中流动而引起的寄生双极动作，防止设备损坏。
本发明所涉及的半导体装置具有：第1导电型的半导体层；第2导电型的第1阱区域，其在所述半导体层的表面内选择性地配置多个；第1导电型的第1半导体区域，其在所述第1阱区域的表面内选择性地配置；第2导电型的第2半导体区域，其在所述第1阱区域内与所述第1半导体区域连接；主电极，其从所述第2半导体区域上开始配置至所述第1半导体区域的至少一部分的上部为止；栅极绝缘膜，其从所述第1半导体区域的至少一部分的上部开始配置至所述半导体层的上部为止；栅极电极，其配置在所述栅极绝缘膜上；以及第1导电型的第3半导体区域，其在与所述第2半导体区域的下方对应且与所述第1阱区域相比较深的位置处，以与所述第1阱区域的底面接触的方式形成，所述第3半导体区域的第1导电型的杂质浓度比所述半导体层高。
发明的效果
根据本发明所涉及的半导体装置，在产生了浪涌的情况下，可以在由第3半导体区域和第1阱区域形成的pn结部优先引起击穿，易于使浪涌电流流入第2半导体区域而不经过第1半导体区域，不易引起寄生双极动作。
附图说明
图1是表示本发明所涉及的实施方式1的碳化硅MOSFET结构的剖面图。
图2是表示本发明所涉及的实施方式1的碳化硅MOSFET结构的俯视图。
图3是表示本发明所涉及的实施方式1的碳化硅MOSFET的制造工序的剖面图。
图4是表示本发明所涉及的实施方式1的碳化硅MOSFET的制造工序的剖面图。
图5是表示本发明所涉及的实施方式1的碳化硅MOSFET的制造工序的剖面图。
图6是表示本发明所涉及的实施方式1的碳化硅MOSFET的制造工序的剖面图。
图7是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例1的结构的剖面图。
图8是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例2的结构的剖面图。
图9是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例3的结构的剖面图。
图10是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例4的结构的剖面图。
图11是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例5的结构的剖面图。
图12是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例6的结构的剖面图。
图13是表示本发明所涉及的实施方式1的碳化硅MOSFET的变形例7的结构的剖面图。
图14是表示本发明所涉及的实施方式2的碳化硅MOSFET的结构的剖面图。
图15是表示本发明所涉及的实施方式2的碳化硅MOSFET的制造工序的剖面图。
图16是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例1的结构的剖面图。
图17是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例2的结构的剖面图。
图18是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例3的结构的剖面图。
图19是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例4的结构的剖面图。
图20是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例5的结构的剖面图。
图21是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例6的结构的剖面图。
图22是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例7的结构的剖面图。
图23是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例8的结构的剖面图。
图24是表示本发明所涉及的实施方式2的碳化硅MOSFET的变形例7中的离子注入时的注入离子的扩散所带来的影响的剖面图。
符号的说明
2漂移层，3p型阱区域，4源极区域，5、50接触区域，6、6A、6B、6C、6D、6E、60、60A附加区域。
具体实施方式
＜前言＞
“MOS”这一用语原本在金属/氧化物/半导体的结型构造中使用，是Metal-Oxide-Semiconductor的缩写。但是，特别是在具有MOS构造的场效应晶体管（以下简称为“MOS晶体管”）中，近年来为了集成化及改善制造工艺等，对栅极绝缘膜及栅极电极的材料进行了改善。
例如在MOS晶体管中，主要从以自对准的方式形成源极?漏极的角度出发，作为栅极电极的材料，取代金属而采用多晶硅。另外，从改善电气特性的角度出发，作为栅极绝缘膜的材料，采用高介电系数的材料，但该材料并不限定于氧化物。
因此，“MOS”这一用语并不仅限定地使用于金属/氧化物/半导体的层叠构造中，在本说明书中也不以这种限定为前提。即，鉴于技术常识，在这里，“MOS”并不仅是由其语源得来的缩略语，具有广泛的包含导电体/绝缘体/半导体的层叠构造在内的含义。
＜实施方式1＞
＜装置结构＞
图1是表示本发明所涉及的实施方式1的碳化硅MOSFET100的结构的剖面图。
如图1所示，碳化硅MOS晶体管100具有：n型的漂移层2，其形成在包含n型杂质的碳化硅衬底即半导体衬底1的主表面上；p型阱区域3，其在漂移层2的上层部选择性地形成多个；n型的源极区域4，其形成在p型阱区域3的表面内；p型的接触区域5，其以与源极区域4相邻的方式形成在p型阱区域3的表面内，比源极区域4浅。
另外，在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6。此外，附加区域6构成为，俯视时的大小与接触区域5相同。
在彼此相邻的p型阱区域3中，以覆盖在各个源极区域4的端缘部上、p型阱区域3的端缘部上以及p型阱区域3之间的漂移层2上的方式形成栅极绝缘膜10，在栅极绝缘膜10上形成有栅极电极11。并且，以覆盖栅极电极11以及栅极绝缘膜10的层叠体的方式形成有层间绝缘膜12。
另外，以贯穿层间绝缘膜12并到达接触区域5的方式设置接触孔CH，在接触孔CH的底部形成有硅化物膜13。另外，以嵌入接触孔CH的方式形成有源极电极14。并且，在半导体衬底1的背面侧主表面（与设置源极电极14的主表面相反的一侧）形成有漏极电极15。此外，在图1中由虚线围出的区域中，形成为1个单元体UC。
使用图2所示的俯视图，对图1所示的A－A线的俯视结构进行说明。如图2所示，源极区域4包围在外形为大致四方形的接触区域5的周围，p型阱区域3包围在源极区域4的周围。并且，相邻的p型阱区域3之间的漂移层2成为JFET区域7。
此外，在彼此相邻的p型阱区域3中设置有电场缓和区域RR，以将它们的角部之间连接。其作用在于：在将多个p型阱区域3配置为矩阵状的情况下，防止电场集中在将彼此相邻的4个p型阱区域3的相对的角部以对角方式连结而成的线的交叉部处。
如上述所示，在碳化硅MOS晶体管100中，在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的附加区域6。
在这里，通过使附加区域6的n型杂质的浓度形成为比漂移层2的n型杂质的浓度高，从而由附加区域6和p型阱区域3形成的pn结的浓度差，比由漂移层2和p型阱区域3形成的pn结的浓度差大。由于浓度差大的pn结处产生高电场，所以可以在附加区域6和p型阱区域3的接合部优先引起击穿。
如果在源极区域4、沟道区域的下部（漏极电极15侧）、JFET区域7引起击穿，则在位于至接触区域5为止的电流路径中的源极区域4中流过浪涌电流，但仅在接触区域5的下方发生了击穿的情况下，由于在电流路径中不存在源极区域4，所以电流容易向接触区域5流入。
另外，通过将附加区域6设为n型杂质区域，从而不仅可以提高浪涌容量，还可以降低内置二极管的电阻。
另外，在将内置于MOSFET中的体二极管作为续流二极管使用的情况下，由于附加区域6的杂质浓度高于漂移层2，因此，具有下述效果：可以降低电阻值，减小通电时的环流二极管的接通电压。
＜制造方法＞
下面，参照图1，使用表示制造工序的图3～图6，对碳化硅MOS晶体管100的制造方法进行说明。
此外，在以下的说明中，假设附加区域6在杂质区域的形成工序的最后形成，图3是表示附加区域6的形成工序的图。此外，由于除了附加区域6以外的杂质区域是通过现有的制造方法实现的，所以省略使用附图作出的说明。
首先，作为半导体衬底1，准备包含n型杂质的碳化硅衬底。在这里，作为半导体衬底1的材料，除了碳化硅之外，还可以使用与硅（Si）相比带隙较宽的宽带隙半导体，作为其他宽带隙半导体，例如可以举出氮化镓类材料、氮化铝类材料、金刚石等。
将这种宽带隙半导体作为衬底材料而构成的开关设备及二极管的耐电压性高，容许电流密度也高，因此，与硅半导体装置相比能够实现小型化，通过使用上述小型化的开关设备及二极管，从而可以使组装有这些设备的半导体装置模块小型化。
另外，由于耐热性也高，所以能够实现散热器的散热片的小型化，可以采用空冷进行冷却而不采用水冷，可以实现半导体装置模块的进一步小型化。
另外，对于半导体衬底1的面方位，可以相对于c轴方向倾斜小于或等于8°，但也可以不倾斜，另外，也可以具有任意的面方位。
并且，通过外延晶体生长，在半导体衬底1的主表面的上部形成n型的碳化硅外延层并作为漂移层2。在这里，漂移层2的杂质浓度为例如1×1015cm－3～5×1016cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，形成使与p型阱区域3对应的部分成为开口部的注入掩模，然后，使用该注入掩模，进行p型杂质的离子注入，形成p型阱区域3。
在这里，p型阱区域3的浓度为例如5×1017cm－3～1×1019cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，形成使与源极区域4对应的部分成为开口部的注入掩模，使用该注入掩模，进行n型杂质的离子注入，形成源极区域4。
在这里，源极区域4的深度设定为其底面不超过p型阱区域3的底面，其浓度为例如1×1019cm－3～1×1020cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，如图3所示，形成使与接触区域5对应的部分成为开口部的注入掩模RM1，使用该注入掩模，进行p型杂质的离子注入，在p型阱区域3上形成接触区域5。
接触区域5是用于实现阱区域3和硅化物膜13之间的良好的接触的区域，形成为与阱区域3的杂质浓度相比具有较高的杂质浓度。接触区域5的浓度为例如1×1020cm－3～1×1021cm－3的范围。
然后，再次使用注入掩模RM1，进行n型杂质的离子注入，在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，以与p型阱区域3的底面接触的方式形成附加区域6。附加区域6的浓度为例如1×1016cm－3～1×1018cm－3的范围。
此外，在上述中说明了附加区域6在杂质区域的形成工序最后形成的情况，但也可以不是最后，另外，其他杂质区域的形成工序也不限定于上述的顺序。
此外，在连续进行接触区域5和附加区域6的形成的情况下，可以使用共用的注入掩模，因此，可以减少注入掩模的形成工序。
在对于所有杂质区域结束离子注入工序后，进行激活退火处理，将离子注入的杂质激活，并且使在离子注入时形成的晶体缺陷得到修复。
然后，在图4所示的工序中，以覆盖漂移层2的主表面整个面的方式，例如通过热氧化或CVD（化学气相生长）法、或者在热氧化后进行CVD法，形成硅氧化膜101。
然后，在硅氧化膜101上例如通过CVD法形成多晶硅膜，在该多晶硅膜和硅氧化膜101的层叠膜上涂敷抗蚀材料，通过光刻形成图案，形成使除了与栅极电极11对应的部分以外成为开口部的蚀刻掩模，使用该蚀刻掩模，对多晶硅膜进行蚀刻，从而如图5所示对栅极电极11进行图案化。在该阶段中，硅氧化膜101没有进行图案化而是残留下来。
然后，在图5所示的工序中，以覆盖栅极电极11以及硅氧化膜101的方式，并以涵盖漂移层2的主表面整个面的方式，通过例如CVD法形成TEOS（tetra ethyl orthosilicate）氧化膜，得到层间绝缘膜121。
然后，在图6所示的工序中，在层间绝缘膜121上涂敷抗蚀材料，通过光刻形成图案，形成使与接触区域5及其附近的源极区域4的上部对应的部分成为开口部的蚀刻掩模，使用该蚀刻掩模，以使接触区域5及其附近的源极区域4的上部露出的方式，对层间绝缘膜121以及硅氧化膜101进行图案化，形成栅极绝缘膜10、层间绝缘膜12以及接触孔CH。
然后，在接触孔CH的底部，通过自对准硅化物（salicide）工序形成NiSi（镍硅化物），得到硅化物膜13。此外，在半导体衬底1的背面侧主表面的整个面上，通过溅射法和RTA（Rapid ThermalAnnealing）形成NiSi膜。
然后，以填埋接触孔CH，并且覆盖在层间绝缘膜12上的方式，通过溅射法按顺序形成钛（Ti）膜以及铝（Al）膜，得到源极电极14（未图示）。
另外，在半导体衬底1的背面侧的NiSi膜上，通过溅射法按顺序形成Ni膜以及Au膜，得到漏极电极15，由此得到图1所示的碳化硅MOS晶体管100。
此外，在图1中未进行示出，但通过形成栅极电极的焊盘、场氧化膜、保护膜等而完成碳化硅MOS晶体管100的制造。
在碳化硅半导体装置中，作为n型杂质通常使用P（磷）或者N（氮），但通过使用较轻的N而可以以比较小的注入能量形成附加区域6。
另外，在上述中，对碳化硅MOS晶体管100进行了说明，但只要使半导体衬底1为p型的碳化硅衬底、或者在n型的碳化硅衬底的背面形成p型的SiC层，就可以得到IGBT（Insulated Gate BipolarTransistor）。
＜变形例1＞
使用图7，对以上说明的实施方式1的变形例1进行说明。图7是表示变形例1所涉及的碳化硅MOS晶体管100A的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图7所示，碳化硅MOS晶体管100A在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6A。此外，附加区域6A构成为，俯视时的大小比接触区域5小。
通过采用这种结构，即使在附加区域6A和p型阱区域3的pn结部产生的浪涌电流扩散，也难以流入源极区域4，而是直接流入接触区域5中，不易引起寄生双极动作。
即，在来自附加区域6A的浪涌电流的扩散角度为例如45度（实际上小于或等于45度）的情况下，电流向水平方向（沿半导体衬底1主表面的方向）以与从接触区域5的底面至p型阱区域3的底面的距离b相等的距离发生扩散。因此，为了完全防止浪涌电流流入源极区域4，只要在单元体UC中，使附加区域6A的俯视时的大小与接触区域5的水平方向的长度a相比缩小了距离b的量即可。更具体地说，只要以与接触区域5和源极区域4的接合部的位置相比，使附加区域6A的端面位置以距离b的量而更位于内侧的方式形成附加区域6A即可。
此外，为了形成俯视时的大小比接触区域5小的附加区域6A，而重新制作与接触区域5形成用的注入掩模不同的附加区域6A形成用的注入掩模。
＜变形例2＞
下面，使用图8，对实施方式1的变形例2进行说明。图8是表示变形例2所涉及的碳化硅MOS晶体管100B的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图8所示，碳化硅MOS晶体管100B在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6B。此外，附加区域6B构成为，俯视时的大小比接触区域5大。
通过采用这种结构，附加区域6B和p型阱区域3的pn结部的面积变宽，能够流过更大的浪涌电流，可以增加浪涌容量。
但是，以与流入接触区域5的浪涌电流相比，流入源极区域4的浪涌电流较小的方式确定附加区域6B的俯视时的大小。即，在来自附加区域6B的浪涌电流的扩散角度为例如45度（实际上小于或等于45度）的情况下，电流向水平方向（沿半导体衬底1主表面的方向）以与从接触区域5的底面至p型阱区域3的底面的距离b相等的距离发生扩散。因此，只要在单元体UC中，以与接触区域5的水平方向的长度a的2倍相比缩小了距离b的量的方式，设定附加区域6B的俯视时的大小即可。
此外，为了形成俯视时的大小比接触区域5大的附加区域6B，而重新制作与接触区域5形成用的注入掩模不同的附加区域6B形成用的注入掩模。
＜变形例3＞
下面，使用图9，对实施方式1的变形例3进行说明。图9是表示变形例3所涉及的碳化硅MOS晶体管100C的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图9所示，在碳化硅MOS晶体管100C中，将接触区域5设置在凹部CP处，成为接触区域5的表面与源极区域4的表面相比后退的形状。因此，通过从凹部CP上进行用于形成附加区域6的离子注入，从而与图1所示的碳化硅MOS晶体管100中的附加区域6的形成相比，可以以更少的注入能量形成附加区域6。
此外，对于凹部CP的深度，为了不使接触区域5贯穿p型阱区域3，在最低限下，以在接触区域5的下方按照与接触区域5的厚度相当的量残留p型阱区域的方式确定凹部CP的深度。
此外，用于形成凹部CP的蚀刻掩模可以兼用为用于形成图3所示的接触区域5以及附加区域6的注入掩模RM1，在此情况下可以减少工序数量。此外，只要由硅氧化膜构成注入掩模RM1，就可以进行上述兼用。
＜变形例4＞
下面，使用图10，对实施方式1的变形例4进行说明。图10是表示变形例4所涉及的碳化硅MOS晶体管100D的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图10所示，碳化硅MOS晶体管100D在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6A。此外，附加区域6A构成为，俯视时的大小比接触区域5小。
通过采用这种结构，即使在附加区域6A和p型阱区域3的pn结部产生的浪涌电流扩散，也不易流入源极区域4，而是直接流入接触区域5中，不易引起寄生双极动作。
另外，在碳化硅MOS晶体管100D中，接触区域5设置在凹部CP处，成为接触区域5的表面与源极区域4的表面相比后退的形状。因此，通过从凹部CP上进行用于形成附加区域6的离子注入，从而与图1所示的碳化硅MOS晶体管100中的附加区域6的形成相比，可以以更少的注入能量形成附加区域6A。
此外，如果采用将凹部CP设置于接触区域5的整个面上的结构，则用于形成凹部CP的蚀刻掩模可以兼用为用于形成接触区域5的注入掩模，可以减少工序数量。
另外，如果采用将凹部CP设置在与附加区域6A的上方相当的位置的结构，则可以兼用为用于形成图3所示的附加区域6的注入掩模RM1，可以减少工序数量。此外，在上述任意的情况下，只要由硅氧化膜或抗蚀材料构成注入掩模，就可以实现上述兼用。
＜变形例5＞
下面，使用图11，对实施方式1的变形例5进行说明。图11是表示变形例5所涉及的碳化硅MOS晶体管100E的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图11所示，碳化硅MOS晶体管100E在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6B。此外，附加区域6B构成为，俯视时的大小比接触区域5大。
通过采用这种结构，使附加区域6B和p型阱区域3的pn结部的面积变宽，能够流过更大的浪涌电流，可以增加浪涌容量。
另外，碳化硅MOS晶体管100E具有在接触区域5上整体及其周围的源极区域4的端缘部形成的凹部CP。因此，通过从凹部CP上进行用于形成附加区域6B的离子注入，从而与图1所示的碳化硅MOS晶体管100中的附加区域6的形成相比，可以以更少的注入能量形成附加区域6B。
此外，如果采用将凹部CP设置于接触区域5的整个面上的结构，则用于形成凹部CP的蚀刻掩模可以兼用为用于形成接触区域5的注入掩模，可以减少工序数量。
另外，如果采用将凹部CP设置在与附加区域6B的上方相当的位置处的结构，则用于形成凹部CP的蚀刻掩模可以兼用为用于形成附加区域6B的注入掩模，可以减少工序数量。此外，只要由硅氧化膜或抗蚀材料构成上述注入掩模，就可以实现上述兼用。
＜变形例6＞
下面，使用图12，对实施方式1的变形例6进行说明。图12是表示变形例6所涉及的碳化硅MOS晶体管100F的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图12所示，在碳化硅MOS晶体管100F中，接触区域5设置在凹部CP处，成为接触区域5的表面与源极区域4的表面相比后退的形状。并且，与该凹部CP的下部相当的那部分p型阱区域3构成为，具有与其他部分相比向半导体衬底1侧凸出的凸部DP，附加区域6形成为与该凸部DP的底面接触。
这种形状的p型阱区域3可以通过在漂移层2上形成有凹部CP后进行用于形成p型阱区域3的离子注入而得到。
另外，可以将用于形成凹部CP的蚀刻掩模兼用为注入掩模，来形成接触区域5以及附加区域6，可以减少工序数量。
通过采用上述结构，从而在与JFET区域7相比较深的位置处形成p型阱区域3和附加区域6的pn结部，漂移层2的实效厚度变薄，耗尽层容易到达半导体衬底1。因此，与漂移层2和p型阱区域3的pn结部相比，在p型阱区域3和附加区域6的pn结部形成更高电场。其结果，容易更优先地在p型阱区域3和附加区域6的pn结部处引起击穿，浪涌电流更易于流入接触区域5，不易引起寄生双极动作。
此外，在上述中示出了附加区域6的俯视时的大小与接触区域5相同的结构，但也可以如图10所示的碳化硅MOS晶体管100D所示，设置比接触区域5的俯视时的大小小的附加区域6A。
另外，也可以如图11所示的碳化硅MOS晶体管100E那样，设置比接触区域5的俯视时的大小大的附加区域6B。但是，在此情况下，具有在接触区域5上整体及其周围的源极区域4的端缘部形成的凹部CP，另外，p型阱区域3的凸部DP也与该凹部CP相对应而较宽地形成。
＜变形例7＞
下面，使用图13，对实施方式1的变形例7进行说明。图13是表示变形例7所涉及的碳化硅MOS晶体管100G的结构的剖面图。此外，对于与图1所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
如图13所示，碳化硅MOS晶体管100G构成为，与源极区域4相邻的p型的接触区域50具有与p型阱区域3相同的深度，以与接触区域50的底面接触的方式形成有附加区域6。
如上述所示，对于由接触区域50和附加区域6形成的pn结部，由于接触区域50与p型阱区域3相比p型杂质的浓度高，所以与由p型阱区域3和附加区域6形成的pn结部相比，电场强度变高。因此，容易更优先地在由接触区域50和附加区域6形成的pn结部处引起击穿，使浪涌电流更易于流入接触区域50，不易引起寄生双极动作。
＜实施方式2＞
＜装置结构＞
图14是表示本发明所涉及的实施方式2的碳化硅MOSFET200的结构的剖面图。此外，对于与图1所示的碳化硅MOSFET100相同的结构，标注相同的标号，省略重复的说明。
如图14所示，碳化硅MOS晶体管200在相邻的p型阱区域3之间的相当于JFET区域的部分，具有n型阱区域8，该n型阱区域8与漂移层2相比具有更高浓度的n型杂质。
另外，在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6。此外，附加区域6构成为，俯视时的大小与接触区域5相同。
在这里，通过将附加区域6的n型杂质的浓度形成为比漂移层2的n型杂质的浓度高，从而使得由附加区域6和p型阱区域3形成的pn结的浓度差，比由漂移层2和p型阱区域3形成的pn结的浓度差大。由于在浓度差较大的pn结上形成高电场，所以可以优先在附加区域6和p型阱区域3的接合部处引起击穿。
另外，通过在JFET区域上设置与漂移层2相比浓度更高的n型阱区域8，从而可以降低JFET区域的电阻。
此外，设置附加区域6的目的是为了，在设置有n型阱区域8的结构中，容易在附加区域6引起击穿而不是在p型阱区域3的角部。通过在附加区域6引起击穿，从而容易将浪涌电流引出至接触区域5。
此外，也可以如使用图7说明的实施方式1的变形例1的碳化硅MOSFET100A所示构成为，取代附加区域6而设置俯视时的大小比接触区域5小的附加区域6A。
通过采用这种结构，即使在附加区域6A和p型阱区域3的pn结部产生的浪涌电流扩散，也不易流入源极区域4，而是直接流入接触区域5中，不易引起寄生双极动作。
另外，也可以如使用图8说明的实施方式1的变形例2的碳化硅MOSFET100B所示构成为，取代附加区域6而设置俯视时的大小比接触区域5大的附加区域6B。
通过采用这种结构，使附加区域6B和p型阱区域3的pn结部的面积变大，可以流过更大的浪涌电流，可以增加浪涌容量。
＜制造方法＞
下面，参照图14，并且使用表示制造工序的图15，对碳化硅MOS晶体管200的制造方法进行说明。
此外，在以下的说明中，假设附加区域6在杂质区域的形成工序的最后形成，图15是表示附加区域6的形成工序的图。此外，由于除了附加区域6以外的杂质区域通过现有的制造方法实现，所以省略使用附图作出的说明。
首先，准备包含n型杂质的碳化硅衬底等半导体衬底1。然后，通过外延晶体生长在半导体衬底1的主表面的上部形成n型的碳化硅外延层而作为漂移层2。在这里，漂移层2的杂质浓度为例如1×1015cm－3～5×1016cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，形成使与p型阱区域3对应的部分成为开口部的注入掩模，然后，使用该注入掩模，进行p型杂质的离子注入，形成p型阱区域3。
在这里，p型阱区域3的浓度为例如5×1017cm－3～1×1019cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，形成使与源极区域4对应的部分成为开口部的注入掩模，使用该注入掩模，进行n型杂质的离子注入，形成源极区域4。
在这里，源极区域4的深度设定为其底面不超过p型阱区域3的底面，其浓度为例如1×1019cm－3～1×1020cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，形成使与n型阱区域8对应的部分成为开口部的注入掩模，使用该注入掩模，进行n型杂质的离子注入，在漂移层2的表面内形成n型阱区域8。其浓度为例如1×1016cm－3～1×1018cm－3的范围。
然后，在漂移层2的主表面上涂敷抗蚀材料（或者形成硅氧化膜），通过光刻（以及蚀刻）形成图案，如图15所示，形成使与接触区域5对应的部分成为开口部的注入掩模RM2，使用该注入掩模，进行p型杂质的离子注入，在p型阱区域3形成接触区域5。
接触区域5是用于实现阱区域3和硅化物膜13之间的良好的接触的区域，形成为具有比阱区域3的杂质浓度高的杂质浓度。接触区域5的浓度为例如1×1020cm－3～1×1021cm－3的范围。
然后，再次使用注入掩模RM2，进行n型杂质的离子注入，在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，以与p型阱区域3的底面接触的方式形成附加区域6。附加区域6的浓度为例如1×1016cm－3～1×1018cm－3的范围。
此外，各杂质区域分别满足上述的浓度范围，并且，满足漂移层2＜n型阱区域8＜附加区域6这样的浓度关系。但是，如后述的说明所示，在同时形成n型阱区域8和附加区域6的情况下，n型阱区域8及附加区域6的杂质浓度以及注入深度相同。
此外，在上述中说明了附加区域6在杂质区域的形成工序的最后形成的例子，但也可以不是在最后形成，另外，其他杂质区域的形成工序也不限定于上述顺序。
此外，在连续地形成接触区域5和附加区域6的情况下，可以使用共用的注入掩模，因此，可以减少注入掩模的形成工序。
另外，在将附加区域6及n型阱区域8的杂质浓度和注入深度设为相同的情况下，对于向附加区域6以及n型阱区域8进行的杂质的离子注入，也可以使用相同的注入掩模而同时形成。在此情况下，由于接触区域5的形成无法使用与附加区域6相同的注入掩模，所以另外形成注入掩模。
在对于所有杂质区域完成离子注入工序后，进行激活退火处理，将离子注入的杂质激活并且使在离子注入时形成的晶体缺陷得到修复。
然后，经过在实施方式1中使用图4～图6说明的工序，得到碳化硅MOS晶体管200。
另外，在上述中对碳化硅MOS晶体管200进行了说明，但如果将半导体衬底1形成为p型的碳化硅衬底，或者在n型的碳化硅衬底的背面形成p型的SiC层，则可以得到IGBT。
＜变形例1＞
使用图16，对以上说明的实施方式2的变形例1进行说明。图16是表示变形例1所涉及的碳化硅MOS晶体管200A的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图16所示，碳化硅MOS晶体管200A在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6C。附加区域6C构成为，俯视时的大小与接触区域5相同，其杂质浓度高于n型阱区域8。
通过如上述所示构成，使得与由n型阱区域8和p型阱区域3形成的pn结部的浓度差相比，由附加区域6C和p型阱区域3形成的pn结部的浓度差更大。由于在浓度差大的pn结部形成更高的电场，所以可以在附加区域6C和p型阱区域3的接合部处优先引起击穿，易于使浪涌电流流入接触区域5中。
此外，杂质浓度和在pn结部上形成的电场为正比关系，例如，如果将杂质浓度提高20％，则电场增强大约20％。因此，对于将附加区域6C的杂质浓度提高何种程度，只要根据将浪涌容量设为何种程度这一点进行确定即可。
在这里，如图16所示，在将附加区域6C形成为与n型阱区域8相比到达更深的位置的情况下，还具有下述效果：在将内置于MOSFET中的体二极管作为续流二极管使用的情况下，降低通电时的续流二极管的接通电压。即，通过加深注入深度，从而使该杂质区域的电阻降低，使包含漂移层2在内的整体的电阻降低，使续流二极管的接通电压降低。
另外，续流二极管的接通电压降低（电阻减小）的效果，还依赖于附加区域6C的杂质浓度。即，由于杂质区域的电阻与杂质浓度成反比，所以在将杂质浓度设为2倍的情况下，电阻大约为一半。
因此，通过如附加区域6C所示提高杂质浓度，并且加深注入深度，从而由于相乘效应而使续流二极管的接通电压的降低效果更显著。
此外，用于形成附加区域6C的注入掩模可以兼用为用于形成接触区域5的注入掩模，在此情况下，可以减少工序数量。
＜变形例2＞
下面，使用图17，对实施方式2的变形例2进行说明。图17是表示变形例2所涉及的碳化硅MOS晶体管200B的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图17所示，碳化硅MOS晶体管200B在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6D。此外，附加区域6D构成为，俯视时的大小比接触区域5小。
通过采用这种结构，即使在附加区域6D和p型阱区域3的pn结部产生的浪涌电流扩散，也不易流入源极区域4，而是直接流入接触区域5中，不易引起寄生双极动作。
另外，如图17所示，在将附加区域6D形成为与n型阱区域8相比到达更深的位置的情况下，也具有下述效果：在将内置于MOSFET中的体二极管作为续流二极管使用的情况下，使通电时的续流二极管的接通电压变小。即，通过加深注入深度，从而使该杂质区域的电阻降低，使包含漂移层2在内的整体的电阻降低，使续流二极管的接通电压降低。
另外，续流二极管的接通电压降低（电阻减小）的效果，还依赖于附加区域6D的杂质浓度。即，由于杂质区域的电阻与杂质浓度成反比，所以在将杂质浓度设为2倍的情况下，电阻大约成为一半。
因此，通过如附加区域6D所示提高杂质浓度，并且加深注入深度，从而由于相乘效应而使续流二极管的接通电压的降低效果更显著。
另外，由于在加深注入深度的情况下，该杂质区域的电阻降低，所以包含漂移层2在内的整体的电阻降低。因此，通过如附加区域6D所示提高杂质浓度，并且加深注入深度，从而使得续流二极管的接通电压的降低效果由于相乘效应而更显著。
此外，为了形成俯视时的大小比接触区域5小的附加区域6D，重新制作与接触区域5形成用的注入掩模不同的附加区域6D形成用的注入掩模。
＜变形例3＞
下面，使用图18，对实施方式2的变形例3进行说明。图18是表示变形例3所涉及的碳化硅MOS晶体管200C的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图18所示，碳化硅MOS晶体管200C在与接触区域5的下方对应且与p型阱区域3相比较深的位置处，具有以与p型阱区域3的底面接触的方式形成的n型的附加区域6E。此外，附加区域6E构成为，俯视时的大小比接触区域5大。
通过采用这种结构，使附加区域6E和p型阱区域3的pn结部的面积变大，可以流过更大的浪涌电流，可以增加浪涌容量。
另外，如图18所示，在将附加区域6E形成为与n型阱区域8相比到达更深的位置的情况下，也具有下述效果：在将内置于MOSFET中的体二极管作为续流二极管使用的情况下，使通电时的续流二极管的接通电压变小。即，通过加深注入深度，从而使该杂质区域的电阻降低，使包含漂移层2在内的整体的电阻降低，使续流二极管的接通电压降低。
另外，续流二极管的接通电压降低（电阻减小）的效果，还依赖于附加区域6E的杂质浓度。即，由于杂质区域的电阻与杂质浓度成反比，所以在将杂质浓度设为2倍的情况下，电阻大约成为一半。
因此，通过如附加区域6E所示提高杂质浓度，并且加深注入深度，从而由于相乘效应而使续流二极管的接通电压的下降效果更显著。
另外，由于在加深注入深度的情况下，该杂质区域的电阻降低，所以包含漂移层2在内的整体的电阻降低。因此，通过如附加区域6E所示提高杂质浓度，并且加深注入深度，从而由于相乘效应而使得续流二极管的接通电压的降低效果更显著。
此外，为了形成俯视时的大小比接触区域5大的附加区域6E，重新制作与接触区域5形成用的注入掩模不同的附加区域6E形成用的注入掩模。
＜变形例4＞
下面，使用图19，对实施方式2的变形例4进行说明。图19是表示变形例4所涉及的碳化硅MOS晶体管200D的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图19所示，在碳化硅MOS晶体管200D中，接触区域5设置在凹部CP处，成为接触区域5的表面与源极区域4的表面相比后退的形状。因此，通过从凹部CP上进行用于形成附加区域60的离子注入，从而与图14所示的碳化硅MOS晶体管200中的附加区域6的形成相比，可以以更少的注入能量形成附加区域60。
此外，用于形成凹部CP的蚀刻掩模可以兼用为用于形成接触区域5以及附加区域60的注入掩模，在此情况下可以减少工序数量。此外，只要由硅氧化膜构成该注入掩模，就可以进行上述兼用。
另外，在将附加区域60及n型阱区域8的杂质浓度设为相同的情况下，对于向附加区域60以及n型阱区域8进行的杂质的离子注入，也可以使用相同的注入掩模而同时进行。在此情况下，由于附加区域60经由凹部CP而形成，所以即使是相同的注入能量，附加区域60也与n型阱区域8相比到达更深的位置。
其结果，还具有下述效果：在将内置于MOSFET中的体二极管作为续流二极管使用的情况下，通电时的续流二极管的接通电压变小。即，通过加深注入深度，从而使该杂质区域的电阻降低，使包含漂移层2在内的整体的电阻降低，使续流二极管的接通电压降低。
＜变形例5＞
下面，使用图20，对实施方式2的变形例5进行说明。图20是表示变形例5所涉及的碳化硅MOS晶体管200E的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图20所示，在碳化硅MOS晶体管200E中，接触区域5设置在凹部CP处，成为接触区域5的表面与源极区域4的表面相比后退的形状。因此，通过从凹部CP上进行用于形成附加区域60A的离子注入，从而与图14所示的碳化硅MOS晶体管200中的附加区域6的形成相比，可以以更少的注入能量形成附加区域60A。
此外，用于形成凹部CP的蚀刻掩模可以兼用为用于形成接触区域5以及附加区域60A的注入掩模，在此情况下可以减少工序数量。另外，由于附加区域60A与n型阱区域8分别形成，所以可以将附加区域60A的杂质浓度与n型阱区域8相比提高。
通过如上述所示构成，从而使得与由n型阱区域8和p型阱区域3形成的pn结部的浓度差相比，由附加区域60A和p型阱区域3形成的pn结部的浓度差更大。由于在浓度差大的pn结部形成更高的电场，所以可以在附加区域60A和p型阱区域3的接合部处优先引起击穿，易于向接触区域5中流入浪涌电流。
此外，也可以构成为，如使用图17说明的实施方式2的变形例2的碳化硅MOSFET200B所示，取代附加区域60A而设置俯视时的大小比接触区域5小的附加区域6D。
通过采用这种结构，即使在附加区域6D和p型阱区域3的pn结部产生的浪涌电流扩散，也不易流入源极区域4，而是直接流入接触区域5中，不易引起寄生双极动作。
另外，也可以构成为，如使用图18说明的实施方式2的变形例3的碳化硅MOSFET200C所示，取代附加区域60A而设置俯视时的大小比接触区域5大的附加区域6E。
通过采用这种结构，附加区域6E和p型阱区域3的pn结部的面积变大，可以流过更大的浪涌电流，可以增加浪涌容量。
＜变形例6＞
下面，使用图21，对实施方式2的变形例6进行说明。图21是表示变形例6所涉及的碳化硅MOS晶体管200F的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图21所示，碳化硅MOS晶体管200F构成为，与源极区域4相邻的p型的接触区域50具有与p型阱区域3相同的深度，以与接触区域50的底面接触的方式形成有附加区域6。
如上述所示，对于由接触区域50和附加区域6形成的pn结部，由于接触区域50与p型阱区域3相比p型杂质的浓度高，所以与由p型阱区域3和附加区域6形成的pn结部相比，电场强度增高，因此，容易更优先地在由接触区域50和附加区域6形成的pn结部处引起击穿，使浪涌电流更易于流入接触区域50，不易引起寄生双极动作。
＜变形例7＞
下面，使用图22，对实施方式2的变形例7进行说明。图22是表示变形例7所涉及的碳化硅MOS晶体管200G的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图22所示，碳化硅MOS晶体管200G在接触区域5的中央部设置有凹部CP。因此，通过从凹部CP上进行用于形成附加区域6A的离子注入，从而与图14所示的碳化硅MOS晶体管200中的附加区域6的形成相比，可以以更少的注入能量形成附加区域6A。
在这里，通过将凹部CP设为与附加区域6A相同的大小，从而用于形成凹部CP的蚀刻掩模可以兼用为用于形成附加区域6A的注入掩模，在此情况下可以减少工序数量。此外，只要由硅氧化膜或抗蚀材料构成该注入掩模，则可以实现上述兼用。
另外，在将附加区域6A及n型阱区域8的杂质浓度设为相同的情况下，对于向附加区域6A以及n型阱区域8进行的杂质的离子注入，也可以使用相同的注入掩模而同时进行。在此情况下，由于附加区域6A经由凹部CP而形成，所以即使是相同注入能量，附加区域6A也与n型阱区域8相比到达至更深的位置。
其结果，还具有下述效果：在将内置于MOSFET中的体二极管作为续流二极管使用的情况下，通电时的续流二极管的接通电压变小。即，通过加深注入深度，从而使该杂质区域的电阻降低，使包含漂移层2在内的整体的电阻降低，使续流二极管的接通电压降低。
另外，如图22所示，在碳化硅MOS晶体管200G中，由于附加区域6A的俯视时的大小比接触区域5小，所以即使在附加区域6A和p型阱区域3的pn结部产生的浪涌电流扩散，也不易流入源极区域4，而是直接流入接触区域5中，不易引起寄生双极动作。
＜变形例8＞
下面，使用图23，对实施方式2的变形例8进行说明。图23是表示变形例8所涉及的碳化硅MOS晶体管200H的结构的剖面图。此外，对于与图14所示的碳化硅MOS晶体管200相同的结构，标注相同的标号，省略重复的说明。
如图23所示，在碳化硅MOS晶体管200H中，接触区域5设置在凹部CP处，成为接触区域5的表面与源极区域4的表面相比后退的形状。并且，与该凹部CP的下部相当的这部分p型阱区域3构成为，具有与其他部分相比向半导体衬底1侧凸出的凸部DP，附加区域6形成为与该凸部DP的底面接触。
这种形状的p型阱区域3可以通过在漂移层2上形成有凹部CP后进行用于形成p型阱区域3的离子注入而得到。另外，可以将用于形成凹部CP的蚀刻掩模兼用作注入掩模，并形成接触区域5以及附加区域6，可以减少工序数量。
通过采用上述结构，从而在与JFET区域（即，n型阱区域8）相比较深的位置处形成p型阱区域3和附加区域6的pn结部，漂移层2的实效厚度变薄，耗尽层容易到达半导体衬底1。因此，在p型阱区域3和附加区域6的pn结部处，与漂移层2和p型阱区域3的pn结部相比形成更高电场。因此，更容易优先地在p型阱区域3和附加区域6的pn结部处引起击穿，使浪涌电流更易于流入接触区域5，不易引起寄生双极动作。
此外，在以上的说明中，为了容易理解而在以相同的掩模进行离子注入及蚀刻的情况下，在图上以所形成的区域的大小（宽度）相同的方式表示，但例如如图22所示，在将用于形成凹部CP的蚀刻掩模兼用为用于形成附加区域6A的注入掩模的情况下，由于离子注入时的注入离子的扩散，因此附加区域6A可能如图24所示成为与凹部CP相比宽度更宽的形状。
但是，在此情况下，本发明的效果不变，浪涌电流更易于流入接触区域5，不易引起寄生双极动作。
另外，虽然省略了说明，但在其他实施方式中，较深的注入区域也会与掩模的宽度相比扩宽。但是，即使成为与掩模的宽度相比扩宽的形状，也不改变上述效果。
另外，在以上的说明中，将n沟道型MOS晶体管作为例子，但即使是p沟道型MOS晶体管，也可以应用本发明。在p沟道型MOS晶体管的情况下，附加区域成为p型，但通过作为该情况下的杂质而使用质量小的硼（B），从而可以降低注入能量。
另外，由于在SiC中，离子注入的杂质几乎不会因热处理而扩散，所以附加区域容易以期望的大小形成在期望的位置上，对这一点的利用，也属于本发明的特征。
此外，关于本发明，可以在本发明的范围内对各实施方式自由组合、或适当地将各实施方式变形、省略。

Claims (17)

1.一种半导体装置，其特征在于，具有：
第1导电型的半导体层；
第2导电型的第1阱区域，其在所述半导体层的表面内选择性地配置多个；
第1导电型的第1半导体区域，其在所述第1阱区域的表面内选择性地配置；
第2导电型的第2半导体区域，其在所述第1阱区域内与所述第1半导体区域连接；
主电极，其从所述第2半导体区域上开始配置至所述第1半导体区域的至少一部分的上部为止；
栅极绝缘膜，其从所述第1半导体区域的至少一部分的上部开始配置至所述半导体层的上部为止；
栅极电极，其配置在所述栅极绝缘膜上；以及
第1导电型的第3半导体区域，其在与所述第2半导体区域的下方对应且与所述第1阱区域相比较深的位置处，以与所述第1阱区域的底面接触的方式形成，
所述第3半导体区域的第1导电型的杂质浓度比所述半导体层高。
2.根据权利要求1所述的半导体装置，其中，
还具有配置在彼此相邻的所述第1阱区域间的第1导电型的第2阱区域。
3.根据权利要求1所述的半导体装置，其中，
所述第3半导体区域形成为，其俯视时的大小与所述第2半导体区域相同。
4.根据权利要求1所述的半导体装置，其中，
所述第3半导体区域形成为，其俯视时的大小比所述第2半导体区域小。
5.根据权利要求1所述的半导体装置，其中，
所述第3半导体区域形成为，其俯视时的大小比所述第2半导体区域大。
6.根据权利要求3至5中任一项所述的半导体装置，其中，
所述第2半导体区域形成在与设置于所述半导体层上的凹部对应的位置上，所述第2半导体区域的表面的至少一部分相对于所述第1半导体区域的表面后退。
7.根据权利要求6所述的半导体装置，其中，
所述第1阱区域具有使与所述凹部的下部相当的部分相对于其他部分向所述半导体层侧凸出的凸部，
所述第3半导体区域与所述凸部的底面接触而形成。
8.根据权利要求2所述的半导体装置，其中，
所述第3半导体区域的杂质的注入深度以及杂质浓度与所述第2阱区域相同。
9.根据权利要求2所述的半导体装置，其中，
所述第3半导体区域的杂质浓度比所述第2阱区域高。
10.一种半导体装置，其特征在于，具有：
第1导电型的半导体层；
第2导电型的第1阱区域，其在所述半导体层的表面内选择性地配置多个；
第1导电型的第1半导体区域，其在所述第1阱区域的表面内选择性地配置；
第2导电型的第2半导体区域，其在所述第1阱区域内与所述第1半导体区域连接；
主电极，其从所述第2半导体区域上开始配置至所述第1半导体区域的至少一部分的上部为止；
栅极绝缘膜，其从所述第1半导体区域的至少一部分的上部开始配置至所述半导体层的上部为止；
栅极电极，其配置在所述栅极绝缘膜上；以及
第1导电型的第3半导体区域，其在与所述第2半导体区域的下部对应且与所述第1阱区域相比较深的位置处，以与所述第2半导体区域的底面接触的方式形成，
所述第3半导体区域的第1导电型的杂质浓度比所述半导体层高。
11.根据权利要求10所述的半导体装置，其中，
还具有配置在彼此相邻的所述第1阱区域间的第1导电型的第2阱区域。
12.一种半导体装置的制造方法，该半导体装置具有：
第1导电型的半导体层；
第2导电型的第1阱区域，其在所述半导体层的表面内选择性地配置多个；
第1导电型的第1半导体区域，其在所述第1阱区域的表面内选择性地配置；
第2导电型的第2半导体区域，其在所述第1阱区域内与所述第1半导体区域连接；
主电极，其从所述第2半导体区域上开始配置至所述第1半导体区域的至少一部分的上部为止；
栅极绝缘膜，其从所述第1半导体区域的至少一部分的上部开始配置至所述半导体层的上部为止；
栅极电极，其配置在所述栅极绝缘膜上；以及
第1导电型的第3半导体区域，其在与所述第2半导体区域的下方对应且与所述第1阱区域相比较深的位置处，以与所述第1阱区域的底面接触的方式形成，
该半导体装置的制造方法的特征在于，
在形成所述第3半导体区域的工序中具有下述工序，即，兼用用于形成所述第2半导体区域的杂质注入掩模，以与所述半导体层相比更高的浓度对第1导电型的杂质进行离子注入的工序。
13.根据权利要求12所述的半导体装置的制造方法，其中，
所述半导体装置还具有配置在彼此相邻的所述第1阱区域间的第1导电型的第2阱区域。
14.根据权利要求12或13所述的半导体装置的制造方法，其中，
在形成所述第2半导体区域的工序中具有下述工序：
（a）在所述半导体层的表面内形成有所述第1阱区域后，利用使所述第1阱区域的应形成所述第2半导体区域的部分成为开口部的蚀刻掩模进行蚀刻，在所述第1阱区域中形成凹部的工序；以及
（b）将所述蚀刻掩模兼用作所述杂质注入掩模，从所述凹部的上方对第2导电型的杂质进行离子注入，形成所述第2半导体区域的工序。
15.根据权利要求12或13所述的半导体装置的制造方法，其中，
在形成所述第1阱区域的工序中具有下述工序：
（a）利用使所述半导体层的应形成所述第2半导体区域的部分成为开口部的蚀刻掩模进行蚀刻，在所述半导体层上形成凹部的工序；
（b）通过利用连同所述凹部在内使应形成所述第1阱区域的部分成为开口部的杂质注入掩模，对第2导电型的杂质进行离子注入，从而形成所述第1阱区域的工序，其中，所述第1阱区域具有使与所述凹部的下部相当的部分相对于其他部分向所述半导体层侧凸出的凸部。
16.一种半导体装置的制造方法，该半导体装置具有：
第1导电型的半导体层；
第2导电型的第1阱区域，其在所述半导体层的表面内选择性地配置多个；
第1导电型的第1半导体区域，其在所述第1阱区域的表面内选择性地配置；
第2导电型的第2半导体区域，其在所述第1阱区域内与所述第1半导体区域连接；
主电极，其从所述第2半导体区域上开始配置至所述第1半导体区域的至少一部分的上部为止；
栅极绝缘膜，其从所述第1半导体区域的至少一部分的上部开始配置至所述半导体层的上部为止；
栅极电极，其配置在所述栅极绝缘膜上；以及
第1导电型的第3半导体区域，其在与所述第2半导体区域的下方对应且与所述第1阱区域相比较深的位置处，以与所述第1阱区域的底面接触的方式形成，
该半导体装置的制造方法的特征在于，
在形成所述第3半导体区域的工序中具有下述工序：
（a）利用使应形成所述第3半导体区域的部分成为开口部的蚀刻掩模进行蚀刻，在所述第2半导体区域中形成凹部的工序；以及
（b）使用所述蚀刻掩模对第1导电型的杂质进行离子注入而形成所述第3半导体区域的工序。
17.一种半导体装置的制造方法，该半导体装置具有：
第1导电型的半导体层；
第2导电型的第1阱区域，其在所述半导体层的表面内选择性地配置多个；
第1导电型的第1半导体区域，其在所述第1阱区域的表面内选择性地配置；
第2导电型的第2半导体区域，其在所述第1阱区域内与所述第1半导体区域连接；
主电极，其从所述第2半导体区域上开始配置至所述第1半导体区域的至少一部分的上部为止；
栅极绝缘膜，其从所述第1半导体区域的至少一部分的上部开始配置至所述半导体层的上部为止；
栅极电极，其配置在所述栅极绝缘膜上；
第1导电型的第3半导体区域，其在与所述第2半导体区域的下方对应且与所述第1阱区域相比较深的位置处，以与所述第1阱区域的底面接触的方式形成；以及
第1导电型的第2阱区域，其配置在彼此相邻的所述第1阱区域间，
该半导体装置的制造方法的特征在于，
在形成所述第2阱区域的工序中，
通过利用使应形成所述第2阱区域的部分和形成所述第3半导体区域的部分成为开口部的杂质注入掩模，以与所述半导体层相比更高的浓度对第1导电型的杂质进行离子注入，从而同时形成所述第2阱区域和所述第3半导体区域。
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