JP6296970B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6296970B2
JP6296970B2 JP2014251540A JP2014251540A JP6296970B2 JP 6296970 B2 JP6296970 B2 JP 6296970B2 JP 2014251540 A JP2014251540 A JP 2014251540A JP 2014251540 A JP2014251540 A JP 2014251540A JP 6296970 B2 JP6296970 B2 JP 6296970B2
Authority
JP
Japan
Prior art keywords
film
insulating film
region
interlayer insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014251540A
Other languages
English (en)
Other versions
JP2016115735A (ja
Inventor
須賀原　和之
和之 須賀原
博明 岡部
博明 岡部
洋介 中西
洋介 中西
末廣　善幸
善幸 末廣
基 吉田
基 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2014251540A priority Critical patent/JP6296970B2/ja
Publication of JP2016115735A publication Critical patent/JP2016115735A/ja
Application granted granted Critical
Publication of JP6296970B2 publication Critical patent/JP6296970B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、例えば電力半導体装置に用いられる半導体装置及びその製造方法に関する。
パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するための電力供給の実行と停止とを切り替える手段として、シリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）及びＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が使用されている。１ｋＶ前後からそれ以上の高電圧領域では炭化珪素ＭＯＳＦＥＴや炭化珪素ＩＧＢＴの適用も検討されることが多い。これらのスイッチング素子は、いずれも絶縁ゲート型半導体装置である。
炭化珪素(ＳｉＣ)半導体を用いた半導体装置は、シリコン(Ｓｉ)半導体で形成したものと比較して、高電圧、大電流、高温動作に優れている。したがって、炭化珪素半導体を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。
電力用半導体として使用されるＭＯＳＦＥＴの中で、特に重要な応用として、縦型ＭＯＳＦＥＴがある。縦型ＭＯＳＦＥＴはＮ型半導体層、ドリフト層、Ｐ型半導体層によるチャネルなどの半導体及びソース電極、ゲート電極、ドレイン電極からなる電極によって構成される。縦型ＭＯＳＦＥＴのソース電極とゲート電極は半導体の表面側に、ドレイン電極は半導体の裏面側に形成される。電極縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型及びトレンチ型などの種類が存在する。
半導体にシリコンもしくは炭化珪素を用いたＩＧＢＴは、上記縦型ＭＯＳＦＥＴのドレインのＮ型半導体層をＰ型半導体層に置き換えてコレクタとしたものである。ＩＧＢＴは縦型ＭＯＳＦＥＴより大電流を流すことができるため、より高電圧のスイッチング素子として使用される。
大電流を実現するために、電力用縦型ＭＯＳＦＥＴやＩＧＢＴは、多数のＭＯＳＦＥＴの単位セル（ユニットセル）を並列に接続した素子構造から構成されている。大電力の半導体装置を実現するためには、オン抵抗を充分低減することが必要である。オン抵抗を低減するための構造としてワイヤレス構造が開発されている。これは半導体のソース電極と外部のリードフレームをワイヤで接続する替わりに、ソース電極とリードフレームを直接接合させる構造である。このワイヤレス接合ではワイヤを使用しないので、ワイヤの抵抗分だけオン抵抗を低減することができる。
電力用縦型ＭＯＳＦＥＴやＩＧＢＴにワイヤレス構造を適用する場合、ソース電極とリードフレームとをはんだで接合する。このはんだはソース電極の金属中に拡散し、ソース電極の金属と合金を形成する。このため合金化される金属の厚さ以上にソース電極を厚く形成する必要がある。ソース電極の膜厚は例えば１０μｍ以上であることが好ましい。
さて、従来技術による開口部に金属を埋め込む技術は、例えば特許文献１〜３に開示されている。特許文献１に開示される技術では、絶縁膜及び半導体層にテーパ付の開口部を形成した後、スパッタ法によりＡｌ膜を堆積している。絶縁層のみならず、半導体層もエッチングして充分な傾斜を有する開口部を設けているので開口部内をＡｌ膜で埋め込むことができる。
特許文献２に開示される技術では、絶縁膜にテーパ付の開口部を形成した後、スパッタ法によりＡｌ膜（ＡｌＳｉＣｕ膜）を堆積し、真空中で４３０℃の熱処理を行うことでＡｌ膜を開口部に埋め込んでいる。Ａｌ膜の堆積後真空状態を保ったまま高温の熱処理を行っているので、Ａｌが開口部内に拡散して開口部内を埋め込むことができる。
特許文献３に開示される技術では、絶縁膜にテーパ付の開口部を形成した後、化学的気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりタングステン（Ｗ）を堆積する。開口部以外の領域に堆積されたＷを除去した後、スパッタ法によりＡｌ膜（ＡｌＣｕ膜）からなる配線を堆積する。ＣＶＤ法は段差被覆性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れているため、開口部にＡｌ膜を埋め込むことができる。
特開２０１０−１４７３８０号公報 特許第２９５０２１８号公報 特開２００４−１７９５０９号公報
特許文献１〜３の技術によれば、開口部に埋め込まれるＡｌ膜などからなる電極中のボイド（空洞）を抑制することが可能である。しかしながら、ボイドの抑制には改善の余地があった。
また、特許文献１に開示される半導体装置の製造方法は、テーパ付開口部を形成する際、半導体層までエッチングを行っている。このため絶縁膜のエッチング、及び、半導体層のエッチングが必要となる。さらにエッチングに開口径の異なる２枚のマスクが必要になる。このため開口部を形成する工程が増大するので、製造コストが増大する。
特許文献２に開示される半導体装置の製造方法では、Ａｌ膜の堆積後、真空状態を保ったまま高温の熱処理を行っている。このため、Ａｌを堆積するスパッタ装置に加熱機構が必要になり、製造コストが増大する。また、４００℃以上の熱処理を行っているため、半導体層とＡｌ膜の間に設けられるバリアメタルとＡｌが反応し、バリアメタルの変質が避けられない。
特許文献３に開示されるＭＯＳＦＥＴは、開口部内をＣＶＤ法によるＷで埋め込んでいる。このためＣＶＤ装置を導入する必要があり、製造コストが増大する。さらに開口部以外の領域に堆積されたＷを除去する工程も必要であることから、さらなる製造コストの増大を招く。
また特許文献１〜３に開示される半導体装置及びその製造方法においては金属膜の堆積方法としてスパッタ法またはＣＶＤ法を使用している。これらの方法では１０μｍ以上の厚い金属膜を形成するのに時間がかかるため量産が困難である。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、電極のボイドを適切に抑制可能な技術を提供することを目的とする。
本発明に係る半導体装置は、被接続領域を含む下地と、前記下地上に配設され、前記被接続領域に対応して開口部が設けられた層間絶縁膜と、前記層間絶縁膜上に配設され、前記開口部を介して前記被接続領域と電気的に接続された電極とを備える。半導体素子が配置された素子配置領域における、前記層間絶縁膜の前記開口部同士の間の上面全体は、前記開口部に向かって下方に傾斜する傾斜面を含む。前記電極は、前記層間絶縁膜上及び前記層間絶縁膜の前記開口部内に設けられ、前記開口部を反映した凹部が形成された第１金属電極と、前記第１金属電極上に設けられるとともに、前記凹部内に充填された第２金属電極とを含む。
本発明に係る半導体装置の製造方法は、（ａ）被接続領域を含む下地上に層間絶縁膜を形成する工程と、（ｂ）前記層間絶縁膜に等方性エッチング及び異方性エッチングを行うことにより、前記被接続領域に対応して前記層間絶縁膜に開口部を形成するとともに、半導体素子が配置された素子配置領域における、前記層間絶縁膜の前記開口部同士の間の上面全体に、前記開口部に向かって下方に傾斜する傾斜面を形成する工程と、（ｃ）物理蒸着法により、前記開口部を反映し、かつ、前記入り口近傍が内部に向かって先細る形状を有する凹部が形成された第１金属電極を、前記層間絶縁膜上及び前記層間絶縁膜の前記開口部内に形成することによって、前記第１金属電極と前記被接続領域とを電気的に接続する工程と、（ｄ）めっき法により、第２金属電極を、前記第１金属電極上に形成するとともに、前記凹部内に充填する工程とを備える。
本発明によれば、電極のボイドを適切に抑制することができる。
実施の形態１に係る炭化珪素半導体装置の構成を示す平面図である。 実施の形態１に係る炭化珪素半導体装置の一部の構成を示す平面図である。 実施の形態１に係る炭化珪素半導体装置の一部の構成を示す断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の作用を示す断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の作用を示す断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法の作用を示す断面図である。 実施の形態２に係る炭化珪素半導体装置の一部の構成を示す断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を示す工程別断面図である。 変形例１に係る炭化珪素半導体装置の一部の構成を示す断面図である。 変形例１に係る炭化珪素半導体装置の製造方法の作用を示す断面図である。 変形例１に係る炭化珪素半導体装置の製造方法の作用を示す断面図である。 変形例２に係る炭化珪素半導体装置の一部の構成を示す平面図である。
以下の実施の形態では、不純物の導電型に関して、ｎ型を「第１導電型」とし、ｐ型を「第２導電型」として説明するが、ｐ型を「第１導電型」とし、ｎ型を「第２導電型」としてもよい。また、以下の実施の形態では、「上」、「下」、「側」、「表」または「裏」などの位置及び方向を意味する用語を用いるが、これらの用語は構成要素同士の位置関係を説明するために便宜上用いられるのであって、実際に実施された装置における位置及び方向を意味するとは限らない。
＜実施の形態１＞
＜プレーナゲート型ＭＯＳＦＥＴ＞
図１は、本発明の実施の形態１に係る半導体装置としての炭化珪素半導体装置、具体的には、ユニットセルからなるＭＯＳ構造を備えたスイッチング素子を有するプレーナゲート型炭化珪素ＭＯＳＦＥＴの構造を模式的に示した平面図（上面図）である。以下、本実施の形態１では炭化珪素からなる半導体装置について説明する。
炭化珪素半導体装置４０の４つの側面の内の一側面（図面上方）の上端中央部には、外部の制御回路（図示せず）からゲート電圧が印加される外部出力ゲート電極１５が形成されている。
また、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個配列されたセル配置領域２０に、ユニットセルのソース電極を並列接続した外部出力ソース電極１０が形成されている。
そして、外部出力ソース電極１０の周囲に、ゲート配線７１が外部出力ゲート電極１５と接続して形成されている。各ユニットセルのゲート電極（図１では図示せず）には、外部からのゲート電圧が、外部出力ゲート電極１５及びゲート配線７１を通じて供給される。
炭化珪素半導体装置４０の上側（図１の紙面手前側）には、外部出力ソース電極１０を構成するニッケル（Ｎｉ）膜５３ａが設けられ、外部出力ゲート電極１５を構成するＮｉ膜５３ｂが設けられている。Ｎｉ膜５３ａ，５３ｂが設けられている領域以外には樹脂膜７０が設けられている。
なお、通常の製品では、温度センサー及び電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極の形成の有無は、後述する本素子の効果に何らの影響を及ぼすものではない。加えて、外部出力ゲート電極１５の位置、個数、ゲート配線７１の形状、及び外部出力ソース電極１０の形状、個数等もＭＯＳＦＥＴによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、後述する本装置の効果に何らの影響を及ぼすものではない。
図２は、本実施の形態１に係る炭化珪素半導体装置４０の構造を模式的に示す平面図であり、図１のＡ−Ａ’線近傍の平面図である。
炭化珪素半導体装置４０では、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個配列されたセル配置領域２０と、周辺領域２１（外部出力ゲート電極領域）とが規定されている。
ここで、セル配置領域２０とは、複数の正方形のトランジスタセル（縦型ＭＯＳＦＥＴのユニットセル）がマトリクス状に配置されている領域である。ユニットセルは、ｐ＋コンタクト領域（ウェルコンタクト部）５を平面視で囲むようにソース領域３及びウェル領域４が入れ子状に形成されており、ソースコンタクトホール（開口部）１２が、ｐ＋コンタクト領域５の領域を囲むように形成されている。
これに対して、周辺領域２１とは、トランジスタセルが形成されない領域である。周辺領域２１にはゲートコンタクトホール（開口部）１３が複数形成されている。
ここで図２では、セル配置領域２０において、上記トランジスタセルは図面左右上下に３×３だけ配置されている。しかしながら、当該配置は図２の配置に限定されるわけでなく、実際には、より多くのトランジスタセルが配置されることが一般的である。
図３は、図２のＢ−Ｂ’線上の断面図である。図２及び図３に示すように、炭化珪素半導体装置４０は、被接続領域を含む下地４１と、層間絶縁膜８と、樹脂膜７０と、樹脂膜７０などにより電気的に分離された外部出力ソース電極（電極）１０及び外部出力ゲート電極（電極）１５とを備える。
層間絶縁膜８は、下地４１上に配設されている。この層間絶縁膜８には、セル配置領域２０のソース領域３（被接続領域）に対応してソースコンタクトホール１２が設けられ、ソース領域３上のニッケルシリサイド（ＮｉＳｉ２）膜１７が露出される。また、層間絶縁膜８には、周辺領域２１のゲート電極７（被接続領域）に対応してゲートコンタクトホール１３が設けられ、当該ゲート電極７が露出される。層間絶縁膜８の上面は、コンタクトホール１２，１３に向かって下方に傾斜する傾斜面１２１，１３１を含んでいる。
ソース電極である外部出力ソース電極１０は、セル配置領域２０側の層間絶縁膜８上に配設され、ソースコンタクトホール１２を介して、ＮｉＳｉ２膜１７、ひいてはソース領域３及びｐ＋コンタクト領域５と電気的に接続されている。外部出力ソース電極１０は、チタン（Ｔｉ）膜５１ａとアルミニウム（Ａｌ）膜５２ａとからなる第１金属電極と、上述のＮｉ膜５３ａからなる第２金属電極とを含んでいる。
第１金属電極（Ｔｉ膜５１ａ及びＡｌ膜５２ａ）は、層間絶縁膜８上及び層間絶縁膜８のソースコンタクトホール１２内に設けられている。この第１金属電極（Ｔｉ膜５１ａ及びＡｌ膜５２ａ）には、ソースコンタクトホール１２を反映した凹部５２ｍが形成されている。この第１金属電極のうちＴｉ膜５１ａは、バリアメタルであり、層間絶縁膜８上及び層間絶縁膜８のソースコンタクトホール１２の側壁上に設けられている。Ｔｉ膜５１ａよりも厚いＡｌ膜５２ａは、Ｔｉ膜５１ａ上に配設されており、Ａｌ膜５２ａには上述の凹部５２ｍが形成されている。
第２金属電極（Ｎｉ膜５３ａ）は、第１金属電極（Ｔｉ膜５１ａ及びＡｌ膜５２ａ）上に設けられるとともに、上述の凹部５２ｍ内に充填されている。
外部出力ゲート電極１５は、上述の外部出力ソース電極１０と同様に構成されている。具体的には、外部出力ゲート電極１５は、周辺領域２１側の層間絶縁膜８上に配設され、ゲートコンタクトホール１３を介して、ゲート電極７と電気的に接続されている。外部出力ゲート電極１５は、Ｔｉ膜５１ｂとＡｌ膜５２ｂとからなる第１金属電極と、上述のＮｉ膜５３ｂからなる第２金属電極とを含んでいる。
第１金属電極（Ｔｉ膜５１ｂ及びＡｌ膜５２ｂ）は、層間絶縁膜８上及び層間絶縁膜８のゲートコンタクトホール１３内に設けられている。この第１金属電極（Ｔｉ膜５１ｂ及びＡｌ膜５２ｂ）には、ゲートコンタクトホール１３を反映した凹部５２ｎが形成されている。この第１金属電極のうちＴｉ膜５１ｂは、バリアメタルであり、層間絶縁膜８上及び層間絶縁膜８のゲートコンタクトホール１３の側壁上に設けられている。Ｔｉ膜５１ｂよりも厚いＡｌ膜５２ｂは、Ｔｉ膜５１ｂ上に配設されており、Ａｌ膜５２ｂには上述の凹部５２ｎが形成されている。
第２金属電極（Ｎｉ膜５３ｂ）は、第１金属電極（Ｔｉ膜５１ｂ及びＡｌ膜５２ｂ）上に設けられるとともに、上述の凹部５２ｎ内に充填されている。
下地４１は、第１導電型の炭化珪素基板（半導体基板）１と、炭化珪素基板１の上側の面である表面（第１主面）上に配設された、炭化珪素からなる第１導電型のドリフト層（ドリフト領域）２と、ドリフト層２の表層（上部）に選択的に配設された第２導電型のウェル領域４と、ソース領域３に配設されたｐ＋コンタクト領域５と、周辺領域２１においてドリフト層２上に配設された酸化膜１４と、ウェル領域４に囲まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域１６と、外部出力ソース電極１０をソース領域３及びｐ＋コンタクト領域５に電気的に接続するＮｉＳｉ２膜１７と、ゲート絶縁膜６と、ゲート電極７とをさらに含んでいる。ソース領域３は、第１導電型を有し、ウェル領域４の表層（上部）に選択的に配設されている。
ここで、ゲート絶縁膜６は、ドリフト層２上、ウェル領域４上、ソース領域３上、及び、ｐ＋コンタクト領域５上に選択的に配設されている。ゲート電極７は、セル配置領域２０においては、ドリフト層２上、ウェル領域４上、ソース領域３上、及び、ｐ＋コンタクト領域５上に、ゲート絶縁膜６を介して選択的に配設され、周辺領域２１においては、ドリフト層２上に、酸化膜１４を介して選択的に配設される。また、ゲート電極７は、セル配置領域２０及び周辺領域２１において、層間絶縁膜８により覆われている。
下地４１は、上述の構成要素を含むだけでなく、炭化珪素基板１の表面と逆側の面である下面（第２主面）上に配設されたドレイン電極９と、ドレイン電極９の下面上に配設された外部出力ドレイン電極１１とをさらに含んでいる。
次に、本実施の形態１に係る炭化珪素半導体装置４０の上述した構成要素について詳細に説明する。
炭化珪素基板１は、例えば、高濃度のｎ型（以下、単にｎ＋と記す場合がある）の半導体基板である。炭化珪素基板１は、炭化珪素からなり、シリコンより広いバンドギャップを有する半導体基板である。なお、上述したように本実施の形態１ではｎ型が第１導電型である。
炭化珪素基板１上には、低濃度のｎ型（以下、単にｎ−と記す場合もある）の半導体層であるドリフト層２が形成されている。ドリフト層２は、炭化珪素基板１上に、例えばエピタキシャル成長法で形成される。
セル配置領域２０において、ドリフト層２の表面内には、ｎ＋型のソース領域３（電流出力領域）と、ｐ型のウェル領域４（ウェル領域）と、高濃度のｐ型（以下、単にｐ＋と記す場合がある）のｐ＋コンタクト領域５とが選択的に形成されている。なお、上述したように本実施の形態１では、ｐ型が第２導電型である。
ｐ型のウェル領域４は、ドリフト層２の表面内に選択的に形成されており、平面視においてソース領域３を囲繞している。ウェル領域４の表面からの深さは、ソース領域３の表面からの深さよりも深く形成される。
ｎ＋型のソース領域３は、ウェル領域４の表面内に選択的に形成されており、平面視においてｐ＋コンタクト領域５を囲んでいる。本実施の形態１では、平面視においてソース領域３の中央に、ｐ＋コンタクト領域５が形成される。ｐ＋コンタクト領域５は、外部出力ソース電極１０とｐ型のウェル領域４との電気的なコンタクトを取るために設けられている。ソース領域３及びｐ＋コンタクト領域５は、それぞれｎ型及びｐ型の不純物が高濃度に導入されているので、外部出力ソース電極１０との接触抵抗を低減することができる。
セル配置領域２０においては、ＪＦＥＴ領域１６（ドリフト層２）とウェル領域４とソース領域３の一部の上に、例えば酸化膜からなるゲート絶縁膜６が選択的に形成されている。周辺領域２１においては、ドリフト層２の上に、ゲート絶縁膜６よりも厚い酸化膜１４が形成されている。
また、ゲート絶縁膜６及び酸化膜１４の上には、ｎ型もしくはｐ型の不純物を含んだ多結晶シリコン膜からなるゲート電極７が形成されている。つまり、図２に示されていないゲート電極７は、図２に示したセル配置領域２０から周辺領域２１に至って延設されている。さらに言えば、図１において、ゲート電極７は、セル配置領域２０から周辺領域２１のみならず、実質的にゲート配線７１に至る。
なお以下では、説明を簡単にするため、ソース領域３及びｐ＋コンタクト領域５からなる領域をＳｉＣ領域３，５と記すこともある。同様に、ドリフト層２及びソース領域３及びウェル領域４及びｐ＋コンタクト領域５からなる領域をＳｉＣ領域２〜５と記すこともある。
本実施の形態１では、ゲート電極７を覆うように、例えば酸化膜（ＳｉＯ２）からなる層間絶縁膜８が形成されている。セル配置領域２０において、ＳｉＣ領域３，５と外部出力ソース電極１０とのコンタクトを取るため、ソースコンタクトホール１２が、開口部として層間絶縁膜８に設けられている。これに対して、周辺領域２１において、ゲート電極７と外部出力ゲート電極１５とのコンタクトを取るため、ゲートコンタクトホール１３が、開口部として層間絶縁膜８に設けられている。
セル配置領域２０においては、層間絶縁膜８の上面には、ソースコンタクトホール１２に向かって下方に傾斜する傾斜面１２１が形成されている。これにより、ゲート電極７上に位置する層間絶縁膜８の膜厚が、ソースコンタクトホール１２の端部に向かって実質的に連続的に減少する。また周辺領域２１においても同様に、層間絶縁膜８の上面には、ゲートコンタクトホール１３に向かって下方に傾斜する傾斜面１３１が形成されている。これにより、層間絶縁膜８の膜厚が、ゲートコンタクトホール１３の端部に向かって実質的に連続的に減少する。
セル配置領域２０において、ソースコンタクトホール１２内及び層間絶縁膜８上には、Ｔｉ膜５１ａ、Ａｌ膜５２ａ及びＮｉ膜５３ａからなる外部出力ソース電極１０が形成されている。ソースコンタクトホール１２内で、外部出力ソース電極１０とｎ＋型のソース領域３とｐ＋コンタクト領域５との間には、金属シリサイド膜であるＮｉＳｉ２膜１７が形成されている。外部出力ソース電極１０は、ソースコンタクトホール１２内でＮｉＳｉ２膜１７を介して、ｎ＋型のソース領域３とｐ＋コンタクト領域５とに電気的に接続されている。
これに対して、周辺領域２１において、ゲートコンタクトホール１３内及び層間絶縁膜８上には、Ｔｉ膜５１ｂ、Ａｌ膜５２ｂ及びＮｉ膜５３ｂからなる外部出力ゲート電極１５が形成されている。外部出力ゲート電極１５は、ゲートコンタクトホール１３内で、ゲート電極７に電気的に接続されている。
炭化珪素基板１の裏面上には、金属膜及び金属シリサイド膜からなる積層構造のドレイン電極９が形成されている（図３では、簡略化のため単層構造のように図示されている）。本実施の形態１では、ドレイン電極９の金属膜は、ニッケル（Ｎｉ）膜であり、ドレイン電極９の金属シリサイド膜はＮｉＳｉ２膜である。
ドレイン電極９上（図３においては下側）には、例えばＮｉとＡｕの積層膜からなる外部出力ドレイン電極１１が形成されている（図３では、簡略化のため単層構造のように図示されている）。
以上のように構成された炭化珪素半導体装置４０において、外部出力ソース電極１０と外部出力ドレイン電極１１との間に高電圧を印加しても、ゲート電極７に電圧を印加してない場合には、ゲート電極７下方のウェル領域４にはチャネルが形成されない。つまり、当該電圧印加状況では、ＭＯＳＦＥＴは電子が流れないオフ状態となる。
これに対して、外部出力ソース電極１０と外部出力ドレイン電極１１との間に高電圧を印加し、さらにゲート電極７に正電圧を印加したとする。この場合には、ゲート電極７下方のウェル領域４の上部にチャネルが形成され、ソース領域３からチャネル領域（ウェル領域４）、ドリフト層２、炭化珪素基板１、ドレイン電極９の経路で電子が流れる。つまり、当該電圧印加状況では、ＭＯＳＦＥＴは電子が流れるオン状態となる。このように、ゲート電極７に印加するゲート電圧により電流のオン／オフが制御できる。
さて本実施の形態１では、上述したように、層間絶縁膜８に上述の傾斜面１２１，１３１が形成されている。外部出力ソース電極１０が３種類の金属（Ｔｉ膜５１ａ、Ａｌ膜５２ａ及びＮｉ膜５３ａ）から構成され、外部出力ゲート電極１５が３種類の金属（Ｔｉ膜５１ｂ、Ａｌ膜５２ｂ及びＮｉ膜５３ｂ）から構成されている。このような構成によれば、ボイドが抑制された外部出力ソース電極１０及び外部出力ゲート電極１５を形成できる。さらに、これら外部出力ソース電極１０及び外部出力ゲート電極１５を低コストで形成することができる。ボイドが抑制された外部出力ソース電極１０及び外部出力ゲート電極１５が低コストで形成できる理由については後で詳細に説明する。
＜プレーナゲート型ＭＯＳＦＥＴの製造方法＞
次に、本実施の形態１に係る炭化珪素半導体装置４０（プレーナゲート型ＭＯＳＦＥＴ）の製造方法について、図４〜図１５などを用いて順に説明する。図４〜図１５は、炭化珪素半導体装置４０（プレーナゲート型ＭＯＳＦＥＴ）の各製造工程における構造を示す断面図である。
まず、図４の構成が形成されるまでの工程について説明する。例えば、炭化珪素基板１上においてエピタキシャル成長させることにより、ｎ＋型の炭化珪素基板１上にｎ型のドリフト層２を形成する。当該ドリフト層２は、炭化珪素からなる半導体層である。セル配置領域２０において、ドリフト層２表面内に、ｐ型のウェル領域４を選択的に形成する。さらに、ウェル領域４の表面内において、ｎ＋型のソース領域３及びｐ型のコンタクト領域であるｐ＋コンタクト領域５を選択的に形成する。
ここで、ｎ型の領域は、例えば窒素（Ｎ）イオンの注入により形成され、ｐ型の領域は、例えばＡｌイオンの注入により形成される。当該ｎ型の領域及びｐ型の領域は、１５００℃以上の高温アニール処理を施すことにより活性化される。
次に、例えば、ＣＶＤ法により、ドリフト層２上に１μｍ程度の膜厚の酸化膜（ＳｉＯ２）を形成する。その後、写真製版処理とエッチング処理とにより、セル配置領域２０側の当該酸化膜を選択的に除去する。これにより、周辺領域２１のドリフト層２上に、酸化膜１４が形成される。
その後、酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配置領域２０のＳｉＣ領域２〜５の上部を酸化する。これにより、図５に示すように、セル配置領域２０におけるＳｉＣ領域２〜５上に、熱酸化膜（ＳｉＯ２）のゲート絶縁膜６が形成される。ゲート絶縁膜６の膜厚は例えば５０ｎｍである。
なお、本実施の形態１では、ゲート絶縁膜６は、熱酸化膜であるものとして説明するが、これに限ったものでない。ゲート絶縁膜６は、ＣＶＤ法で形成した酸化膜でもよいし、熱酸化膜とのＣＶＤ法で形成した酸化膜との積層膜であってもよい。
次に、ＣＶＤ法により、ゲート絶縁膜６及び酸化膜１４上に、リン（Ｐ）を高濃度に含んだ多結晶シリコンからなるゲート電極７を形成する。ゲート電極７の膜厚は例えば５００ｎｍである。以上の工程により、図５に示した構造体が形成される。本実施の形態１ではゲート電極７はｎ型の多結晶シリコンで形成したが、硼素（Ｂ）を含んだｐ型の多結晶シリコンで形成してもよい。
次に、ゲート電極７に対して、写真製版処理とエッチング処理とを施す。これにより、図６に示すように、ソース領域３の上方及びｐ＋コンタクト領域５の上方に存在するゲート電極７を除去し、ウェル領域４、ＪＦＥＴ領域１６及び周辺領域２１の上方にゲート電極７が残存するパターニングを行う。なお、図６ではゲート電極７の下部にソース領域３が設けられていない構成になっているが、ゲート電極７がソース領域３の一部の下方まで延在する構成になっていてもよい。
図７に示すように、基板全面にＣＶＤ法により膜厚１μｍの酸化膜を、層間絶縁膜８として形成する。続いて、図８に示すように写真製版処理とエッチング処理とにより、セル配置領域２０のソース領域３の一部上とｐ＋コンタクト領域５上にソースコンタクトホール１２を形成する。ここで、ソースコンタクトホール１２のエッチングは以下のように行う。
まず、写真製版処理によりソース領域３の一部とｐ＋コンタクト領域５の上部が開口されたレジスト（図示せず）を形成する。
次にウェットエッチングを行う。ウェットエッチングはバッファードフッ酸溶液（ＨＦとＮＨ４Ｆを混合したもの：ＢＨＦ＝Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ ＦｌｕｏｒｉｄｅまたはＢｕｆｆｅｒｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ Ａｃｉｄ）を使用する。ここでは一例として、ＨＦとＮＨ４Ｆを１対１０の割合で混合したＢＨＦ溶液に６分間入れることでウェットエッチングを行った。
それからドライエッチングを行う。ドライエッチングは反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を使用する。エッチングガスとしてトリフルオロメタン（ＣＨＦ３：Ｔｒｉｆｌｕｏｒｏｍｅｔｈａｎｅ）と酸素（Ｏ２）とを使用する。ＣＨＦ３及びＯ２の流量をそれぞれ２０ｓｃｃｍ及び４０ｓｃｃｍとし、圧力を０．５Ｐａとしてドライエッチングを行った。このドライエッチングは異方性エッチング（Ａｎｉｓｏｔｒｏｐｉｃ Ｅｔｃｈｉｎｇ）である。なお、エッチングガスはＣＨＦ３に限られない。八フッ化プロパン（Ｃ３Ｆ８：Ｐｅｒｆｌｕｏｒｏｐｒｏｐａｎｅ）を使用することもできる。
ウェットエッチングとその後に行われるドライエッチングにより図８に示すような層間絶縁膜８及びソースコンタクトホール１２が形成される。つまり、層間絶縁膜８に等方性エッチング及び異方性エッチングを行うことにより、層間絶縁膜８にソースコンタクトホール１２を形成するとともに、層間絶縁膜８の上面に、ソースコンタクトホール１２に向かって下方に傾斜する傾斜面１２１を形成する。
ソースコンタクトホール１２には例えば８０°のテーパが形成される。つまり、ソースコンタクトホール１２が断面視において上側に向かって広がるように、ソースコンタクトホール１２の側壁が傾斜しており、ソースコンタクトホール１２の側壁と下地４１の厚み方向とのなす角度は、例えば１０°となる。
また、ゲート電極７の上部の層間絶縁膜８の上面に、例えば２０°で緩やかに傾斜する傾斜面１２１が形成される。つまり、層間絶縁膜の傾斜面１２１と、下地４１の厚み方向とのなす角度は、例えば７０°となる。この結果、本実施の形態１では、ソースコンタクトホール１２の側壁と下地４１の厚み方向とのなす角度（例えば１０°）は、層間絶縁膜８の傾斜面１２１と下地４１の厚み方向とのなす角度（例えば７０°）よりも小さくなっている。
図８に示されていないレジストを除去した後、図９に示すようにソース領域３の一部上、及び、ｐ＋コンタクト領域５上にＮｉＳｉ２膜１７を形成する。ＮｉＳｉ２膜１７は以下のように形成する。まずＮｉ膜をスパッタ法により全面に堆積する。Ｎｉ膜の膜厚は、例えば５０ｎｍ程度とする。その後、第１のアニール処理を施す。これにより、ソースコンタクトホール１２の底面から露出した、ソース領域３上部の一部及びｐ＋コンタクト領域５上部に、ＮｉＳｉ２膜１７を形成する。当該第１のアニール処理は、例えば、ＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ)法により、温度３００〜８００℃、時間１〜３分で行う。当該温度による加熱により、Ｎｉ膜のＮｉと、これに接するｐ＋コンタクト領域５やソース領域３を構成するＳｉＣ中のＳｉとが反応して、ＮｉＳｉ２膜１７が形成される。ＳｉＣと接していないＮｉ膜は反応しないのでＮｉのまま残る。
ＮｉＳｉ２膜１７を形成した後、例えば、硫酸や塩酸を含む酸系の薬液で、ＮｉＳｉ２膜１７を形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったＮｉ膜が除去される。当該未反応のＮｉ膜除去後の様子を、図９に図示する。
次に図１０に示すように、周辺領域２１のゲート電極７上の層間絶縁膜８に、ゲートコンタクトホール１３を形成する。当該ゲートコンタクトホール１３はソースコンタクトホール１２とまったく同一の方法により形成する。これにより、ゲートコンタクトホール１３には例えば８０°のテーパが形成され、層間絶縁膜８には例えば２０°で緩やかに傾斜する傾斜面１３１が形成される。この結果、本実施の形態１では、ゲートコンタクトホール１３の側壁と下地４１の厚み方向とのなす角度は、層間絶縁膜８の傾斜面１３１と下地４１の厚み方向とのなす角度よりも小さくなっている。
その後、炭化珪素基板１の裏面にドレイン電極９を形成する。当該ドレイン電極９の形成は、次の手順にて行う。
まず、炭化珪素基板１の裏面に対してスパッタ法を施し、厚さが３００ｎｍのＮｉ膜を成膜する。次に、例えばＲＴＡ法で１０００℃程度の第２のアニール処理を実施する。このように、本実施の形態１では、上記第１のアニール処理の温度（３００〜８００℃）よりも高温である第２のアニール処理を行う。本実施の形態１では３０秒で行った。これにより、ソースコンタクトホール１２内のＮｉＳｉ２膜１７のコンタクト抵抗をさらに低下させることができる。さらに、炭化珪素基板１の裏面に形成した上述のＮｉ膜が、炭化珪素基板１裏面と反応してＮｉＳｉ２膜も同時に形成され、Ｎｉ膜と炭化珪素基板１裏面との間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素基板１の裏面に、Ｎｉ膜とＮｉＳｉ２膜とからなるドレイン電極９が形成される。ゲートコンタクトホール１３とドレイン電極９とが形成された構造を図１０に示す。図１０の構造では、ソースコンタクトホール１２の底面にてＮｉＳｉ２膜１７が露出し、ゲートコンタクトホール１３の底面にてゲート電極７が露出している。
次に、図１１に示すようにソースコンタクトホール１２内及びゲートコンタクトホール１３内、並びに、層間絶縁膜８上にチタン（Ｔｉ）膜５１を形成する。当該Ｔｉ膜５１の膜厚は３０〜１００ｎｍで、例えばスパッタ法などの物理蒸着法により形成される。
続いて、図１２に示すようにＴｉ膜５１上に、アルミニウム（Ａｌ）膜５２を形成する。当該Ａｌ膜５２は、例えばスパッタ法などの物理蒸着法により形成される。一般的にコンタクトホールを含む構造体にスパッタ法で金属膜を堆積するとコンタクトホール上に、コンタクトホール１２，１３を反映した凹部（空隙）が形成される。この工程ではＡｌ膜５２の膜厚を図１２に示された凹部５２ｍ，５２ｎのような形状になるように選択する。具体的には、入り口近傍が内部に向かって先細る形状を有する凹部５２ｍ，５２ｎを形成する。つまり、凹部５２ｍ，５２ｎの内部に向かうにつれて（凹部５２，５２ｍの先端に向かうにつれて）、幅（間隔）が細くなる凹部５２ｍ，５２ｎを形成する。本実施の形態１ではＡｌ膜５２の膜厚は３．５μｍとした。コンタクトホール１２，１３の開口径と、層間絶縁膜８上に形成された傾斜面１２１，１３１の傾斜角度と、堆積するＡｌ膜５２の膜厚とを適切に選択することによって、上述の形状を有する凹部５２ｍ，５２ｎが形成されたＡｌ膜５２が得られる。
その後、Ｔｉ膜５１及びＡｌ膜５２に対して、写真製版処理とエッチング処理とを施す。これにより、Ｔｉ膜５１及びＡｌ膜５２がパターニングされ、その結果として図１３に示したように、セル配置領域２０のＴｉ膜５１ａ及びＡｌ膜５２ａと、周辺領域２１のＴｉ膜５１ｂ及びＡｌ膜５２ｂとに分離される。
次に、図１４に示すように、樹脂膜７０を堆積し、写真製版処理とエッチング処理によりパターニングする。樹脂膜７０はポリイミド（ｐｏｌｙｉｍｄｅ）を使用した。樹脂膜７０のうちＡｌ膜５２ａ，５２ｂ上の部分の膜厚は後述するＮｉ膜の膜厚と同程度になるよう選ばれる。本実施の形態１では１０μｍとした。図１４では、樹脂膜７０は、Ｔｉ膜５１ａ及びＡｌ膜５２ａと、Ｔｉ膜５１ｂ及びＡｌ膜５２ｂとの間に形成されているが、後述するＮｉ膜（図３のＮｉ膜５３ａ，５３ｂ）が形成される領域以外の領域に設けられる。
続いて、厚いＮｉ膜を、Ａｌ膜５２ａ，５２ｂ上に形成する。Ｎｉ膜の形成には例えば無電解めっき法（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｐｌａｔｉｎｇ）を使用した。めっき液は、例えば市販のＳＥＫ−７９７（日本カニゼン：Ｊａｐａｎ Ｋａｎｉｇｅｎ Ｃｏ．社製）を用いて行った。図１４に示す構造体の裏面をレジスト（図示せず）で保護した後、当該めっき液につけてＮｉ膜を形成した。Ｎｉ膜の膜厚は１０μｍとした。
裏面のレジスト（図示せず）を除去した後の構造を図１５に示す。めっき法では、Ｎｉ膜は樹脂膜７０や裏面のレジスト（図示せず）のような有機膜上には形成されない。セル配置領域２０のＡｌ膜５２ａ上にはＮｉ膜５３ａが形成されている。Ｎｉ膜５３ａはＡｌ膜５２ａの凹部５２ｍを完全に埋め込んで形成されている。同様に、周辺領域２１のＡｌ膜５２ｂ上にはＮｉ膜５３ｂが形成されている。Ｎｉ膜５３ｂはＡｌ膜５２ｂの凹部５２ｎを完全に埋め込んで形成されている。
めっき法は溶液からＮｉを析出させて堆積させる方法である。Ａｌ膜５２ａ，５２ｂの凹部５２ｍ，５２ｎは、その幅（間隔）が先端に向かうにつれて細くなるように形成されているために細い先端部からＮｉが埋め込まれる。このため、後述するように、Ｎｉ膜５３ａ，５３ｂ中におけるボイドの発生を抑制しつつ、Ｎｉ膜５３ａ，５３ｂを形成することができる。
Ｔｉ膜５１ａ、Ａｌ膜５２ａ及びＮｉ膜５３ａによって外部出力ソース電極１０が構成される。また、Ｔｉ膜５１ｂ、Ａｌ膜５２ｂ及びＮｉ膜５３ｂによって外部出力ゲート電極１５が形成される。なお、外部出力ソース電極１０と、外部出力ゲート電極１５とは、樹脂膜７０により電気的に分離される。また、外部出力ソース電極１０は、セル配置領域２０に形成され、ＮｉＳｉ２膜１７を介して、ソース領域３上部及びｐ＋コンタクト領域５上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７と電気的に接続される。
最後に、スパッタ法等により、ドレイン電極９上に外部出力ドレイン電極１１を形成する。外部出力ドレイン電極１１は例えば、膜厚が１５０ｎｍの金（Ａｕ）膜、または、膜厚が５００ｎｍのＮｉ膜と膜厚が１５０ｎｍのＡｕ膜との積層膜を使用することができる。外部出力ドレイン電極１１は例えばスパッタ法で形成される。工程終了後の炭化珪素半導体装置４０の断面図が図３である。
＜ボイドが消失する理由＞
次に、層間絶縁膜に傾斜が形成されている場合に層間絶縁膜上にＡｌ膜を堆積すると、Ａｌ膜中の凹部（空隙）が先端に向かうにつれて間隔が細くなるように形成される理由について述べる。
図１６〜図１８は上記の理由を説明するための断面模式図である。図１６〜図１８では、簡単のため炭化珪素基板１ｃ、層間絶縁膜８ｃ，８ｄ、コンタクトホール１２ａ，１２ｂ、Ａｌ膜５２ｃ〜５２ｅのみ図示している。
図１６では、コンタクトホール１２ａの側壁が炭化珪素基板１ｃに対して垂直であり、当該側壁が炭化珪素基板１ｃに対して傾斜していない構造（コンタクトホール１２ａがテーパを有しない構造）が示されている。この構造に、スパッタ法でＡｌ膜５２ｃを堆積すると、Ａｌ膜５２ｃの膜厚が０．１μｍより薄い場合を除き、図１６に示すように凹部５２ｐの上側（図１６の矢印Ｃで示される入り口近傍）の幅が、凹部５２ｐの下側（内部）の幅よりも狭くなる。これはスパッタされたＡｌ原子が、垂直方向（図１６において基板の主面に垂直な方向）の速度成分だけでなく、斜め方向の速度成分も有するからである。垂直方向の速度成分を有するＡｌ原子だけでなく、斜め方向の速度成分を有するＡｌ原子も、コンタクトホール１２ａの上部に堆積するので、凹部５２ｐの上側（図１６の矢印Ｃで示される入り口近傍）の幅が、凹部５２ｐの下側（内部）の幅よりも狭くなる。この現象は、コンタクトホール１２ａがテーパを有していても同様に生じる。
図１６の構造と比較して、図１７には、テーパを有するコンタクトホール１２ｂと、傾斜面１２１ａとが形成された層間絶縁膜８ｄ（図３の層間絶縁膜８に相当）が示されている。図１７の炭化珪素基板１ｃ及び層間絶縁膜８ｄ上に、スパッタ法で適切な膜厚のＡｌ膜５２ｄを堆積すると、凹部５２ｑの上側（入り口近傍）の幅が、凹部５２ｑの下側（内部）の幅よりも広くなるか、または、それと等しくなる。図１７では等しい場合の構造が図示されている。このような構造が得られるのは、層間絶縁膜８ｄに傾斜面１２１ａが形成された構造では、コンタクトホール１２ｂの近傍の層間絶縁膜８ｄ上に、斜め方向の速度成分を有するＡｌ原子が付着する割合が減少するためである。
ただし、テーパを有するコンタクトホールと、傾斜面とを、層間絶縁膜に形成しさえすれば、常に凹部の上側（入り口近傍）の幅が下側（内部）の幅以上になるというわけではない。図１８に、図１７と同じコンタクトホール１２ｂ及び傾斜面１２１ａが形成された層間絶縁膜８ｄの上に、図１７のＡｌ膜５２ｄより厚いＡｌ膜５２ｅを堆積した構造を示す。Ａｌ膜５２ｅを厚くした場合、凹部５２ｒの上側（入り口近傍）の幅が、凹部５２ｑの下側（内部）の幅よりも狭くなる。
Ａｌ膜の凹部の形状は、Ａｌ膜の膜厚だけでなくコンタクトホールのサイズ（図１７中のサイズＤ）にも依存する。図３のコンタクトホール１２，１３と同様に、コンタクトホール１２ｂに、８０°のテーパが形成され、層間絶縁膜８ｄの上面は２０°で緩やかに傾斜されている場合について検討する。層間絶縁膜８ｄの膜厚（図１７の膜厚Ｅ）は前述したとおり１μｍである。例えばコンタクトホール１２ｂのサイズＤが４μｍの場合、Ａｌ膜５２ｄの膜厚Ｅが４．９μｍ以上になると、Ａｌ膜の凹部の上側の幅が、下側の幅よりも狭くなる。
したがって、コンタクトホールのサイズ、テーパ形状、層間絶縁膜の膜厚及び傾斜面によって、凹部の上側（入り口近傍）の幅が、凹部の下側（内部）の幅以上に維持される最大のＡｌ膜厚が決まる。ここで最大のＡｌ膜の膜厚とは、Ａｌ膜の凹部の上側（入り口近傍）の幅が、凹部の下側（内部）の幅と等しくなる場合のＡｌ膜の膜厚である。この最大Ａｌ膜厚以下の膜厚でＡｌ膜を堆積すればよい。
以上のように、コンタクトホールにテーパが形成され、層間絶縁膜に傾斜面が形成されている構造に、一定値以下の膜厚のＡｌ膜をスパッタ法で堆積すれば、凹部の上側（入り口近傍）の幅が、凹部の下側（内部）の幅以上となる。このＡｌ膜の上にＮｉ膜をめっき法で堆積すれば、ボイドが抑制されたＮｉ膜、ひいては外部出力ソース電極１０及び外部出力ゲート電極１５などの電極が形成できる。
＜実施の形態１のまとめ＞
本実施の形態１に係る炭化珪素半導体装置４０及びその製造方法では、層間絶縁膜８のコンタクトホール１２，１３を等方性エッチングと異方性エッチングとにより形成するので、層間絶縁膜８に、コンタクトホール１２，１３に向かって下方に傾斜する傾斜面１２１，１３１を形成することができる。この結果、コンタクトホール１２，１３を反映した凹部５２ｍ，５２ｎをＡｌ膜５２ａ，５２ｂに形成することができるので、外部出力ソース電極１０及び外部出力ゲート電極１５などの比較的厚い電極におけるボイドを抑制することができる。また、Ａｌ膜５２ａ，５２ｂを通常の物理蒸着法（スパッタ法）で形成するため、加熱機構付のスパッタ装置が不要となり低コストで形成できる。さらに、Ａｌ膜５２ａ，５２ｂは高温の熱処理を行っていないので、Ｔｉ膜５１ａ，５１ｂとＡｌ膜５２ａ，５２ｂとの反応、ひいてはＴｉ膜５１ａ，５１ｂの変質を回避できる。また、Ｎｉ膜５３ａ，５３ｂをめっき法により形成しているので、外部出力ソース電極１０及び外部出力ゲート電極１５などの厚い電極におけるボイドを抑制することができるとともに、これら電極を低コストで形成することができる。
また、本実施の形態１では、コンタクトホール１２，１３の側壁と下地４１の厚み方向とのなす角度は、層間絶縁膜８の傾斜面１２１，１３１と下地４１の厚み方向とのなす角度よりも小さい。これにより、Ａｌ膜５２ａを厚く形成することができるので、オン抵抗を低減することができる。
また、本実施の形態１では、外部出力ソース電極１０及び外部出力ゲート電極１５の第１金属電極は、Ｔｉ膜５１ａ，５１ｂとＡｌ膜５２ａ，５２ｂとを含み、第２金属電極は、Ｎｉ膜５３ａ，５３ｂとを含む。バリアメタルであるＴｉ膜５１ａ，５１ｂにより、Ａｌ膜５２ａ，５２ｂが不要に拡散することを抑制することができるため、閾値電圧を安定化することができる。また、物理蒸着法で実績のあるＡｌ膜を形成し、めっき法で実績のあるＮｉ膜を形成することから、再現性及び均一性のよい外部出力ソース電極１０及び外部出力ゲート電極１５を形成することができる。
なお、本実施の形態１ではスパッタ法でＴｉ膜とＡｌ膜を、めっき法でＮｉ膜を形成したが、金属膜はＴｉ膜、Ａｌ膜、Ｎｉ膜に限らないことは上記の説明から明らかである。１、２層目の金属をスパッタ法で、３層目の金属をめっき法で堆積すれば、どのような金属を選択してもボイドが抑制された金属膜ひいては電極が得られる。また、本実施の形態１ではバリアメタルとしてＴｉ膜を形成したが、これに限ったものではなく、窒化チタン（ＴｉＮ）、タングステン（Ｗ）などを使用してもよいし、バリアメタルそのものを形成しなくてもよい。
また、本実施の形態１では、下地４１はワイドバンドギャップ半導体からなる。このような構成によれば、高耐圧、低損失の半導体装置（例えばＭＯＳＦＥＴ）などを低コストで実現することができる。
＜実施の形態２＞
＜トレンチゲート型ＭＯＳＦＥＴ＞
実施の形態１のＭＯＳＦＥＴでは、ドレイン電流はソース領域３からチャネル部分（図３のウェル領域４のゲート電極７下方の部分）と、ＪＦＥＴ領域１６とを通って流れる。ＪＦＥＴ領域１６の不純物濃度は低濃度のため抵抗が高い。このオン抵抗を低減する、すなわちドレイン電流を増大させるために、ＪＦＥＴ領域１６を無くしてトレンチ構造をゲート電極に用いた、いわゆるトレンチ構造ＭＯＳＦＥＴを、本発明の実施の形態２に係る炭化珪素半導体装置４０として説明する。なお、本実施の形態２において、実施の形態１と同じまたは同等部分に関しては簡略のためその説明を省略する。
図１９はトレンチ構造をゲート電極に用いた本実施の形態２に係る炭化珪素半導体装置４０の断面図である。図１のＡ−Ａ’線上の断面図が図１９に相当する。図１９において、炭化珪素半導体装置４０は、下地４１と、層間絶縁膜８と、樹脂膜７０と、樹脂膜７０などにより電気的に分離された外部出力ソース電極（電極）１０及び外部出力ゲート電極（電極）１５とを備える。
本実施の形態２に係る下地４１は、実施の形態１と同様に、炭化珪素基板１と、ドリフト層２と、ソース領域３と、ウェル領域４と、ｐ＋コンタクト領域５と、ドレイン電極９と、外部出力ドレイン電極１１と、酸化膜１４と、ＮｉＳｉ２膜１７とを含んでいる。
また、下地４１は、ソース領域３及びウェル領域４を貫通するトレンチ１８と、トレンチ１８の内壁上に配設されたゲート絶縁膜６と、トレンチ１８の内壁上にゲート絶縁膜６を介して配設されたゲート電極７とをさらに含んでいる。
なお、トレンチ１８は、その底面がウェル領域４の底面よりも下方に位置するように、炭化珪素基板１の厚さ方向に垂直に形成されている。ゲート絶縁膜６は、ソース領域３及びウェル領域４に接して配設され、ゲート電極７は、ゲート絶縁膜６を介してトレンチ１８の内側に配設されている。
層間絶縁膜８は、下地４１上（ゲート電極７上など）に配設されている。この層間絶縁膜８には、セル配置領域２０のソース領域３（被接続領域）に対応してソースコンタクトホール１２が設けられ、ソース領域３上のＮｉＳｉ２膜１７が露出される。また、層間絶縁膜８には、周辺領域２１のゲート電極７（被接続領域）に対応してゲートコンタクトホール１３が設けられ、当該ゲート電極７が露出される。層間絶縁膜８の上面は、コンタクトホール１２，１３に向かって下方に傾斜する傾斜面１２１，１３１を含んでいる。
ソース電極である外部出力ソース電極１０は、セル配置領域２０側の層間絶縁膜８上に配設され、ソースコンタクトホール１２を介して、ＮｉＳｉ２膜１７、ひいてはソース領域３及びｐ＋コンタクト領域５と電気的に接続されている。外部出力ソース電極１０は、実施の形態１と同様に、Ｔｉ膜５１ａとＡｌ膜５２ａとからなる第１金属電極と、Ｎｉ膜５３ａからなる第２金属電極とを含んでいる。
外部出力ゲート電極１５は、周辺領域２１側の層間絶縁膜８上に配設され、ゲートコンタクトホール１３を介して、ゲート電極７と電気的に接続されている。外部出力ゲート電極１５は、実施の形態１と同様に、Ｔｉ膜５１ｂとＡｌ膜５２ｂとからなる第１金属電極と、Ｎｉ膜５３ｂからなる第２金属電極とを含んでいる。
以上の構成からなるトレンチ構造のＭＯＳＦＥＴでは、ウェル領域４のうち、ゲート絶縁膜６を介してゲート電極７と対向する領域に、オン動作時に反転層（チャネル部ともいう）が形成される。つまり、トレンチ構造のＭＯＳＦＥＴでは、プレーナ構造のＭＯＳＦＥＴと異なり、チャネル部は炭化珪素基板１の表面に対して垂直な方向に形成される。このようなトレンチ構造のＭＯＳＦＥＴでは、プレーナ構造のＭＯＳＦＥＴに存在するＪＦＥＴ部が存在しない。
＜トレンチゲート型ＭＯＳＦＥＴの製造方法＞
次に、本実施の形態２に係る炭化珪素半導体装置４０（トレンチゲート型のＭＯＳＦＥＴ）の製造方法について図２０〜図２４などを用いて説明する。まず、実施の形態１と同じ工程によって、図２０に示すように、ドリフト層２、ソース領域３、ウェル領域４、ｐ＋コンタクト領域５及び酸化膜１４を作製する。次に図２１に示すように写真製版処理及びエッチング処理により、ソース領域３の一部とウェル領域４の一部及びドリフト層２の一部を除去してトレンチ１８を形成する。トレンチ１８の深さは、その底面がウェル領域４の底面よりも下方に位置するように設定される。トレンチ１８の幅（図２１中の幅Ｆ）は例えば１．０μｍとする。
次に図２２に示すように、酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配置領域２０表面（上面）を酸化する。これにより、セル配置領域２０におけるウェル領域４、ソース領域３及びｐ＋コンタクト領域５、並びに、トレンチ１８の底面及び側壁に熱酸化膜（ＳｉＯ２）のゲート絶縁膜６が形成される。ゲート絶縁膜６の膜厚は例えば５０ｎｍである。
続いて、ＣＶＤ法により、ゲート絶縁膜６及び酸化膜１４上に、ゲート電極７を形成する。ゲート電極７の膜厚はトレンチ１８を完全に埋め込むような値に設定する。本実施の形態２では、ゲート電極７の膜厚を０．６μｍ（＝６００ｎｍ）とした。この場合に、トレンチ１８の幅Ｆが１．０μｍであれば、ゲート電極７を、トレンチ１８内に完全に充填するとともに、図２２の構造の表面上、すなわちソース領域３、ｐ＋コンタクト領域５及び酸化膜１４上方に０．６μｍの厚さで堆積することが可能である。
次に写真製版処理により周辺領域２１上にレジストを形成する（図示せず）。その後エッチング処理により、セル配置領域２０において、トレンチ１８内に充填されたゲート電極７以外のゲート電極７を除去する（図示せず）。その後、レジストを除去する。図２３にレジスト除去後の構造を示す。この工程により、セル配置領域２０にはトレンチ１８内に充填されたゲート電極７と、周辺領域２１のゲート電極７とが残存する。
次に、図２３の構造上に、図２４に示すように厚さ１μｍの層間絶縁膜８を堆積する。
この工程以降は、実施の形態１と同様の工程を行う。その工程を行うことによって、図１９の炭化珪素半導体装置４０が作製される。
＜実施の形態２のまとめ＞
本実施の形態２に係る炭化珪素半導体装置４０及びその製造方法では、実施の形態１と同様に、層間絶縁膜８のコンタクトホール１２，１３を等方性エッチングと異方性エッチングとにより形成するので、層間絶縁膜８に、コンタクトホール１２，１３に向かって下方に傾斜する傾斜面１２１，１３１を形成することができる。このため本実施の形態２に係る炭化珪素半導体装置（トレンチゲート型ＭＯＳＦＥＴ）においても、コンタクトホール１２，１３を反映した凹部５２ｍ，５２ｎをＡｌ膜５２ａ，５２ｂに形成することができるので、外部出力ソース電極１０及び外部出力ゲート電極１５などの比較的厚い電極におけるボイドを抑制することができる。また、Ａｌ膜５２ａ，５２ｂを通常の物理蒸着法（スパッタ法）で形成するため、加熱機構付のスパッタ装置が不要となり低コストで形成できる。さらに、Ａｌ膜５２ａ，５２ｂは高温の熱処理を行っていないので、Ｔｉ膜５１ａ，５１ｂとＡｌ膜５２ａ，５２ｂとの反応、ひいてはＴｉ膜５１ａ，５１ｂの変質を回避できる。また、Ｎｉ膜５３ａ，５３ｂをめっき法により形成しているので、外部出力ソース電極１０及び外部出力ゲート電極１５などの厚い電極におけるボイドを抑制することができるとともに、これら電極を低コストで形成することができる。
また、本実施の形態２に係る炭化珪素半導体装置４０は、上述したように、ＪＦＥＴ部が存在しないトレンチ構造のＭＯＳＦＥＴである。ここで、ＪＦＥＴ部は濃度の低いｎ型のＳｉＣで構成されており抵抗が高い。したがって、トレンチ構造のＭＯＳＦＥＴは抵抗の高いＪＦＥＴ部が存在しない本実施の形態２に係るトレンチ構造のＭＯＳＦＥＴによれば、プレーナ構造のＭＯＳＦＥＴよりもオン抵抗を低減することができる。
＜実施の形態１，２の変形例１＞
＜傾斜の領域＞
実施の形態１，２では、セル配置領域２０における、ゲート電極７上の層間絶縁膜８の上面全体に、傾斜面が設けられていた。しかしながら、この傾斜面を設ける領域は、層間絶縁膜８の上面全体に限ったものではない。
図２５は、実施の形態１，２の本変形例１に係る炭化珪素半導体装置４０（プレーナゲート型ＭＯＳＦＥＴ）の構造を示す断面図である。図２５において、セル配置領域２０における、ゲート電極７上の層間絶縁膜８のソースコンタクトホール１２周縁の上面に、傾斜面１２２が形成されている。なお、Ａｌ膜５２ｆ，５２ｇの膜厚以外の構造は図３と同じである。
図２５に示した層間絶縁膜８の傾斜面１２２は、実施の形態１から、ソースコンタクトホール１２及びゲートコンタクトホール１３を形成する際のウェットエッチング工程の時間を変更することによって形成する。例えば、ＢＨＦ溶液によるウェットエッチングの時間を、実施の形態１の時間（６分間）よりも短い４分間に設定する。ウェットエッチングの時間を調整することで、層間絶縁膜８に形成される傾斜面の領域を変えることができる。
実施の形態１で説明したように、コンタクトホール１２，１３の近傍の層間絶縁膜８に傾斜面が設けられていれば、斜め方向の速度成分のＡｌ原子が付着する割合が減少するため、凹部の上側（入り口近傍）の幅が、凹部の下側（内部）の幅以上になる。なお、本変形例１では実施の形態１，２に比べて層間絶縁膜８の傾斜面１２２の領域が小さいため、斜め方向の速度成分のＡｌ原子が付着する割合が実施の形態１，２よりも若干多くなる。このためＡｌ膜５２ｆ，５２ｇの膜厚を実施の形態１，２よりも若干薄くする必要がある。本変形例１ではＡｌ膜５２ｆ，５２ｇの膜厚を例えば３．３μｍとした。
図２６及び図２７に、層間絶縁膜８の傾斜面の領域を小さく設定した炭化珪素半導体装置（プレーナゲート型ＭＯＳＦＥＴ）の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を示す。図２６は、Ａｌ膜５２ｆを堆積した直後の写真、図２７はＮｉ膜５３ａをめっき法で堆積した直後の写真である。ソースコンタクトホールのサイズは３．１μｍ、ＢＨＦ溶液によるウェットエッチングの時間は４分間、Ａｌ膜５２ｆの膜厚は３．９μｍに設定した。Ｎｉ膜５２ａの膜厚は１０μｍである。
図２６に示されるように、Ａｌ膜５２ｆの凹部の上側（入り口近傍）の幅が、凹部の下側（内部）の幅よりも大きくなっている。また図２７に示されるように、ボイドが存在しないＮｉ膜５３ａが得られた。なお、図２６に比べて図２７のＡｌ膜５２ｆの凹部の幅が全体的に広がっている。これはＮｉめっきの際、めっき液にＡｌが溶出するためである。したがって、完成品においては、凹部の上側（入り口近傍）の幅が、凹部の下側（内部）の幅よりも大きくなるとは限らない。
以上のように、傾斜面１２２の領域を小さく設定した本変形例１であっても、実施の形態１，２と同様の効果を得ることができる。すなわち、傾斜面は、層間絶縁膜８の少なくともコンタクトホール１２，１３周縁の上面に形成されていればよい。なお、傾斜面１２２の領域を小さく設定した本変形例１によれば、コンタクトホール１２，１３及び傾斜面を形成するためのウェットエッチングの時間を短くできるので製造コストをさらに下げることもできる。
なお、図２５ではプレーナゲート型ＭＯＳＦＥＴの例を示したが、トレンチゲート型ＭＯＳＦＥＴであっても同様の効果を奏することは言うまでもない。
＜実施の形態１，２の変形例２＞
＜セル形状＞
実施の形態１，２においては、ユニットセルが正方形であり、複数のユニットセルがマトリクス状に配置されている。しかしながら、ユニットセルの形状や配置はこれに限定されない。
図２８は、実施の形態１，２の本変形例２に係る炭化珪素半導体装置４０（プレーナゲート型ＭＯＳＦＥＴ）の構造を模式的に示す平面図であり、図１のＡ−Ａ’線近傍の平面図である。本変形例２において、実施の形態１，２と同じまたは同等部分に関しては簡略のためその説明を省略する。
図２８の炭化珪素半導体装置（プレーナゲート型ＭＯＳＦＥＴ）では、長方形のユニットセルが紙面の左右の方向に配置されている。ソース領域３、ウェル領域４、ｐ＋コンタクト領域５及びソースコンタクトホール１２の平面視での形状は、長方形である。ソース領域３、ウェル領域４、ｐ＋コンタクト領域５及びソースコンタクトホール１２の、図２８の紙面上下方向の端部は、図１のセル配置領域２０の端部まで延長されている。セル配置領域２０の端部は、図１の紙面上下方向の端部（図１の上側及び下側のそれぞれに存在する左右に延在する線に対応する部分）である。
図２８のＣ−Ｃ’線上での断面図が図３に相当する。ユニットセルすなわちソース領域３、ウェル領域４、ｐ＋コンタクト領域５及びソースコンタクトホール１２の平面視での形状以外の構成、製法は、実施の形態１，２と同じである。なお、図３のゲート電極７は、図１のゲート配線７１に、図２８のゲートコンタクトホール１３を介して接続されている。
以上のように、ユニットセルの形状や配置を変えても、ボイドが抑制された外部出力ソース電極１０及び外部出力ゲート電極１５（図３）を有するプレーナゲート型ＭＯＳＦＥＴが低コストで得られる。すなわち、本変形例２においてはユニットセルの形状や配置に制限はない。また、ユニットセルの形状を正方形や長方形以外、例えば六角形に設定しても同様の効果を奏する。さらにトレンチゲート型ＭＯＳＦＥＴのユニットセルの形状を変えても同様の効果を奏することは言うまでもない。
＜実施の形態１，２の変形例３＞
実施の形態１，２においては、外部出力ソース電極１０及び外部出力ゲート電極１５にＡｌ膜及びＮｉ膜を使用した。外部出力ソース電極１０及び外部出力ゲート電極１５はこれらの金属に限定されない。スパッタ法で形成できる金属、及びその上部にめっき法で形成できる金属であれば本発明の効果を実現できることは言うまでもない。例えばスパッタ法でコバルト（Ｃｏ）、めっき法で銅（Ｃｕ）を形成してもよいし、スパッタ法、めっき法の両方とも銅を形成してもよい。また、以上の説明では、バリアメタルとしてＴｉ膜を形成したが、これに限ったものではなく、窒化チタン（ＴｉＮ）、タングステン（Ｗ）などを使用してもよいし、バリアメタルそのものを形成しなくてもよい。
また、本発明においては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図３、図１５、図１９または図２５に示す炭化珪素基板１の導電型を第２導電型（ｐ型）にした、ＩＧＢＴのセル領域を有する半導体素子を構成しても、既述した本発明の効果が同様に奏される。したがって、本発明の範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子などに及ぶ。
さらに、実施の形態１，２において、半導体の種類に制限が無いことは言うまでもない。以上の説明では、半導体は、炭化珪素であるものとして説明したが、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などのワイドバンドギャップ半導体が使用されてもよいし、シリコン（Ｓｉ）などの半導体が使用されてもよい。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ 炭化珪素基板、２ ドリフト層、３ ソース領域、４ ウェル領域、６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、１０ 外部出力ソース電極、１１ 外部出力ドレイン電極、１２ ソースコンタクトホール、１３ ゲートコンタクトホール、１５ 外部出力ゲート電極、１８ トレンチ、４１ 下地、５１ａ，５１ｂ チタン膜、５２ａ，５２ｂ アルミニウム膜、５２ｍ，５２ｎ 凹部、５３ａ，５３ｂ ニッケル膜、１２１，１３１ 傾斜面。

Claims (10)

  1. 被接続領域を含む下地と、
    前記下地上に配設され、前記被接続領域に対応して開口部が設けられた層間絶縁膜と、
    前記層間絶縁膜上に配設され、前記開口部を介して前記被接続領域と電気的に接続された電極と
    を備え、
    半導体素子が配置された素子配置領域における、前記層間絶縁膜の前記開口部同士の間の上面全体は、前記開口部に向かって下方に傾斜する傾斜面を含み、
    前記電極は、
    前記層間絶縁膜上及び前記層間絶縁膜の前記開口部内に設けられ、前記開口部を反映した凹部が形成された第１金属電極と、
    前記第１金属電極上に設けられるとともに、前記凹部内に充填された第２金属電極とを含む、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記下地は、
    半導体基板と、
    前記半導体基板の第１主面上に配設された第１導電型のドリフト層と、
    前記ドリフト層の上部に選択的に配設された第２導電型のウェル領域と、
    前記ドリフト層上、前記ウェル領域上、及び、前記ウェル領域の上部に選択的に配設された前記被接続領域である前記第１導電型のソース領域上に選択的に配設されたゲート絶縁膜と、
    前記ドリフト層上、前記ウェル領域上及び前記ソース領域上に、前記ゲート絶縁膜を介して選択的に配設され、前記層間絶縁膜により覆われるゲート電極と、
    前記半導体基板の前記第１主面と逆側の第２主面上に配設されたドレイン電極と
    をさらに含み、
    前記層間絶縁膜の前記開口部は、前記ソース領域上に設けられ、
    前記電極は、前記開口部を介して前記ソース領域と電気的に接続されたソース電極である、半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記下地は、
    半導体基板と、
    前記下地の第１主面上に配設された第１導電型のドリフト層と、
    前記ドリフト層の上部に選択的に配設された第２導電型のウェル領域と、
    前記ウェル領域、及び、前記ウェル領域の上部に選択的に配設された前記被接続領域である前記第１導電型のソース領域を貫通するトレンチと、
    前記トレンチの内壁上に配設されたゲート絶縁膜と、
    前記トレンチの内壁上に前記ゲート絶縁膜を介して配設されたゲート電極と、
    前記半導体基板の前記第１主面と逆側の第２主面上に配設されたドレイン電極と
    をさらに含み、
    前記層間絶縁膜の前記開口部は、前記ソース領域上に設けられ、
    前記電極は、前記開口部を介して前記ソース領域と電気的に接続されたソース電極である、半導体装置。
  4. 請求項１から請求項３のうちいずれか１項に記載の半導体装置であって、
    前記開口部が断面視において上側に向かって広がるように、前記開口部の側壁は傾斜しており、
    前記開口部の前記側壁と前記下地の厚み方向とのなす角度は、前記層間絶縁膜の前記傾斜面と前記厚み方向とのなす角度よりも小さい、半導体装置。
  5. 請求項１から請求項４のうちいずれか１項に記載の半導体装置であって、
    前記第１金属電極は、
    前記層間絶縁膜上及び前記層間絶縁膜の前記開口部の側壁上に設けられたチタン膜と、当該チタン膜上に配設され、前記凹部が設けられたアルミニウム膜とを含み、
    前記第２金属電極は、
    前記アルミニウム膜上に配設され、前記凹部内に充填されたニッケル膜を含む、半導体装置。
  6. 請求項１から請求項５のうちいずれか１項に記載の半導体装置であって、
    前記下地はワイドバンドギャップ半導体からなる、半導体装置。
  7. 請求項１から請求項６のうちいずれか１項に記載の半導体装置であって、
    前記凹部の入り口近傍は、内部に向かって先細る形状を有する、半導体装置。
  8. （ａ）被接続領域を含む下地上に層間絶縁膜を形成する工程と、
    （ｂ）前記層間絶縁膜に等方性エッチング及び異方性エッチングを行うことにより、前記被接続領域に対応して前記層間絶縁膜に開口部を形成するとともに、半導体素子が配置された素子配置領域における、前記層間絶縁膜の前記開口部同士の間の上面全体に、前記開口部に向かって下方に傾斜する傾斜面を形成する工程と、
    （ｃ）物理蒸着法により、前記開口部を反映し、かつ、前記入り口近傍が内部に向かって先細る形状を有する凹部が形成された第１金属電極を、前記層間絶縁膜上及び前記層間絶縁膜の前記開口部内に形成する工程と、
    （ｄ）めっき法により、第２金属電極を、前記第１金属電極上に形成するとともに、前記凹部内に充填する工程と
    を備える、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法であって、
    前記第１金属電極は、
    前記層間絶縁膜上及び前記層間絶縁膜の前記開口部の側壁上に設けられたチタン膜と、当該チタン膜上に配設され、前記凹部が設けられたアルミニウム膜とを含み、
    前記第２金属電極は、
    前記アルミニウム膜上に配設され、前記凹部内に充填されたニッケル膜を含む、半導体装置の製造方法。
  10. 請求項８または請求項９に記載の半導体装置の製造方法であって、
    前記下地はワイドバンドギャップ半導体からなる、半導体装置の製造方法。
JP2014251540A 2014-12-12 2014-12-12 半導体装置及びその製造方法 Active JP6296970B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014251540A JP6296970B2 (ja) 2014-12-12 2014-12-12 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014251540A JP6296970B2 (ja) 2014-12-12 2014-12-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2016115735A JP2016115735A (ja) 2016-06-23
JP6296970B2 true JP6296970B2 (ja) 2018-03-20

Family

ID=56142258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014251540A Active JP6296970B2 (ja) 2014-12-12 2014-12-12 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP6296970B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6704057B2 (ja) 2016-09-20 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7013735B2 (ja) * 2017-09-05 2022-02-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7054797B2 (ja) * 2017-11-28 2022-04-15 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP7073984B2 (ja) * 2018-08-23 2022-05-24 株式会社デンソー 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000182989A (ja) * 1998-12-16 2000-06-30 Sony Corp 半導体装置
JP2010129585A (ja) * 2008-11-25 2010-06-10 Toyota Motor Corp 半導体装置の製造方法
JP6099302B2 (ja) * 2011-10-28 2017-03-22 富士電機株式会社 半導体装置の製造方法
JP5669780B2 (ja) * 2012-03-21 2015-02-18 三菱電機株式会社 半導体装置の製造方法
WO2014102916A1 (ja) * 2012-12-26 2014-07-03 株式会社日立製作所 炭化珪素半導体装置
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2016115735A (ja) 2016-06-23

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP6930197B2 (ja) 半導体装置および半導体装置の製造方法
US8754422B2 (en) Semiconductor device and process for production thereof
JP5745974B2 (ja) 半導体装置およびその製造方法
US20120007104A1 (en) Semiconductor device and method for manufacturing same
JP2018060924A (ja) 半導体装置および半導体装置の製造方法
JP6561759B2 (ja) 半導体装置および半導体装置の製造方法
CN110574153B (zh) 半导体装置及半导体装置的制造方法
JP2006024880A (ja) 半導体装置及びその製造方法
US9142661B2 (en) Semiconductor device and method for manufacturing the same
JP5638558B2 (ja) 半導体装置及びその製造方法
JP7381643B2 (ja) 半導体装置の製造方法
JP2012160587A (ja) ノーマリオフ型パワーｊｆｅｔの製造方法
JP6296970B2 (ja) 半導体装置及びその製造方法
JP7369601B2 (ja) 半導体装置およびその製造方法
JP2012160485A (ja) 半導体装置とその製造方法
TWI702722B (zh) 半導體裝置及半導體裝置之製造方法
WO2010095544A1 (ja) 半導体装置の製造方法および半導体装置
WO2015001863A1 (ja) 炭化珪素半導体装置の製造方法
JP3759145B2 (ja) 炭化珪素半導体装置およびその製造方法
US8802552B2 (en) Method for manufacturing semiconductor device
JP2008226997A (ja) 半導体装置およびその製造方法
JP6992388B2 (ja) 半導体装置
US20150091021A1 (en) Method of Manufacturing Semiconductor Device and the Semiconductor Device
JP2014241426A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180220

R150 Certificate of patent or registration of utility model

Ref document number: 6296970

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250