JP5525940B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られている(たとえば、特許文献1参照)。
特許文献1の半導体装置において、SiCからなるソース領域に電気的に接続されるソース電極を形成するには、まず、ニッケル(Ni)膜がソース領域に成膜された後、当該Ni膜が1000℃で5分間アニールされる。これにより、ニッケルシリサイド層が形成される。その後、たとえば、アルミニウム(Al)からなるメタル層が積層されて、配線電極が形成される。こうして、ソース電極が形成される。
本発明の目的は、製造コストの増加を抑制しつつ、SiC基板の一方面に直接接合されるメタル層の接続信頼性を向上でき、さらにはSiC基板に対するメタル層のオーミック接合を確保することのできる半導体装置およびその製造方法を提供することにある。
この構成によれば、SiCからなる半導体層の一方面に対して、メタル層が直接接合されているので、半導体層とメタル層との間にシリサイド層やカーボン層が介在されていない。そのため、半導体層とメタル層との間の層剥がれを防止することができる。その結果、半導体層に対するメタル層の接続信頼性を向上させることができる。
そして、このような半導体装置は、たとえば、本発明の半導体装置の製造方法により製造することができる。すなわち、熱処理により、SiCからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、前記高カーボン濃度層にメタルを直接接合する工程とを含み、前記高カーボン濃度層を形成する工程における熱処理温度が1400℃以上である、半導体装置の製造方法により製造することができる。
また、1400℃以上の熱処理により、SiC中のSi原子を半導体層の一方側から効率よく昇華させることができる。そのため、高カーボン濃度層を効率よく形成することができる。また、たとえば、半導体層に不純物イオンが注入されている場合、1400℃以上の熱処理工程中に、高カーボン濃度層の形成と並行して、不純物イオンを活性化させることができる。熱処理工程と活性化工程とを1工程に集約することができるので、工程数を低減することができる。その結果、製造コストを低減することができる。
この構成によれば、SiCからなる半導体層の一方面に対して、メタル層が直接接合されているので、半導体層とメタル層との間にシリサイド層やカーボン層が介在されていない。そのため、半導体層とメタル層との間の層剥がれを防止することができる。その結果、半導体層に対するメタル層の接続信頼性を向上させることができる。
また、本発明の半導体装置において、前記半導体層は、相対的に不純物濃度が高い半導体基板と、前記半導体基板の表面に形成された相対的に不純物濃度が低いエピタキシャル層とを含んでいてもよい。その場合、前記高カーボン濃度層は、前記半導体基板の裏面側の表層部分に形成されていてもよい。
また、半導体基板の不純物濃度は、1×1017cm−3以上であることが好ましく、1×1018cm−3〜1×1021cm−3であることがさらに好ましい。
また、半導体層に接合されるメタル層は、半導体層の側からTi、NiおよびAgがこの順に積層されたTi/Ni/Ag積層構造を有していてもよく、当該積層構造にさらにAuが積層されたTi/Ni/Ag/Au積層構造を有していてもよい。
なお、縦型トランジスタ構造において、ドレインの概念には、半導体層に第1導電型の不純物が注入されて形成されたドレイン(ドリフト領域)領域が含まれる。また、ゲートの概念には、半導体層に第2導電型の不純物が注入された形成され、半導体装置の動作時にチャネルが形成されるボディ領域、当該ボディ領域上に形成されたゲート絶縁膜、および当該ゲート絶縁膜を挟んでボディ領域に対向するゲート電極が含まれる。また、ソースには、半導体層に第1導電型の不純物が注入されて形成されたソース領域が含まれる。
熱処理の温度が高すぎると、一方側の表層部分にSiがほとんど残らず、当該部分にカーボンからなるカーボン層が形成される場合がある。
したがって、本発明の半導体装置を製造するための方法は、熱処理により、SiCからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、前記高カーボン濃度層にメタルを直接接合する工程とを含み、前記高カーボン濃度層を形成する工程が、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体層を酸化させることにより前記半導 体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む方法であってもよい。
また、本発明の半導体装置は、熱処理により、SiCからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、前記高カーボン濃度層にメタルを直接接合する工程とを含み、前記高カーボン濃度層を形成する工程が、前記半導体層を、酸化ガス中、1400℃以下で熱処理することにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む工程を実行することによっても形成することができる。
図1は、本発明の第1実施形態に係る半導体装置(トレンチゲート型VDMOSFET)の模式的な断面図である。
半導体装置1は、トレンチゲート型VDMOSFET(Vertical Double-diffused Metal Insulator Semiconductor Field Effect Transistor)の単位セルが複数配置された構造を有している。なお、図1では、複数の単位セルのうちの一部が示されている。
高カーボン濃度SiC層3における、CとSiとの組成比(C/Si)は、1s軌道におけるC(C1s)と2s軌道におけるSi(Si2s)との組成比(C1s/Si2s)が、たとえば、1.1〜1.2であり、好ましくは、1.15〜1.2である。また、C1sと2p軌道におけるSi(Si2p)との組成比(C1s/Si2p)が、たとえば、1.2〜1.4であり、好ましくは、1.2〜1.25である。
SiC基板2の表面21には、SiC基板2よりもN型不純物が低濃度にドーピングされたSiCからなる、N−型のエピタキシャル層4が積層されている。Si面である表面21上に形成されるエピタキシャル層4は、Si面を成長主面として成長する。したがって、エピタキシャル層4の表面41は、Si面である。
一方、エピタキシャル層4の表層部には、P型のボディ領域6が形成されている。ボディ領域6は、ドレイン領域5に接している。ボディ領域6のP型不純物濃度は、たとえば、1×1016cm−3〜1×1019cm−3である。
ゲートトレンチ7の内面およびエピタキシャル層4の表面41には、ゲートトレンチ7の内面全域を覆うように、SiO2からなるゲート絶縁膜8が形成されている。
そして、ゲート絶縁膜8の内側をN型不純物がドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ7内にゲート電極9が埋設されている。
図2A〜図2Pは、図1の半導体装置の製造方法を工程順に説明するための模式的な断面図である。
次いで、図2Cに示すように、CVD法により、エピタキシャル層4上に、SiO2からなるマスク19が形成される。続いて、フォトレジスト(図示せず)を介するエッチングにより、ボディコンタクト領域11を形成すべき領域に対向する開口20を有するパターンに、マスク19がパターニングされる。パターニング後、エピタキシャル層4の表面41からその内部に、P型不純物がインプランテーション(注入)される。このときの注入条件は、P型不純物の種類により異なるが、たとえば、加速エネルギが30keV〜200keVである。これにより、P型インプラ領域18の表層部に、P型不純物が高濃度でインプランテーションされた領域(P+型インプラ領域23)が形成される。P型不純物の注入後、マスク19が除去される。
次いで、図2Gに示すように、当該酸化膜28,29が除去される。これにより、熱処理時の温度が過度に上昇して裏面22側の表層部分にカーボンからなるカーボン層が形成されても、そのカーボン層を酸化膜29とともに除去することができる。
次いで、図2Iに示すように、CVD法などにより、エピタキシャル層4の表面41全域に、SiO2からなるマスク30が形成される。なお、マスク30は、SiNなどで形成することもできる。
次いで、図2Jに示すように、フォトレジスト(図示せず)を介するエッチングにより、ゲートトレンチ7を形成すべき領域に対向する開口31を有するパターンに、マスク30がパターニングされる。
次いで、図2Mに示すように、CVD法により、ドーピングされたポリシリコン材料がエピタキシャル層4上に堆積される。堆積されたポリシリコン材料は、エッチバック面がエピタキシャル層の表面41に対して面一になるまでエッチバックされる。これにより、ポリシリコン材料におけるゲートトレンチ7外の部分が除去されて、ゲートトレンチ7内に残存するポリシリコン材料からなるゲート電極9が形成される。
次いで、図2Oに示すように、スパッタ法、蒸着法などの方法により、オーミックメタル16およびソースメタル15が順に堆積されて、ソース領域10およびボディコンタクト領域11にソース電極14が接続される。
以上の工程を経て、図1に示す半導体装置1が得られる。
以上のように、半導体装置1によれば、SiC基板2の裏面22に対して、ドレイン電極17が直接接合されているので、SiC基板2とドレイン電極17との間にシリサイド層やカーボン層が介在されていない。そのため、SiC基板2とドレイン電極17との間の層剥がれを防止することができる。その結果、SiC基板2に対するドレイン電極17の接続信頼性を向上させることができる。
また、SiC基板2のN型不純物濃度が1×1017cm−3以上であるので、SiC基板2に対して、ドレイン電極17を低い抵抗値で良好にオーミック接合することができる。
半導体装置51は、プレーナゲート型VDMOSFETの単位セルが複数配置された構造を有している。なお、図3では、複数の単位セルのうちの一部が示されている。
半導体装置51は、その基体をなす半導体基板としてのSiC基板52を備えている。SiC基板52には、N型不純物が高濃度にドーピングされており、そのN型不純物濃度は、たとえば、1×1017cm−3以上、好ましくは、1×1018cm−3〜1×1021cm−3である。SiC基板52は、その表面521(他方面)がSi(シリコン)面であり、その裏面522(一方面)がC(カーボン)面である。また、SiC基板52の厚さは、たとえば、100μm〜400μmである。
高カーボン濃度SiC層53における、CとSiとの組成比(C/Si)は、1s軌道におけるC(C1s)と2s軌道におけるSi(Si2s)との組成比(C1s/Si2s)が、たとえば、1.1〜1.2であり、好ましくは、1.15〜1.2である。また、C1sと2p軌道におけるSi(Si2p)との組成比(C1s/Si2p)が、たとえば、1.2〜1.4であり、好ましくは、1.2〜1.25である。
SiC基板52の表面521には、SiC基板52よりもN型不純物が低濃度にドーピングされたSiCからなる、N−型のエピタキシャル層54が積層されている。Si面である表面521上に形成されるエピタキシャル層54は、Si面を成長主面として成長する。したがって、エピタキシャル層54の表面541は、Si面である。
一方、エピタキシャル層54の表層部には、P型のボディ領域(ウェル領域)56が複数形成されている。複数のボディ領域56は、たとえば、平面視四角形状(略正方形状)をなし、マトリクス状に配列されている。各ボディ領域56は、ドレイン領域55に接している。ボディ領域56のP型不純物濃度は、たとえば、1×1016cm−3〜1×1019cm−3である。なお、複数のボディ領域56は、互いに平行に延びるストライプ状に配列されていてもよい。
各ソース領域60の内側には、ボディ領域56よりもP型不純物が高濃度にドープされたP+型のボディコンタクト領域61が形成されている。各ボディコンタクト領域61は、ソース領域60を深さ方向に貫通して形成されている。ボディコンタクト領域61は、ボディ領域56のP型不純物濃度よりも高く、P型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域61のP型不純物濃度は、たとえば、1×1018cm−3〜1×1021cm−3である。
ゲート絶縁膜58上には、ゲート電極59が形成されている。ゲート電極59は、格子状のゲート絶縁膜58に沿って格子状に形成されていて、ゲート絶縁膜58を挟んで各ボディ領域56の周縁部に対向している。ゲート電極59は、たとえば、N型不純物がドーピングされたポリシリコンからなる。
そして、この半導体装置51の構造によっても、半導体装置1と同様に、SiC基板52の裏面522に対して、ドレイン電極67が直接接合されているので、SiC基板52とドレイン電極67との間にシリサイド層やカーボン層が介在されていない。そのため、SiC基板52とドレイン電極67との間の層剥がれを防止することができる。その結果、SiC基板52に対するドレイン電極67の接続信頼性を向上させることができる。
なお、半導体装置51を製造するには、まず、図2A〜図2Dに示す工程に倣って、エピタキシャル層54における、ボディ領域56、ソース領域60およびボディコンタクト領域61を形成すべき領域に不純物をインプランテーションする。次いで、図2Eに示す工程に倣って、SiC基板52を加熱炉27に搬入し、SiC基板52を熱処理する。これにより、高カーボン濃度SiC層53が形成されると同時に、ボディ領域56、ソース領域60およびボディコンタクト領域61が形成される。その後は、図2Fおよび図2Gに示す工程を経た後、ゲート電極59、ソース電極64およびドレイン電極67などを形成すればよい。
すなわち、SiC基板52の裏面522上にシリサイド層を形成しないので、シリサイド層上のカーボン層を除去するための工程を実行する必要がない。そのため、工程数の増加を抑制することができる。
半導体装置としてのショットキーバリアダイオード71は、その基体をなす半導体基板としてのSiC基板72を備えている。SiC基板72には、N型不純物が高濃度にドーピングされており、そのN型不純物濃度は、たとえば、1×1017cm−3以上、好ましくは、1×1018cm−3〜1×1021cm−3である。SiC基板72は、その表面721(他方面)がSi(シリコン)面であり、その裏面722(一方面)がC(カーボン)面である。また、SiC基板72の厚さは、たとえば、100μm〜400μmである。
高カーボン濃度SiC層73における、CとSiとの組成比(C/Si)は、1s軌道におけるC(C1s)と2s軌道におけるSi(Si2s)との組成比(C1s/Si2s)が、たとえば、1.1〜1.2であり、好ましくは、1.15〜1.2である。また、C1sと2p軌道におけるSi(Si2p)との組成比(C1s/Si2p)が、たとえば、1.2〜1.4であり、好ましくは、1.2〜1.25である。
SiC基板72の表面721には、SiC基板72よりもN型不純物が低濃度にドーピングされたSiCからなる、N−型のエピタキシャル層74が積層されている。Si面である表面721上に形成されるエピタキシャル層74は、Si面を成長主面として成長する。したがって、エピタキシャル層74の表面741は、Si面である。
フィールド絶縁膜75には、エピタキシャル層74の中央部を露出させる開口76が形成されている。フィールド絶縁膜75上には、アノード電極77が形成されている。
ショットキーメタル79は、N型のSiCとの接合によりショットキー接合を形成する金属(たとえば、Moなど)からなる。SiCに接合されるショットキーメタル79は、SiC半導体との間に、たとえば、0.5eV〜2.5eVの高さのショットキー障壁(電位障壁)を形成する。また、ショットキーメタル79の厚さは、この実施形態では、たとえば、0.1μm〜1μmである。
また、エピタキシャル層74の表層部には、アノード電極77のショットキーメタル79に接するようにP型のJTE(Junction Termination Extension)構造81が形成されている。このJTE構造81は、フィールド絶縁膜75の開口76の内外に跨るように、当該開口76の輪郭に沿って形成されている。したがって、JTE構造81は、開口76の内方へ張り出し、開口76内のショットキーメタル79の外縁部82に接する内側部分83と、開口76の外方へ張り出し、フィールド絶縁膜75の周縁部78を挟んでアノード電極77(ショットキーメタル79)に対向する外側部分84とを有している。JTE構造81のP型不純物濃度は、内側部分83から外側部分84へ向かうに従って段階的に薄くなっている。すなわち、JTE構造81の内縁付近で不純物濃度が最も高く、JTE構造81の外縁付近で不純物濃度が最も低くなっている。なお、このJTE構造81は、P型不純物が一様な濃度でドープされたP型ガードリングであってもよい。
なお、ショットキーバリアダイオード71を製造するには、まず、図2A〜図2Dに示す工程に倣って、エピタキシャル層74におけるJTE構造81を形成すべき領域に不純物を段階的にインプランテーションする。次いで、図2Eに示す工程に倣って、SiC基板72を加熱炉27に搬入し、SiC基板72を熱処理する。これにより、高カーボン濃度SiC層73が形成されると同時に、JTE構造81が活性化する。その後は、図2Fおよび図2Gに示す工程を経た後、アノード電極77およびカソード電極85などを形成すればよい。カソード電極85は、図2Pに示すドレイン電極17の形成方法に倣って形成することができる。
すなわち、SiC基板72の裏面722上にシリサイド層を形成しないので、シリサイド層上のカーボン層を除去するための工程を実行する必要がない。そのため、工程数の増加を抑制することができる。
たとえば、図1、図3および図4では、高カーボン濃度SiC層3,53,73のうち、各デバイス1,51,71において、ユニットセルやショットキー接合が形成されている活性領域の下方位置に形成された部分が表されているが、高カーボン濃度SiC層3,53,73は、活性領域を取り囲む周辺領域の下方位置に形成されていてもよい。
また、SiC基板2,52,72の表面21,521,721および裏面22,522,722の結晶面を反転した構成が採用されてもよい。すなわち、SiC基板2,52,72において、表面21,521,721がC面であり、裏面22,522,722がSi面であってもよい。すなわち、SiC基板2,52,72のC面にデバイスを搭載する形態であってもよい。
また、前述の実施形態では、本発明におけるメタル層は、トレンチゲート型VDMOSFETのドレイン電極17、プレーナゲート型VDMOSFETのドレイン電極67およびショットキーバリアダイオード71のカソード電極85の形態で示されたが、たとえば、その他のMISFET、サイリスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ(IGBT)における不純物領域にコンタクトされる配線の形態に適用することもできる。
<実施例1>
まず、ウエハ状のSiC基板(Cree社製)を高温炉に搬入し、不活性ガスを導入しながら1700℃で3分間、熱処理した。熱処理後、SiC基板を搬出した。次いで、SiC基板を熱酸化してSiC基板に酸化膜を形成し、その酸化膜を剥離した。次いで、スパッタ法により、SiC基板の表面(Si面)に、モリブデン(Mo)を堆積させることにより、表メタル層を形成した。次いで、スパッタ法により、SiC基板の裏面(C面)に、チタン(Ti)、ニッケル(Ni)および銀(Ag)を順に堆積させることにより、Ti/Ni/Ag積層構造からなる裏メタル層を形成した。次いで、SiC基板を1280μm角の個片に分割した。これにより、表メタル層とSiC基板とがショットキー接合してなるショットキーバリアダイオードを得た。
<比較例1>
まず、スパッタ法により、ウエハ状のSiC基板(Cree社製)の裏面(C面)に、ニッケル(Ni)を堆積させた。次いで、RTA(Rapid Thermal Annealing)法により、1000℃で2分間熱処理した。これにより、ニッケルをシリサイド化してニッケルシリサイド層を形成した。次いで、シリサイド化に伴って形成されたカーボン層を剥離した。次いで、スパッタ法により、SiC基板の表面(Si面)に、モリブデン(Mo)を堆積させることにより、表メタル層を形成した。次いで、実施例1と同様の方法により、ニッケルシリサイド層の表面に、Ti/Ni/Ag積層構造からなる裏メタル層を形成した。次いで、SiC基板を1280μm角の個片に分割した。これにより、表メタル層とSiC基板とがショットキー接合してなるショットキーバリアダイオードを得た。
<比較例2>
まず、スパッタ法により、ウエハ状のSiC基板(Cree社製)の表面(Si面)に、モリブデン(Mo)を堆積させることにより、表メタル層を形成した。次いで、実施例1と同様の方法により、SiC基板の裏面(C面)に、Ti/Ni/Ag積層構造からなる裏メタル層を形成した。次いで、SiC基板を1280μm角の個片に分割した。これにより、表メタル層とSiC基板とがショットキー接合してなるショットキーバリアダイオードを得た。
<評価試験>
(1)ショットキーバリアダイオードのI−V特性
実施例1および比較例1〜2に係るショットキーバリアダイオードにおいて、表メタル層−裏メタル層間にバイアス電圧を印加したときのI−V特性を、パラメータアナライザを用いて測定した。結果を図6に示す。
(2)XPS波形およびCとSiとの組成比
実施例1および比較例1〜2において、表メタル層を形成する前のSiC基板のSiおよびCの組成を、XPS(X線光電子分光法)により測定した。
(3)層剥がれの有無
実施例1および比較例1〜2に係るショットキーバリアダイオードの裏メタル層に対して、走査型電子顕微鏡(Scanning Electron Microscope:SEM)を用いて電子線を走査した。電子線走査によって検出された情報を画像処理してSEM画像を得た。
一方、比較例1では、ニッケルシリサイド層と裏メタル層との間に、層剥がれが明確に確認された。また、比較例2では、SiC基板と裏メタル層との間に、層剥がれが明確に確認された。
2 SiC基板
3 高カーボン濃度SiC層
4 エピタキシャル層
5 ドレイン領域
6 ボディ領域
7 ゲートトレンチ
8 ゲート絶縁膜
9 ゲート電極
10 ソース領域
14 ソース電極
17 ドレイン電極
22 (SiC基板の)裏面
29 酸化膜
51 半導体装置
52 SiC基板
53 高カーボン濃度SiC層
54 エピタキシャル層
55 ドレイン領域
56 ボディ領域
58 ゲート絶縁膜
59 ゲート電極
60 ソース領域
64 ソース電極
67 ドレイン電極
71 ショットキーバリアダイオード
72 SiC基板
73 高カーボン濃度SiC層
74 エピタキシャル層
85 カソード電極
522 (SiC基板の)裏面
722 (SiC基板の)裏面
Claims (12)
- SiCからなる半導体層と、
前記半導体層の一方面に直接接合されたメタル層とを含み、
前記半導体層の一方側の表層部分には、他方側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層が形成されている、半導体装置。 - SiCからなる半導体層と、
前記半導体層の一方面に直接接合されたメタル層とを含み、
前記半導体層の一方側の表層部分には、SiC固有の結合エネルギよりも高い結合エネルギを有する高エネルギ層が形成されている、半導体装置。 - 前記半導体層は、相対的に不純物濃度が高い半導体基板と、前記半導体基板の表面に形成された相対的に不純物濃度が低いエピタキシャル層とを含み、
前記高カーボン濃度層は、前記半導体基板の裏面側の表層部分に形成されている、請求項1に記載の半導体装置。 - 前記半導体基板の不純物濃度が、1×1017cm−3以上である、請求項3に記載の半導体装置。
- 前記半導体基板の不純物濃度が、1×1018cm−3〜1×1021cm−3である、請求項4に記載の半導体装置。
- 前記メタル層は、前記半導体層の側からTi、NiおよびAgがこの順に積層されたTi/Ni/Ag積層構造を有する、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記メタル層は、Ti/Ni/Ag積層構造にさらにAuが積層されたTi/Ni/Ag/Au積層構造を有する、請求項6に記載の半導体装置。
- 前記半導体層は、前記一方側に形成されたドレインと、前記ドレインの反対側に形成されたゲートおよびソースとを含む縦型トランジスタ構造を有しており、
前記メタル層が、前記ドレインに接合されたドレイン電極である、請求項1〜7のいずれか一項に記載の半導体装置。 - 熱処理により、SiCからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、
前記高カーボン濃度層にメタルを直接接合する工程とを含み、
前記高カーボン濃度層を形成する工程における熱処理温度が1400℃以上である、半導体装置の製造方法。 - 前記高カーボン濃度層を形成する工程が、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体層を酸化させることにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む、請求項9に記載の半導体装置の製造方法。
- 熱処理により、SiCからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、
前記高カーボン濃度層にメタルを直接接合する工程とを含み、
前記高カーボン濃度層を形成する工程が、前記半導体層を不活性ガス中で熱処理する工程と、その熱処理工程後に前記半導体層を酸化させることにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む、半導体装置の製造方法。 - 熱処理により、SiCからなる半導体層の一方面側の表層部分に、他方面側の表層部分よりもカーボンが高濃度に含まれる高カーボン濃度層を形成する工程と、
前記高カーボン濃度層にメタルを直接接合する工程とを含み、
前記高カーボン濃度層を形成する工程が、前記半導体層を、酸化ガス中、1400℃以下で熱処理することにより前記半導体層の一方面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む、半導体装置の製造方法。
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