JP6289952B2 - ＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法 - Google Patents

ＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法 Download PDF

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Description

本発明の実施形態は、ＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法および半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
一方、ｎ型のＳｉＣには、少数キャリアのライフタイムが短いという欠点がある。少数キャリアのライフタイムが短いことにより、ｎ型のＳｉＣをドリフト層に用いたバイポーラデバイスのオン抵抗を低減することが困難である。
特開２０１１−２３６０８５号公報
本発明が解決しようとする課題は、バイポーラデバイスのオン抵抗の低減を可能にするＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法および半導体装置を提供することにある。
実施形態のＳｉＣエピタキシャル基板の製造方法は、ｎ型不純物を含み第１の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が０．９以上１．２以下である第１の原料ガスを用い、エピタキシャル成長法により第１のＳｉＣ層を形成する第１の工程と、ｎ型不純物を含み第２の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が１．５以上２．５以下である第２の原料ガスを用い、第１のＳｉＣ層よりも薄い膜厚で、エピタキシャル成長法により第２のＳｉＣ層を形成する第２の工程と、を交互に行い、ｎ型不純物濃度が１×１０ １５ ｃｍ −３ 以上５×１０ １６ ｃｍ −３ 以下であるｎ型ＳｉＣ層を形成する。
第１の実施形態のＳｉＣエピタキシャル基板の製造方法で製造されるＳｉＣエピタキシャル基板の模式断面図である。 第２の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。 第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。 第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。 第３の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。 第３の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。 第３の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。 第４の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。 第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態のＳｉＣエピタキシャル基板の製造方法は、ｎ型不純物を含む原料ガスを用い、エピタキシャル成長法により第１のＳｉＣ層を形成する第１の工程と、ｎ型不純物を含む原料ガスを用い、原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）を、第１のＳｉＣ層を形成する際の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）よりも高くし、第１のＳｉＣ層よりも薄い膜厚で、エピタキシャル成長法により第２のＳｉＣ層を形成する第２の工程と、を交互に行い、ｎ型ＳｉＣ層を形成する。
図１は、本実施形態のＳｉＣエピタキシャル基板の製造方法で製造されるＳｉＣエピタキシャル基板の模式断面図である。ＳｉＣエピタキシャル基板１００は、例えば、ＳｉＣエピタキシャルウェハである。
本実施形態のＳｉＣエピタキシャル基板１００の製造方法では、まず、ＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、ｎ＋型の単結晶ＳｉＣ基板である。例えば、表面が０．２度以上１０度以下のオフ角で（０００１）面から傾斜する４Ｈ−ＳｉＣの基板である。
ｎ型不純物は、例えば、Ｎ（窒素）であり、不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下である。ＳｉＣ基板１０の膜厚は、例えば、１００μｍ以上４００μｍ以下である。
次に、ＳｉＣ基板１０上に、エピタキシャル成長法によりｎ型ＳｉＣ層１２を形成する。ｎ型ＳｉＣ層１２は、図１に示すように、低炭素濃度ＳｉＣ層（第１のＳｉＣ層）１２ａと高炭素濃度ＳｉＣ層（第２のＳｉＣ層）１２ｂを、交互にそれぞれ２層以上積層して形成される。図１では、低炭素濃度ＳｉＣ層１２ａが５層、高炭素濃度ＳｉＣ層１２ｂが４層の場合を示すが、この層数に限られるものではない。
ｎ型ＳｉＣ層１２は、ｎ型不純物として、例えば、Ｎ（窒素）を含む。ｎ型ＳｉＣ層１２の不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。ｎ型ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ｎ型ＳｉＣ層１２は、公知のエピタキシャル成長装置を用いて形成可能である。
ｎ型ＳｉＣ層１２を形成する際、まず、低炭素濃度ＳｉＣ層（第１のＳｉＣ層）１２ａを形成する（第１の工程）。低炭素濃度ＳｉＣ層１２ａは、ｎ型不純物、例えば、Ｎ（窒素）を含む原料ガスを用い、エピタキシャル成長法により形成される。
低炭素濃度ＳｉＣ層１２ａを形成する際の、Ｓｉ（シリコン）の原料ガスは、例えば、水素ガス（Ｈ２）をキャリアガスとするモノシラン（ＳｉＨ４）である。また、Ｃ（炭素）の原料ガスは、例えば、水素ガスをキャリアガスとするプロパン（Ｃ３Ｈ８）である。また、ｎ型不純物であるＮ（窒素）の原料ガスは、例えば、水素ガスで希釈された窒素ガス（Ｎ２）である。
低炭素濃度ＳｉＣ層１２ａを形成する際に、単位時間に流される原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が０．９以上１．２以下であることが望ましい。原子数比（Ｃ／Ｓｉ）は、低炭素濃度ＳｉＣ層１２ａを形成される際に流されるＣ（炭素）の原料ガスの流量と、Ｓｉ（シリコン）の原料ガスの流量で調整可能である。
原子数比（Ｃ／Ｓｉ）が０．９を下回ると、ＳｉＣ中のＣ（炭素）が不足し、炭素空孔が増えすぎるおそれがある。原子数比（Ｃ／Ｓｉ）が１．２を上回ると、ＳｉＣ中のＣ（炭素）が増加し、特に、膜厚を厚くする場合に、表面モフォロジーが劣化するなど、結晶性が劣化するおそれがある。
低炭素濃度ＳｉＣ層１２ａを形成する際の、低炭素濃度ＳｉＣ層１２ａの成長速度は、５μｍ／ｈ以上２０μｍ／ｈ以下であることが望ましい。成長速度が５μｍ／ｈを下回ると、成長時間が長くなりすぎ、製造コストの増大を招くおそれがある。成長速度が２０μｍ／ｈを上回ると、特に、膜厚を厚くする場合に、表面モフォロジーが劣化するなど、結晶性が劣化するおそれがある。
低炭素濃度ＳｉＣ層１２ａの膜厚は、例えば、０．５μｍ以上１０μｍ以下である。
低炭素濃度ＳｉＣ層１２ａの成長温度は、１５５０℃以上１６５０℃以下であることが望ましい。１５５０℃を下回ると、格子間炭素の拡散が不十分となるおそれがある。１６５０℃を上回ると、炭素空孔が増加するおそれがある。
低炭素濃度ＳｉＣ層１２ａの形成終了後、低炭素濃度ＳｉＣ層１２ａ上に高炭素濃度ＳｉＣ層１２ｂを形成する。
高炭素濃度ＳｉＣ層（第２のＳｉＣ層）１２ｂは、ｎ型不純物、例えば、Ｎ（窒素）を含む原料ガスを用い、エピタキシャル成長法により形成される（第２の工程）。例えば、低炭素濃度ＳｉＣ層１２ａ形成時の原料ガスの流量を変更することで形成される。
高炭素濃度ＳｉＣ層１２ｂを形成する際の、Ｓｉ（シリコン）の原料ガスは、例えば、水素ガス（Ｈ２）をキャリアガスとするモノシラン（ＳｉＨ４）である。また、Ｃ（炭素）の原料ガスは、例えば、水素ガスをキャリアガスとするプロパン（Ｃ３Ｈ８）である。また、ｎ型不純物であるＮ（窒素）の原料ガスは、例えば、水素ガスで希釈された窒素ガス（Ｎ２）である。
高炭素濃度ＳｉＣ層１２ｂを形成する際に、単位時間に流される原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）は、低炭素濃度ＳｉＣ層１２ａを形成する際の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）よりも高くする。これにより、高炭素濃度ＳｉＣ層１２ｂ堆積直後の膜中のＣ（炭素）量を、低炭素濃度ＳｉＣ層１２ａ堆積直後の膜中のＣ（炭素）量よりも高くする。
高炭素濃度ＳｉＣ層１２ｂを形成する際に、単位時間に流される原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が１．５以上２．５以下であることが望ましい。原子数比（Ｃ／Ｓｉ）は、高炭素濃度ＳｉＣ層１２ｂを形成される際に流されるＣ（炭素）の原料ガスの流量と、Ｓｉ（シリコン）の原料ガスの流量で調整可能である。
原子数比（Ｃ／Ｓｉ）が１．５を下回ると、最終的に形成されるＳｉＣ層１２中のＣ（炭素）が不足し、炭素空孔が十分に低減できないおそれがある。原子数比（Ｃ／Ｓｉ）が２．５を上回ると、ＳｉＣ中のＣ（炭素）が増加し、特に、膜厚を厚くする場合に、表面モフォロジーが劣化するなど、結晶性が劣化するおそれがある。最終的に形成されるＳｉＣ層１２中の炭素空孔を十分に低減させる観点から、原子数比（Ｃ／Ｓｉ）は、２．０より大きいことが望ましい。
高炭素濃度ＳｉＣ層１２ｂを形成する際の、高炭素濃度ＳｉＣ層１２ｂの成長速度は、低炭素濃度ＳｉＣ層１２ａの成長速度よりも遅いことが、高炭素濃度ＳｉＣ層１２ｂの結晶性を向上させる観点から望ましい。高炭素濃度ＳｉＣ層１２ｂを形成する際の、高炭素濃度ＳｉＣ層１２ｂの成長速度は、５μｍ／ｈ以上１０μｍ／ｈ以下であることが望ましい。成長速度が５μｍ／ｈを下回ると、成長時間が長くなりすぎ、製造コストの増大を招くおそれがある。成長速度が１０μｍ／ｈを上回ると、特に、膜厚を厚くする場合に、表面モフォロジーが劣化するなど、結晶性が劣化するおそれがある。
高炭素濃度ＳｉＣ層１２ｂの膜厚は、低炭素濃度ＳｉＣ層１２ａよりも薄い。最終的に形成されるＳｉＣ層１２の総膜厚を厚くし、結晶性を良好に保ち、かつ、炭素空孔を十分に低減する観点から、上記関係となる。
高炭素濃度ＳｉＣ層１２ｂの膜厚は、例えば、０．１μｍ以上２μｍ以下である。０．１μｍを下回ると、最終的に形成されるＳｉＣ層１２中のＣ（炭素）が不足し、炭素空孔が十分に低減できないおそれがある。２μｍを上回ると、特に、膜厚を厚くする場合に、表面モフォロジーが劣化するなど、結晶性が劣化するおそれがある。
高炭素濃度ＳｉＣ層１２ｂの成長温度は、１５５０℃以上１６５０℃以下であることが望ましい。１５５０℃を下回ると、格子間炭素の拡散が不十分となるおそれがある。１６５０℃を上回ると、炭素空孔が増加するおそれがある。
高炭素濃度ＳｉＣ層１２ｂを形成する際の、原料ガス中に含まれるｎ型不純物の量が、低炭素濃度ＳｉＣ層１２ａを形成する際の、原料ガス中に含まれるｎ型不純物の量よりも多いことが望ましい。原料ガス中の原子数比（Ｃ／Ｓｉ）が高いほど、ｎ型不純物であるＮ（窒素）が膜中に取り込まれにくくなる。したがって、最終的に形成されるＳｉＣ層１２中のｎ型不純物の分布を均一化する観点から、上記関係を充足することが望ましい。
高炭素濃度ＳｉＣ層１２ｂの形成後、さらに、低炭素濃度ＳｉＣ層１２ａの形成と、高炭素濃度ＳｉＣ層１２ｂの形成を、所望の回数繰り返してｎ型ＳｉＣ層１２が形成される。
なお、最終的に形成されるＳｉＣ層１２中のＣ（炭素）の濃度分布は、ＳｉＣ層１２形成時の熱エネルギーにより、全成膜が終わった段階では、均一化されると考えられる。また、最終的に形成されるＳｉＣ層１２中のｎ型不純物であるＮ（窒素）の濃度分布は、ＳｉＣ層１２形成時の熱エネルギーにより、全成膜が終わった段階では、均一化されると考えられる。
ＳｉＣ基板１０表面に、最初に形成する層は、結晶性を良好にしやすい低炭素濃度ＳｉＣ層１２ａであることが望ましい。また、ＳｉＣ層１２の最後に形成する層、すなわち、ＳｉＣ層１２の最表面に来る層は、やはり、結晶性を良好にしやすい低炭素濃度ＳｉＣ層１２ａであることが望ましい。本実施形態のＳｉＣエピタキシャル基板を用いて、デバイスを形成する際、ＳｉＣ層１２の最表面がデバイス形成領域となるからである。
なお、各低炭素濃度ＳｉＣ層１２ａの製造条件は、必ずしもすべて同一でなくても良い。また、各高炭素濃度ＳｉＣ層１２ｂの製造条件も、必ずしもすべて同一でなくても良い。
次に、本実施形態のＳｉＣエピタキシャル基板の製造方法の作用および効果について説明する。
ｎ型ＳｉＣは、例えば、ｎ型のＳｉと比較して、少数キャリアのライフタイムが短いという欠点がある。少数キャリアのライフタイムが短いと、例えば、ｎ型ＳｉＣをドリフト層に用いるようなバイポーラデバイスの場合、ドリフト層における伝導度変調が不十分となり、デバイスのオン抵抗を低減することが困難である。
少数キャリアのライフタイムが短いことの、一要因として、ｎ型ＳｉＣ中の炭素空孔が考えられる。すなわち、炭素空孔が正孔のキラーセンターとなり、正孔のライフタイムが短くなる。したがって、ｎ型ＳｉＣ中の炭素空孔を低減することで、正孔のライフタイムが長くなると考えられる。
本実施形態では、ｎ型ＳｉＣ層１２を形成する際に、低炭素濃度ＳｉＣ層１２ａと高炭素濃度ＳｉＣ層１２ｂを交互に、それぞれ複数層積層する。高炭素濃度ＳｉＣ層１２ｂは、堆積直後のＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が、ＳｉＣのストイキオメトリーよりも高い。言い換えれば、格子間のＣ（炭素）量が多い。
ｎ型ＳｉＣ層１２形成中の熱エネルギーにより高炭素濃度ＳｉＣ層１２ｂ中の格子間Ｃ（炭素）が拡散し、低炭素濃度ＳｉＣ層１２ａ中の炭素空孔を低減する。ｎ型ＳｉＣ層１２の成膜が完了した時点では、Ｃ（炭素）の分布は均一化され、全体的に炭素空孔が低減されたｎ型ＳｉＣ層１２が形成される。
Ｃ（炭素）の量が多いＳｉＣ層は、Ｃ（炭素）の量が少ないＳｉＣ層と比較して、表面モフォロジーの劣化等、結晶性が劣化しやすい。特に、膜厚が厚くなる場合、あるいは、成長速度が速い場合に、この傾向が顕著になる。
したがって、本実施形態では、高炭素濃度ＳｉＣ層１２ｂの膜厚を、低炭素濃度ＳｉＣ１２ａの膜厚よりも薄くする。また、成長速度は、高炭素濃度ＳｉＣ層１２ｂの方を低炭素濃度ＳｉＣ１２ａよりも遅くすることが望ましい。
また、本実施形態では、ｎ型ＳｉＣ層１２中のｎ型不純物濃度を均一化するために、低炭素濃度ＳｉＣ１２ａおよび高炭素濃度ＳｉＣ層１２ｂいずれを形成する場合にも、原料ガスにｎ型不純物を含有させる。
炭素空孔を低減するとともに、結晶性を良好にし、生産性を上げる観点から、ｎ型ＳｉＣ層１２中の高炭素濃度ＳｉＣ層１２ｂの総膜厚は、低炭素濃度ＳｉＣ１２ａの総膜厚よりも薄いことが望ましい。
ｎ型ＳｉＣ中の炭素空孔を低減する方法として、例えば、ｎ型ＳｉＣ表面を１３００℃程度の温度で高温熱酸化する方法が考えられる。本実施形態では、高温熱酸化のような、付加的なプロセスが不要となる。
また、ｎ型ＳｉＣ中の炭素空孔を低減する方法として、例えば、ｎ型ＳｉＣ表面から、Ｃ（炭素）のイオン注入を行う方法が考えられる。本実施形態では、イオン注入でＣ（炭素）を導入することが困難な、膜厚の厚いｎ型ＳｉＣであっても効果的に炭素空孔を低減することが可能である。
本実施形態のＳｉＣエピタキシャル基板の製造方法によれば、バイポーラデバイスのオン抵抗の低減を可能にするＳｉＣエピタキシャル基板を製造することが可能となる。
（第２の実施形態）
本実施形態の半導体装置の製造方法は、ｎ型不純物を含む原料ガスを用い、エピタキシャル成長法により第１のＳｉＣ層を形成する第１の工程と、ｎ型不純物を含む原料ガスを用い、原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）を、第１のＳｉＣ層を形成する際の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）よりも高くし、第１のＳｉＣ層よりも薄い膜厚で、エピタキシャル成長法により第２のＳｉＣ層を形成する第２の工程と、を交互に行い、ｎ型ＳｉＣ層を形成する。
本実施形態の半導体装置の製造方法は、第１の実施形態のＳｉＣエピタキシャル基板の製造方法を用いた製造方法である。したがって、第１の実施形態と重複する内容については記述を省略する。
図２は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置２００は、メサ型のＰＩＮダイオードである。
このＰＩＮダイオード２００は、ＳｉＣ基板１０を備えている。ＳｉＣ基板１０は、ｎ＋型の単結晶ＳｉＣ基板である。例えば、表面が０．２度以上１０度以下のオフ角で（０００１）面から傾斜する４Ｈ−ＳｉＣの基板である。
このＳｉＣ基板１０上にはｎ型ＳｉＣ層１２が形成されている。ｎ型ＳｉＣ層１２は、エピタキシャル成長層である。ｎ型ＳｉＣ層１２は、ＰＩＮダイオード２００のドリフト層である。
ｎ型ＳｉＣ層１２は、ｎ型不純物として、例えば、Ｎ（窒素）を含む。ｎ型ＳｉＣ層１２の不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。ｎ型ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ｎ型ＳｉＣ層１２上に、ｐ型不純物を含むｐ型ＳｉＣ層１４が形成される。ｐ型ＳｉＣ層１４は、エピタキシャル成長層である。
ｐ型ＳｉＣ層１４は、例えば、Ａｌ（アルミニウム）をｐ型不純物として含み、不純物濃度が１×１０１６ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐ型ＳｉＣ層１４の膜厚は、例えば、０．２μｍ以上３μｍ以下である。
そして、ｐ型ＳｉＣ層１４と電気的に接続される導電性のアノード電極１６を備えている。アノード電極１６は、例えば、Ｎｉ（ニッケル）のバリアメタル層１６ａと、バリアメタル層１６ａ上のＡｌ（アルミニウム）のメタル層１６ｂとで構成される。
また、ＳｉＣ基板１０の裏面には、導電性のカソード電極１８が形成されている。カソード電極１８は、例えば、Ｎｉ（ニッケル）である。
ＰＩＮダイオード２００には、アノード電極１６の両側に設けられ、ｐ型ＳｉＣ層１４表面からｎ型ＳｉＣ層１２に達する溝部２０が設けられている。溝部２０は、例えば、図示しない酸化膜で埋め込まれる。溝部２０を設けることにより、リーク電流を低減し、高耐圧のＰＩＮダイオード２００が実現される。
次に、本実施形態の半導体装置の製造方法について説明する。図３、図４は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
ＳｉＣ基板１０上にｎ型ＳｉＣ層１２を形成するまでは、第１の実施形態と同様であるので記述を省略する。
次に、ｎ型ＳｉＣ層１２上に、エピタキシャル成長法によりｐ型ＳｉＣ層１４を形成する（図３）。ｐ型ＳｉＣ層１４は、例えば、ｎ型ＳｉＣ層１２と連続的に、同一のエピタキシャル成長装置内で形成する。
ｐ型ＳｉＣ層１４を形成する際の、Ｓｉ（シリコン）の原料ガスは、例えば、水素ガス（Ｈ２）をキャリアガスとするモノシラン（ＳｉＨ４）である。また、Ｃ（炭素）の原料ガスは、例えば、水素ガスをキャリアガスとするプロパン（Ｃ３Ｈ８）である。また、ｎ型不純物であるＮ（窒素）の原料ガスは、例えば、水素ガスで希釈された窒素ガス（Ｎ２）である。そして、Ａｌ（アルミニウム）のソースガスは、例えば、水素ガス（Ｈ２）でバブリングされ、水素ガス（Ｈ２）をキャリアガスとするトリメチルアルミニウム（ＴＭＡ）である。
次に、例えば、公知のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、ｐ型ＳｉＣ層１４表面からｎ型ＳｉＣ層１２に達する溝部２０を形成する（図４）。
その後、公知のプロセスにより、ｐ型ＳｉＣ層１４上にアノード電極１６、ＳｉＣ基板１０の裏面に、導電性のカソード電極１８を形成する。以上の製造方法により、図２に示すＰＩＮダイオード２００が形成される。
本実施形態の半導体装置の製造方法によれば、ドリフト層となるｎ型ＳｉＣ層１２中の炭素空孔が低減される。したがって、ｎ型ＳｉＣ層１２中の正孔のライフタイムが長くなり、低オン抵抗のＰＩＮダイオード２００が実現される。
（第３の実施形態）
本実施形態の半導体装置の製造方法は、ｎ型不純物を含む原料ガスを用い、エピタキシャル成長法により第１のＳｉＣ層を形成する第１の工程と、ｎ型不純物を含む原料ガスを用い、原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）を、第１のＳｉＣ層を形成する際の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）よりも高くし、第１のＳｉＣ層よりも薄い膜厚で、エピタキシャル成長法により第２のＳｉＣ層を形成する第２の工程と、を交互に行い、ｎ型ＳｉＣ層を形成する。さらに、ｎ型ＳｉＣ層に、Ｂ（ボロン）を選択的にイオン注入し、ｐ型ＳｉＣ領域を形成する。
本実施形態の半導体装置の製造方法は、第１の実施形態のＳｉＣエピタキシャル基板の製造方法を用いた製造方法である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置３００は、ＰＩＮダイオードである。
このＰＩＮダイオード３００は、ＳｉＣ基板１０を備えている。ＳｉＣ基板１０は、ｎ＋型の単結晶ＳｉＣ基板である。例えば、表面が０．２度以上１０度以下のオフ角で（０００１）面から傾斜する４Ｈ−ＳｉＣの基板である。
このＳｉＣ基板１０上にはｎ型ＳｉＣ層１２が形成されている。ｎ型ＳｉＣ層１２は、エピタキシャル成長層である。ｎ型ＳｉＣ層１２は、ＰＩＮダイオード３００のドリフト層である。
ｎ型ＳｉＣ層１２は、ｎ型不純物として、例えば、Ｎ（窒素）を含む。ｎ型ＳｉＣ層１２の不純物濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。ｎ型ＳｉＣ層１２の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ｎ型ＳｉＣ層１２表面に、選択的にｐ型不純物を含むｐ型ＳｉＣ領域２２が形成される。ｐ型ＳｉＣ領域２２は、ｎ型ＳｉＣ層１２表面の絶縁膜２４に設けられた開口部下に形成される。絶縁膜２４は、例えば、シリコン酸化膜である。
ｐ型ＳｉＣ領域２２は、例えば、Ｂ（ボロン）をｐ型不純物として含み、不純物濃度が１×１０１６ｃｍ−３以上１×１０２２ｃｍ−３以下である。ｐ型ＳｉＣ領域２２の深さは、例えば、０．２μｍ以上３μｍ以下である。
そして、ｐ型ＳｉＣ領域２２と電気的に接続される導電性のアノード電極１６を備えている。アノード電極１６は、例えば、Ｎｉ（ニッケル）のバリアメタル層１６ａと、バリアメタル層１６ａ上のＡｌ（アルミニウム）のメタル層１６ｂとで構成される。
また、ＳｉＣ基板１０の裏面には、導電性のカソード電極１８が形成されている。カソード電極１８は、例えば、Ｎｉである。
次に、本実施形態の半導体装置の製造方法について説明する。図６、図７は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
ＳｉＣ基板１０上にｎ型ＳｉＣ層１２を形成するまでは、第１の実施形態と同様であるので記述を省略する。
次に、ｎ型ＳｉＣ層１２上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えば、シリコン酸化膜の絶縁膜２４を形成する。その後、例えば、リソグラフィー法およびＲＩＥ法により、絶縁膜２４の一部を選択的に除去し、開口部２６を形成する（図６）。
次に、絶縁膜２４をマスクに開口部２６からｎ型ＳｉＣ層１２に、Ｂ（ボロン）を選択的にイオン注入する。Ｂ（ボロン）のイオン注入により、ｐ型ＳｉＣ領域２２を形成する（図７）。次に、Ｂ（ボロン）を活性化する熱処理を行う。
その後、公知のプロセスにより、ｐ型ＳｉＣ領域２２上にアノード電極１６、ＳｉＣ基板１０の裏面に、カソード電極１８を形成する。以上の製造方法により、図５に示すＰＩＮダイオード３００が形成される。
炭素空孔の存在は、ｐ型不純物であるＢ（ボロン）の拡散速度を増加させる。このため、ｎ型ＳｉＣ中にｐ型の不純物領域を形成する場合にＢ（ボロン）を用いると、安定した不純物プロファイルを形成することが困難である。したがって、ｐ型不純物として、拡散速度の遅いＡｌ（アルミニウム）が一般的に用いられる。
もっとも、Ａｌ（アルミニウム）は、Ｂ（ボロン）と比較して、イオン半径が大きい。このため、イオン注入でＳｉＣ中に導入すると、ＳｉＣに与えるイオン注入ダメージが大きくなる。したがって、例えば、ＰＮジャンクションのリーク電流の増大等、デバイス特性の劣化が懸念される。
本実施形態によれば、ｎ型ＳｉＣ層１２中の炭素空孔が低減される。したがって、ｐ型不純物としてＢ（ボロン）を用いても、拡散速度の増加が抑制される。よって、安定した不純物プロファイルを形成することが可能になる。また、イオン半径の小さいＢ（ボロン）をイオン注入で導入することで、イオン注入ダメージが低減され、特性の優れたＰＩＮダイオード３００が実現される。
本実施形態の半導体装置の製造方法によれば、ドリフト層となるｎ型ＳｉＣ層１２中の炭素空孔が低減される。したがって、ｎ型ＳｉＣ層１２中の正孔のライフタイムが長くなり、低オン抵抗のＰＩＮダイオード３００が実現される。さらに、ｐ型不純物としてＢ（ボロン）を用いることで、特性の優れたＰＩＮダイオード３００が実現される。
（第４の実施形態）
本実施形態の半導体装置の製造方法は、複数の高炭素濃度ＳｉＣ層１２ｂのうちの一部の層が、高炭素濃度ＳｉＣ層１２ｂよりも、さらに、原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が高い超高炭素濃度ＳｉＣ層１２ｃであること、および、Ｂ（ボロン）をイオン注入する際のプロジェクテッドレンジ（Ｒｐ）を、超高炭素濃度ＳｉＣ層１２ｃの深さよりも浅い位置とすること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については、記述を省略する。
図８は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置４００は、ＰＩＮダイオードである。
このＰＩＮダイオード４００は、ｐ型ＳｉＣ領域２２とｎ型ＳｉＣ層１２とで形成されるＰＮジャンクションの位置に、超高炭素濃度ＳｉＣ層１２ｃが設けられる。超高炭素濃度ＳｉＣ層１２ｃの深さは、図８中“ｄ”で示される。
次に、本実施形態の半導体装置の製造方法について説明する。図９は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
ＳｉＣ基板１０上にｎ型ＳｉＣ層１２を形成する際に、第１の実施形態と異なり、複数の高炭素濃度ＳｉＣ層１２ｂの一部の層を、高炭素濃度ＳｉＣ層１２ｂよりも、さらに、原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が高い超高炭素濃度ＳｉＣ層１２ｃとする。本実施形態では、最上層の高炭素濃度層を超高炭素濃度ＳｉＣ層１２ｃとする。超高炭素濃度ＳｉＣ層１２ｃの深さは、図８中“ｄ”で示される。
本実施形態では、超高炭素濃度ＳｉＣ層１２ｃの炭素濃度が高く、超高炭素濃度ＳｉＣ層１２ｃがｎ型ＳｉＣ層１２の上部に形成されるため、超高炭素濃度ＳｉＣ層１２ｃの形成後に加わる熱エネルギーが比較的少ない。したがって、ｎ型ＳｉＣ層１２の形成終了後も、炭素の高濃度領域として残存する。
そして、絶縁膜２４をマスクに開口部２６からｎ型ＳｉＣ層１２に、Ｂ（ボロン）を選択的にイオン注入する際に、プロジェクテッドレンジ（Ｒｐ）を、超高炭素濃度ＳｉＣ層１２ｃの深さよりも浅い位置に設定する。特に、プロジェクテッドレンジ（Ｒｐ）が超高炭素濃度ＳｉＣ層１２ｃ中に位置するよう設定することが望ましい。
その後、活性化の熱処理を行う。そして、ｐ型ＳｉＣ領域２２上にアノード電極１６、ＳｉＣ基板１０の裏面に、カソード電極１８を形成する。
以上の製造方法により、図８に示すＰＩＮダイオード４００が形成される。
超高炭素濃度ＳｉＣ層１２ｃでは、炭素空孔が特に少なくなる。したがって、ｐ型不純物であるＢ（ボロン）の拡散速度が、特に低減される。このため、ｐ型ＳｉＣ領域２２のＢ（ボロン）拡散のストッパーとなり、さらに、安定した不純物プロファイルを形成することが可能になる。
本実施形態の半導体装置の製造方法によれば、ドリフト層となるｎ型ＳｉＣ層１２中の炭素空孔が低減される。したがって、ｎ型ＳｉＣ層１２中の正孔のライフタイムが長くなり、低オン抵抗のＰＩＮダイオード４００が実現される。さらに、Ｂ（ボロン）拡散のストッパーとなる超高炭素濃度ＳｉＣ層１２ｃを形成することで、さらに、特性の優れたＰＩＮダイオード４００が実現される。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に本発明を適用することも可能である。
また、実施形態では、バイポーラデバイスとしてＰＩＮダイオードを例に説明したが、ドリフト層にｎ型のＳｉＣ層を用いるバイポーラデバイスであれば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）等、その他のバイポーラデバイスにも本発明を適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ基板
１２ ｎ型ＳｉＣ層
１２ａ 低炭素濃度ＳｉＣ層（第１のＳｉＣ層）
１２ｂ 高炭素濃度ＳｉＣ層（第２のＳｉＣ層）
１４ ｐ型ＳｉＣ層
２２ ｐ型ＳｉＣ領域
１００ ＳｉＣエピタキシャル基板
２００ ＰＩＮダイオード（半導体装置）
３００ ＰＩＮダイオード（半導体装置）
４００ ＰＩＮダイオード（半導体装置）

Claims (8)

  1. ｎ型不純物を含み第１の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が０．９以上１．２以下である前記第１の原料ガスを用い、エピタキシャル成長法により第１のＳｉＣ層を形成する第１の工程と、
    前記ｎ型不純物を含み第２の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が１．５以上２．５以下である前記第２の原料ガスを用い、前記第１のＳｉＣ層よりも薄い膜厚で、エピタキシャル成長法により第２のＳｉＣ層を形成する第２の工程と、
    を交互に行い、ｎ型不純物濃度が１×１０ １５ ｃｍ −３ 以上５×１０ １６ ｃｍ −３ 以下であるｎ型ＳｉＣ層を形成するＳｉＣエピタキシャル基板の製造方法。
  2. 前記第２のＳｉＣ層の成長速度が、前記第１のＳｉＣ層の成長速度よりも遅い請求項１記載のＳｉＣエピタキシャル基板の製造方法。
  3. 前記第２のＳｉＣ層を形成する際の、前記第２の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が２．０より大きい請求項１または請求項２記載のＳｉＣエピタキシャル基板の製造方法。
  4. 前記第２のＳｉＣ層を形成する際の、前記第２の原料ガス中に含まれる前記ｎ型不純物の量が、前記第１のＳｉＣ層を形成する際の、前記第１の原料ガス中に含まれる前記ｎ型不純物の量よりも多い請求項１ないし請求項３いずれか一項記載のＳｉＣエピタキシャル基板の製造方法。
  5. 前記第２のＳｉＣ層の膜厚が０．１μｍ以上２μｍ以下である請求項１ないし請求項４いずれか一項記載のＳｉＣエピタキシャル基板の製造方法。
  6. ｎ型不純物を含み第１の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が０．９以上１．２以下である前記第１の原料ガスを用い、エピタキシャル成長法により第１のＳｉＣ層を形成する第１の工程と、
    前記ｎ型不純物を含み第２の原料ガス中に含まれるＣ（炭素）とＳｉ（シリコン）の原子数比（Ｃ／Ｓｉ）が１．５以上２．５以下である前記第２の原料ガスを用い、前記第１のＳｉＣ層よりも薄い膜厚で、エピタキシャル成長法により第２のＳｉＣ層を形成する第２の工程と、
    を交互に行い、ｎ型不純物濃度が１×１０ １５ ｃｍ −３ 以上５×１０ １６ ｃｍ −３ 以下であるｎ型ＳｉＣ層を形成する半導体装置の製造方法。
  7. 前記ｎ型ＳｉＣ層上に、
    ｐ型不純物を含むｐ型ＳｉＣ層をエピタキシャル成長法により形成する請求項６記載の半導体装置の製造方法。
  8. 前記ｎ型ＳｉＣ層に、
    Ｂ（ボロン）を選択的にイオン注入し、ｐ型ＳｉＣ領域を形成する請求項６記載の半導体装置の製造方法。
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