CN105723499B - 半导体装置的制造方法以及半导体装置 - Google Patents

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Abstract

本发明提供能够降低导通电阻的半导体装置的制造方法。本发明在基板(11)上形成漂移层(12)。另外，在漂移层表面形成离子注入层(13)。另外，在漂移层内形成剩余碳区域(31)。另外，对漂移层进行加热。在形成剩余碳区域的情况下，在比离子注入层和漂移层的界面深的区域中形成剩余碳区域。在对漂移层进行加热的情况下，激活离子注入层的杂质离子而形成激活层(113)，使晶格间碳原子扩散到激活层侧。

Description

半导体装置的制造方法以及半导体装置
技术领域
本发明改善半导体装置的电气特性。
背景技术
以往以来，存在使用SiC(碳化硅)基板的肖特基二极管、pn二极管、MOSFET(MetalOxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等功率半导体装置。SiC具有比Si高的绝缘击穿电场强度，所以使用SiC基板的这些半导体装置也能够使用于在Si的情况下不能适用的超高耐电压区域(10kV以上)。
在这样的超高耐电压区域中，为了确保耐压，使用低浓度并且厚膜的漂移层。因此，在半导体装置被用作单极型器件的情况下，漂移电阻、进而导通电阻容易变大。因此，为了降低导通电阻，经常使用双极型器件。作为双极型器件，可以举出例如pn二极管或者IGBT等。在双极型器件中，电子以及空穴这两种载流子对传导有贡献，所以低浓度的漂移层看起来犹如高浓度地被掺杂那样发挥作用(电导率调制效果)，导通电阻显著降低。
在讨论双极型器件的性能之后，将过剩载流子由于再结合而消失的时间常数(载流子的生存期)列举为重要的指标。生存期越大，则双极型器件中的电导率调制效果越大，所以作为结果，能够降低导通电阻。另一方面，如果生存期过大，则由于载流子的累积而双极型器件的开关特性恶化，导致开关损失增大。因此，需要根据器件的使用目的，将生存期控制为最佳。
在通常被用作功率器件的材料的Si或者SiC等间接跃迁型半导体中，带间的电子和空穴的再结合速度慢，所以生存期变大。但是，另一方面，当在半导体材料中存在杂质、本征缺陷、位错或者层叠缺陷等结晶缺陷的情况下，在带隙中产生能量能级(缺陷能级)。有时电子和空穴经由该缺陷能级进行再结合，该缺陷被称为再结合中心。在有多个再结合中心的情况下，用各自的再结合过程中的生存期的倒数之和的倒数来表示作为半导体材料的生存期。因此，在有多个的再结合过程中，通过生存期最小的过程来限制半导体材料的生存期的速率。
因此，在间接跃迁型半导体中，并非是半导体材料本来具备的带间跃迁的生存期，而是通过再结合中心来确定生存期。特别是，成为使生存期减小的主要原因的再结合中心被称为生存期抑制因数。
此前，报告了以确定成为SiC的生存期抑制因数的缺陷或者降低它为目的的很多研究成果。
Zhang等针对原生(as-grown)SiC层中的电活性的缺陷(被称为再结合中心或者载流子陷阱)，使用深能级瞬态光谱法(Deep Level Transient Spectroscopy：DLTS)以及少数载流子瞬态光谱法(Mi Nority Carrier Transient Spectroscopy：MCTS)，确定成为生存期抑制因数的缺陷(非专利文献1)。根据非专利文献1，测定由Z1/Z2中心以及EH6/7中心的本征缺陷所导致的电子陷阱以及由硼杂质所导致的空穴陷阱。特别是，Z1/Z2陷阱或者EH6/7陷阱的密度相对于生存期呈现相反的相关性，所以示意了它们是生存期抑制因数。
Hiyoshi等提出通过对原生SiC外延层进行热氧化，在热氧化过程中被放出到SiC层的晶格间碳原子扩散并埋入在原生SiC外延层中存在的碳空位的模型，示出通过热氧化实现Z1/Z2陷阱或者EH6/7陷阱的低密度化(非专利文献2)。
Tsuchida等通过对SiC结晶层实施离子注入而在浅的表面层中追加导入晶格间碳原子，进而通过对SiC结晶进行加热，使被追加导入到表面层的晶格间碳原子扩散到深部，并且使晶格间碳原子与在SiC结晶层中存在的碳空位结合。由此，提出了使陷阱电惰性化的方法(专利文献1)。
Kawahara等针对将铝、磷或者氮等杂质(掺杂物)原子离子注入到SiC层的表面、进而通过高温退火进行电激活而得到的元件构造，进行DLTS评价，从而调查在离子注入中生成的陷阱(非专利文献3)。在非专利文献3中，示出通过离子注入，特别是以高浓度生成Z1/Z2陷阱或者EH6/7陷阱，这些陷阱以从SiC层的表面向深部减少的方式分布。
另外，在SiC器件的制作过程中，将铝或者硼等掺杂物原子离子注入到SiC层的表面，在通过进行退火来在该表面层内使杂质电激活而形成元件构造时，同时离子注入碳原子(专利文献2)。根据专利文献2，与硼一起将碳离子注入到SiC表面层而导入剩余的晶格间碳原子，从而在用于进行电激活的退火时，通过所导入的剩余的晶格间碳原子优先地占有碳空位，硼被选择性地导入到硅空位而非碳空位。作为结果，相比于单独地离子注入硼的情况，电激活的硼的比例增加(硼的激活率提高)。
专利文献1：日本特开2008-53667号公报
专利文献2：日本专利第4141505号公报
非专利文献1：J.Zhang，“Journal of Applied Physics，Vol.93，No.8”，2003，pp.4708-4714
非专利文献2：Toru Hiyoshi，“Applied Physics Express，Vol.2”，2009，pp.091101
非专利文献3：Koutarou Kawahara，“Journal of Applied Physics，Vol.108”，2010，pp.033706
发明内容
在超高耐电压区域(例如10kV以上)中使用的双极型器件中，为了降低导通电阻，积极地利用电导率调制效果。此处重要的是，经由pn结界面，向成为电导率调制的关键的电导率调制层(漂移层)注入少数载流子。
在漂移层是n型半导体的情况下，空穴成为少数载流子。经由pn结界面注入的少数载流子越多，则电导率调制效果越大，作为结果，导通电阻降低。另一方面，当在pn结界面附近(例如从pn结界面起的500nm以内)存在大量碳空位等电活性的缺陷、即载流子陷阱的情况下，阻碍少数载流子的注入，所以电导率调制效果变小，作为结果，接近于单极性(仅电子或者空穴中的某一方的载流子对传导有贡献)的动作，无法降低导通电阻。
如上所述，特别是在通过离子注入形成pn结的情况下，不仅是SiC层的表面，而且直至pn结界面附近都形成载流子陷阱，所以存在抑制电导率调制效果而无法降低导通电阻这样的问题。
本发明是为了解决上述那样的问题而完成的，其目的在于提供一种能够在双极型器件中降低导通电阻的半导体装置的制造方法以及半导体装置。
本发明的一个方式涉及半导体装置的制造方法，具备：漂移层形成工序，在碳化硅半导体基板上，形成第1导电类型的漂移层；离子注入层形成工序，向所述漂移层表面注入作为第2导电类型的杂质的杂质离子，形成被注入该杂质离子的离子注入层；剩余碳区域形成工序，在所述漂移层内注入诱导晶格间的碳的离子即晶格间碳诱导离子，形成剩余的晶格间碳原子存在的剩余碳区域；以及加热工序，在所述离子注入层形成工序之后、并且在所述剩余碳区域形成工序之后，对所述漂移层进行加热，所述剩余碳区域形成工序是向比所述离子注入层和所述漂移层的界面深的区域注入所述晶格间碳诱导离子而形成所述剩余碳区域的工序，所述加热工序是通过对所述漂移层进行加热来激活注入到所述离子注入层的所述杂质离子而形成第2导电类型的激活层、并且使所述晶格间碳原子扩散到所述激活层侧的工序。
本发明的另一个方式涉及半导体装置的制造方法，具备：漂移层形成工序，在碳化硅半导体基板上，形成第1导电类型的漂移层；离子注入层形成工序，向所述漂移层表面注入作为第2导电类型的杂质的杂质离子，形成被注入该杂质离子的离子注入层；基板去除工序，去除所述碳化硅半导体基板；保护膜形成工序，在所述基板去除工序之后，至少在所述离子注入层表面形成保护膜；热氧化膜形成工序，在所述保护膜形成工序之后，在所述漂移层表面以及所述漂移层背面形成热氧化膜；膜去除工序，去除所述保护膜以及所述热氧化膜；以及加热工序，在所述离子注入层形成工序之后，对所述漂移层进行加热，所述热氧化膜形成工序是通过形成所述热氧化膜而使晶格间碳原子向所述漂移层放出的工序，所述加热工序是通过对所述漂移层进行加热来激活注入到所述离子注入层的所述杂质离子而形成第2导电类型的激活层的工序。
本发明的一个方式涉及半导体装置，具有：第1导电类型的漂移层，形成在碳化硅半导体基板上；以及第2导电类型的激活层，形成在所述漂移层的表面侧的预定的区域中，所述激活层表面的载流子寿命A(ns)、所述激活层和所述漂移层的界面的载流子寿命B(ns)以及所述漂移层的厚度T(μm)的关系为：B≥A×10、并且、B≥0.3×T2。
根据本发明的上述方式，在比离子注入层和漂移层的界面深的区域中形成剩余碳区域，进而，通过对漂移层进行加热而使晶格间碳原子向激活层侧扩散，从而能够有效地减少或者去除pn结界面附近的载流子陷阱。因此，能够降低半导体装置的导通电阻。
本发明的目的、特征、方案以及优点根据以下的详细说明和附图将更加明确。
附图说明
图1是用于说明第1实施方式的半导体装置的制造工序的剖面图。
图2是用于说明第1实施方式的半导体装置的制造工序的剖面图。
图3是用于说明第1实施方式的半导体装置的制造工序的剖面图。
图4是用于说明第1实施方式的半导体装置的制造工序的剖面图。
图5是概略地示出利用第1实施方式的半导体装置的制造方法制作的SiC半导体装置的元件构造的剖面图。
图6是用于说明第2实施方式的半导体装置的制造工序的剖面图。
图7是用于说明第2实施方式的半导体装置的制造工序的剖面图。
图8是用于说明第2实施方式的半导体装置的制造工序的剖面图。
图9是用于说明第2实施方式的半导体装置的制造工序的剖面图。
图10是用于说明第2实施方式的半导体装置的制造工序的剖面图。
图11是概略地示出利用第2实施方式的半导体装置的制造方法制作的SiC半导体装置的元件构造的剖面图。
图12是用于说明第3实施方式的半导体装置的制造工序的剖面图。
图13是用于说明第3实施方式的半导体装置的制造工序的剖面图。
图14是用于说明第3实施方式的半导体装置的制造工序的剖面图。
图15是用于说明第3实施方式的半导体装置的制造工序的剖面图。
图16是用于说明第3实施方式的半导体装置的制造工序的剖面图。
图17是用于说明第3实施方式的半导体装置的制造工序的剖面图。
图18是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图19是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图20是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图21是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图22是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图23是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图24是用于说明第4实施方式的半导体装置的制造工序的剖面图。
图25是用于说明利用第1实施方式的半导体装置的制造工序制作的SiC半导体装置中的载流子寿命分布的图。
图26是用于说明利用第1实施方式的半导体装置的制造工序制作的SiC半导体装置中的载流子寿命分布的图。
符号说明
10、20：pn二极管；11：SiC基板；12：SiC外延层；13：离子注入层；14：电场缓和区域；15：阳极电极；16：阴极电极；17：保护膜；18：热氧化膜；30：注入掩模；31、31A、31B：剩余碳区域；113、113A、113B、113C：激活层。
具体实施方式
<第1实施方式>
<制造方法>
图1至图4是概略地示出利用本实施方式的半导体装置的制造方法制作减少或者去除了pn结界面附近(从pn结界面起的例如500nm以内)的载流子陷阱的半导体装置的工序的剖面图。
首先，针对n型的SiC基板11的第1主面(表面)上，实施使用预定的掺杂物的外延生长处理。由此，如图1所示，在n型的SiC基板11上的第1主面上，形成n型的SiC外延层12(或者也称为外延层)。
此处，上述碳化硅(SiC)是宽带隙半导体的一种。宽带隙半导体一般是指具有大致2eV以上的禁带宽的半导体，已知以氮化镓(GaN)为代表的3族氮化物、以氧化锌(ZnO)为代表的2族氧化物、以硒化锌(ZnSe)为代表的2族硫族元素化物以及碳化硅等。在本实施方式中，说明使用碳化硅的情况，但即便是其他半导体以及宽带隙半导体，也能够同样地适用。
接下来，针对SiC外延层12的第1主面的预定的区域(局部区域)，隔着注入掩模30，实施p型掺杂物原子的离子注入处理。作为掺杂物原子，可以举出例如铝、硼、磷或者氮等。作为注入掩模30，使用例如照相制版用的光致抗蚀剂或者氧化膜。由此，如图2所示，在SiC外延层12的第1主面表面内，形成注入有掺杂物离子(杂质离子)的离子注入层13。此处，该离子注入处理既可以通过单一注入能量来进行，也可以在使注入能量阶段性地例如从高向低变化的同时进行。另外，该离子注入处理时的注入面密度优选处于1×1013cm-2至1×1016cm-2的范围内，注入能量优选处于10keV至10MeV的范围内。另外，该离子注入处理中的SiC层的温度优选处于10℃至1000℃的范围内，更优选处于200℃至800℃的范围内。
接下来，针对SiC外延层12的第1主面的预定的区域，还实施诱导晶格间的碳的晶格间碳诱导离子注入处理。作为晶格间碳诱导离子，可以举出例如碳、硅、氢或者氦等。由此，如图3所示，形成剩余的晶格间碳原子存在的剩余碳区域31。此处重要的是，该剩余的晶格间碳原子存在的剩余碳区域31形成于比离子注入层13与SiC外延层12的界面更深的区域(将SiC外延层12内的远离第1主面的方向设为深度方向)。更具体而言，剩余碳区域31形成于离子注入层13和SiC外延层12的界面附近的深的区域侧。优选的是，剩余碳区域31形成于从离子注入层13和SiC外延层12的界面起的500nm以内的深的区域侧。此处，该离子注入处理既可以通过单一注入能量来进行，也可以在使注入能量阶段性地例如从高向低变化的同时进行。另外，该离子注入处理时的注入面密度优选处于1×1013cm-2至1×1016cm-2的范围内，注入能量优选处于10keV至10MeV的范围内。另外，该离子注入处理中的SiC层的温度优选处于10℃至1000℃的范围内，更优选处于200℃至800℃的范围内。另外，该离子注入处理中的注入能量优选大于在先前的掺杂物原子的离子注入时使用的注入能量。由此，能够在比离子注入层13和SiC外延层12的界面更深的区域中，形成剩余的晶格间碳原子存在的剩余碳区域31。另外，优选以超过在pn结界面(离子注入层13和SiC外延层12的界面)的附近(从pn结界面起的例如500nm以内)可生成的载流子陷阱的密度的方式，选择该离子注入处理中的注入面密度(例如1×1013cm-2以上)。另外，在本实施方式中，在注入掺杂物离子之后注入晶格间碳诱导离子，但也可以调换该顺序。
接下来，通过对SiC外延层12进行加热，将离子注入层13中的掺杂物原子激活，并且晶格间碳原子扩散到离子注入层13侧，与pn结界面附近的点缺陷结合。由此，如图4所示，形成p型的激活层113，并且特别是减少或者去除pn结界面附近的载流子陷阱。此处，SiC外延层12的加热温度优选处于1000℃至2000℃的范围内，更优选优选处于1400℃至1800℃的范围内。
图5是概略地示出利用本实施方式的半导体装置的制造方法制作的SiC半导体装置(pn二极管)的元件构造的剖面图。
如该图所示，使用SiC的pn二极管10具备SiC基板11、SiC外延层12(漂移层)、激活层113(阳极区域)、电场缓和区域14、阳极电极15以及阴极电极16。
SiC外延层12(漂移层)是在高浓度n型的SiC基板11的第1主面上通过外延生长处理形成的浓度比SiC基板11低的n型层。激活层113(阳极区域)是在低浓度n型的SiC外延层12表面内的预定的区域中通过离子注入处理形成的高浓度p型的层。电场缓和区域14是在低浓度n型的SiC外延层12表面内的预定的区域中通过离子注入处理形成的浓度比激活层113低的p型区域。阳极电极15是在激活层113(阳极区域)表面形成的电极。阴极电极16是在SiC基板11的第2主面(与第1主面相反的一侧的面、即背面)上形成的电极。
根据这样的pn二极管10，特别是在pn结界面附近，电活性的点缺陷与晶格间碳原子结合，减少或者去除载流子陷阱，所以在pn界面，促进少数载流子的注入，能够实现良好的电气特性。
<效果>
根据本实施方式，在半导体装置的制造方法中，在作为碳化硅半导体基板的SiC基板11上，形成作为第1导电类型(例如n型)的漂移层的SiC外延层12。另外，向SiC外延层12表面注入作为第2导电类型(例如p型)的杂质的杂质离子，形成被注入该杂质离子的离子注入层13。另外，在SiC外延层12内注入诱导晶格间的碳的离子即晶格间碳诱导离子，形成剩余的晶格间碳原子存在的剩余碳区域31。另外，在形成离子注入层13之后，并且，在形成剩余碳区域31之后，对SiC外延层12进行加热。
然后，在形成剩余碳区域31的情况下，在比离子注入层13和SiC外延层12的界面深的区域中注入晶格间碳诱导离子，形成剩余碳区域31。另外，在对SiC外延层12进行加热的情况下，通过对SiC外延层12进行加热，激活注入到离子注入层13的杂质离子而形成第2导电类型的激活层113，并且使晶格间碳原子扩散到激活层113侧。
另外，剩余碳区域31还能够与后述的剩余碳区域31A调换。与此相伴地，激活层113能够与后述的激活层113A调换。
根据这样的结构，在比离子注入层13和SiC外延层12的界面深的区域中形成剩余碳区域31，进而，对SiC外延层12进行加热，从而使晶格间碳原子扩散到激活层113侧，从而能够有效地减少或者去除pn结界面附近的载流子陷阱。因此，促进经由pn结界面的少数载流子的注入，能够降低半导体装置的导通电阻。
另外，针对剩余碳区域31，在比离子注入层13和SiC外延层12的界面深的区域中注入晶格间碳诱导离子，所以能够避开以更高的浓度生成载流子陷阱的离子注入层13表面而导入晶格间碳原子。因此，在通过对SiC外延层12进行加热而使晶格间碳原子扩散时，相比于向离子注入层13表面注入晶格间碳诱导离子的情况，能够使pn结界面附近的点缺陷和晶格间碳原子高效地结合。因此，无需将晶格间碳原子的注入面密度设为高浓度，注入面密度超过pn结界面附近的浓度更低的载流子陷阱的密度即可。
另外，当在比离子注入层13和SiC外延层12的界面浅的区域中形成剩余碳区域的情况下，在通过对SiC外延层12进行加热而使晶格间碳原子扩散时，为了使晶格间碳原子的扩散到达pn结界面附近的点缺陷，需要以浓度更高的晶格间碳原子的注入面密度来注入晶格间碳诱导离子。在离子注入层13表面以更高的浓度生成载流子陷阱，所以需要以超过该区域中的载流子陷阱的密度的程度的注入面密度来导入晶格间碳诱导离子。在注入的离子的注入面密度高的情况下，也有可能产生新的注入缺陷。
另外，根据本实施方式，在形成剩余碳区域31的情况下，将注入面密度比离子注入层13和SiC外延层12的界面的载流子陷阱的密度大的晶格间碳诱导离子注入，形成剩余碳区域31。
根据这样的结构，通过注入晶格间碳诱导离子，能够充分地减少或者去除离子注入层13和SiC外延层12的界面的载流子陷阱。
图25以及图26是用于说明利用本实施方式的半导体装置的制造方法制作的SiC半导体装置(pn二极管)中的载流子寿命分布的图。图26概略地示出图25所示的pn二极管的YY’剖面(基板的厚度方向)的载流子寿命。在图26中，纵轴表示载流子寿命，横轴表示YY’剖面上的深度位置。
在图25中，a、b、c以及d分别表示激活层113的表面、激活层113的下表面和SiC外延层12的界面(pn结界面)、SiC外延层12和SiC基板11的界面、SiC基板11的背面的深度位置。
另外，在图26中，A表示位置a(激活层的表面)处的载流子寿命，B表示位置b(pn结界面)处的载流子寿命。另外，T表示位置bc之间的长度(漂移层的厚度)。
在本实施方式中，设想离子注入例如铝等掺杂物来形成激活层(在pn二极管的情况下是阳极层)，所以与通过外延生长形成激活层的情况不同，直至pn结界面附近为止形成大量载流子陷阱。
由于经由pn结界面注入少数载流子，所以为了促进电导率调制来降低器件的导通电阻，积极地去除或者降低pn结界面的载流子陷阱是重要的。
在本实施方式中，在比pn结界面深的区域中，注入比pn结界面的载流子陷阱的密度大的注入面密度的碳离子，形成剩余碳区域。因此，能够积极地去除或者降低pn结界面的载流子陷阱。其结果，如图26所示，实现位置b(pn结界面)处的载流子寿命B相对于位置a(激活层的表面)处的载流子寿命A存在如下关系的载流子寿命分布。
[式1]
B＞＞A
另外，在激活层的表面，载流子陷阱未被充分降低，所以载流子寿命小。
另外，如图26所示，所注入的碳离子以基板的厚度方向的注入峰值位置为起点而扩散，所以载流子寿命成为在碳离子的注入峰值位置处取最大值、朝向位置b或者位置c逐渐减少的分布图。作为A、B以及T的关系，优选设为下式。
[式2]
B≥A×10、并且、B≥0.3×T2(B的单位：ns、T的单位：μm)
例如，如果将激活层的表面的载流子寿命A设为100ns、将漂移层的厚度T设为100μm，则优选以使pn结界面的载流子寿命B成为3μs以上的方式，选择碳离子的注入面密度以及注入能量。假设在下式的情况下，
[式3]
B＜3μs
无法从激活层供给用于漂移层接受充分的电导率调制的少数载流子，无法降低器件的导通电阻。
<第2实施方式>
<制造方法>
图6至图10是概略地示出利用本实施方式的半导体装置的制造方法来制作减少或者去除了pn结界面附近的载流子陷阱的半导体装置的工序的剖面图。另外，关于与第1实施方式中的情况同样的内容，适当地省略说明。
首先，针对n型的SiC基板11的第1主面上，实施使用预定的掺杂物的外延生长处理(参照图6)。接下来，针对SiC外延层12的第1主面的预定的区域，隔着注入掩模30实施掺杂物原子的离子注入处理(参照图7)。
接下来，通过蚀刻或者机械方法，完全去除SiC基板11。由此，如图8所示，SiC外延层12的第2主面露出。
接下来，针对SiC外延层12的第2主面的预定的区域或者主面整体，进一步实施晶格间碳诱导离子注入处理。作为晶格间碳诱导离子，可以举出例如碳、硅、氢或者氦等。由此，如图9所示，形成剩余的晶格间碳原子存在的剩余碳区域31A。此处重要的是，该剩余的晶格间碳原子存在的剩余碳区域31A形成于比离子注入层13和SiC外延层12的界面深的区域。此处，该离子注入处理既可以通过单一注入能量来进行，也可以在使注入能量阶段性地例如从高向低变化的同时进行。另外，该离子注入处理时的注入面密度优选处于1×1013cm-2至1×1016cm-2的范围内，注入能量优选处于10keV至10MeV的范围内。另外，该离子注入处理中的SiC层的温度优选处于10℃至1000℃的范围内，更优选处于200℃至800℃的范围内。另外，优选以超过在pn结界面附近(从pn结界面起的例如500nm以内)可生成的载流子陷阱的密度的方式，选择该离子注入处理中的注入面密度(例如1×1013cm-2以上)。另外，在本实施方式中，在注入掺杂物离子之后去除SiC基板11而注入晶格间碳诱导离子，但该顺序也可以调换。
接下来，通过对SiC外延层12进行加热，将离子注入层13中的掺杂物原子激活，并且使晶格间碳原子扩散到离子注入层13侧，与pn结界面附近的点缺陷结合。由此，如图10所示，形成p型的激活层113A，并且特别是减少或者去除pn结界面附近的载流子陷阱。此处，SiC外延层12的加热温度优选处于1000℃至2000℃的范围内，更优选处于1400℃至1800℃的范围内。
图11是概略地示出利用本实施方式的半导体装置的制造方法制作的SiC半导体装置(pn二极管)的元件构造的剖面图。
如该图所示，使用SiC的pn二极管20具备SiC外延层12(漂移层)、激活层113A(阳极区域)、电场缓和区域14、阳极电极15以及阴极电极16。激活层113A(阳极区域)是在低浓度n型的SiC外延层12表面内的预定的区域中通过离子注入处理形成的高浓度p型的层。
根据这样的pn二极管20，特别是在pn结界面附近，电活性的点缺陷与晶格间碳原子结合，减少或者去除载流子陷阱，所以在pn界面，促进少数载流子的注入，能够实现良好的电气特性。
<效果>
根据本实施方式，在半导体装置的制造方法中，在形成剩余碳区域31A之前，去除作为碳化硅半导体基板的SiC基板11。然后，在形成剩余碳区域31A的情况下，从作为漂移层的SiC外延层12背面，注入晶格间碳诱导离子。
根据这样的结构，晶格间碳诱导离子注入方法的自由度提高。
<第3实施方式>
<制造方法>
图12至图17是概略地示出利用本实施方式的半导体装置的制造方法制作减少或者去除了pn结界面附近的载流子陷阱的半导体装置的工序的剖面图。另外，关于与第1实施方式或者第2实施方式中的情况同样的内容，适当地省略说明。
首先，针对n型的SiC基板11的第1主面上，实施使用预定的掺杂物的外延生长处理(参照图12)。接下来，针对SiC外延层12的第1主面的预定的区域，隔着注入掩模30，实施掺杂物原子的离子注入处理(参照图13)。
接下来，通过蚀刻或者机械方法，完全去除SiC基板11(参照图14)。
接下来，在SiC外延层12以及离子注入层13的第1主面上，形成保护膜17。作为保护膜17，使用例如沉积氧化膜。接下来，通过实施热氧化，在SiC外延层12的第2主面上形成热氧化膜18。在SiC外延层12以及离子注入层13的第1主面上形成保护膜17，所以不形成热氧化膜18。此处，热氧化温度优选处于1000℃至1500℃的范围内，热氧化时间优选处于10分钟至100小时的范围内。由此，如图15所示，仅在SiC外延层12的第2主面上，形成热氧化膜18。
此处，也可以仅在SiC外延层12的第1主面中的离子注入层13的第1主面上，形成保护膜17。在该情况下，通过接下来的热氧化，在SiC外延层12的第1主面中的未形成离子注入层13的区域上以及第2主面上，形成热氧化膜18，在离子注入层13的第1主面上，不形成热氧化膜18。
在上述热氧化过程中，通过形成热氧化膜18而被放出到SiC外延层12的晶格间碳原子与在SiC外延层12以及pn结界面附近存在的点缺陷结合，从而减少或者去除载流子陷阱。此处，在pn结界面附近(从pn结界面起的例如500nm以内)存在的点缺陷的密度比在SiC外延层12中存在的点缺陷的密度大几个数量级，所以主要在pn结界面附近，产生晶格间碳原子和点缺陷的结合。
接下来，如图16所示，通过蚀刻或者机械方法，完全去除保护膜17以及热氧化膜18。
接下来，通过对SiC外延层12进行加热，将离子注入层13中的掺杂物原子激活。由此，如图17所示，形成p型的激活层113B。SiC外延层12的加热温度优选处于1000℃至2000℃的范围内，更优选处于1400℃至1800℃的范围内。
<效果>
根据本实施方式，在半导体装置的制造方法中，在作为碳化硅半导体基板的SiC基板11上，形成作为第1导电类型(例如n型)的漂移层的SiC外延层12。另外，向SiC外延层12表面注入作为第2导电类型(例如p型)的杂质的杂质离子，形成被注入该杂质离子的离子注入层13。另外，去除SiC基板11。另外，在去除SiC基板11之后，至少在离子注入层13表面形成保护膜17。另外，在形成保护膜17之后，在SiC外延层12表面以及SiC外延层12背面形成热氧化膜18。另外，去除保护膜17以及热氧化膜18。另外，在形成离子注入层13之后，对SiC外延层12进行加热。
然后，在形成热氧化膜18的情况下，通过形成热氧化膜18，使晶格间碳原子向SiC外延层12放出。另外，在对SiC外延层12进行加热的情况下，通过对SiC外延层12进行加热，激活注入到离子注入层13的杂质离子而形成第2导电类型的激活层113B。
根据这样的结构，通过在形成热氧化膜18时使晶格间碳原子向SiC外延层12放出，能够减少或者去除pn结界面附近的载流子陷阱。因此，促进经由pn结界面的少数载流子的注入，能够降低半导体装置的导通电阻。
另外，离子注入层13表面被保护膜17覆盖，所以在离子注入层13表面不形成热氧化膜18。因此，在通过形成热氧化膜18而向SiC外延层12放出晶格间碳原子时，能够避开以更高的浓度生成载流子陷阱的离子注入层13表面而导入晶格间碳原子。
<第4实施方式>
<制造方法>
图18至图24是概略地示出利用本实施方式的半导体装置的制造方法制作减少或者去除了pn结界面附近的载流子陷阱的半导体装置的工序的剖面图。另外，关于与第1实施方式、第2实施方式或者第3实施方式中的情况同样的内容，适当地省略说明。
首先，针对n型的SiC基板11的第1主面上，实施使用预定的掺杂物的外延生长处理(参照图18)。接下来，针对SiC外延层12的第1主面的预定的区域，隔着注入掩模30实施掺杂物原子的离子注入处理(参照图19)。
接下来，通过蚀刻或者机械方法，完全去除SiC基板11(参照图20)。
接下来，在SiC外延层12以及离子注入层13的第1主面上，形成保护膜17。接下来，通过实施热氧化，在SiC外延层12的第2主面上形成热氧化膜18(参照图21)。
接下来，在去除保护膜17以及热氧化膜18之后(参照图22)，针对SiC外延层12的第2主面的预定的区域或者主面整体，实施碳离子注入处理(参照图23)。然后，在形成剩余的晶格间碳原子存在的剩余碳区域31B之后，对SiC外延层12进行加热，从而形成p型的激活层113C(参照图24)。
由此，在上述热氧化过程中，除了通过形成热氧化膜18而被放出到SiC外延层12的晶格间碳原子以外，还通过离子注入处理导入剩余的晶格间碳原子，所以能够有效地降低或者去除在SiC外延层12以及pn结界面附近(从pn结界面起的例如500nm以内)存在的点缺陷。
<效果>
根据本实施方式，在半导体装置的制造方法中，在去除作为碳化硅半导体基板的SiC基板11之后，并且，在对作为漂移层的SiC外延层12进行加热之前，至少在离子注入层13表面形成保护膜17，在SiC外延层12表面以及SiC外延层12背面形成热氧化膜18，进而，去除保护膜17以及热氧化膜18。
然后，通过形成热氧化膜18，使晶格间碳原子向SiC外延层12放出。
根据这样的结构，除了通过形成热氧化膜18而被放出到SiC外延层12的晶格间碳原子之外，还通过离子注入处理导入剩余的晶格间碳原子，所以能够有效地降低或者去除在SiC外延层12以及pn结界面附近(从pn结界面起的例如500nm以内)存在的点缺陷。
另外，在上述实施方式中，作为例子举出作为半导体装置使用pn二极管20的情况，但除了pn二极管以外，在制作具有pn结的各种SiC双极型器件(IGBT、GTO(Gate Turn-OffThyristor，门极关断晶闸管)或者BJT(Bipolar Junction Transistor，双极结型晶体管)等)时，也能够通过应用本发明的半导体装置的制造方法，大幅提高器件的电气特性。
在上述实施方式中，还记载了各构成要素的材质、材料或者实施的条件(例如SiC的结晶类型、半导体的导电类型、各层的具体厚度以及杂质浓度等)，但它们仅为例示而不限于记载的内容。
另外，本发明能够在其发明的范围内实施各实施方式的自由组合、或者各实施方式的任意的构成要素的变形或者各实施方式的任意的构成要素的省略。

Claims (14)

1.一种半导体装置的制造方法，具备：
漂移层形成工序，在碳化硅半导体基板上，形成n型的漂移层；
离子注入层形成工序，向所述漂移层表面注入作为p型的杂质的杂质离子，形成被注入该杂质离子的离子注入层；
剩余碳区域形成工序，在所述漂移层内注入诱导晶格间的碳的离子即晶格间碳诱导离子，形成剩余的晶格间碳原子存在的剩余碳区域；以及
加热工序，在所述离子注入层形成工序之后、并且在所述剩余碳区域形成工序之后，对所述漂移层进行加热，
所述剩余碳区域形成工序是向比所述离子注入层和所述漂移层的界面深的区域注入所述晶格间碳诱导离子而形成所述剩余碳区域的工序，
所述加热工序是通过对所述漂移层进行加热来激活注入到所述离子注入层的所述杂质离子而形成p型的激活层、并且使所述晶格间碳原子扩散到所述激活层侧的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述剩余碳区域形成工序是在从所述离子注入层和所述漂移层的界面起的500nm以内的深的区域侧注入所述晶格间碳诱导离子而形成所述剩余碳区域的工序。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述剩余碳区域形成工序是从所述漂移层表面注入所述晶格间碳诱导离子的工序。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述剩余碳区域形成工序之前，还具备基板去除工序，该基板去除工序是去除所述碳化硅半导体基板的工序，
所述剩余碳区域形成工序是从所述漂移层背面注入所述晶格间碳诱导离子的工序。
5.根据权利要求1至4中的任意一项所述的半导体装置的制造方法，其特征在于，
所述剩余碳区域形成工序是注入作为碳的所述晶格间碳诱导离子而形成所述剩余碳区域的工序。
6.根据权利要求1至4中的任意一项所述的半导体装置的制造方法，其特征在于，
所述剩余碳区域形成工序是将注入面密度是1×1013cm-2至1×1016cm-2、注入能量是10keV至10MeV的所述晶格间碳诱导离子注入而形成所述剩余碳区域的工序。
7.根据权利要求1至4中的任意一项所述的半导体装置的制造方法，其特征在于，
所述剩余碳区域形成工序是将注入面密度比所述离子注入层和所述漂移层的界面的载流子陷阱的密度大的所述晶格间碳诱导离子注入而形成所述剩余碳区域的工序。
8.根据权利要求1至4中的任意一项所述的半导体装置的制造方法，其特征在于，
所述离子注入层形成工序是注入所述杂质离子来形成所述离子注入层的工序，其中，所述杂质离子是铝、硼、磷或者氮。
9.根据权利要求1至4中的任意一项所述的半导体装置的制造方法，其特征在于，
在所述加热工序中，对所述漂移层进行加热的温度在1400℃至1800℃的范围内。
10.一种半导体装置的制造方法，具备：
漂移层形成工序，在碳化硅半导体基板上，形成n型的漂移层；
离子注入层形成工序，向所述漂移层表面注入作为p型的杂质的杂质离子，形成被注入该杂质离子的离子注入层；
基板去除工序，去除所述碳化硅半导体基板；
保护膜形成工序，在所述基板去除工序之后，至少在所述离子注入层表面形成保护膜；
热氧化膜形成工序，在所述保护膜形成工序之后，在所述漂移层表面以及所述漂移层背面形成热氧化膜；
膜去除工序，去除所述保护膜以及所述热氧化膜；以及
加热工序，在所述离子注入层形成工序之后，对所述漂移层进行加热，
所述热氧化膜形成工序是通过形成所述热氧化膜而向所述漂移层放出晶格间碳原子的工序，
所述加热工序是通过对所述漂移层进行加热来激活注入到所述离子注入层的所述杂质离子而形成p型的激活层的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
所述离子注入层形成工序是注入所述杂质离子来形成所述离子注入层的工序，其中，所述杂质离子是铝、硼、磷或者氮。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述加热工序中，对所述漂移层进行加热的温度在1400℃至1800℃的范围内。
13.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述热氧化膜形成工序中，形成所述热氧化膜的温度在1000℃至1500℃的范围内。
14.一种半导体装置，具有：
n型的漂移层，形成在碳化硅半导体基板上；以及
p型的激活层，形成在所述漂移层的表面侧的预定的区域中，
所述激活层表面的载流子寿命A(ns)、所述激活层和所述漂移层的界面的载流子寿命B(ns)以及所述漂移层的厚度T(μm)的关系为：
B≥A×10、并且、B≥0.3×T2。
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