KR20070029633A - 불(ｂｏｕｌｅ)-성장 실리콘 카바이드 드리프트층을 이용한전력 반도체 소자의 형성 방법 및 그에 의하여 형성된전력 반도체 소자 - Google Patents

불(ｂｏｕｌｅ)-성장 실리콘 카바이드 드리프트층을 이용한전력 반도체 소자의 형성 방법 및 그에 의하여 형성된전력 반도체 소자 Download PDF

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조셉 존 수마케리스
허드슨 맥도날드 호브굿
마이클 제임스 패이슬리
재슨 로날드 제니
주니어 캘빈 에이치. 카터
발레리 페도로비치 츠베트코브
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크리 인코포레이티드
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Abstract

고전압 실리콘 카바이드 전력 소자의 형성 방법은 엄청나게 고가의 에피택셜 성장 실리콘 카바이드층 대신 고순도 실리콘 카바이드 웨이퍼 소재로부터 유도된 고순도 실리콘 카바이드 드리프트층을 사용한다. 본 방법은 약 100 ㎛보다 두꺼운 두께를 갖는 드리프트층을 이용하여 10 kV 이상의 차단 전압을 지지할 수 있는 소수 캐리어 및 다수 캐리어 전력 소자 모두의 형성 방법을 포함한다. 상기 드리프트층은 내부의 n-형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층으로서 형성된다. 이러한 n-형 도펀트 농도는 중성자 변환 도핑(NTD) 기술을 이용하여 달성될 수 있다.

Description

불(ｂｏｕｌｅ)-성장 실리콘 카바이드 드리프트층을 이용한 전력 반도체 소자의 형성 방법 및 그에 의하여 형성된 전력 반도체 소자{Methods of forming power semiconductor devices using boule-grown silicon carbide drift layers and power semiconductor devices formed thereby}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 실리콘 카바이드 전력 소자의 형성 방법 및 그에 의하여 형성된 소자에 관한 것이다.
반도체 전력 소자는 대전류를 이송하고 고전압을 지지하기 위해 널리 사용된다. 통상의 전력 소자는 일반적으로 실리콘 반도체 재료를 이용하여 제조된다. 널리 사용되는 전력 소자의 하나는 전력 모스펫(MOSFET)이다. 전력 모스펫에서 게이트 전극은 적절한 게이트 바이어스의 적용에 따라 개폐 제어(turn-on and turn-off control)를 제공한다. 예를 들면, 포지티브 게이트 바이어스를 적용함으로써 p-형 베이스 영역에 전도성 n-형 역전층(inversion-layer) 채널("채널 영역"이라고도 불리는)이 형성되면 n-형 증진-모드 모스펫에서 턴온(turn-on)이 일어난다. 역전층 채널은 n-형 소스와 드리프트/드레인 영역을 전기적으로 연결하고 이들 사이에서 다수 캐리어의 전도를 허용한다.
전력 모스펫의 게이트 전극은 개재된 절연층, 특히 이산화 실리콘에 의하여 베이스 영역과 분리된다. 상기 게이트가 베이스 영역과 절연되기 때문에 전도성 상태로 모스펫을 유지하거나 모스펫을 온 상태에서 오프 상태로 또는 그 반대로 스위치하기 위해 게이트 전류가 거의 요구되지 않는다. 상기 게이트는 모스펫의 베이스 영역과 커패시터를 형성하기 때문에 상기 게이트 전류는 스위치 동안 작게 유지된다. 따라서, 스위치 동안은 충전 및 방전 전류("변위 전류(displacement current)")만이 요구된다. 게이트 전극과 관련한 높은 입력 임피던스 때문에 게이트 구동 회로에는 최소 전류 요구가 부담된다. 또한, 모스펫에서 전류 전도는 역전층 채널을 이용하여 다수 캐리어 수송을 통해 일어나기 때문에 과잉 소수 캐리어의 재결합 및 저장과 관련한 지연은 존재하지 않는다. 따라서, 전력 모스펫의 스위치 속도는 바이폴라 트랜지스터와 같이 많은 소수 캐리어 소자보다 10의 여러 차수배 만큼 더 빠르게 만들어질 수 있다. 바이폴라 트랜지스터와는 달리, 전력 모스펫은 "2차 항복(second breakdown)"으로 알려진 파괴적인 고장 메커니즘을 만나지 않으면서 고전류 밀도와 고전압의 적용을 비교적 오랜 시간동안 견디도록 설계될 수 있다. 전력 모스펫을 통한 순방향 전압 강하는 온도의 증가와 함께 증가하고 이에 의하여 병렬로 연결된 소자에서 균일한 전류 분포를 증진시킬 수 있기 때문에 전력 모스펫은 용이하게 병렬화할 수 있다.
전력 모스펫을 개발하기 위한 노력에는 기판 물질로서 실리콘 카바이드(SiC)를 연구하는 것도 포함되어 왔다. 실리콘 카바이드는 실리콘에 비하여 더 넓은 밴드갭, 더 낮은 유전 상수, 더 높은 항복 전계 강도, 더 높은 열전도도 및 더 높은 포화 전자 드리프트 속도를 갖는다. 따라서, 실리콘 카바이드 전력 소자는 실리콘 전력 소자보다 더 높은 온도, 더 높은 전력 및 전압 레벨 및/또는 더 낮은 비 온-저항(specific on-resistance)에서 작동하도록 만들어질 수 있다. 그럼에도 불구하고, 만일 소자 내부의 전압 지지 드리프트 영역(voltage supporting drift region)의 두께가 불충분하다면 실리콘 카바이드 전력 소자의 전압 레이팅(rating)이 여전히 제한될 수 있다. 따라서, 실리콘 카바이드의 바람직한 전기적 특성에도 불구하고 그 내부에 더 두꺼운 전압 지지 영역을 갖는 실리콘 카바이드 전력 소자에 대한 요구가 계속된다.
<발명의 개요>
고전압 실리콘 카바이드 전력 소자를 형성하는 방법은 값비싼 에피택시 성장된 실리콘 카바이드층 대신 고순도 실리콘 카바이드 웨이퍼 물질로부터 유도된 실리콘 카바이드 드리프트층을 이용한다. 상기 방법은 10 kV보다 큰 차단 전압(blocking voltage)을 지지할 수 있고 약 100 ㎛보다 두꺼운 두께를 갖는 드리프트층을 사용할 수 있는 소수 및/또는 다수 캐리어 전력 소자를 형성하는 단계를 포함할 수 있다. 이러한 다수 및 소수 캐리어 전력 소자는 모스펫, JFET, PiN 다이오드, IGBT, BJT, GTO 및 다른 소자를 포함한다. 특히, 소수 캐리어 소자에서의 고순도 실리콘 카바이드 웨이퍼 물질의 사용은 50 나노초의 특성 소수 캐리어 초과 수명을 갖는 소자를 가져올 수 있다. 본 발명의 일부 구현예에 따른 실리콘 카바이드 전력 소자의 형성 방법은 10 kV 또는 더 높은 차단 전압을 지지하는 실리콘 카바이드 전력 모스펫을 형성하는 단계를 포함한다. 이는 4H 불(boule)-성장된 실리콘 카 바이드 드리프트층으로서 그 안에 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 갖는 실리콘 카바이드 드리프트층을 형성하고 상기 실리콘 카바이드 드리프트층 위에 p-형 실리콘 카바이드 베이스 영역을 형성함으로써 이루어질 수 있다. 불-성장된 실리콘 카바이드를 형성하는 기술은 승화(sublimation) 성장, 연속 성장 및 고온 CVD를 포함한다. p-형 실리콘 카바이드 베이스 영역은 상기 드리프트층과 p-n 정류접합을 형성할 수 있다. 상기 p-형 실리콘 카바이드 베이스 영역과 p-n 정류접합을 정의하는 n-형 실리콘 카바이드 소스 영역 역시 형성된다. 상기 p-형 실리콘 카바이드 베이스 영역에 인접하여 게이트 전극이 형성된다. 충분한 크기의 게이트 전극 전압의 적용이 상기 베이스 영역에 역전층의 형성을 가져올 수 있도록 상기 게이트 전극은 상기 베이스 영역에 충분히 근접한다. 이 역전층 채널은 상기 소스 영역과 상기 드리프트층 사이에 순방향 온-상태(on-state) 전도동안 전기 전도 경로를 제공하도록 작동한다.
본 발명의 일부 구현예에 따르면, 실리콘 카바이드 드리프트층을 형성하는 단계에 앞서 시드(seed)를 이용한 승화성장에 의하여 실리콘 카바이드 불(boule)을 형성하고 상기 실리콘 카바이드 불에 충분한 영향력을 갖는 열 중성자를 조사함으로써 상기 실리콘 카바이드 불 내에서 실리콘 원자를 n-형 포스포러스 원자로 변환(transmute)시키는 단계가 선행된다. 특히, 상기 조사 단계는 불 내에서 약 2×1015 cm-3보다 낮은 n-형 도펀트 농도를 보상해 주는 조건에서 수행될 수 있다. 상기 조사 단계에 이어서, 많은 4H 승화-성장 실리콘 카바이드 웨이퍼를 수득하기 위해 실리콘 카바이드 불을 소잉(sawing)하는 단계가 계속된다. 다음으로, 상기 웨이퍼는 상기 조사로 인한 손상을 제거하기에 충분히 높은 온도에서 충분한 시간 동안 활발하게 어닐링된다. 상기 어닐링 단계는 n-형 포스포러스 원자(예를 들면, 격자 사이트에 있지 않은 것들)를 활성화시키고, 약 50 나노초보다 긴 특성 소수 캐리어 수명을 갖는 고순도 드리프트층 물질을 수득하기에 충분한 수준으로 웨이퍼의 트랩 밀도를 감소시키기 위해서도 수행될 수 있다. 어닐링 단계에 이어서, 상기 웨이퍼는 원하는 두께로 평탄화될 수 있으며 상기 두께는 원하는 전력 소자의 전압 레이팅의 함수일 수 있다.
본 발명의 추가적인 구현예에 따른 실리콘 카바이드 전력 소자를 형성하는 방법은, 대향하는 C 및 Si 면을 자신의 위에 갖고 약 100 ㎛ 내지 약 400 ㎛의 두께를 갖는 n-형 드리프트층을 수득하기 위해, 그 안에 넷 n-형 도펀트 농도를 갖는 4H 승화-성장 실리콘 카바이드 웨이퍼를 활발하게 어닐링한 후 평탄화함으로써 실리콘 카바이드 다이오드를 형성하는 단계를 포함한다. 그런 후, n-형 드리프트층의 C-면 위에 n+ 실리콘 카바이드층이 에피택셜 성장되거나 주입될 수 있고, n-형 드리프트층의 Si-면 위에 p+ 실리콘 카바이드층이 에피택셜 성장되거나 주입될 수 있다. 상기 p+ 실리콘 카바이드층, n-형 드리프트층 및 n+ 실리콘 카바이드층은 함께 약 10 kV보다 높은 차단 전압을 갖는 P-i-N 다이오드를 형성할 수 있다. 여기서, p+ 실리콘 카바이드층은 상기 드리프트층에 충분한 양의 소수 캐리어(예를 들면, 홀)를 주입함으로써, 상기 다이오드가 순방향 바이어스될 때 그 안에 전도성 변조(conductivity modulation)를 일으키기 위하여 조작될 수 있다.
본 발명의 또 다른 구현예에 따르면, 약 2×1014 cm-3 내지 약 2×1015 cm-3의 넷 n-형 도펀트 농도를 그 안에 갖는 4H 불-성장 실리콘 카바이드 드리프트층을 형성하고, 이어서 상기 실리콘 카바이드 드리프트층의 Si-면 위에 n-형 실리콘 카바이드 에피층을 형성함으로써 실리콘 카바이드 접합 전계효과 트랜지스터(JFET)가 형성될 수 있다. 이 n-형 에피층은 JFET의 채널영역으로서 작동한다. n-형 실리콘 카바이드 소스 영역이 상기 n-형 실리콘 카바이드 에피층 위에 또는 그 안에 형성된다. 상기 n-형 소스 영역은 상기 n-형 에피층보다 더 높게 도핑되고, 상기 n-형 에피층은 상기 n-형 드리프트층보다 더 높게 도핑된다. p-형 실리콘 카바이드 게이트 전극이 상기 n-형 실리콘 카바이드 에피층 위에 형성되어 이들 사이에 p-n 정류 접합이 정의되도록 한다. 역방향으로 바이어스될 때, 이 p-n 정류 접합은 상기 n-형 에피층으로부터 다수 캐리어를 공핍시키고 상기 n-형 소스 영역과 n-형 드리프트층 사이의 순방향 온-상태 전도 경로를 차단하기 위해 작동한다. 이 순방향 온-상태 전도 경로는 n-형 에피층과 n-형 드리프트층 사이로 연장되어 p-형 실리콘 카바이드 매립 영역의 개방부를 통과해 확장될 수 있다. 특히, p-형 실리콘 카바이드 매립 영역은 n-형 에피층을 형성하기 전에 드리프트층의 Si-면에 인접하여 형성될 수 있다.
도 1은 본 발명의 구현예에 따라 실리콘 카바이드 전력 소자를 형성하는 방법을 나타낸 순서도이다.
도 2는 본 발명의 구현예에 따라 실리콘 카바이드 전력 소자의 다른 형성 방법을 나타낸 순서도이다.
도 3은 본 발명의 구현예에 따라 실리콘 카바이드 P-i-N 다이오드를 형성하는 방법을 나타낸 순서도이다.
도 4는 본 발명의 구현예에 따른 실리콘 카바이드 전력 모스펫(MOSFET)의 단면도이다.
도 5는 본 발명의 구현예에 따른 실리콘 카바이드 JFET의 단면도이다.
도 6은 본 발명의 구현예에 따른 실리콘 카바이드 P-i-N 다이오드의 단면도이다.
이하에서는 본 발명의 구현예를 나타낸 첨부 도면을 참조하여 본 발명을 더욱 상세하게 기재할 것이다. 그러나, 본 발명은다른 형태로 구현될 수 있으며 여기에 설명된 구현예에 한정되는 것으로 해석되어서는 아니된다. 반대로, 이러한 구현예들은 이러한 개시가 더욱 철저하고 완전해지도록 제공되는 것이며, 또한 이러한 구현예들은 당업자에게 본 발명의 범위를 완전히 전달할 것이다. 도면에서, 층 및 영역들의 두께는 명확성을 위해 과장되었다. 또한, 어느 층이 다른 층 또는 기판의 "위에" 있다고 언급될 때, 그것은 다른 층 또는 기판의 직접 위에 있을 수도 있고, 개재되는 층이 있을 수도 있다. 또한, "제 1 전도형" 및 "제 2 전도형"의 용어는 n 또는 p-형과 같이 반대되는 전도형을 의미하지만, 여기에 기술되고 예시된 각 구현예는 상보적인(complementary) 구현예도 포함한다. "넷 n-형 도펀트 농도" 구절은 보상효과(compensation effect)를 고려한 활성 n-형 도펀트의 농도를 말한다. 동일한 참조번호는 시종 동일한 요소를 나타낸다. 달리 표시되지 않은 한, 실리콘 카바이드 물질에 대한 언급은 4H, 6H, 15R 및 3C 실리콘 카바이드 물질을 포함한다.
도 1을 참조하면, 본 발명의 제 1 구현예에 따른 실리콘 카바이드 전력 소자의 형성 방법(100)은 블록(102)의 불 성장 기술을 이용하여 실리콘 카바이드(SiC) 불을 형성하는 단계를 포함한다. 이 실리콘 카바이드 불은 시드 승화성장 기술을 이용하여 고순도 준-절연(high-purity semi-insulating: HPSI) 실리콘 카바이드 불로서 형성될 수 있다. 전형적인 승화성장 기술은 미합중국 특허공개 제2001/0017374호 및 미합중국 특허 제6,403,982호, 제6,218,680호, 제6,396,080호, 제4,866,005호, 및 재발행특허 34,861호에 더욱 완전히 기재되어 있으며, 이들 개시는 여기에 인용문헌으로 통합된다. 또한, 승화 기술은 가스 공급 기화, 연속 성장 및 고온 CVD를 포함할 수 있다.
그런 후 블록(104)에서 SiC 불은 원하는 수준의 포스포러스 도핑을 제공하기 위해 열 중성자로 조사된다. 이들 포스포러스 도펀트는 상기 불 물질 내에서 자연적으로 발생하는 p-형 도펀트(예를 들면, 붕소)의 바탕 농도에 의해 부분적으로 상쇄될 수 있다. 상기 조사 단계 동안, 상기 실리콘 카바이드 불 내의 실리콘 원자(30Si)의 일부는 열 중성자를 포획하여 다음 반응을 거칠 것이다: [30Si(n,γ]31Si]. 후속되는 베타 입자 붕괴(β-)는 실리콘 카바이드 내에서 n-형 도펀트(즉, 도너)로 작용하는 포스포러스 원자 31P의 형성을 가져온다. 포스포러스 원자의 밀도는 주로 열 중성자 영향의 레벨(중성자/cm2)에 의해 조절된다. 약 2×1014 cm-3 내지 약 2×1015 cm-3의 넷 n-형 도펀트 농도를 이루기 위해, 약 1×1017 cm-2 내지 약 1×1020 cm-2의 중성자 영향이 사용될 수 있다. 이 중성자 조사 단계는 통상 중성자 변환 도핑(neutron transmutation doping: NTD)으로 불린다. 중성자 변환 도핑(NTD)은 넷 p-형 전도성을 갖는 반도체 기판(예를 들면, 불, 웨이퍼)에 상보적 도펀트(compensating dopant)를 제공하기 위해 사용될 수도 있다. 따라서, NTD는 과잉 p-형 도펀트의 부분적 상쇄를 통해 넷 도핑을 조절함으로써 원하는 p-형 도펀트 농도 레벨을 갖는 넷 p-형 드리프트층의 생성을 지지하기 위해 사용될 수 있다.
블록(106)에 나타낸 바와 같이, 실리콘 카바이드 불로부터 복수개의 실리콘 카바이드 웨이퍼를 생성하기 위해 통상의 소잉 조작이 수행될 수도 있다. 약 100 ㎛ 내지 약 1000 ㎛의 두께를 가질 수 있는 이러한 웨이퍼는 4H 실리콘 카바이드 웨이퍼로 바람직하게 형성될 수 있다. 선택적으로, 블록(104) 및 (106)에 나타내어진 단계의 순서는 바뀔 수 있다. 특히, 도 2는 각 웨이퍼가 블록(104')에서 중성자 변환 도핑(NTD) 기술을 이용하여 조사되는 관련 방법(100')을 나타낸다. 이 일련의 단계들은 동일한 실리콘 카바이드 불에서 취하여진 상이한 그룹의 웨이퍼 내에 상이한 도너 도펀트 레벨의 창설을 가능하게 해 준다.
이제 도 1 및 2의 블록(108)을 참조하면, 상기 웨이퍼 내의 조사 손상 및 트랩 레벨 결함의 밀도를 감소시키기 위해 활발한 어닐링 단계가 수행된다. 일부 구현예에서, 상기 어닐링 단계는 포스포러스 도펀트를 활성화시키기 위해 수행될 수 있다. 상기 활발한 어닐링 단계는 약 1300 ℃ 내지 약 2200 ℃의 온도에서 약 10 분 내지 약 500 분 동안 수행될 수 있다.
일단 어닐링되면, 블록(10)에서, 상기 웨이퍼는 형성될 전력 소자의 전압 레이팅과 대응하는 원하는 두께로 평탄화될 수 있다. 이 평탄화 단계는 상기 웨이퍼의 양면을 화학적-기계적 연마(chemically-mechanically polishing: CMP)에 의해 수행될 수 있다. 여기에 기재된 바와 같이, 상기 원하는 두께는, 약 20 kV까지에 해당되는 전력소자에 대하여 약 100 ㎛ 내지 약 80 kV까지에 해당되는 전력소자에 대하여 약 400 ㎛일 수 있다. 일단 평탄화되면, 상기 실리콘 카바이드 웨이퍼는 n-형 전압지지 드리프트층으로 사용될 수 있다. 이러한 드리프트층은 값비싼 에피택셜 성장 기술을 이용하여 상업적으로 달성되는 것보다 실질적으로 더 큰 두께를 갖는다. 특히, 상기 드리프트층은 다양한 실리콘 카바이드 전력 소자가 형성될 수 있는 기판으로서 사용될 수 있다(블록(112)). 그런 후, 모스펫, JFET, P-i-N 다이오드, IGBT, BJT 및 GTO를 포함하는 다양한 전력 소자를 형성하기 위한 백-엔드 공정 단계들을 완료하고, 상기 드리프트층은 다이싱되어 자신의 내부에 하나 이상의 단위 셀을 갖는 개별 전력 소자가 된다. 이어서, 이러한 개별 소자는 통상의 패키지 기술을 이용하여 패키지될 수 있다.
도 3 및 6에 P-i-N 다이오드(400)를 형성하는 백-엔드 공정 단계의 예시적 일련단계를 나타내었다. 블록(112A)에 나타낸 바와 같이 불-성장 드리프트층(402)의 연마된 C-면은 소정 두께를 갖는 n+ 실리콘 카바이드 에피층을 에피택셜 성장시키기 위한 기판으로서 사용될 수 있다. 상기 n+ 실리콘 카바이드 에피층은 상기 P-i-N 다이오드(400)의 캐소드 영역(404)으로서 동작한다. 유사하게, 불-성장 드리프트층(402)의 연마된 Si-면은 소정 두께를 갖는 p+ 실리콘 카바이드 에피층을 에피택셜 성장시키기 위한 기판으로서 사용될 수 있다(블록(112B)). 상기 p+ 실리콘 카바이드 에피층은 상기 P-i-N 다이오드(400)의 애노드 영역(406)으로서 동작한다. 통상의 금속배선 기술을 이용하여 상부 및 하부 금속 콘택이 각각 애노드 전극(410) 및 캐소드 전극(408)으로서 형성될 수도 있다(블록(112C)).
도 4를 참조하여 본 발명의 구현예에 따라 전력 모스펫을 형성하는 방법을 더욱 상세히 설명할 것이다. 도 4에 n-형 4H 불-성장 실리콘 카바이드 드리프트 영역(202)을 그 안에 갖는 수직 전력 모스펫(200)이 도시된다. 상기 드리프트 영역(202)은 약 2×1015 cm-3보다 작은 넷 n-형 도펀트 농도를 그 안에 가질 수 있다. 상기 드리프트 영역(202)의 두께 "t"는, 약 20 kV까지에 해당되는 모스펫에 대하여 약 100 ㎛ 내지 약 80 kV까지에 해당되는 모스펫에 대하여 약 400 ㎛일 수 있다. 드리프트 영역(202)의 C-면 위에 n+ 드레인 영역(204) 역시 제공된다. 상기 n+ 드레인 영역(204)은 통상의 에피택셜 성장 기술을 이용하여 형성될 수 있다. 드리프트 영역(202)의 Si-면 위에 p-형 베이스 영역(206)(p- 로 나타냄) 역시 에피택셜 성장될 수 있다. 그런 후 상기 p-형 베이스 영역(206) 안에 고농도로 도핑된 복수개의 n+ 소스 영역(208)을 정의하기 위해 마스크된 이온주입 단계가 수행될 수 있다. 다음으로, 상기 베이스 영역(206)을 지나 상기 드리프트 영역(202) 내부까지 연장되는 복수개의 트렌치를 정의하기 위해 선택적 식각 단계가 수행될 수 있다. 그런 후, 상기 트렌치의 측벽과 바닥은 상기 p-형 베이스 영역(206)의 상부 표면을 따라서도 연장되는 게이트 절연막(214)으로 라이닝된다. 상기 게이트 절연막(214)은 실리콘 디옥사이드 또는 다른 적절한 절연 물질을 포함할 수 있다. 그런 후, 상기 게이트 절연막(214) 내에 소스 영역(208) 및 베이스 영역(206)을 드러내는 개구부를 정의할 수 있다.
(i) 상기 n+ 소스 영역(208) 및 상기 p-형 베이스 영역(206)과 옴 접촉하는 소스 전극(210), (ii) 게이트 절연막(214) 위로 연장되는 트렌치에 기초한 게이트 전극(212), 및 (iii) 드레인 전극(216)을 정의하기 위해 통상의 금속배선 기술이 수행될 수 있다. 이러한 게이트 전극(212)의 수직 구조에 기초하여 상기 게이트 전극(212)에 충분히 포지티브한 게이트 바이어스를 걸어줌으로써, n+ 소스 영역(208)을 n-형 드리프트 영역에 전기적으로 연결하기 위해 작동하는 수직 역전층 채널이 형성될 것이다. 이러한 수직 역전층 채널은 트렌치의 측벽을 따라 p-형 베이스 영역(206)을 가로질러 연장된다. 순방향 온-상태 전도 동안, 소스 영역(208)에 비하여 상대적으로 드레인 영역(204)가 더 포지티브하게 바이어스된 경우, 상기 역전층 채널은 소스 영역(208)으로부터 드리프트 영역(202)까지 다수 캐리어(즉, 전자)를 통과시키기 위해 작동한다.
도 5를 참조하여 본 발명의 구현예에 따른 전력 JFET의 형성 방법을 더욱 상세히 설명한다. 도 5에 n-형 4H 불-성장 실리콘 카바이드 드리프트 영역(302)을 그 안에 갖는 접합 전계효과 트랜지스터(300)가 도시된다. 상기 드리프트 영역(302)은 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 그 안에 가질 수 있다. 상기 드리프트 영역(302)의 두께 "t"는, 약 20 kV까지에 해당되는 JFET에 대하여 약 100 ㎛ 내지 약 80 kV까지에 해당되는 JFET에 대하여 약 400 ㎛일 수 있다. 드리프트 영역(302)의 C-면 위에 n+ 드레인 영역(304)이 제공된다. 상기 n+ 드레인 영역(304)은 통상의 에피택셜 성장 기술을 이용하여 형성될 수 있다. 드리프트 영역(302)의 Si-면에 p-형 매립 영역(306)(p+ 로 나타냄)이 형성될 수 있다. 상기 매립 영역(306)은 그 내부에 개구부를 갖는 것으로 도시되었는데, 주입 마스크에 형성된 개구부를 통해 상기 드리프트 영역(302)의 Si-면 내부로 p-형 도펀트를 주입함으로써 형성될 수 있다. 선택적인 구현예에서, p-형 매립 영역이 C-면 위에 형성될 수 있고 n-형 드레인 영역이 Si-면 위에 형성될 수 있지만 이는 통상 바람직하지 않다.
그런 후, 도시된 바와 같이, 비교적 얇은 n-형 실리콘 카바이드 채널 영역(314)이 상기 매립 영역(306) 위에 형성될 수 있다. 상기 채널 영역(314)은 약 0.5 ㎛의 두께를 가질 수 있는데, 에피택셜 성장 동안 매립 영역(306)의 노출된 부분과 드리프트 영역(302)을 시드로서 이용하여 에피택셜 층으로서 형성될 수 있다. 상기 에피택셜 성장 단계 동안, 채널 영역(314)은 약 1×1017 cm-3의 레벨까지 인-시튜로 도핑될 수 있다. 그런 후, 통상의 기술을 이용하여 n-형 실리콘 카바이드 채널 영역(314) 내에 n+ 실리콘 카바이드 소스 영역(308)을 정의할 수 있다. 상기 소스 영역(308)은 예를 들면, 제3차원으로 연장되는(미도시) 평행한 복수개의 줄무늬 모양 영역으로서 또는 링-모양 영역으로서 정의될 수 있다. 매립 영역(306)을 채널 영역(314)의 상면까지 연장하기 위해 p-형 도펀트가 상기 채널 영역(314) 내부로 선택적으로 주입될 수 있다. p-형 실리콘 카바이드 게이트 전극(312)이 상기 채널 영역(314)의 위에, p-형 매립 영역(306)의 개구부 반대편으로 연장되는 위치에 형성될 수 있다. 이러한 방식으로, p-형 게이트 전극(312)과 n-형 채널 영역(314) 사이에 충분히 큰 역 바이어스의 생성이 채널 영역(314)으로부터 다수 전하 캐리어를 완전히 공핍시켜 소스 영역(308)과 드리프트 영역(302) 사이의 순방향 온-상태 전도를 차단하도록 작동할 것이다. 그런 후, 통상의 금속배선 기술을 이용하여 n+ 소스 영역(308) 및 p-형 매립 영역(306)과 옴 접촉하는 소스 전극(310) 및 n+ 드레인 영역(304)와 옴 접촉하는 드레인 전극(316)을 정의할 수 있다.
도면 및 명세서에서, 본 발명의 전형적으로 바람직한 구현예가 개시되었으며, 비록 특정 용어들이 사용되었지만 이들은 일반적이고 기술적인 의미로만 사용되었고 한정의 목적은 아니다. 본 발명의 범위는 후속되는 청구항에 기술된다.
본 발명의 반도체 전력 소자는 대전류를 이송하고 고전압을 지지하기 위해 널리 사용될 수 있다.

Claims (45)

  1. 자신의 내부에 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 갖는 불(boule)-성장 실리콘 카바이드 드리프트층을 형성하는 단계;
    상기 실리콘 카바이드 드리프트층 위에 p-형 실리콘 카바이드 베이스 영역을 형성하는 단계;
    상기 p-형 실리콘 카바이드 베이스 영역과 p-n 정류접합을 형성하는 n-형 실리콘 카바이드 소스 영역을 형성하는 단계; 및
    상기 p-형 실리콘 카바이드 베이스 영역 위에 게이트 전극을 형성하는 단계를 포함하는 10 kV 이상의 차단전압 레이팅(blocking voltage rating)을 갖는 실리콘 카바이드 모스펫(MOSFET) 소자의 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계가 불-성장 실리콘 카바이드 웨이퍼를 자신의 내부의 트랩 밀도를 감소시키기에 충분한 온도에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계 이전에
    시드(seed) 승화성장 기술 또는 고온 CVD 성장 기술에 의하여 실리콘 카바이 드 불(boule)을 형성시키는 단계; 및
    상기 실리콘 카바이드 불 내에서 실리콘 원자의 일부를 포스포러스 원자로 변환(transmute)시키기 위해 상기 실리콘 카바이드 불에 충분한 영향력을 갖는 열 중성자를 조사하는 단계가 선행하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 실리콘 카바이드 드리프트층의 두께가 약 100 ㎛ 내지 약 400 ㎛인 것을 특징으로 하는 방법.
  5. 자신의 내부에 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 갖는 불(boule)-성장 실리콘 카바이드 드리프트층을 형성하는 단계; 및
    상기 실리콘 카바이드 드리프트층 위에 n-형 및 p-형 실리콘 카바이드층을 형성하는 단계를 포함하는 고전압 실리콘 카바이드 소자의 형성 방법.
  6. 제 5 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계가 내부의 특성 소수 캐리어 수명이 50 나노초 초과하도록 하기에 충분한 온도에서 불-성장 실리콘 카바이드 웨이퍼를 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계가 상 기 실리콘 카바이드 웨이퍼를 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계 이전에
    시드(seed) 승화성장 기술 또는 고온 CVD 성장 기술에 의하여 실리콘 카바이드 불(boule)을 형성시키는 단계; 및
    상기 실리콘 카바이드 불 내에서 실리콘 원자의 일부를 포스포러스 원자로 변환(transmute)시키기 위해 상기 실리콘 카바이드 불에 충분한 영향력을 갖는 열 중성자를 조사하는 단계가 선행하는 것을 특징으로 하는 방법.
  9. 제 5 항에 있어서, 상기 실리콘 카바이드 드리프트층의 두께가 약 100 ㎛ 내지 약 400 ㎛인 것을 특징으로 하는 방법.
  10. 제 6 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계 이전에
    시드 승화성장 기술 또는 고온 CVD 성장 기술에 의하여 실리콘 카바이드 불을 형성시키는 단계;
    복수개의 불-성장 실리콘 카바이드 웨이퍼를 수득하기 위해 상기 실리콘 카바이드 불을 소잉(sawing)하는 단계; 및
    복수개의 상기 불-성장 실리콘 카바이드 웨이퍼를 열 중성자로 조사하는 단계가 선행되는 것을 특징으로 하는 방법.
  11. 자신의 위에 대향하는 C 및 Si 면을 갖고 약 100 ㎛ 내지 약 400 ㎛의 두께를 갖는 n-형 드리프트층을 정의하기 위하여, 그 내부에 넷 n-형 도펀트 농도를 갖는 불-성장 실리콘 카바이드 웨이퍼를 평탄화하는 단계;
    상기 n-형 드리프트층의 C-면 위에 n+ 실리콘 카바이드층을 형성하는 단계; 및
    상기 n-형 드리프트층의 Si-면 위에 p+ 실리콘 카바이드층을 형성하는 단계를 포함하는 실리콘 카바이드 다이오드의 형성 방법.
  12. 제 11 항에 있어서, 상기 평탄화 단계 이전에 상기 불-성장 실리콘 카바이드 웨이퍼를 그 내부의 트랩 밀도를 감소시키기 위해 어닐링하는 단계가 선행되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 평탄화 단계 이전에,
    시드 승화성장 기술 또는 고온 CVD 성장 기술에 의하여 실리콘 카바이드 불을 형성시키는 단계; 및
    상기 실리콘 카바이드 불 내에서 실리콘 원자를 포스포러스 원자로 변환(transmute)시키기 위해 상기 실리콘 카바이드 불에 충분한 영향력을 갖는 열 중 성자를 조사하는 단계가 선행하는 것을 특징으로 하는 방법.
  14. 대향하는 C 및 Si 면을 자신 위에 갖고 5 kV 과잉의 차단 전압을 지지하기에 충분한 두께를 갖는 n-형 드리프트층을 정의하기 위하여, 불-성장 실리콘 카바이드 웨이퍼를 평탄화하는 단계를 포함하는 실리콘 카바이드 전력소자의 형성 방법.
  15. 제 14 항에 있어서, 상기 평탄화 단계 이전에 불-성장 실리콘 카바이드 웨이퍼 내의 트랩 밀도를 감소시키기 위해 상기 불-성장 실리콘 카바이드 웨이퍼를 어닐링하는 단계가 선행되는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 평탄화 단계 이전에,
    시드 승화성장 기술을 이용하여 실리콘 카바이드 불을 형성하는 단계; 및
    상기 실리콘 카바이드 불의 실리콘 원자의 일부를 포스포러스 원자로 변환하기 위해 충분한 영향력을 가진 열 중성자를 상기 실리콘 카바이드 불에 조사하는 단계가 선행되는 것을 특징으로 하는 방법.
  17. 내부의 넷 제 1 전도형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층; 및
    순방향 온-상태 조작 모드 동안 상기 드리프트층 내부의 전도성 변조를 일으 키기에 충분한 양의 소수 캐리어를 상기 드리프트층 내부로 주입하기 위한 수단으로서 바이어스 신호에 반응하는 수단;
    을 포함하는 실리콘 카바이드 전력 소자.
  18. 제 17 항에 있어서, 상기 소수 캐리어 주입 수단이 실리콘 카바이드 드리프트층에 대하여 반대의 전도형을 갖는 실리콘 카바이드 영역을 포함하는 전력 소자로서; 상기 전력 소자가 PiN 다이오드, BJT, GTO 및 IGBT로 이루어지는 군으로부터 선택되고; 실리콘 카바이드 드리프트층에서의 특성 소수 캐리어 수명이 약 50 나노초보다 긴 전력 소자.
  19. 제 17 항에 있어서, 상기 드리프트 영역이 약 100 ㎛ 내지 약 400 ㎛의 범위의 두께를 갖는 것을 특징으로 하는 전력 소자.
  20. 제 18 항에 있어서, 상기 드리프트층이 약 100 ㎛ 내지 약 400 ㎛의 범위의 두께를 갖는 것을 특징으로 하는 전력 소자.
  21. 제 17 항에 있어서, 상기 소수 캐리어 주입 수단이 상기 드리프트층의 Si-면 위에 p-형 실리콘 카바이드 에피층을 포함하는 것을 특징으로 하는 전력 소자.
  22. 제 19 항에 있어서, 상기 소수 캐리어 주입 수단이 상기 드리프트층의 Si-면 위에 p-형 실리콘 카바이드 에피층을 포함하는 것을 특징으로 하는 전력 소자.
  23. 제 20 항에 있어서, 상기 소수 캐리어 주입 수단이 상기 드리프트층의 Si-면 내에 p-형 실리콘 카바이드 주입 영역을 포함하는 것을 특징으로 하는 전력 소자.
  24. 대향하는 C 및 Si 면을 자신 위에 갖고 넷 변환-도핑된 포스포러스 농도를 자신의 내부에 갖는 불-성장 실리콘 카바이드 드리프트층;
    상기 드리프트층의 C-면 위에 있는 n+ 실리콘 카바이드 에피층; 및
    상기 드리프트층의 Si-면 위에 있는 p+ 실리콘 카바이드 에피층을 포함하는 PiN 다이오드.
  25. 제 24 항에 있어서, 상기 드리프트층이 약 100 ㎛ 내지 약 400 ㎛의 범위의 두께를 갖는 것을 특징으로 하는 다이오드.
  26. 제 24 항에 있어서, 상기 드리프트층이 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 갖는 것을 특징으로 하는 다이오드.
  27. 제 25 항에 있어서, 상기 드리프트층이 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 갖는 것을 특징으로 하는 다이오드.
  28. 넷 n-형 전도성을 갖는 불-성장 실리콘 카바이드 드리프트층;
    상기 드리프트층의 제 1 면 위에 있는 n-형 실리콘 카바이드 에피층; 및
    상기 드리프트층의 제 2 면 위에 있는 p-형 실리콘 카바이드 에피층을 포함하는 PiN 다이오드.
  29. 제 28 항에 있어서, 상기 드리프트층이 약 100 ㎛ 내지 약 400 ㎛의 범위의 두께를 갖는 것을 특징으로 하는 다이오드.
  30. 제 28 항에 있어서, 상기 드리프트층이 약 2×1015 cm-3보다 낮은 넷 n-형 도펀트 농도를 갖는 것을 특징으로 하는 다이오드.
  31. 내부의 넷 n-형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층을 형성하는 단계;
    상기 실리콘 카바이드 드리프트층 위로 연장되고 상기 실리콘 카바이드 드리프트층에 비하여 내부의 n-형 도펀트 농도가 더 높은 n-형 실리콘 카바이드 에피층을 형성하는 단계;
    상기 n-형 실리콘 카바이드 에피층과 p-n 정류 접합을 정의하는 p-형 실리콘 카바이드 베이스 영역을 형성하는 단계;
    상기 p-형 실리콘 카바이드 베이스 영역과 p-n 정류 접합을 정의하는 n-형 실리콘 카바이드 소스 영역을 형성하는 단계; 및
    상기 p-형 실리콘 카바이드 베이스 영역 위에 게이트 전극을 형성하는 단계를 포함하는 고전압 실리콘 카바이드 모스펫 소자의 형성 방법.
  32. 내부의 넷 n-형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층을 형성하는 단계;
    상기 실리콘 카바이드 드리프트층 위에 n-형 실리콘 카바이드 에피층을 형성하는 단계;
    상기 n-형 실리콘 카바이드 에피층 내에 n-형 실리콘 카바이드 소스 영역을 형성하는 단계; 및
    상기 n-형 실리콘 카바이드 에피층 위에 p-형 실리콘 카바이드 게이트 전극을 형성하는 단계를 포함하는 10 kV 이상의 차단 전압 레이팅을 갖는 실리콘 카바이드 JFET의 형성 방법.
  33. 제 32 항에 있어서, 상기 n-형 실리콘 카바이드 에피층의 형성 단계 이전에,
    상기 실리콘 카바이드 드리프트층 내에 p-형 실리콘 카바이드 매립 영역을 형성하는 단계가 선행되고; 상기 n-형 실리콘 카바이드 에피층의 형성 단계가 상기 p-형 실리콘 카바이드 매립 영역과 p-n 정류 접합을 정의하고 상기 실리콘 카바이 드 드리프트층과 비정류 접합을 정의하는 n-형 실리콘 카바이드 에피층을 형성하는 단계를 포함하고; 상기 p-형 실리콘 카바이드 게이트 전극을 형성하는 단계가 상기 p-형 실리콘 카바이드 매립 영역의 일부분의 반대편으로 연장되는 p-형 실리콘 카바이드 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서, n-형 실리콘 카바이드 소스 영역 및 p-형 실리콘 카바이드 매립 영역과 옴 접촉하는 소스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  35. 제 32 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계가 불-성장 실리콘 카바이드 웨이퍼를 내부의 트랩 밀도를 감소시키기에 충분히 높은 온도에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  36. 제 32 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계 이전에,
    시드 승화성장 기술을 이용하여 실리콘 카바이드 불을 형성하는 단계; 및
    상기 실리콘 카바이드 불의 실리콘 원자를 포스포러스 원자로 변환하기 위해 충분한 영향력을 가진 열 중성자를 상기 실리콘 카바이드 불에 조사하는 단계가 선행되는 것을 특징으로 하는 방법.
  37. 제 32 항에 있어서, 상기 실리콘 카바이드 드리프트층이 약 100 ㎛ 내지 약 400 ㎛ 범위의 두께를 갖는 것을 특징으로 하는 방법.
  38. 내부의 넷 제 1 전도형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층을 형성하는 단계;
    상기 실리콘 카바이드 드리프트층 위에 제 2 전도형 실리콘 카바이드 베이스 영역을 형성하는 단계;
    상기 제 2 전도형 실리콘 카바이드 베이스 영역과 p-n 정류 접합을 정의하는 제 1 전도형 실리콘 카바이드 소스 영역을 형성하는 단계; 및
    상기 제 2 전도형 실리콘 카바이드 베이스 영역 위에 게이트 전극을 형성하는 단계를 포함하는 10 kV 이상의 차단 전압 레이팅을 갖는 실리콘 카바이드 모스펫 소자의 형성 방법.
  39. 제 38 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계가 불-성장 실리콘 카바이드 웨이퍼를 내부의 트랩 밀도를 감소시키기에 충분한 온도에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  40. 제 39 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계가 상기 실리콘 카바이드 웨이퍼를 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  41. 제 38 항에 있어서, 상기 실리콘 카바이드 드리프트층을 형성하는 단계 이전에,
    시드 승화성장 기술을 이용하여 실리콘 카바이드 불을 형성하는 단계; 및
    상기 실리콘 카바이드 불의 실리콘 원자의 일부를 포스포러스 원자로 변환하기 위해 충분한 영향력을 가진 열 중성자를 상기 실리콘 카바이드 불에 조사하는 단계가 선행되는 것을 특징으로 하는 방법.
  42. 제 38 항에 있어서, 상기 실리콘 카바이드 드리프트층이 약 100 ㎛ 내지 약 400 ㎛ 범위의 두께를 갖는 것을 특징으로 하는 방법.
  43. 내부의 넷 n-형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층; 및
    순방향 온-상태 조작 모드 동안 상기 드리프트층 내부의 전도성 변조를 일으키기에 충분한 양의 소수 캐리어를 상기 드리프트층 내부로 주입하기 위한 수단으로서 바이어스 신호에 반응하는 수단;
    을 포함하는 실리콘 카바이드 전력 소자.
  44. 내부의 넷 n-형 도펀트 농도가 약 2×1015 cm-3보다 낮은 불-성장 실리콘 카바이드 드리프트층을 형성하는 단계;
    상기 실리콘 카바이드 드리프트층 위에 p-형 실리콘 카바이드 베이스 영역을 형성하는 단계;
    상기 p-형 실리콘 카바이드 베이스 영역과 p-n 정류 접합을 정의하는 n-형 실리콘 카바이드 소스 영역을 형성하는 단계; 및
    상기 p-형 실리콘 카바이드 베이스 영역 위에 게이트 전극을 형성하는 단계를 포함하는 10 kV 이상의 차단 전압 레이팅을 갖는 실리콘 카바이드 소자의 형성 방법.
  45. 제 44 항에 있어서, 상기 소자가 모스펫 및 IGBT로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 방법.
KR1020067007285A 2003-10-16 2004-09-29 불(ｂｏｕｌｅ)-성장 실리콘 카바이드 드리프트층을 이용한전력 반도체 소자의 형성 방법 및 그에 의하여 형성된전력 반도체 소자 KR20070029633A (ko)

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