KR102100862B1 - SiC 전력 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 SiC 전력 반도체 소자는 기판 상에 SiC 에피층을 형성하는 단계; 상기 SiC 에피층에 제 1 도전형의 드리프트 영역을 형성하는 단계; 상기 SiC 에피층 내에 제 1 도전형의 도핑 영역을 형성하는 단계; 상기 SiC 에피층 내 상기 도핑 영역 상에 제 2 도전형의 웰 영역을 형성하는 단계; 상기 웰 영역 내에 제 1 도전형의 소스 영역을 형성하는 단계; 및 상기 SiC 에피층 상에 소스 전극과 플라나 구조의 게이트 전극을 형성하는 단계; 를 포함하되, 상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 더 높다.
Description
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 SiC MOSFET 구조를 가지는 전력 반도체 소자 및 그 제조방법에 관한 것이다.
SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연파괴전계가 3X106V/cm로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한 특성을 나타낸다. 특히 절연파괴전계가 실리콘에 비해 10배 정도 우수하므로 이동 영역(drift region)의 두께를 실리콘에 비해 약 10배 정도 감소시킬 수 있으며, 이로 인하여 온(on)-저항으로부터 환산된 전압강하는 실리콘 소자에 비해 약 200분의 1로 감소시킬 수 있는 큰 장점이 있다. 따라서 전력 반도체 소자 분야에서 실리콘을 대체할 수 있는 가장 유력한 반도체 재료로 간주되고 있다.
그러나, SiC의 경우 상술한 장점에도 불구하고, 전력 반도체 소자를 제조함에 있어서 여러가지 문제점을 가지고 있다. 대표적으로 SiC 내에서는 통상적인 p형 또는 n형 도판트들의 확산계수가 실리콘에 비해 더 작아 깊은 확산 영역을 형성하기 위한 확산 시간 및 온도 조건의 최적화가 용이하지 않다. 또한 이온 주입의 경우에는 주입 거리가 짧고 이온 주입된 영역들의 깊이와 측방향 정도를 조절하기 어려운 것으로 알려져 있다. SiC를 이용한 전력 반도체 소자에 있어서, 깊은 확산 영역을 형성하기 어려움에 따라 안정적으로 작동하는 소자 제조에 어려움이 있을 수 있다. 나아가, SiC MOSFET(MOS field-effect transistor) 구조를 가지는 전력 반도체 소자는 구조적으로 내부 다이오드를 포함할 수 있는데, 스위칭 시 순방향 전압이 상승하는 문제점이 발생할 수 있다.
관련 선행기술로는 대한민국 공개공보 제2011-0049249(2011.05.112. 공개, 발명의 명칭 : 짧은 채널길이를 가지는 탄화규소 전계효과 트랜지스터)가 있다.
본 발명은 SiC MOSFET에서 스위칭 시 발생할 수 있는 순방향 전압 상승 현상을 개선할 수 있는 SiC 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 SiC 전력 반도체 소자가 제공된다. 상기 SiC 전력 반도체 소자는 제 1 도전형의 기판; 상기 기판 상에 형성되되, 제 1 도전형의 드리프트 영역을 구비하는 SiC 에피층; 상기 SiC 에피층 상에 형성된 소스 전극과 플라나 구조의 게이트 전극; 상기 SiC 에피층 내에 형성되는 제 2 도전형의 웰 영역; 상기 웰 영역 내에 형성되되 상기 소스 전극에 접하는 제 1 도전형의 소스 영역; 및 상기 SiC 에피층 내에 형성되면서 상기 웰 영역의 하부에 위치하는 제 1 도전형의 도핑 영역;을 포함하되, 상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 더 높다.
상기 SiC 전력 반도체 소자에서, 상기 도핑 영역은 SiC MOSFET의 기생 다이오드가 도통되면서 상기 기판과 상기 SiC 에피층의 계면으로 주입되는 홀 캐리어 양을 감소시키는 영역일 수 있다.
상기 SiC 전력 반도체 소자에서, 상기 도핑 영역은 SiC MOSFET의 턴 온 전류가 흐르는 영역에 배치되지 않고 기생 다이오드가 형성되는 위치에 배치될 수 있다.
상기 SiC 전력 반도체 소자에서, 상기 도핑 영역은 상기 기판과 상기 SiC 에피층의 계면에서 상방 이격되어 배치될 수 있다.
상기 SiC 전력 반도체 소자에서, 상기 도핑 영역은 상기 웰 영역의 측부를 둘러싸지 않으면서 상기 웰 영역의 하부에 위치하며, 상기 도핑 영역의 횡단면적은 상기 웰 영역의 횡단면적 보다 작을 수 있다.
상기 SiC 전력 반도체 소자에서, 상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 10배 이상 더 높을 수 있다.
상기 SiC 전력 반도체 소자에서, 상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 소스 영역의 제 1 도전형의 도핑 농도 보다 낮을 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 SiC 전력 반도체 소자의 제조방법이 제공된다. 상기 SiC 전력 반도체 소자의 제조방법은 기판 상에 SiC 에피층을 형성하는 단계; 상기 SiC 에피층에 제 1 도전형의 드리프트 영역을 형성하는 단계; 상기 SiC 에피층 내에 제 1 도전형의 도핑 영역을 형성하는 단계; 상기 SiC 에피층 내 상기 도핑 영역 상에 제 2 도전형의 웰 영역을 형성하는 단계; 상기 웰 영역 내에 제 1 도전형의 소스 영역을 형성하는 단계; 및 상기 SiC 에피층 상에 소스 전극과 플라나 구조의 게이트 전극을 형성하는 단계; 를 포함하되, 상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 더 높다.
상기 SiC 전력 반도체 소자의 제조방법에서, 상기 도핑 영역을 형성하는 단계는 상기 도핑 영역이 상기 기판과 상기 SiC 에피층의 계면에서 상방 이격되어 배치되도록 형성하는 단계를 포함할 수 있다.
상기 SiC 전력 반도체 소자의 제조방법에서, 상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 10배 이상 더 높되, 상기 소스 영역의 제 1 도전형의 도핑 농도 보다 낮을 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, SiC MOSFET에서 스위칭 시 발생할 수 있는 순방향 전압 상승 현상을 개선할 수 있는 SiC 전력 반도체 소자 및 그 제조방법을 구현할 수 있다.
본 발명의 일 실시예에 따르면, SiC 에피층 내에 형성되면서 웰 영역의 하부에 위치하는 제 1 도전형의 도핑 영역을 도입함으로써 기생 다이오드에서 기판으로 주입되는 홀 캐리어(hole carrier) 양을 도핑 영역에서 감소시켜 기판과 SiC 에피층 사이에서 발생하는 적층 결함의 확장을 억제하여 순방향 전압 상승 현상을 개선하고자 한다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자의 일부를 도해하는 종단면도이다.
도 2는 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에 대한 전산모사도와 깊이에 따른 홀 밀도를 도해하는 도면이다.
도 3은 본 발명의 비교예에 따른 SiC 전력 반도체 소자에 대한 전산모사도와 깊이에 따른 홀 밀도를 도해하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에서 깊이에 따른 도판트의 농도 분포를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에 대한 전산모사도와 깊이에 따른 홀 밀도를 도해하는 도면이다.
도 3은 본 발명의 비교예에 따른 SiC 전력 반도체 소자에 대한 전산모사도와 깊이에 따른 홀 밀도를 도해하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에서 깊이에 따른 도판트의 농도 분포를 나타내는 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 횡단면이라 함은 기판의 상면과 나란한 방향의 단면을 의미하며, 종단면이라 함은 기판의 상면과 수직인 방향의 단면을 의미한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자의 일부를 도해하는 종단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자는 제 1 도전형의 기판(10); 상기 기판(10) 상에 형성되되, 제 1 도전형의 드리프트 영역(21)을 구비하는 SiC 에피층(20); 상기 SiC 에피층(20) 상에 형성된 소스 전극(33)과 플라나(planar) 구조의 게이트 전극(30); 상기 SiC 에피층(20) 내에 형성되는 제 2 도전형의 웰 영역(23); 상기 웰 영역(23) 내에 형성되되 상기 소스 전극(33)에 접하는 제 1 도전형의 소스 영역(24); 및 상기 SiC 에피층(20) 내에 형성되면서 상기 웰 영역(23)의 하부에 위치하는 제 1 도전형의 도핑 영역(22);을 포함하되, 상기 도핑 영역(22)의 제 1 도전형의 도핑 농도(N+)는 상기 드리프트 영역(21)의 제 1 도전형의 도핑 농도(N-) 보다 더 높은 것을 특징으로 한다.
기판(10)은 대표적으로 단결정으로 이루어진 SiC(탄화 규소, silicon carbide) 웨이퍼를 포함한다. 기판(10)의 후면에는 드레인 전극(34)이 형성될 수 있다. SiC 에피층(20)의 상면에는 게이트 전극(30)이 형성될 수 있는 데, 게이트 절연막(31)과 도전성 물질로 이루어진 전극(32)으로 구성된다.
SiC 에피층(20)은 기판, 예를 들어 SiC 단결정 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 SiC 에피택셜층(epitaxial layer)을 포함할 수 있다. SiC 에피층(20)은 기판(10) 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
SiC는 단결정 기판을 제조하는 과정에서 고온 어닐링 공정으로 인해 기판(10)에 표면 손상이 가해져 기저면 전위 결함(BPD; Basal plan Dislocation)과 같은 결함이 생성될 수 있다. 기저면 전위 결함은 기저면에서 일부 원자들이 접합에 어긋난 결함을 의미하며, 보통 기판(10)에서 발생한다.
이러한 결함은 SiC 에피층(20)이 성장하면서 적층 결함(SF; Stacking fault)으로 성장하게 된다. 즉, 기저면 전위 결함 밀도가 높은 기판으로부터 SiC 에피층 성장이 일어나면 불안정한 품질의 에피층이 생성된다. 상기 적층 결함은 캐리어의 충돌, 재결합 에너지 혹은 다른 결함에 의하여 원자의 면이 미끄러지게 되어 적층 구조가 불규칙하게 되는 결함을 의미한다. 상기 적층 결함은 트랩(trap)과 같은 역할을 하여, 부분적으로 캐리어 수명(Carrier life time)을 감소시키고, 온(On) 저항을 증가시키며, VF 열화(degradation) 발생의 원인이 될 수 있다. 상기 VF 열화는 다이오드에서 흐르는 전류에 따라서 순방향 전압(forward voltage)가 증가하는 현상이며, 결정 결함의 일종인 기저면 전위 결함이나 적층 결함이 그 원인이 될 수 있다.
한편, SiC MOSFET은 구조적으로 일종의 내부 다이오드인 기생 다이오드(40) 를 포함할 수 있다. SiC MOSFET의 스위칭 시 상기 내부 다이오드는 소위 프리 휠링 다이오드(Free Wheeling diode)와 같은 메카니즘으로 동작하게 된다. 프리 휠링 다이오드는, 예를 들어, 인덕터 충전전류로 인한 소자의 손상을 방지하기 위해 부하와 병렬로 연결된 다이오드이다. 상기 내부 다이오드가 도통되어 캐리어가 주입되게 되면 기판(10)과 SiC 에피층(20) 사이에서 전자, 정공의 재결합이 일어나고 에너지가 생성된다. 이러한 에너지는 기저면 전위 결함(BPD) 부분에서 실리콘(Si) 코어를 이동시켜 적층 결함(SF)의 면적을 확장시킨다. 도통 시간 증가에 비례하여 적층 결함(SF) 면적이 증가하게 되고, 이는 도통 시 고저항 영역으로 작용하기 때문에 상기 내부 다이오드의 순방향 전압이 상승하게 된다. 순방향 전압이 증가하면, 소자의 손실이 증대하기 때문에 상기 소자를 이용한 인버터 등의 전력 변환 장치의 손실 증대 및 신뢰성 저하를 일으킨다.
본 발명은 SiC 에피층(20) 내에 형성되면서 상기 웰 영역(23)의 하부에 위치하는 제 1 도전형의 도핑 영역(22)을 도입함으로써 기생 다이오드(40)에서 기판(10)으로 주입되는 홀 캐리어(hole carrier) 양을 도핑 영역(22)에서 감소시켜 기판(10)과 SiC 에피층(20) 사이에서 발생하는 적층 결함(SF)의 확장을 억제하여 순방향 전압 상승 현상을 개선하고자 한다.
상기 도핑 영역(22)은 SiC MOSFET의 기생 다이오드(40)가 도통되면서 상기 기판(10)과 상기 SiC 에피층(20)의 계면으로 주입되는 홀 캐리어 양을 감소시키는 영역일 수 있다. 상기 도핑 영역(22)은 상기 기판(10)과 상기 SiC 에피층(20)의 계면에서 상방 이격되어 배치될 수 있다. 상기 도핑 영역(22)은 SiC MOSFET의 턴 온 전류가 흐르는 영역에 배치되지 않고 기생 다이오드(40)가 형성되는 위치에 배치될 수 있다. 상기 턴 온 전류는 소스 영역(24)에서 게이트(30) 하부의 채널(25)을 거쳐 드리프트 영역(21)을 거쳐 드레인 전극(34)으로 흐를 수 있다. 따라서, 상기 도핑 영역(22)은 상기 웰 영역(23)의 측부를 둘러싸지 않으면서 상기 웰 영역(23)의 하부에 위치하며, 상기 도핑 영역(22)의 횡단면적은 상기 웰 영역(23)의 횡단면적 보다 작을 수 있다. 여기에서, 횡단면적이라 함은 도 1에서 가로방향과 나란한 단면의 면적을 의미한다.
상기 도핑 영역(22)의 제 1 도전형의 도핑 농도는 상기 드리프트 영역(21)의 제 1 도전형의 도핑 농도 보다 10배 이상 더 높을 수 있다. 구체적으로, 상기 도핑 영역(22)의 제 1 도전형의 도핑 농도는 상기 드리프트 영역(21)의 제 1 도전형의 도핑 농도 보다 10배 내지 1000배 높을 수 있다. 한편, 상기 도핑 영역(22)의 제 1 도전형의 도핑 농도는 상기 소스 영역(24)의 제 1 도전형의 도핑 농도 보다 낮을 수 있다. 상기 도핑 영역(22)의 제 1 도전형의 도핑 농도를 조절함으로써 기생 다이오드(40)에서 기판(10)으로 주입되는 홀 캐리어(hole carrier) 양을 결정할 수 있다.
도 2는 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에 대한 전산모사도와 깊이에 따른 홀 밀도를 도해하는 도면이고, 도 3은 본 발명의 비교예에 따른 SiC 전력 반도체 소자에 대한 전산모사도와 깊이에 따른 홀 밀도를 도해하는 도면이다.
도 2 및 도 3을 함께 참조하면, 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자는 본 발명의 비교예에 따른 SiC 전력 반도체 소자와 달리 웰 영역(23)의 하부에 위치하는 제 1 도전형의 도핑 영역(22)을 제공한다.
본 발명의 일 실시예에 따른 SiC 전력 반도체 소자는, 비교예와 비교하여, 웰 영역(23) 하부의 드리프트 영역(21)에 걸쳐 홀의 양이 감소하며, 나아가, 기판(10)과 SiC 에피층(20) 사이에 주입되는 홀의 양이 줄어드는 것을 확인할 수 있다. 이러한 홀 캐리어의 밀도 감소는 웰 영역(23)의 하부에 위치하는 제 1 도전형의 도핑 영역(22)에 기인하는 것이다. 기판(10)과 SiC 에피층(20) 사이에 주입되는 홀의 양을 줄임으로써 순방향 전압 상승을 개선할 수 있다.
도 4는 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에서 깊이에 따른 도판트의 농도 분포를 나타내는 도면이다.
도 4에 도시된 깊이는 도 2에 도시된 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자에서 A-A' 라인을 따른 깊이에 해당한다. 구체적으로, 도 4의 A영역은 제 2 도전형의 웰 영역(23)에 해당하며, B영역은 제 1 도전형의 도핑 영역(22)에 해당하며, C영역은 제 1 도전형의 SiC 에피층(20)에 해당하며, D영역은 제 1 도전형의 기판(10)의 일부에 해당한다.
도 4를 참조하면, 웰 영역(23)은 농도가 제 2 도전형(P 타입)으로서 1e19 내지 8e19cm-3이며 두께(도 2에서 세로방향에 해당하는 두께)는 약 0.8㎛이고, 도핑 영역(22)은 농도가 제 1 도전형(N 타입)으로서 1e17 내지 1e18cm-3이며 두께는 약 0.5 ~ 0.8㎛이고, SiC 에피층(20)은 농도가 제 1 도전형(N 타입)으로서 5e15 내지 1e16cm-3이며 두께는 약 10㎛이고, 상기 기판(10)의 일부는 농도가 제 1 도전형(N 타입)으로서 5e18 내지 1e19cm-3이며 두께는 약 2㎛이다. 참고로, 소스 영역(24)은 농도가 제 1 도전형(N 타입)으로서 1e20 내지 2e20cm-3이다.
앞에서 살펴본 바와 같이, 상기 도핑 영역(22)의 제 1 도전형의 도핑 농도는 상기 드리프트 영역(21)의 제 1 도전형의 도핑 농도 보다 10배 내지 1000배 높을 수 있다. 도핑 영역(22)에 너무 낮은 농도를 이온 주입하게 되면 주입되는 홀의 양을 효율적으로 제거 할 수 없으며, 너무 높은 농도를 주입하게 되면 웰 영역(23) 영역이 제대로 형성 되지 않을 수 있다. 즉, 도핑 영역(22)의 농도와 두께는 웰 영역(23)의 농도와 내부 다이오드에서 주입되는 홀의 양을 효과적으로 제거할 수 있는 범위로 설정되어야 한다.
이하에서는, 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자의 제조방법을 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 SiC 전력 반도체 소자의 제조방법은 기판(10) 상에 SiC 에피층(20)을 형성하는 단계(S100); 상기 SiC 에피층(20)에 제 1 도전형의 드리프트 영역(21)을 형성하는 단계(S200); 상기 SiC 에피층(20) 내에 제 1 도전형의 도핑 영역(22)을 형성하는 단계(S300); 상기 SiC 에피층(20) 내 상기 도핑 영역(22) 상에 제 2 도전형의 웰 영역(23)을 형성하는 단계(S400); 상기 웰 영역(23) 내에 제 1 도전형의 소스 영역(24)을 형성하는 단계(S500); 및 상기 SiC 에피층(20) 상에 소스 전극(33)과 플라나 구조의 게이트 전극(30)을 형성하는 단계(S600); 를 포함한다.
기판(10)은 대표적으로 단결정으로 이루어진 SiC(탄화 규소, silicon carbide) 웨이퍼를 포함한다. SiC 에피층(20)은 기판, 예를 들어 SiC 단결정 기판의 상부면에 기판의 결정방향과 특정한 방위 관계를 유지하면서 성장한 SiC 에피택셜층(epitaxial layer)을 포함할 수 있다. SiC 에피층(20)은 기판(10) 상부에 다양한 박막 제조법으로 형성될 수 있다. 대표적으로 화학 기상 증착법(chemical vapor deposition, CVD)으로 형성될 수 있으나, 이에 한정되지 않고 분재 빔 에피택시(molecular beam epitaxy, MBE), 승화 에피택시(sublimation epitaxy), 액상 에피택시(liquid phase epitaxy)등 다양한 공정으로 형성될 수 있다.
드리프트 영역(21)은 제 1 도전형 농도가 5e15 내지 1e16cm-3이며 두께는 약 10㎛일 수 있다. 제 1 도전형의 드리프트 영역(21)을 형성하는 단계(S200)는 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, SiC 에피층(20)에 n형 도판트인 P, As 등을 이온 주입하고 최종적으로 활성화 처리를 함으로써 드리프트 영역(21)을 형성할 수 있다.
도핑 영역(22)은 농도가 제 1 도전형(N 타입)으로서 1e17 내지 1e18cm-3이며 두께는 약 0.5 ~ 0.8㎛일 수 있다. 상기 SiC 에피층(20) 내에 제 1 도전형의 도핑 영역(22)을 형성하는 단계(S300)는 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, SiC 에피층(20)의 소정의 영역 상에 마스크를 형성한 후, n형 도판트인 P, As 등을 이온 주입하고 최종적으로 활성화 처리를 함으로써 도핑 영역(22)을 형성할 수 있다.
상기 도핑 영역(22)의 제 1 도전형의 도핑 농도는 상기 드리프트 영역(21)의 제 1 도전형의 도핑 농도 보다 10배 내지 1000배 높을 수 있다. 도핑 영역(22)에 너무 낮은 농도를 이온 주입하게 되면 주입되는 홀의 양을 효율적으로 제거 할 수 없으며, 너무 높은 농도를 주입하게 되면 웰 영역(23) 영역이 제대로 형성 되지 않을 수 있다. 즉, 도핑 영역(22)의 농도와 두께는 웰 영역(23)의 농도와 내부 다이오드에서 주입되는 홀의 양을 효과적으로 제거할 수 있는 범위로 설정되어야 한다.
웰 영역(23)은 농도가 제 2 도전형(P 타입)으로서 1e19 내지 8e19cm-3이며 두께는 약 0.8㎛일 수 있다. 상기 SiC 에피층(20) 내에 제 2 도전형의 웰 영역(23) 을 형성하는 단계(S400)는 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, SiC 에피층(20)의 소정의 영역 상에 마스크를 형성한 후, p형 도판트인 Al, B, Ga 등을 이온 주입하고 최종적으로 활성화 처리를 함으로써 웰 영역(23)을 형성할 수 있다.
소스 영역(24)은 농도가 제 1 도전형(N 타입)으로서 1e20 내지 2e20cm-3일 수 있다. 상기 웰 영역(23) 내에 제 1 도전형의 소스 영역(24)을 형성하는 단계(S500)는 대표적으로 이온 주입(ion implantation)을 이용하여 형성할 수 있다. 예를 들어, SiC 에피층(20)의 소정의 영역 상에 마스크를 형성한 후, n형 도판트인 P, As 등을 이온 주입하고 최종적으로 활성화 처리를 함으로써 소스 영역(24)을 형성할 수 있다.
상기 활성화 철리는 모든 이온 주입 공정을 완료한 후에 한 번에 수행할 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 기판
20 : SiC 에피층
21 : 드리프트 영역
22 : 도핑 영역
23 : 웰 영역
24 : 소스 영역
25 : 채널
30 : 게이트 전극
33 : 소스 전극
34 : 드레인 전극
20 : SiC 에피층
21 : 드리프트 영역
22 : 도핑 영역
23 : 웰 영역
24 : 소스 영역
25 : 채널
30 : 게이트 전극
33 : 소스 전극
34 : 드레인 전극
Claims (10)
- 제 1 도전형의 기판;
상기 기판 상에 형성되되, 제 1 도전형의 드리프트 영역을 구비하는 SiC 에피층;
상기 SiC 에피층 상에 형성된 소스 전극과 플라나 구조의 게이트 전극;
상기 SiC 에피층 내에 형성되는 제 2 도전형의 웰 영역;
상기 웰 영역 내에 형성되되 상기 소스 전극에 접하는 제 1 도전형의 소스 영역; 및
상기 SiC 에피층 내에 형성되면서 상기 웰 영역의 하부에 위치하는 제 1 도전형의 도핑 영역;을 포함하되,
상기 도핑 영역은 상기 웰 영역의 측부를 둘러싸지 않으면서 상기 웰 영역의 하부에 위치하며, 상기 도핑 영역의 횡단면적은 상기 웰 영역의 횡단면적 보다 작으며,
상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 10배 내지 1000배 더 높은 것을 특징으로 하는,
SiC 전력 반도체 소자. - 제 1 항에 있어서,
상기 도핑 영역은 SiC MOSFET의 기생 다이오드가 도통되면서 상기 기판과 상기 SiC 에피층의 계면으로 주입되는 홀 캐리어 양을 감소시키는 영역인 것을 특징으로 하는,
SiC 전력 반도체 소자. - 제 1 항에 있어서,
상기 도핑 영역은 SiC MOSFET의 턴 온 전류가 흐르는 영역에 배치되지 않고 기생 다이오드가 형성되는 위치에 배치되는 것을 특징으로 하는,
SiC 전력 반도체 소자. - 제 1 항에 있어서,
상기 도핑 영역은 상기 기판과 상기 SiC 에피층의 계면에서 상방 이격되어 배치되는 것을 특징으로 하는,
SiC 전력 반도체 소자. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 소스 영역의 제 1 도전형의 도핑 농도 보다 낮은 것을 특징으로 하는,
SiC 전력 반도체 소자. - 기판 상에 SiC 에피층을 형성하는 단계;
상기 SiC 에피층에 제 1 도전형의 드리프트 영역을 형성하는 단계;
상기 SiC 에피층 내에 제 1 도전형의 도핑 영역을 형성하는 단계;
상기 SiC 에피층 내 상기 도핑 영역 상에 제 2 도전형의 웰 영역을 형성하는 단계;
상기 웰 영역 내에 제 1 도전형의 소스 영역을 형성하는 단계; 및
상기 SiC 에피층 상에 소스 전극과 플라나 구조의 게이트 전극을 형성하는 단계; 를 포함하되,
상기 도핑 영역은 상기 웰 영역의 측부를 둘러싸지 않으면서 상기 웰 영역의 하부에 위치하며, 상기 도핑 영역의 횡단면적은 상기 웰 영역의 횡단면적 보다 작으며,
상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 드리프트 영역의 제 1 도전형의 도핑 농도 보다 10배 내지 1000배 더 높은 것을 특징으로 하는,
SiC 전력 반도체 소자의 제조방법. - 제 8 항에 있어서,
상기 도핑 영역을 형성하는 단계는 상기 도핑 영역이 상기 기판과 상기 SiC 에피층의 계면에서 상방 이격되어 배치되도록 형성하는 단계인 것을 특징으로 하는,
SiC 전력 반도체 소자의 제조방법. - 제 8 항에 있어서,
상기 도핑 영역의 제 1 도전형의 도핑 농도는 상기 소스 영역의 제 1 도전형의 도핑 농도 보다 낮은 것을 특징으로 하는,
SiC 전력 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1020180156992A KR102100862B1 (ko) | 2018-12-07 | 2018-12-07 | SiC 전력 반도체 소자 및 그 제조방법 |
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| KR1020180156992A KR102100862B1 (ko) | 2018-12-07 | 2018-12-07 | SiC 전력 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102100862B1 true KR102100862B1 (ko) | 2020-04-16 |
Family
ID=70454932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180156992A KR102100862B1 (ko) | 2018-12-07 | 2018-12-07 | SiC 전력 반도체 소자 및 그 제조방법 |
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| KR (1) | KR102100862B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050085655A (ko) * | 2002-12-20 | 2005-08-29 | 크리 인코포레이티드 | 실리콘 카바이드 파워 모스 전계 효과 트랜지스터 및 그제조 방법 |
| KR20180065769A (ko) * | 2016-12-08 | 2018-06-18 | 현대오트론 주식회사 | SiC MOSFET 전력 반도체 소자 및 그 제조방법 |
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2018
- 2018-12-07 KR KR1020180156992A patent/KR102100862B1/ko active IP Right Grant
Patent Citations (2)
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|---|---|---|---|---|
| KR20050085655A (ko) * | 2002-12-20 | 2005-08-29 | 크리 인코포레이티드 | 실리콘 카바이드 파워 모스 전계 효과 트랜지스터 및 그제조 방법 |
| KR20180065769A (ko) * | 2016-12-08 | 2018-06-18 | 현대오트론 주식회사 | SiC MOSFET 전력 반도체 소자 및 그 제조방법 |
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