JP7460331B2 - シリコンカーバイド半導体素子 - Google Patents

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Description

本発明は、ＳｉＣ（シリコンカーバイド）半導体素子、例えば低い作動抵抗と高い電圧耐性を有する半導体スイッチに関する。
電界効果型トランジスタ構造体とドリフトゾーンを有する半導体素子において、ドリフトゾーンと電界効果型トランジスタ構造体の本体領域との間のｐｎ接合は、真性本体ダイオードを形成する。順方向での本体ダイオードの動作時に、バイポーラ電荷担体流れは本体領域とドリフトゾーンによって生じる。例えば使用電圧、順方向電圧および電流負荷能力のような本体ダイオードの電気的特性は、ドーピングと、半導体／金属接合のドープされた領域の寸法とから生じる。この半導体／金属接合自体は得ようとするトランジスタ特性に影響を与えないように定められる。
例えばなだれ頑丈性、破壊強度および／または作動抵抗のような一般的に得ようとする特性は、ＳｉＣ素子によって改善される。
本開示の実施形は、ゲート構造体を有する半導体素子に関する。このゲート構造体は第１表面からＳｉＣ半導体本体内に延在している。ＳｉＣ半導体本体内の本体領域はゲート構造体の第１側壁に接している。半導体素子は本体領域の導電性タイプの第１と第２の遮蔽領域を備えている。この場合、第１と第２の遮蔽領域は本体領域の少なくとも２倍の高さにドープされている。ダイオード領域は第１遮蔽領域と第２遮蔽領域の間に、負荷電極とのショットキー接触を形成している。
本開示の他の実施形は半導体素子に関する。この半導体素子はＳｉＣ半導体本体内に、第１導電性タイプのダイオード領域を有する。ダイオード領域はそれぞれ、負荷電極とのショットキー接触を形成している。隣接する２つのダイオード領域の間には、少なくとも１つのゲート構造体が水平な第１方向に沿って形成されている。少なくとも１つのゲート構造体は第１表面からＳｉＣ半導体本体内に延在している。ゲート構造体の少なくとも１つの側壁は、負荷電極に電気的に連結された、第２導電性タイプの本体領域に接している。
本開示の他の実施形はゲート構造体を有する半導体素子に関する。この場合、ゲート構造体は第１表面からＳｉＣ半導体本体内に延在している。ＳｉＣ半導体本体内には、第１導電性タイプのドリフトゾーンが形成されている。ＳｉＣ半導体本体の第１と第２のメサがゲート構造体の間に配置され、第２導電性タイプの本体領域を含んでいる。本体領域はそれぞれ、ゲート構造体の第１側壁に接している。第２メサ内で、第２導電性タイプの第１遮蔽領域がそれぞれゲート構造体の第２側壁に接し、第２導電性タイプの第２遮蔽領域が本体領域に接している。ドリフトゾーンの導電性タイプのダイオード領域はそれぞれ、第１と第２の遮蔽領域の間に、負荷電極とのショットキー接触を形成している。
開示対象の他の特徴および利点は、当業者であれば、次の詳細な説明を読み、図面を観察することによっておよび特許請求の範囲から推定される。
添付の図は、シリコンカーバイド半導体素子の実施の形態のより深い理解をもたらし、本開示に含まれ、そして本開示の一部を形成する。図は単に実施の形態を具体的に示し、記載と共に実施の形態の原理を説明するために役立つ。従って、ここに記載したシリコンカーバイド半導体素子は、実施の形態の説明によってこの実施の形態に限定されることはない。他の実施の形態と意図した効果は、はっきりと説明されていなくても、次の詳細な説明の理解と、次に説明する実施の形態の組合せとから明らかである。図に示した要素と構造体は必ずしも互いに縮尺どおりに示されていない。同じ参照符号は、同一のまたは互いに対応する要素および構造体を示す。
ショットキー接触と２つの遮蔽領域を有する、実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 トランジスタセルの間に形成されたショットキー接触と遮蔽領域を有する、実施の形態に係る半導体素子の水平断面図である。 トランジスタセルの間に形成されたショットキー接触と遮蔽領域を有する、実施の形態に係る半導体素子の垂直断面図である。 片側にチャネルを有するトランジスタセルを備えた、実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、片側にチャネルを有するトランジスタセルとを備えた、他の実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、片側にチャネルを有するトランジスタセルとを備えた、他の実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、片側にチャネルを有するトランジスタセルとを備えた、他の実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、片側にチャネルを有するトランジスタセルとを備えた、他の実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、片側にチャネルを有するトランジスタセルとを備えた、他の実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、両側にチャネルを有するトランジスタセルとを備えた、実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 ショットキー接触と、両側にチャネルを有するトランジスタセルとを備えた、実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 両側のチャネルと深い接触構造体を有するトランジスタセルを備えた、実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 遮蔽領域と本体領域の間にダイオード領域を有する、実施の形態に係るＳｉＣ半導体素子の垂直断面図である。 下方に広がるショットキー接触用ダイオード領域を有する、実施の形態に係るＳｉＣ半導体素子を製造するための方法を示すためのシリコンカーバイド基板の垂直断面図である。 下方に広がるショットキー接触用ダイオード領域を有する、実施の形態に係るＳｉＣ半導体素子を製造するための方法を示すためのシリコンカーバイド基板の垂直断面図である。 下方に広がるショットキー接触用ダイオード領域を有する、実施の形態に係るＳｉＣ半導体素子を製造するための方法を示すためのシリコンカーバイド基板の垂直断面図である。 他の実施の形態に係るＳｉＣ半導体素子を製造するための方法を示すための、下方に広がるショットキー接触用ダイオード領域を有するシリコンカーバイド基板の垂直断面図である。 他の実施の形態に係るＳｉＣ半導体素子を製造するための方法を示すための、下方に広がるショットキー接触用ダイオード領域を有するシリコンカーバイド基板の垂直断面図である。 他の実施の形態に係るＳｉＣ半導体素子を製造するための方法を示すための、下方に広がるショットキー接触用ダイオード領域を有するシリコンカーバイド基板の垂直断面図である。
次の詳細な説明では、添付図を参照する。添付図は本開示の一部を成し、そして図には、具体的に説明するために、ＳｉＣ半導体装置の特別な実施の形態が示してある。他の実施の形態が存在することは自明である。特許請求の範囲による定義から逸脱せずに、実施の形態の構造的および／または論理的な変更を行うことができることは、同様に自明である。従って、実施の形態の説明は非限定的である。特に、文脈からその他の意味が明らかでない限り、次に説明する実施の形態の特徴を、他の実施の形態の特徴と組合せることができる。
語句「有する」、「含有する」、「含む」、「備える」および類似の語句は、オープンタームであり、特定の構造体、要素または特徴の存在を示すがしかし、付加的な要素または特徴の存在を排除しない。不定冠詞と定冠詞は、脈略からその他の意味が明瞭でない場合には、複数と単数の両方を含む。
表現「電気的に接続されている」は電気的に接続される要素間の低インピーダンス接続、例えば当該要素間の直接接触または金属および／または高ドープ半導体を介しての接続を表す。表現「電気的に結合されている」は、その「電気的に結合されている」要素間に、電流を通過させるために適した１個または複数の要素が存在し得ることを含んでおり、この要素は例えば、第１状態では低インピーダンスの接続を生成し、第２状態では高インピーダンスの滅結合を生成するように制御可能である要素である。
図は、ドーピングタイプ「ｎ」または「ｐ」の隣の符号「－」または「＋」によって、相対的なドーピング濃度を表す。例えば、「ｎ－」は「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を表し一方、「ｎ＋」ドーピング領域では、ドーピング濃度は「ｎ」ドーピング領域よりも高い。相対的なドーピング濃度が同じであるドーピング領域は、必ずしも同じ絶対的ドーピング濃度を有する必要はない。例えば、異なる２つの「ｎ」ドーピング領域は、同じドーピング濃度または異なる絶対的ドーピング濃度を有することができる。用語「ドーパント濃度」は、脈略からその他の意味が明らかでない場合には、正味ドーパント濃度を示す。
物理量に関して、値範囲が限界値または第２限界値の記載によって定義されると、前置詞「から」と「まで」または「少ない」と「多い」はそれぞれ限界値を一緒に含んでいる。従って、記載方法「から．．．まで」は「少なくとも．．．から．．．多くても．．．まで」であると理解される。同様に、記載方法「少ない．．．」（「多い．．．」）は「多くても．．．」（「少なくとも．．．」）であると理解される。
化合物または合金からなる層または構造体の主成分は元素によって形成され、この元素の原子は化合物または合金に含まれる。例えばニッケルとシリコンがニッケルシリコン層の主成分であり、銅とアルミニウムが銅アルミニウム合金の主成分である。物質混合物からなる層または構造体の主成分は、互いに所定の比で物質構造体内に存在する元素である。例えばコスパッタリングによって堆積した層の主成分は、コスパッタリングのために使用されるターゲットに含まれる元素である。層または構造体は主成分のほかに、製造に起因する不純物を有していてもよい。
本開示の実施の形態はゲート構造体を有する半導体素子に関する。このゲート構造体は第１表面からＳｉＣ半導体本体内に延在している。ＳｉＣ半導体本体内の本体領域はゲート構造体の第１側壁に接している。半導体素子は本体領域の導電性タイプの第１と第２の遮蔽領域を備えている。この場合、第１と第２の遮蔽領域は本体領域の少なくとも２倍の高さにドープされている。ダイオード領域は第１遮蔽領域と第２遮蔽領域の間に、負荷電極とのショットキー接触を形成している。
幾つかの実施の形態では、第１遮蔽領域と第２遮蔽領域は、例えば異なる垂直方向寸法および／または異なる横方向寸法のような異なる寸法を有することができる。他の実施の形態では、第１と第２の遮蔽領域は製造許容誤差の範囲内で同じ横方向寸法および垂直方向寸法を有することができる。
一般的に、第１遮蔽領域と第２遮蔽領域は、異なるドーパント濃度および／または異なる横方向および／または垂直方向ドーパント濃度変化を有することができる。しかし、第１遮蔽領域と第２遮蔽領域は製造許容誤差の範囲内で同じドーパント濃度および／または横方向および／または垂直方向ドーパント濃度変化を有することもできる。
ゲート構造体はゲート電極を有することができ、かつトランジスタセルの一部であってもよい。この場合、ゲート電極と本地領域の間の電圧差は本体領域内の反転チャネルを制御する。反転チャネルはゲート構造体に沿って蓄積される本体領域の小数電荷担体によって形成される。ショットキー接触は本体ダイオードに対して電気的に並列である。この本体ダイオードは、ドリフト構造体と、本体領域および／または遮蔽領域との間のｐｎ接合とによって形成される。ショットキー接触の低い使用電圧の結果、半導体素子の逆方向バイアス状態でおよび反転チャンネルがオフのときに、逆方向電流の大部分がショットキー接触を経て流れる。本体ダイオードを通るバイポーラ電流と、このようなバイポーラ電流によって引き起こされるＳｉＣ結晶の劣化は十分に回避可能である。
外部のショットキーダイオードが半導体素子に対して電気的に並列に接続されている場合には、ラインインダクタンスがショットキーダイオードの作動を遅らせ、それによって切換え過程の際にバイポーラ劣化の開始にとって十分である、本体ダイオードを流れるバイポーラ電流を短時間調節することができるが一方、反転チャネルがオフの場合には、固有のショットキー接触が本体ダイオードの前に確実に作動する。
比較的高くドープされた遮蔽領域は、ショットキー接触で有効な電界、ひいては前方にバイアスされた状態でショットキー接触を通って流れる漏洩電流を低減することができる。そのために、第１と第２の遮蔽領域はそれぞれ、ダイオード領域に直接接し、ダイオード領域とのｐｎ接合を形成することができる。
第１および／または第２の遮蔽領域の下縁と第１表面との間隔は、ゲート構造体の垂直方向寸法よりも大きくすることができる。それによって、遮蔽領域の遮蔽作用は本体領域によって達成可能な遮蔽作用よりも大きい。この本体領域は遮蔽領域よりも弱くドープすることが可能である。
第１表面と本体領域の間において、ソース領域が少なくともゲート構造体の第１側壁に接することができる。それによって、ゲート構造体内に形成されたゲート電極の適切な制御時に、少なくともゲート構造体の第１側壁に沿って反転チャネルを形成することができる。
電気的に並列に接続された多数の同じようなトランジスタセルを備えた半導体素子は、多数のゲート構造体と本体領域を有する。各本体領域はそれぞれ、ゲート構造体の第１側壁に接することができる。第１遮蔽領域はダイオード領域とは反対の側で１つの本体領域に接することができ、第２遮蔽領域はダイオード領域とは反対の側で他の本体領域に接することができる。従って、本体領域は遮蔽領域を介して、オーム接合、特に低オーム接合を越えて、半導体素子の前側の第１負荷電極に接続可能である。
第１と第２の遮蔽領域はそれぞれ、ダイオード領域とは反対の側で各々１つの接触構造体に接することができる。この接触構造体は第１表面からＳｉＣ構造体内に延在し、遮蔽領域と本体領域の低オーム結合を可能にする。
第１遮蔽領域はそれぞれ、ゲート構造体の第２側壁に接し、ゲート構造体を遮蔽するために寄与することができる。
第１遮蔽領域は遮蔽作用を改善するために、ゲート構造体と、ＳｉＣ半導体本体の第１表面とは反対側の第２表面との間の第１部分区間内に、局所的な最大ドーパントを有することができる。
ゲート構造体の第１側壁は第１主格子面に対して平行に延び、および／またはＳｉＣ半導体本体内の第１主格子面に対して高々２°だけ傾けることができる。従って、（０００１）格子面が一般的には４°の角度ずれα（英語でｏｆｆ－ａｘｉｓ ａｎｇｌｅ）だけＳｉＣ半導体本体の前側または後側の表面に対して傾いているＳｉＣ半導体本体内で、トランジスタセルの反転チャネルを、高い電荷担体可動性を有する格子平面内に形成することができる。
電気的に並列に接続された多数の同じようなトランジスタセルを有する半導体素子は、同じく多数のゲート構造体を備えている。隣接するゲート構造体の間において、ＳｉＣ半導体本体は一方ではダイオード領域を有していない第１メサを形成し、他方ではダイオード領域を有する第２メサを形成している。第１メサ内には、トランジスタセルの本体領域を形成することができる。第１遮蔽領域はダイオード領域にのみ接し、第２遮蔽領域はダイオード領域と本体領域に接している。
第１負荷電極は第１部分層と主層を備えることができる。第１部分層の少なくとも１つの第１区間はダイオード領域に接し、主層は第１部分層に接している。第１部分層は低いバリア高さ（英語でｂａｒｒｉｅｒ ｈｅｉｇｈｔ）と低い使用電圧（閾値電圧）を有するショットキー接触と、ＳｉＣ半導体本体内にｐおよびｎドープされた領域を有する低オーム接触とを可能にする。
代替的にまたは追加して、第１負荷電極は構造化された部分層を備えることができる。この部分層がソース領域および／または遮蔽層の少なくとも１つに接するので、ショットキー接触の特性と、ドープされた領域のオーム接触を滅結合することができる。
第１表面と第１負荷電極の間に、中間誘電体層を形成することができる。この中間誘電体層はゲート構造体から第１負荷電極を分離する。第１負荷電極はショットキー接触構造体を備えることができる。このショットキー接触構造体は垂直方向においてダイオード領域にわたってかつ中間誘電体層内の開口を通って、第１負荷電極から少なくともダイオード領域まで延在している。従って、ショットキー接触は直接およびわずかな寄生インダクタンスで接続されている。
ショットキー接触構造体はそれぞれ直接ダイオード領域とそれぞれ２つの遮蔽領域に接触することができ、それによってダイオード領域はそれぞれ１つのｐｎ接合を形成する。
ダイオード領域は下側部分領域を有し、下側部分領域と第１表面の間に上側部分領域を有する。下側部分領域の第２平均幅は上側部分領域の第１平均幅よりも大きい。下側部分領域の第２平均幅は例えば、上側部分領域の第１平均幅の少なくとも１２０％（または少なくとも１３０％または少なくとも１５０％または少なくとも１８０％）である。その際、下側部分領域の垂直方向寸法は少なくとも５０ｎｍまたは少なくとも１００ｎｍである。ドリフトゾーンの方へのダイオード領域の拡張は、電圧を間接的に高めることを可能にする。この電圧から、逆方向電流が益々本体ダイオードを通って流れる。従って、逆方向電流が高い電流強さまで専らユニポーラ電流としてショットキー接触ＳＣを経て運び去られるので、バイポーラ劣化を強く抑制することができる。
図１は、半導体素子５００を示す。この半導体素子は例えばＩＧＦＥＴ（絶縁ゲートを有する電界効果トランジスタ）、例えばＭＯＳＦＥＴ（金属酸化膜半導体ＦＥＴ）である。略語ＭＯＳＦＥＴは金属ゲート電極を有するＦＥＴと、半導体ゲート電極を有するＦＥＴの双方を代表している。半導体素子５００はＩＧＢＴ（絶縁ゲートを有するバイポーラトランジスタ）またはＭＣＤ（ＭＯＳ制御ダイオード）であってもよい。
半導体素子５００は、シリコンカーバイドで形成されたＳｉＣ半導体本体１００を基礎としている。ＳｉＣ半導体本体１００は例えばシリコンカーバイド結晶を備えているかまたはシリコンカーバイド結晶からなっている。この場合、シリコンカーバイド結晶は主成分であるシリコンおよび炭素のほかに、ドープ原子および／または不純物、例えば水素原子および／または酸素原子を備えていてもよい。シリコンカーバイド結晶のポリタイプは例えば２Ｈ、６Ｈ、１５Ｒまたは４Ｈである。
ＳｉＣ半導体本体１００の前側の第１表面１０１は平らであるかまたはリブ付きである。平らな第１表面１０１上の垂線１０４またはリブ付き第１表面１０１の中心面上の垂線１０４は、垂直方向を定義している。平らな第１表面１０１またはリブ付き第１表面１０１の中心面に対して平行な方向は、水平方向および横方向である。
半導体素子５００はゲート構造体１５０を有するトランジスタセルＴＣを備えている。このゲート構造体はＳｉＣ半導体本体１００の前側の第１表面１０１からＳｉＣ半導体本体１００内に延在している。ゲート構造体１５０内には導電性のゲート電極１５５が形成されている。このゲート電極はＳｉＣ半導体本体１００によって電気的に絶縁されている。ゲート構造体１５０の第１側壁１５１には、ＳｉＣ半導体本体１００内に形成された本体領域１２０が接している。ゲート誘電体１５９は少なくとも本体領域１２０をゲート電極１５５から分離している。
本体領域１２０はドリフト構造体１３０と共に第１ｐｎ接合ｐｎ１を形成し、ソース領域１１０と共に第２ｐｎ接合ｐｎ２を形成している。ソース領域１１０は本体領域１２０と第１表面１０１の間に形成されている。本体領域１２０はソース領域１１０をドリフト構造体１３０から分離している。ドリフト構造体１３０は本体領域１２０と第１表面１０１とは反対側のＳｉＣ半導体本体１００の第２表面１０２の間に形成されている。
本体領域１２０とソース領域１１０は第１負荷電極３１０によって電気的に接続可能である。第１負荷電極３１０は半導体素子５００のソース端子Ｓを形成するかまたはソース端子Ｓに電気的に接続または連結することができる。
ドリフト構造体１３０は少なくとも１つのドリフトゾーン１３１を含んでいる。遮断時に、ＳｉＣ半導体本体１００内で効果的な電界は大部分がドリフトゾーン１３１内で弱まる。ドリフトゾーン１３１のドーピングと垂直方向寸法は、半導体素子５００の普通の遮断可能性に合わせて設計されている。ドリフトゾーン１３１内の平均ドーピングは普通の遮断可能性に依存し、４００Ｖ、特に１２００Ｖと１０ｋＶの間の普通の遮断電圧にとって５×１０１５ｃｍ－３から５×１０１６ｃｍ－３までの範囲内にある。ドリフトゾーン１３１の垂直方向寸法は、４００Ｖ、特に１２００Ｖの普通の破壊電圧（英語でｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）と約１×１０１６ｃｍ－３の平均ドーピングを有する半導体素子５００にとって、３μｍから１３μｍまでの範囲内にある。
ドリフト構造体１３０は、第２表面１０２に直接接する、強くドープされたベース領域１３９を有することができる。ベース領域１３９はドリフトゾーン１３１に直接接していてもよい。その代わりに、ドリフト構造体１３０はドリフトゾーン１３１と強くドープされたベース領域１３９の間に、ドリフトゾーン１３１の導電タイプのドープされた他の領域を有していてもよい。この場合、ドープされた他の領域の最大ドーパント濃度は、ドリフトゾーン１３１の最大ドーパント濃度よりも高く、そしてベース領域１３９の最大ドーパント濃度よりも低くてもよい。代替的にまたは追加して、ドリフト構造体１３０が第１表面１０１とドリフト領域１３１の間に、ドリフトゾーン１３１の導電タイプのドープされた他の領域、例えば電流分配領域および／またはドリフトゾーン１３１の導電タイプのバリア領域を有していてもよい。電流分配領域はドリフトゾーン１３１よりも強くドープされ、そしてオン状態でドリフトゾーン１３１の通過のために電荷担体流れを横方向に広げる。バリア領域は、本体領域１２０または本体領域１２０の導電タイプのドープされた他の領域のエミッタ効率に影響を与え、例えば低下させる。
ドリフト構造体１３０は第２負荷電極３２０に電気的に接続されている。この第２負荷電極３２０は半導体素子５００のドレイン端子Ｄを形成してもよいし、またドレイン端子Ｄに電気的に接続または結合してもよい。
ゲート電極１５５と本体領域１２０の間には、ゲート不導体１５９が形成されている。このゲート誘電体はゲート電極１５５と本体領域１２０を分離している。ゲート誘電体１５９はゲート電極１５５をＳｉＣ半導体本体１００の他の領域に対しても絶縁することができる。実施の形態に従って、ゲート誘電体１５９はゲート電極１５５をＳｉＣ半導体本体１００から完全に絶縁することできる。他の実施の形態に従って、ゲート構造体１５０は他の絶縁構造体を備えることができる。この他の絶縁構造体はゲート誘電体１５９よりも大きな層厚を有することができ、ゲート誘電体１５９とは異なる物質的な組成を有することができ、および／または少なくとも他の絶縁材料を有することができる。
ＳｉＣ半導体本体１００内には、少なくとも１個の第１遮蔽領域１６１と第２遮蔽領域１６２が形成されている。この遮蔽領域はそれぞれ、本体領域１２０の導電タイプである。第１と第２の遮蔽領域１６１、１６２内の最大ドーパント濃度は本体領域１２０の少なくとも２倍である。
第１と第２の遮蔽領域１６１、１６２の間には、ダイオード領域１４０が形成されている。このダイオード領域は両遮蔽領域１６１、１６２に直接接し、両遮蔽領域１６１、１６２と共にそれぞれ垂直なｐｎ型接合ｐｎ０を形成することができる。その際、第１遮蔽領域１６１はゲート構造体１５０寄りのダイオード領域１４０の側にあり、第２遮蔽領域１６２はゲート構造体１５０とは反対のダイオード領域１４０の側にある。第１遮蔽領域１６１の最大幅は第２遮蔽領域１６２の最大幅にほぼ等しい、すなわち製作誤差の範囲内で等しい。第１遮蔽領域１６１の最大垂直寸法は第２遮蔽領域１６２の最大垂直寸法にほぼ等しい。第１と第２の遮蔽領域１６１、１６２は実質的に同じ横方向および垂直方向ドーパント濃度変化を有することができる。
ダイオード領域１４０は第１負荷電極３１０と共にショットキー接触ＳＣを形成する。このショットキー接触ＳＣは第１と第２の遮蔽領域１６１、１６２の間に形成されている。ダイオード領域１４０はドリフト構造体１３０、例えばドリフトゾーン１３１に直接接触している。ダイオード領域１４０内のドーパント濃度はドリフト領域１３１内のドーパント濃度に一致していてもよいし、またドリフト領域１３１内のドーパント濃度よりも高くてもよい。実施の形態に従って、ダイオード領域１４０内の平均ドーパント濃度はドリフト領域１３１内の平均ドーパント濃度の少なくとも２倍である。ショットキー接触ＳＣは第１表面１０１に沿っておよび／またはトレンチ内に形成可能である。このトレンチは第１表面１０１からＳｉＣ半導体本体１００内に延在している。
次の説明は、ｎ型チャネルトランジスタセルＴＣを有する半導体素子に関する。ｐ型チャネルトランジスタセルを有する半導体素子にも同じことが当てはまる。ゲート電極１５５の十分に高い電圧はトランジスタセルＴＣをオンにする。本体領域１２０内でゲート不導体１５９に沿って、反転チャネルが電界効果によって形成される。この反転チャネルは電子のために、ソース領域１１０からドリフト構造体１３０への貫通経路を形成し、かつ負荷電流の本体領域１２０の通過を可能にする。
ゲート電極１５５の電圧が閾値電圧よりも低下すると、トランジスタセルＴＣをオフにし、半導体素子５００を遮断する。第１と第２の遮蔽領域１６１、１６２の電位が第１負荷電極３１０の電位に一致するので、第１と第２の遮蔽領域１６１、１６２は、ショットキー接触ＳＣを、第２負荷電極３２０の電位に対して遮蔽する。第１と第２の遮蔽領域１６１、１６２はさらに、遮蔽領域１６１、１６２とドリフト構造体１３０の間の水平なｐｎ型接合ｐｎ３の範囲内の電圧破壊を停止する。
半導体素子５００の逆方向バイアス状態では、第１ｐｎ型接合ｐｎ１が流れ方向に電極に接続されているので、第１ｐｎ型接合ｐｎ１を介しての電圧降下が第１ｐｎ型接合ｐｎ１によって形成された本体ダイオードの使用電圧を上回る限り、逆方向電流が第１ｐｎ型接合ｐｎ１と本体領域１２０を経て、第２負荷電極３２０と第１負荷電極３１０の間を流れることができる。
第１ｐｎ型接合ｐｎ１を通る電流は、正孔と電子からなる双極の電荷担体流である。ｐｎ型接合の近くにおいておよび高いドーパント濃度変化を有する領域内において、正孔と電子の再結合が強まることになる。その際自由になるエネルギは、ＳｉＣ結晶を益々損傷する結晶学的な欠陥の増大を促進する。例えば、格子平面の間のずれ（基礎面転位、ＢＰＤ）はスタックエラー（スタッキング故障、ＳＦ）に変化し得る。このスタックエラーは４Ｈポリタイプのシリコンカーバイド内でとりわけ＜０００１＞格子平面に沿って、ひいてはほとんどが主電流流れ方向に対して横方向にドリフト構造体１３０内を進み、第２負荷電極３２０と第１負荷電極３１０の間の電流の流れを妨害する。
ショットキー接触ＳＣが第１ｐｎ型接合ｐｎ１よりも低いバリア高さと低い流れ電圧を有するので、本体ダイオードの前にショットキー接触ＳＣが動作する。従って、半導体素子５００において逆方向バイパスされた状態でおよびトランジスタセルＴＣの反転チャネルのオフ時に、先ず電流の大部分がショットキー接触ＳＣを通って流れる。本体ダイオードの使用電圧は例えば、２５°Ｃのときに少なくとも２．７Ｖである。オンのトランジスタセルＴＣを通る電流の流れはユニポーラであり、１つのタイプの電荷担体だけからなっている。従って、トランジスタセルＴＣのオン状態でも、ドリフト構造体１３０内に目立った再結合が生じることがない。反転チャネルのオン時にもオフ時にも、スタックエラーの目立った増大をもたらし得る程度に、電荷担体の再結合を生じることになる。
ショットキー接触ＳＣを通る電流が増大するにつれて、ショットキー接触ＳＣを介しての電圧降下は増大する。半導体素子５００の動作時に、絶対最大定格（ａｂｓｏｌｕｔｅ ｍａｘｉｍｕｍ ｒａｔｉｎｇ）内で、ショットキー接触ＳＣを介しての電圧降下が内在の本体ダイオードの使用電圧よりも常に小さくなるように、ショットキー接触ＳＣの特性を定めることができる。
例えばブリッジ切換えまたは逆方向伝導状態のための低電圧ＤＣ／ＤＣコンバータの整流ステップのような普通の用途では、ドランジスタチャナルが通常のごとく適切なゲート電圧をかけることによって開放されるので、比較的に短い時間だけ、電流が第１ｐｎ型接合ｐｎ１を経て流れる。しかし、ブリッジ切換え時に、同時にオンにしたローサイドとハイサイドのスイッチを介しての短絡を生じることを回避するために、ある程度の最小待ち時間（むだ時間、ｄｅａｄ ｔｉｍｅ）の後で初めて、トランジスタチャネルがオンにされる。従って、長いむだ時間または高いスイッチング周波数を有する用途では、第１ｐｎ型接合ｐｎ１を介しての短時間の電流の流れはスイッチング損失に大いに寄与する。
第１ｐｎ型接合ｐｎ１によって形成されたバイポーラダイオードの使用電圧と比較して低いショットキー接触ＳＣの使用電圧と、その低い順方向電圧とにより、半導体素子５００内では、逆方向電流は大部分がショットキー接触ＳＣを経て流れ、そこで少ない損失を発生する。さらに、ショットキー接触ＳＣを通る電流の流れは、バイポーラ劣化に寄与しないユニポーラ電荷担体流れである。
比較的強くドープされた第１と第２の遮蔽領域１６１、１６２は、高い電界に対してショットキー接触ＳＣを遮蔽し、それによってショットキー接触ＳＣを通る漏洩電流を低減する。第１と第２の遮蔽領域１６１、１６２はさらに、ショットキー接触ＳＣのサージ電流挙動（英語でｓｕｒｇｅ ｃｕｒｒｅｎｔ ｃａｐａｂｉｌｉｔｙ）を改善する。
実施の形態では、第１表面１０１と、第１および第２の遮蔽領域１６１、１６２の下縁との間隔ｖ３は、ゲート構造体１５０の垂直寸法ｖ１よりも大きく、ひいては第１表面１０１と本体領域１２０の下縁との間隔よりも大きい。第１と第２の遮蔽領域１６１、１６２の比較的に大きな垂直方向寸法と、第１と第２の遮蔽領域１６１、１６２の下縁とショットキー接触ＳＣとの間の大きな間隔は、遮蔽作用を改善することできる。
実施の形態では、第１遮蔽領域１６１がゲート構造体１５０の第２側壁１５２に接していてもよいので、第１遮蔽領域１６１の遮蔽作用はショットキー接触ＳＣとゲート構造体１５０の下縁の両方に及ぶ。
図２Ａと図２Ｂは、複数のゲート構造体１５０を有する半導体素子５００を示す。このゲート構造体は水平な第１方向１９１に対して直角に水平な縦方向寸法を有する。ゲート構造体１５０は真っ直ぐな帯状体として形成可能である。ゲート構造体１５０の一部は互いに同じ第１の中心－中心－間隔（英語でｐｉｔｃｈ）ｐｔ１で配置可能である。第１ピッチｐｔ１をおいて隣接するそれぞれ２つのゲート構造体１５０の間のＳｉＣ半導体本体１００の区間は、帯状の第１メサ１８１を形成することができる。このメサ内には、トランジスタセルＴＣの本体領域１２０を形成することができる。半導体素子５００のオン状態で、本体領域１２０には反転チャネルが形成される。
第２ピッチｐｔ２内で隣接するそれぞれ２つのゲート構造体１５０の間のＳｉＣ半導体本体１００の区間は、帯状の第２メサ１８２を形成することができる。このメサ内にはそれぞれ、１つの帯状ダイオード領域１４０または平行に延在する複数の帯状ダイオード領域を形成することができる。ダイオード領域１４０はそれぞれ、第２ピッチｐｔ２内に配置された隣接する２つのゲート電極１５０の間に、第１負荷電極３１０と共にショットキー接触ＳＣを形成している。
第２ピッチｐｔ２内に配置された隣接する２つのゲート電極１５０の間にはさらに、第１と第２の遮蔽領域１６１、１６２と、ダイオード領域１４０と共にそれぞれ垂直ｐｎ接合ｐｎ０を形成する他の遮蔽領域とを形成することができる。第２ピッチｐｔ２は第１ピッチｐｔ１よりも大きくてもよい。たとえば第１ピッチｐｔ１は例えば第２ピッチｐｔ２の少なくとも４０％、精々６０％である。
実施の形態では、第２ピッチｐｔ２は第１ピッチｐｔ１の整数の多数倍である。それによって、ショットキー接触ＳＣの配置は、個々のゲート構造体１５０、ソース領域１１０および本体領域１２０を簡単に覆い隠すことによって規則的なパターンで生じ得る。ｐｔ２がｐｔ１の２倍よりも大きいと、水平な第１方向に沿って、１つよりも多いダイオード領域１４０を第２メサ１８２内に形成することができる。
隣接するダイオード領域１４０の間の第３ピッチｐｔ３は同様に、第１ピッチｐｔ１の整数の多数倍とすることができる。例えばｐｔ３≧３×ｐｔ１であるので、隣接するダイオード領域１４０の間には、少なくとも３つのゲート構造体１５０が形成されている。第３ピッチｐｔ３はＳｉＣ半導体本体１００にわたって変化させることができ、例えばＳｉＣ半導体本体１００の中央の方へ増大または減少させてもよい。
例えばトランジスタセルフィールド内において、第１表面１０１に対するダイオード領域１４０の面積割合は少なくとも１５％、精々５０％とすることができるので、半導体素子５００にとって許容される最大逆方向電流の場合にも、ショットキー接触ＳＣを介しての電圧降下が確実に本体ダイオードの使用電圧以下にとどまる。
トランジスタセルＴＣは片側に反転チャネルを有するものでも両側に反転チャネルを有するものでもよい。図示した実施の形態では、本体範囲１２０がゲート構造体１５０の第１側壁と、反対側の第２側壁に直接接している。
図３では、半導体素子５００は４Ｈポリタイプのシリコンカーバイド結晶を有するＳｉＣ半導体本体１００に基づいている。＜０００１＞格子方向は垂線１０４に対して２°～８°の角度偏差αだけ傾斜していてもよい。＜１１－２０＞格子方向は第１表面１０１に対して角度偏差αだけ傾斜し、横断面に対して平行に延びている。＜１－１００＞格子方向は横断面に対しておよび水平な第１方向１９１に対して直角に延びている。ゲート構造体１５０の第１側壁１５１は高い電荷担体可動性を有する（１１－２０）格子平面に対して平行に延在し、および／または（１１－２０）格子平面の方向から最大で２°だけ逸れている。第１側壁１５１とは反対側の第２側壁１５２は（１１－２０）格子平面の方向から角度偏差αの２倍だけ逸れていてもよく、および／または（１１－２０）格子平面の方向から角度偏差αの２倍の最大で２°だけ逸れていてもよい。
格子構造体１５０の間のＳｉＣ半導体本体１００の区間は、第１メサ１８１と第２メサ１８２を形成している。第１メサ１８１内と第２メサ１８２内には、本体領域１２０を形成することができる。この本体領域はそれぞれ、隣接する第１ゲート構造体１５０の第１側壁１５１に接している。さらに、第１メサ１８１はそれぞれ、他の遮蔽領域１６５を備えていてもよい。この遮蔽領域は隣接する第２ゲート構造体１５０の第２側壁に接している。本体領域１２０は例えば同じ第１メサ１８１内で、他の遮蔽領域１６５によって、隣接する第２ゲート構造体１５０から離隔してもよい。
第２メサ１８２内にはそれぞれ、第１遮蔽領域１６１と第２遮蔽領域１６２が形成されている。第１遮蔽領域１６１は隣接する第２ゲート構造体１５０の第２側壁１５２に接している。第２遮蔽領域１６２は隣接する第１ゲート構造体１５０から離隔可能である。例えば第２遮蔽領域１６２は本体領域１２０と、同じ第２メサ１８２内のソース領域１１０とに接していてもよい。
第１、第２および他の遮蔽領域１６１、１６２、１６５はほぼ同じ最大幅および／または同じ最大垂直方向寸法および／またはほとんど同じ横方向および垂直方向ドーパント濃度推移を有することができる。
第１遮蔽領域１６１と第２遮蔽領域１６２の間に、ダイオード領域１４０を形成してもよい。このダイオード領域１４０は、第１および第２の遮蔽領域１６１、１６２とのｐｎ型接合ｐｎ０と、第１負荷電極３１０とのショットキー接触ＳＣを形成することできる。
図４Ａに示す実施の形態では、ダイオード領域１４０の両側の２つのゲート構造体１５０の間の第２ピッチｐｔ２が、第１メサ１８１の両側の第１ピッチｐｔ１の２倍の大きさである。第１メサ１８１内にはそれぞれトランジスタセルＴＣが形成されている。
中間誘電体層２１０はゲート構造体１５０内のゲート電極１５５から第１負荷電極３１０を分離している。第１負荷電極３１０はショットキー接触構造体３１９を含んでいてもよい。このショットキー接触構造体は中間誘電体層２１０を通って垂直方向に負荷電極３１０からダイオード領域１４０へ直接延在している。ショットキー接触構造体３１９は第１と第２の遮蔽領域１６１、１６２に直接接し、かつ第１と第２の遮蔽領域１６１、１６２とのオーム接合を形成していてもよい。
図４Ｂでは、ダイオード領域１４０がドリフト領域１３１よりも少なくとも２倍高くドープされている。本体領域１２０とドリフト領域１３１の間に電流分配領域１３７を形成してもよい。この電流分配領域はゲート構造体１５０の第１側壁１５１に直接接し、そして半導体素子５００のオン状態で負荷電流をドリフト領域１３１の方へ横方向に広げる。電流分配領域１３７はドリフト領域１３１よりも高いドーパント濃度を有する。
電流分配領域１３７はそれぞれ、接する１つの遮蔽領域１６１、１６２、１６５から他の遮蔽領域１６１、１６２、１６５へ延在している。電流分配領域１３７の下縁と第１表面１０１の間隔は、遮蔽領域１６１、１６２、１６５の下縁と第１表面１０１の間隔よりも小さいかまたは等しいかまたは大きい。
実施の形態では、ダイオード領域１４０と電流分配領域１３７が同じドーパント濃度と同じ垂直方向ドーパント濃度変化を有する。例えばダイオード領域１４０と電流分配領域１３７は同じ製造プロセスから生じ、例えばｎドープのエピタキシから生じるかまたは同じ注入プロセスでのドープ原子の注入によって生じる。
第１、第２および他の遮蔽領域１６１、１６２、１６５はそれぞれ、部分領域１６９を備えることができる。この部分領域は第１表面１０１に対して、ゲート構造体１５０の下縁よりも大きな間隔を有する。部分領域１６９内において、第１、第２および他の遮蔽領域１６１、１６２、１６５内の垂直方向ドーパント濃度変化はそれぞれ、局所的な最大値を有していてもよい。第１、第２および他の遮蔽領域１６１、１６２、１６５内の垂直方向ドーパント濃度変化は、第１表面１０１とゲート構造体１５０の下縁との間の区間内に、絶対的または包括的な最大値を有することができる。
第１負荷電極３１０は第１部分層３１１を有していてもよい。この第１部分層は第１および第２メサ１８１、１８２の範囲内で、第１表面１０１に直接接することができる。第１部分層３１１は、一方ではショットキー接触ＳＣのための適切な仕事関数と、他方ではシリコンカーバイド内のｐドープ領域およびｎドープ領域との確実な低オーム接触とを形成する材料を有するかまたはこのような材料からなっていてもよい。第１部分層３１１は例えばニッケルアルミニウム（ＮｉＡｌ）および／またはドープされた多結晶シリコンを有するかまたはＮｉＡｌ、ドープされた多結晶シリコンまたはこの両方からなっている。第１負荷電極３１０はさらに、例えば銅、アルミニウム、アルミニウムと銅の合金、アルミニウムとシリコンの合金またはアルミニウム、銅およびシリコンの合金からなる主層３１５を有することができる。
図４Ｃにおいて、第１負荷電極３１０は構造化された第２部分層３１２を備えている。この第２部分層は第１メサ１８１の範囲内で第１表面１０１に直接接し、そして第２メサ１８２の範囲内において第１と第２遮蔽領域１６１、１６２およびソース領域１１０の範囲内で選択的に、第１表面１０１に接し、ダイオード領域１４０の少なくとも１つの区間にわたって接していない。第２部分層３１２はシリコンカーバイド内のｐドープ領域およびｎドープ領域との確実なオーム接触、特に低オーム接触を形成する材料を有するかまたはこのような材料からなっていてもよい。第２部分層３１２は例えばＮｉＡｌを有するかまたはＮｉＡｌからなっている。
第１部分層３１１はダイオード領域１４０の範囲内において第１表面１０１に直接接し、そうでないときには第２部分層３１２によって第１表面１０１から離隔されている。第１部分層３１１はシリコンカーバイドに対して適切な仕事関数を有する材料、例えば元素の遷移金属または遷移窒化金属、例えばＴｉ、ＴｉＮまたはＭｏＮを有するかまたはこれらからなっている。第２部分層３１２が第１部分層３１１の堆積の前に、堆積、活性化および構造化可能であるので、第１部分層３１１の形成は第２部分層３１２によって影響を受けない。
ＳｉＣ半導体本体１００の第１表面１０１は、図４Ａ～図４Ｃに示すように、第１と第２のメサ１８１、１８２の範囲内では平らで平面である。他の実施の形態では、他のトレンチ構造体を設けることができる。この他のトレンチ構造体は、第１および／または第２メサ１８１、１８２の範囲内のゲート構造体１５０に追加して、ＳｉＣ半導体本体１００内に延在している。他のトレンチ構造体はゲート電極１５５に直接連結された導電性構造体を備えていない。他のトレンチ構造体は例えば導電性構造体を備えていないかまたは次のような導電性構造体だけを備えている。すなわち、他の電気的な端子なしに（フローティング状態で）、第１負荷電極３１０、半導体素子の補助部分および／または半導体素子の内部のネットワークノードに接続されている導電性構造体だけを備えている。
図４Ｄでは、ダイオード領域１４０と第２遮蔽領域１６２の間において、補助トレンチ構造体１９０が第１表面１０１から第２メサ１８２内に延在している。この補助トレンチ構造体１９０は導電性補助材料１９５と補助誘電体１９９を備えることができる。この場合、補助不導体１９９はＳｉＣ半導体本体１００から補助材料１９５を分離する。
補助トレンチ構造体１９０はゲート構造体１５０と同じ寸法を有するかまたは少なくとも１つの寸法、例えば深さ、水平方向幅または水平方向長さがゲート構造体１５０と異なっている。補助誘電体１９９はゲート不導体１５９と同じ材料または同じ複数の材料、同じ構造的な構成および同じ層厚を有するかまたは少なくとも１つの構造的特徴が誘電体１５９と異なっている。補助材料１９５はゲート電極１５５と同じ１つまたは複数の材料を有していてもよい。
補助材料１９５はゲート電極１５５から電気的に分離可能である。補助材料１９５は例えば、電気的な端子なしにまたは第１負荷電極３１０に電気的に接続されている。図４Ｄの半導体素子５００は、ショットキー接触を有していない類似の素子から出発して、ソース領域１１０と本体領域１２０のための注入マスクと、ゲート電極１５５と補助材料１９５を接触させるためのエッチングマスクを少しだけ変更して形成することができる。
図４Ｅは半導体素子５００を示す。この半導体素子は、ゲート構造体１５０と、ドリフトゾーン１３１、電流分配領域１３７、第１、第２および他の遮蔽領域１６１、１６２、１６５を有するドリフト構造体１３０と、図４Ａ～図４Ｃに関連して上述したようなトランジスタセルＴＣを備えている。第１遮蔽領域１６１と第２遮蔽領域１６２の間のダイオード領域１４０は、ドリフトゾーン１３１よりも少なくとも２倍だけ強くドープされている。ダイオード領域１４０の下側区間は第１表面１０１に対して、電流分配領域１３７と同じ距離を有し、かつ電流分配領域１３７と似たあるいは同じ垂直方向ドーパント濃度変化を有する。電流分配領域１３７の下縁と第１表面１０１の間隔は、第１、第２および他の遮蔽領域１６１、１６２、１６５の下縁と第１表面１０１の間隔よりも小さいかまたは等しいかまたは大きい。
第１、第２および他の遮蔽領域１６１、１６２、１６５はそれぞれ、部分領域１６９と、この部分領域１６９と第１表面１０１の間の主領域１６７とを有する。部分領域１６９内において、第１、第２および他の遮蔽領域１６１、１６２、１６５内の垂直方向ドーパント濃度変化はそれぞれ、局所的な最大値を有することができる。
他の遮蔽領域１６５の部分領域１６９は横方向においてそれぞれ、他の遮蔽領域１６５の主領域１６７の外縁を越えて突出している。しかし、他の遮蔽領域１６５の部分領域１６９を、製作許容誤差の範囲内で横方向において他の遮蔽領域１６５の主領域１６７の外縁と面一にすることもできる。
第１遮蔽領域１６１の部分領域１６９は、第１遮蔽領域１６１の主領域１６７とダイオード領域１４０の間の横方向エッジから後退させることができる。第２遮蔽領域１６２の部分領域１６９は、第２遮蔽領域１６２の主領域１６７の横方向エッジからダイオード領域１４０へ後退させることができる。しかし、第１遮蔽領域１６１の部分領域１６９および／または第２遮蔽領域１６２の部分領域を、製作許容誤差の範囲内で、横方向において第１遮蔽領域１６１または第２遮蔽領域１６２の主領域１６７の外縁と面一にすることもできる。
第１、第２および他の遮蔽領域１６１、１６２、１６５とそれに接するドープされた領域、例えばダイオード領域１４０の間の移行部の図示は、図において強く簡略化されている。移行部は実際には、平面に沿っても延在していないし、正確に直角にも延在していない。移行部はむしろ波形（英語で「ｗａｖｙ」）であり、角張っていると呼ばれる折り返し部は実際には湾曲している。このような波形の延在具合は、上述の製作許容誤差をもたらしうる。
ダイオード領域１４０は下側の部分領域１４８と、上側の部分領域１４２を有する。上側の部分領域１４２は第１表面１０１から下側部分領域１４８まで延在可能である。ダイオード領域１４０の上側部分領域１４２は横方向において隣接する第１と第２の２つの遮蔽領域１６１、１６２の主領域１６７の間に形成され、第１中央幅ｗ１を有する。下側部分領域１４８は隣接する第１と第２の２つの遮蔽領域１６１、１６２の部分領域１６９の間に形成され、第２中央幅ｗ２を有する。この第２中央幅ｗ２は第１中央幅ｗ１の少なくとも１２０％である。幾つかの実施の形態では、第１中央幅ｗ１と第２中央幅ｗ２は同じである。下側部分領域１４８の垂直方向寸法ｖ４は少なくとも５０ｎｍ、例えば少なくとも１００ｎｍである。
第１と第２の遮蔽領域１６１、１６２と、ドリフト構造体１３０の区間、特に低くドープされたドリフトゾーン１３１との間のｐｎ接合ｐｎ３の水平区間の横方向幅は、非常に狭められている。第１と第２の遮蔽領域１６１、１６２の下縁とショットキー接触ＳＣとの間のｐｎ接合の大部分は、ドリフトゾーン１３１よりも高くドープされたダイオード領域１４０に対するｐｎ接合である。
第１と第２の遮蔽領域１６１、１６２とダイオード領域１４０との間のｐｎ接合に沿ったダイオード領域１４０の高い導電性により、ショットキー接触ＳＣを通る所定の電流に関して、ｐｎ接合に沿った電圧降下が小さくなる。それによって、或る電圧から本体ダイオードが逆方向電流を運ぶが、この電圧がずれることがある。逆方向電流はより高い電流強さまで、専らまたはほとんど専らユニポーラ電流としてショットキー接触ＳＣを経て運び去ることができる。それによって、バイポーラの劣化メカニズムを十分に抑制することができる。
下側部分領域１４８の横方向寸法は、例えば第１、第２および他の遮蔽領域１６１、１６２、１６５の部分領域１６９を形成するための注入マスクの開口の幅の変化によって調節可能である。第１、第２および他の遮蔽領域１６１、１６２、１６５の主領域１６７を形成するための注入マスク内の他の変化によって、第１中央幅ｗ１を狭めることができるので、上側部分領域１４２内で、ショットキー接触ＳＣに対する第１と第２の遮蔽領域１６１、１６２の遮蔽作用をさらに改善することできる。その際、ショットキー接触ＳＣの両側の２つのゲート構造体１５０の間の第２ピッチｐｔ２は変わらない。第１表面１０１に沿った接触範囲の面積、ひいては第１、第２および他の遮蔽領域１６１、１６２、１６５およびソース領域１１０に対する接触抵抗は、そのままである。
図５Ａは、ＳｉＣ半導体本体１００内に第１導電性タイプのダイオード領域１４０を有する半導体素子５００に関する。このダイオード領域１４０はそれぞれ、負荷電極３１０と共にショットキー接触ＳＣを形成する。水平な第１方向に沿って、それぞれ隣接する２つのダイオード領域１４０の間に、少なくとも１つのゲート構造体１５０を形成することができる。ゲート構造体１５０は第１表面１０１からＳｉＣ半導体本体１００内に延在している。ゲート構造体１５０の少なくとも１つの第１側壁１５１は、負荷電極３１０に電気的に接続された、第２導電性タイプの本体領域１２０に接している。
ゲート構造体１５０はほぼＶ字状の垂直方向横断面を有するトレンチ内に形成可能である。ゲート電極１５５はゲート構造体１５０の側壁と底に沿ってほぼ同じ層厚に形成可能である。側壁１５１、１５２は、同じかまたはほぼ同じである高い電荷担体可動性を有する格子平面に対して平行に形成可能である。
ゲート構造体１５０の間のＳｉＣ半導体本体１００の区間は第１メサ１８１と第２メサ１８２を形成している。第１メサ１８１はそれぞれ本体領域１２０を取り囲んでいる。この本体領域は隣接する第１ゲート構造体１５０の第２側壁１５２から、隣接する第２ゲート構造体１５０の第１側壁１５１まで延在することができる。第１メサ１８１はそれぞれ、隣接する両ゲート構造体１５０に沿ってソース領域１１０を有する。ソース領域１１０の間において、本体領域１２０は強くドープされた本体接触領域１２９を有することができる。この本体接触領域は第１表面１０１から本体領域１２０内へ延在することができる。第１メサ１８１はそれぞれ２つのトランジスタセルＴＣを含むことができる。
第２メサ１８２は同様にそれぞれ２つのトランジスタセルＴＣを含むことができる。このトランジスタセルはそれぞれ隣接する両ゲート構造体１５０の１つに接している。両トランジスタセルＴＣの間において、ショットキー接触ＳＣが負荷電極３１０とダイオード領域１４０の間に形成されている。横方向において、ダイオード領域１４０はそれぞれ本体領域１２０の１つおよび／または本体接触領域１２９の１つに接することができる。
ショットキー接触ＳＣの両側の２つのゲート構造体１５０間の第２ピッチｐｔ２は、第１メサ１８１の両側の隣接する２つのゲート構造体間の第１ピッチｐｔ１の整数倍とすることができる。
図５Ｂに従い、ショットキー接触ＳＣの両側で、深い第１と第２の遮蔽領域１６１、１６２は第１表面１０１からＳｉＣ半導体本体１００内へ延在することができる。この場合、第１と第２の遮蔽領域１６１、１６２の下縁と第１表面１０１との垂直方向間隔ｖ３は、ＳｉＣ半導体本体１００内のゲート構造体１５０の垂直方向寸法ｖ１よりも大きくすることできる。
図６に従い、ゲート構造体１５０の第１と第２の側壁１５１、１５２は、第１表面１０１に対して垂直に延在していてもよい。第１メサ１８１内にはそれぞれ２つのトランジスタセルＴＣが形成されている。この場合、トレンチ接触３１６は第１負荷電極３１０から第１と第２のメサ１８１、１８２内に延在している。
ゲート構造体１５０、トレンチ接触３１６および第１と第２のメサ１８１、１８２は、帯構造体であってもよい。代替的に、ゲート構造体１５０および／またはトレンチ接触３１６はそれぞれ格子を形成することができる。代替的に、第１と第２のメサ１８１、１８２は格子状に形成されたメサの区間を形成することができる。
トレンチ接触３１６の垂直方向寸法は、ＳｉＣ半導体本体１００内のゲート構造体１５０の垂直方向寸法ｖ１にほぼ一致していてもよい。
第１と第２と場合によって設けられる他の遮蔽領域１６１、１６２、１６５は、トレンチ接触３１６の下方で、強くドープされた遮蔽接触領域１６８を有することができる。この遮蔽接触領域はトレンチ接触３１６と各遮蔽領域１６１、１６２、１６５の主区間の間に形成可能である。第１と第２と場合によって設けられる他の遮蔽領域１６１、１６２、１６５の横方向寸法は、トレンチ接触３１６の横方向寸法よりも大きくてもよい。遮蔽領域１６１、１６２、１６５はトレンチ接触３１６の側壁に沿って、ソース領域１１０まで延在することできる。この場合、遮蔽領域は本体領域１２０によって、隣接するゲート構造体１５０から離隔されたままである。
第２メサ１８２内にはそれぞれ２つのトレンチ接触３１６を、その間にあるダイオード領域１４０の両側に形成することができる。この場合、第１と第２の遮蔽領域１６１、１６２はトレンチ接触３１６に沿って第１表面１０１まで延在することでき、ダイオード領域１４０との垂直方向ｐｎ型接合ｐｎ０を形成する。
図７の実施の形態では、ダイオード領域１４０がそれぞれ、遮蔽領域１６０と本体領域１２０の間で第１表面１０１から電流分配領域１３７まで延在している。
図８Ａ～図８Ｃは、図４Ｅに示した半導体素子５００を製造するための方法を示す。その際、図４Ｅの半導体素子５００のＳｉＣ半導体本体１００は、シリコンカーバイド基板、例えばＳｉＣウェハまたはエピタキシャル層の一部を形成し、ＳｉＣ半導体本体１００の第１表面１０１はシリコンカーバイド基板の前側の主面に相当する。
ＳｉＣ半導体本体１００の第１表面１０１上に第１マスク材料が堆積され、写真印刷法によって構造化される。この場合、第１マスク層から、第１開口４１５を有する注入マスク４１０が生じる。第１注入マスク４１０の開口４１５を通って、大きな注入エネルギがアクセプタ原子に注入される。
図８Ａは第１注入マスク４１０と、注入されたアクセプタ原子によって形成された部分領域１６９を示す。この部分領域は第１マスク開口４１５の下方にあり、第１表面１０１に対して間隔をおいて形成される。
第１注入マスク４１０が取り外される。第２マスク層が堆積され、写真印刷法によって構造化される。第２マスク層から第２注入マスク４２０が生じる。第２注入マスク４２０の開口４２５を通って、他のアクセプタ原子が注入される。この場合、最大注入エネルギは、部分領域１６９の形成時の最小注入エネルギよりも少ない。
図８Ｂは第２注入マスク４２０と、注入されたアクセプタ原子によって形成された主領域１６７を示す。この主領域は第２開口４２５の下方で、第１表面１０１と部分領域１６９の間に形成されている。主領域１６７の間のＳｉＣ半導体本体１００の範囲への他の注入は、ソース領域１１０、本体領域１２０、電流分配領域１３７およびダイオード領域１４０を形成する。他の注入は部分領域１６９および／または主領域１６７の形成の前または後で行うことができる。ゲートトレンチが形成される。この場合、ゲートトレンチの第１側壁には、ソース領域１１０、本体領域１２０および電流分配領域１３７が形成され、そして第１側壁とは反対側の第２側壁には、主領域１６７と部分領域１６９が形成されている。
図８Ｃは、ダイオード領域１４０と、図４Ｅに基づいて上述したような第１、第２および他の遮蔽領域１６１、１６２、１６５とを有するＳｉＣ半導体素子５００の区間を示す。
図９Ａ～図９Ｃは、部分領域１６９を形成するための注入マスクが主領域１６７を形成するための注入マスクから生じる方法を示す。
図９Ａは第１表面１０１上の第３注入マスク４３０を示す。第３注入マスク４３０の開口４３５を通って、アクセプタ原子がＳｉＣ半導体本体１００に注入される。
図９Ａは、注入されたアクセプタ原子によって形成された、第１、第２および他の遮蔽領域の主領域１６７を示す。ダイオード領域１４０の上方の第３注入マスク４３０の区間に選択的にスペーサ４３１を形成することにより、第４注入マスク４４０が形成される。第４注入マスク内の開口４４５を通って、注入エネルギがアクセプタ原子に注入される。この注入エネルギは主領域１６７を形成するための最大注入エネルギよりも大きい。
図９Ｂは、注入されたアクセプタ原子によって形成された部分領域１６９を示す。この部分領域は一部が主領域１６７よりも狭い横方向幅を有する。
図９Ｃは、ゲート構造体１５０、ソース領域１１０、本体領域１２０および電流分配領域１３７を形成した後のＳｉＣ半導体本体１００を示す。
１００ ＳｉＣ半導体本体
１０１ 表面
１２０ 本体領域
１４０ ダイオード領域
１５０ ゲート構造体
１５１ 側壁
１６１、１６２ 第１と第２の遮蔽領域
３１０ 負荷電極
ＳＣ ショットキー接触

Claims (24)

  1. 第１表面（１０１）からＳｉＣ半導体本体（１００）内に延在するゲート構造体（１５０）と、
    少なくとも前記ゲート構造体（１５０）の第１側壁（１５１）に接する、前記ＳｉＣ半導体本体（１００）内の本体領域（１２０）と、
    前記本体領域（１２０）の導電性タイプの第１と第２の遮蔽領域（１６１、１６２）とを具備し、第１と第２の前記遮蔽領域（１６１、１６２）が前記本体領域（１２０）の少なくとも２倍高くドープされ、
    さらに、第１と第２の前記遮蔽領域（１６１、１６２）の間に、負荷電極（３１０）とのショットキー接触（ＳＣ）を形成するダイオード領域（１４０）を具備し、
    第１と第２の前記遮蔽領域（１６１、１６２）が前記ダイオード領域（１４０）とは反対の側でそれぞれ接触構造体（３１６）に接し、前記接触構造体（３１６）が前記第１表面（１０１）から前記ＳｉＣ半導体本体（１００）内に延在している、
    半導体素子。
  2. 前記ダイオード領域（１４０）が、前記第１遮蔽領域（１６１）および前記第２遮蔽領域（１６２）とのｐｎ接合（ｐｎ０）を形成していることを特徴とする請求項１に記載の半導体素子。
  3. 第１および／または第２の前記遮蔽領域（１６１、１６２）の下縁と前記第１表面（１０１）の間隔（ｖ３）が、前記ゲート構造体（１５０）の垂直方向寸法（ｖ１）よりも大きいことを特徴とする請求項１または２に記載の半導体素子。
  4. 前記第１表面（１０１）と前記本体領域（１２０）との間にソース領域（１１０）をさらに具備し、このソース領域（１１０）が少なくとも前記ゲート構造体（１５０）の第１側壁（１５１）に接していることを特徴とする請求項１～３のいずれか一項に記載の半導体素子。
  5. 前記第１遮蔽領域（１６１）が前記ダイオード領域（１４０）とは反対の側で前記本体領域（１２０）に接し、前記第２遮蔽領域（１６２）が他の本体領域（１２０）に接していることを特徴とする請求項４に記載の半導体素子。
  6. 前記第１遮蔽領域（１６１）が前記ゲート構造体（１５０）の第２側壁（１５２）に接し、前記第２遮蔽領域（１６２）が他の本体領域（１２０）に接していることを特徴とする請求項４に記載の半導体素子。
  7. 前記第１遮蔽領域（１６１）内でドーパント濃度が局所的な最大値を有し、この局所的な最大値が前記ゲート構造体（１５０）と、前記第１表面（１０１）とは反対側の、前記ＳｉＣ半導体本体（１００）の第２表面（１０２）との間に存在することを特徴とする請求項６に記載の半導体素子。
  8. 前記第１側壁（１５１）が前記ＳｉＣ半導体本体（１００）の第１主格子面に対して平行に延び、および／または前記第１主格子面に対して大きくとも２°だけ傾斜していることを特徴とする請求項６または７に記載の半導体素子。
  9. 多数の前記ゲート構造体（１５０）を具備し、前記ＳｉＣ半導体本体（１００）が隣接する２つの前記ゲート構造体（１５０）の間に第１メサ（１８１）を有し、前記第１メサ（１８１）がダイオード領域（１４０）を有しておらず、前記ＳｉＣ半導体本体がさらに、隣接する２つの前記ゲート構造体（１５０）の間に第２メサ（１８２）を有し、前記第２メサ（１８２）内にダイオード領域（１４０）が形成され、前記第１遮蔽領域（１６１）が前記ダイオード領域（１４０）に接し、前記第２遮蔽領域（１６２）が前記ダイオード領域（１４０）と本体領域（１２０）とに接していることを特徴とする請求項１～８のいずれか一項に記載の半導体素子。
  10. 複数の第１メサ（１８１）および第２メサ（１８２）を具備し、前記第１メサ（１８１）が間に形成されている隣接するゲート構造体（１５０）が互いに第１ピッチ（ｐｔ１）をおいて形成され、前記第２メサ（１８２）が間に形成されている隣接するゲート構造体（１５０）が互いに第２ピッチ（ｐｔ２）をおいて形成され、前記第１ピッチ（ｐｔ１）が前記第２ピッチ（ｐｔ２）の少なくとも４０％、大きくとも６０％であることを特徴とする請求項９に記載の半導体素子。
  11. ２つの隣接する前記第２メサ（１８２）の間に、少なくとも３つの前記第１メサ（１８１）が形成されていることを特徴とする請求項９または１０に記載の半導体素子。
  12. 前記負荷電極（３１０）が主層（３１５）を有し、かつこの主層（３１５）と前記第１表面（１０１）との間に第１部分層（３１１）を有し、前記第１部分層（３１１）の少なくとも１つの区間が前記ダイオード領域（１４０）に接していることを特徴とする請求項１～１１のいずれか一項に記載の半導体素子。
  13. 前記負荷電極（３１０）が第２部分層（３１２）を備え、この第２部分層が少なくとも前記ソース領域（１１０）および／または第１と第２の前記遮蔽領域（１６１、１６２）の少なくとも一方に接していることを特徴とする請求項４を引用する請求項１２に記載の半導体素子。
  14. 前記負荷電極（３１０）がショットキー接触構造体（３１９）を備え、このショットキー接触構造体が前記負荷電極（３１０）から前記ゲート構造体（１５０）を分離する中間誘電体層（２１０）内の開口を通って、前記ダイオード領域（１４０）の方へ垂直方向に延在していることを特徴とする請求項１～１３のいずれか一項に記載の半導体素子。
  15. 前記ショットキー接触構造体（３１９）が前記ダイオード領域（１４０）、前記第１遮蔽領域（１６１）および前記第２遮蔽領域（１６２）に直接接していることを特徴とする請求項１４に記載の半導体素子。
  16. 前記ダイオード領域（１４０）が下側部分領域（１４８）と、この下側部分領域（１４８）と前記第１表面（１０１）との間にある上側部分領域（１４２）とを有し、前記下側部分領域（１４８）の第２平均幅（ｗ２）が前記上側部分領域（１４２）の第１平均幅（ｗ１）の少なくとも１２０％であることを特徴とする請求項１～１５のいずれか一項に記載の半導体素子。
  17. ＳｉＣ半導体本体（１００）内の第１導電性タイプのダイオード領域（１４０）を具備し、前記ダイオード領域（１４０）がそれぞれ負荷電極（３１０）とのショットキー接触（ＳＣ）を形成し、
    少なくとも１つのゲート構造体（１５０）がそれぞれ隣接する２つのダイオード領域（１４０）の間で水平な第１方向（１９１）に沿って形成され、
    少なくとも１つのゲート構造体（１５０）が第１表面（１０１）から前記ＳｉＣ半導体本体（１００）内に延在し、
    前記ゲート構造体（１５０）の少なくとも１つの第１側壁（１５１）が、前記負荷電極（３１０）に電気的に接続された、第２導電性タイプの本体領域（１２０）に接していて、
    前記ＳｉＣ半導体本体（１００）が、隣接する２つの前記ゲート構造体（１５０）の間に第１メサ（１８１）を有し、前記第１メサ（１８１）が前記ダイオード領域（１４０）を有しておらず、前記ＳｉＣ半導体本体が、隣接する２つの前記ゲート構造体（１５０）の間に第２メサ（１８２）を有し、前記第２メサ（１８２）内に前記ダイオード領域（１４０）が形成され、
    前記ダイオード領域（１４０）が下側部分領域（１４８）と、この下側部分領域（１４８）と前記第１表面（１０１）との間にある上側部分領域（１４２）とを有し、前記下側部分領域（１４８）の第２平均幅（ｗ２）が前記上側部分領域（１４２）の第１平均幅（ｗ１）の少なくとも１２０％である
    半導体素子。
  18. 前記負荷電極（３１０）がショットキー接触構造体（３１９）を備え、このショットキー接触構造体（３１９）が前記負荷電極（３１０）から前記ゲート構造体（１５０）を分離する中間誘電体層（２１０）内の開口を通って、前記ＳｉＣ半導体本体（１００）内の前記ダイオード領域（１４０）のうちの一つの方へ垂直方向に延在していることを特徴とする請求項１７に記載の半導体素子。
  19. 隣接する２つの前記ダイオード領域（１４０）の間に、少なくとも３つのゲート構造体（１５０）が形成されていることを特徴とする請求項１７または１８に記載の半導体素子。
  20. 第１表面（１０１）からＳｉＣ半導体本体（１００）内に延在するゲート構造体（１５０）を具備し、前記ＳｉＣ半導体本体（１００）内に、第１導電性タイプのドリフトゾーン（１３１）が形成され、
    さらに、前記ＳｉＣ半導体本体（１００）内において前記ゲート構造体（１５０）の間に配置された第１メサ（１８１）と第２メサ（１８２）とを具備し、
    さらに、前記ＳｉＣ半導体本体（１００）の第１と第２の前記メサ（１８１、１８２）内に配置された第２導電性タイプの本体領域（１２０）を具備し、前記本体領域（１２０）がそれぞれ、１つの前記ゲート構造体（１５０）の第１側壁（１５１）に接し、
    さらに、１つの前記ゲート構造体（１５０）の第２側壁（１５２）に接する、第２導電性タイプの第１遮蔽領域（１６１）と、
    前記第２メサ（１８２）内の本体領域（１２０）に接する、第２導電性タイプの第２遮蔽領域（１６２）と、
    前記ドリフトゾーン（１３１）の導電性タイプのダイオード領域（１４０）とを具備し、前記ダイオード領域（１４０）が第１と第２の前記遮蔽領域（１６１、１６２）の間に負荷電極（３１０）とのショットキー接触（ＳＣ）を形成している、
    半導体素子。
  21. 前記第１側壁（１５１）が前記ＳｉＣ半導体本体（１００）内の（１１－２０）格子平面に対して平行に延在しているかまたは前記（１１－２０）格子平面に対して２°以下だけ傾いていることを特徴とする請求項２０に記載の半導体素子。
  22. 隣接する２つの第２メサ（１８２）の間毎に、少なくとも３つの第１メサ（１８１）が形成されていることを特徴とする請求項２０または２１に記載の半導体素子。
  23. 前記ドリフトゾーン（１３１）内の平均ドーパント濃度よりも高い平均ドーパント濃度を前記ダイオード領域（１４０）内に有することを特徴とする請求項２０～２２のいずれか一項に記載の半導体素子。
  24. 補助トレンチ構造体（１９０）をさらに具備し、この補助トレンチ構造体が前記ダイオード領域（１４０）と前記第２遮蔽領域（１６２）との間で、前記第１表面（１０１）から前記第２メサ（１８２）内に延在していることを特徴とする請求項２０～２３のいずれか一項に記載の半導体素子。
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