WO2012105611A1 - 半導体パワーデバイスおよびその製造方法 - Google Patents

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佑紀 中野
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    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a semiconductor power device and a manufacturing method thereof.
  • FIG. 1 of Patent Document 1 discloses a Schottky barrier diode employing SiC.
  • the Schottky barrier diode includes an n-type 4H—SiC bulk substrate, an n-type epitaxial layer grown on the bulk substrate, an oxide film formed on the surface of the epitaxial layer, and partially exposing the surface of the epitaxial layer. And a Schottky electrode formed in the opening of the oxide film and having a Schottky junction with the epitaxial layer.
  • FIG. 4 of Patent Document 1 discloses a vertical MIS field effect transistor employing SiC.
  • the vertical MIS field effect transistor includes an n-type 4H—SiC bulk substrate, an n-type epitaxial layer grown on the bulk substrate, an n-type impurity region (source region) formed in a surface layer portion of the epitaxial layer, A p-type well region formed adjacent to both sides of the n-type impurity region, a gate oxide film formed on the surface of the epitaxial layer, and a gate electrode facing the p-type well region via the gate oxide film; It has.
  • epsilon SiC indicates a dielectric constant of SiC with respect to vacuum
  • epsilon SiO2 represents the dielectric constant of SiO 2 with respect to the vacuum.
  • An object of the present invention is to provide a semiconductor power device and a method for manufacturing the same that can reduce the breakdown of an insulating film when a high voltage is applied to a breakdown voltage holding layer.
  • a semiconductor power device of the present invention comprises a first electrode and a second electrode, and a semiconductor having a predetermined thickness and impurity concentration, and the first electrode and the second electrode are joined together, A breakdown voltage holding layer having an active region for moving carriers that generate electrical conduction between the first electrode and the second electrode, and a portion formed on the breakdown voltage holding layer and in contact with the breakdown voltage holding layer, And an insulating film having a high dielectric constant portion having a dielectric constant higher than that of SiO 2 .
  • the portion of the insulating film that is in contact with the breakdown voltage holding layer is formed of a high dielectric constant portion having a dielectric constant higher than that of SiO 2 . Therefore, in a state where a high voltage is applied between the first electrode and the second electrode, the electric field E High-k applied to a portion of the insulating film in contact with the breakdown voltage holding layer can be weakened.
  • an electric field applied to the insulating film can be weakened by providing a high dielectric constant portion in a portion of the insulating film that is in contact with the breakdown voltage holding layer.
  • the insulating film formed on the breakdown voltage holding layer only needs to be made of a high dielectric constant material at the portion in contact with the breakdown voltage holding layer, and the high dielectric constant insulating film as the high dielectric constant portion in contact with the breakdown voltage holding layer, It may have a laminated structure including a low dielectric constant insulating film laminated on a high dielectric constant insulating film and having a dielectric constant lower than that of the high dielectric constant insulating film.
  • the high dielectric constant portion may be formed so as to be in contact with a device outer peripheral portion surrounding the active region.
  • the breakdown voltage holding layer may be formed of a wide band gap semiconductor (for example, a band gap Eg of 2 eV or more, preferably 2.5 eV to 7 eV).
  • the breakdown voltage holding layer may be a compound semiconductor.
  • Compound semiconductors include, for example, III-V compounds exhibiting high electron mobility, binary compounds typified by II-VI compounds having a wide band gap and many mixed materials composed of the binary compounds. , Partially overlapping with the wide band gap semiconductor.
  • the first electrode includes a Schottky electrode that penetrates the field insulating film and is Schottky bonded to the breakdown voltage holding layer, and the second electrode is an ohmic electrode that is ohmic bonded to the breakdown voltage holding layer.
  • the insulating film includes a field insulating film formed on a surface of the breakdown voltage holding layer, and the field insulating film is in a portion in contact with an outer peripheral region of the Schottky junction in the breakdown voltage holding layer. It is preferable to have.
  • the field-effect transistor structure in which the breakdown voltage holding layer includes a first conductivity type source region, a second conductivity type body region in contact with the source region, and a first conductivity type drift region in contact with the body region.
  • the first electrode includes a source electrode electrically connected to the source region, and the second electrode is electrically connected to the drift region
  • the high dielectric constant portion is preferably formed so as to be in contact with the drift region.
  • the field effect transistor structure may include a vertical transistor structure in which the source region and the drift region are spaced apart via the body region in a vertical direction perpendicular to the surface of the breakdown voltage holding layer.
  • the vertical transistor structure includes a source trench that reaches the drift region through the source region and the body region from the surface of the breakdown voltage holding layer, and the source electrode includes the source region in the source trench, The body region and the drift region are preferably in contact with each other.
  • the field effect transistor structure since the field effect transistor structure is a vertical type, a large current can easily flow, and a high breakdown voltage and a low on-resistance can be easily secured. Further, the field effect transistor structure has a trench gate structure including a gate trench formed so as to straddle the source region, the body region, and the drift region, and faces the body region in the gate trench.
  • the insulating film includes a gate insulating film interposed between the gate electrode and the inner surface of the gate trench, and the bottom surface of the gate trench and / or the gate insulating film in the gate insulating film It is preferable that the high dielectric constant portion is provided in a portion in contact with a corner portion of the gate trench.
  • the bottom surface of the gate trench and / or the portion in contact with the corner portion of the gate trench may be made of a high dielectric constant material, and the bottom surface of the gate trench and / or the corner portion of the gate trench may be formed.
  • a stacked structure including a gate insulating film may be included.
  • the gate insulating film is preferably made of Al 2 O 3 . According to this configuration, the dielectric constant of the gate insulating film can be made larger than that of SiO 2 while maintaining a relatively high barrier height with respect to the breakdown voltage holding layer made of SiC. As a result, leakage current due to the quantum tunnel effect near the body region can be reduced.
  • the gate insulating film may be formed of a SiO 2 film at a portion in contact with the body region on the side surface of the gate trench. In that case, an insulating film having a dielectric constant higher than that of SiO 2 is preferably laminated on the SiO 2 film.
  • the breakdown voltage holding layer is made of SiC having a Si (silicon) surface on the surface
  • the gate trench is formed from the Si surface of the breakdown voltage holding layer made of SiC toward the inside of the breakdown voltage holding layer. It may be.
  • the high dielectric constant portion may be formed only on the bottom surface of the gate trench and / or the corner portion of the gate trench in the gate insulating film.
  • the insulating film Preferably, the interlayer insulating film is formed on the breakdown voltage holding layer so as to cover the interlayer insulating film, and the interlayer insulating film has the high dielectric constant portion in a portion in contact with a peripheral portion of the transistor surrounding the planar gate structure. .
  • the method of manufacturing a semiconductor power device of the present invention includes a semiconductor layer made of SiC, a first conductivity type source region formed in the semiconductor layer, a second conductivity type body region in contact with the source region, A drift region of a first conductivity type in contact with the body region; a gate trench formed so as to straddle the source region, the body region and the drift region; and a gate insulating film formed on an inner surface of the gate trench; A method of manufacturing a semiconductor power device having a trench gate type transistor structure including a gate electrode facing the body region via the gate insulating film, wherein the semiconductor layer is directed from the Si (silicon) surface to the inside thereof.
  • the bottom surface of the gate trench is formed as an Si surface
  • the first insulating film SiO 2 film
  • the portion of the SiO 2 film on the bottom surface (Si surface) of the gate trench becomes thinner than the portion on the side surface of the gate trench in the SiO 2 film. Therefore, if the bottom portion of the first insulating film is left, there is a high possibility that the insulating film is broken at the bottom and corners of the gate trench where the electric field is relatively concentrated.
  • the portion of the first insulating film on the bottom surface of the gate trench is removed, and the second insulating film (high dielectric constant film) is formed so as to cover the portion exposed by this removal.
  • the part where electric field concentration is likely to occur can be covered with the high dielectric constant film.
  • the SiO 2 film can be left on the side surface of the gate trench, a gate insulating film made of SiO 2 can be formed between the channel and the gate electrode.
  • the step of forming the first insulating film is a step of forming the first insulating film by a thermal oxidation method
  • the step of forming the second insulating film forms the second insulating film by a CVD method. It may be a process to do.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the Schottky barrier diode shown in FIG. 1 and shows a cut surface taken along a cutting line AA in FIG. 3A is a schematic cross-sectional view showing a part of the manufacturing process of the Schottky barrier diode shown in FIG. 2, and shows a cut surface at the same position as FIG.
  • FIG. 3B is a diagram showing a step subsequent to FIG. 3A.
  • FIG. 3C is a diagram showing a step subsequent to FIG. 3B.
  • 4 (a) and 4 (b) are schematic plan views of a trench gate type MIS transistor according to the second embodiment of the present invention.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the Schottky barrier diode shown
  • FIG. 4 (a) is an overall view
  • FIG. 4 (b) is an internal view. Each enlarged view is shown.
  • FIG. 5 is a cross-sectional view of the trench gate type MIS transistor shown in FIG. 4, and shows cross sections along the cutting lines BB and CC in FIG. 4B.
  • 6A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 5, and shows a cut surface at the same position as FIG. 6B is a diagram showing a step subsequent to FIG. 6A.
  • FIG. 6C is a diagram showing a step subsequent to FIG. 6B.
  • FIG. 6D is a diagram showing a step subsequent to FIG. 6C.
  • FIG. 6E is a diagram showing a step subsequent to that in FIG. 6D.
  • FIG. 6F is a diagram showing a step subsequent to that in FIG. 6E.
  • FIG. 7 is a schematic cross-sectional view showing a first modification of the trench gate type MIS transistor shown in FIG.
  • FIG. 8 is a schematic cross-sectional view showing a second modification of the trench gate type MIS transistor shown in FIG.
  • FIG. 9 is a schematic cross-sectional view of a trench gate type MIS transistor according to a third embodiment of the present invention.
  • FIG. 10A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 9, and shows a cut surface at the same position as FIG.
  • FIG. 10B is a diagram showing a step subsequent to FIG. 10A.
  • FIG. 10A is a schematic cross-sectional view showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 9, and shows a cut surface at the same position as FIG.
  • FIG. 10B is a diagram showing a step subsequent to FIG.
  • FIGS. 11A and 11B are schematic plan views of a planar gate type MIS transistor according to a fourth embodiment of the present invention.
  • FIG. 11A is an overall view, and FIG.
  • FIG. 12 is a cross-sectional view of the planar gate type MIS transistor shown in FIG. 11, and shows cross sections taken along section lines DD and EE in FIG.
  • FIG. 13A is a schematic cross-sectional view showing a part of the manufacturing process of the planar gate type MIS transistor shown in FIG. 12, and shows a cut surface at the same position as FIG.
  • FIG. 13B is a diagram showing a step subsequent to FIG. 13A.
  • FIG. 13C is a diagram showing a step subsequent to FIG. 13B.
  • FIG. 13D is a diagram showing a step subsequent to FIG. 13C.
  • 14A and 14B are schematic plan views of a trench gate type MIS transistor according to a fifth embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of the planar gate type MIS transistor shown in FIG. 11, and shows cross sections taken along section lines DD and EE in FIG.
  • FIG. 13A is a schematic cross-sectional view showing a part of the manufacturing process of the plan
  • FIG. 14A is an overall view
  • FIG. 14B is an internal view. Each enlarged view is shown.
  • FIG. 15 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 14A and 14B, and shows cross sections taken along the cutting lines FF, GG, and HH in FIG. Show.
  • FIG. 16 is a schematic cross-sectional view of a trench gate type MIS transistor according to a sixth embodiment of the present invention, and shows a cut surface at the same position as FIG. 17 (a) and 17 (b) are schematic plan views of a planar gate type MIS transistor according to a seventh embodiment of the present invention.
  • FIG. 17 (a) is an overall view
  • FIG. 17 (b) is an internal view. Each enlarged view is shown.
  • FIG. 17 (a) is an overall view
  • FIG. 17 (b) is an internal view. Each enlarged view is shown.
  • FIG. 17 (a) is an overall view
  • FIG. 17 (b) is an internal view. Each enlarged
  • FIGS. 18 is a cross-sectional view of the planar gate type MIS transistor of FIGS. 17A and 17B, and shows cross sections taken along lines II and JJ of FIG. 17B, respectively.
  • 19 (a) and 19 (b) are schematic plan views of a trench gate type MIS transistor according to an eighth embodiment of the present invention.
  • FIG. 19 (a) is an overall view
  • FIG. 19 (b) is an internal view. Each enlarged view is shown.
  • FIG. 20 is a cross-sectional view of the trench gate type MIS transistor of FIGS. 19A and 19B, and shows cross sections along the cutting lines KK and LL of FIG. 19B, respectively.
  • FIGS. 21A and 21B are diagrams showing a modification of the layout of the MIS transistor of FIGS. 14A and 14B.
  • FIG. 21A is an overall view
  • FIG. 22 (a) and 22 (b) are schematic plan views of a trench gate type MIS transistor according to the ninth embodiment of the present invention, in which FIG. 22 (a) is an overall view and FIG. 22 (b) is an internal view. Each enlarged view is shown.
  • FIG. 23 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 22 (a) and 22 (b), and shows cross sections along the cutting lines MM and NN in FIG. 22 (b), respectively.
  • 24A and 24B are schematic plan views of the planar gate type MIS transistor according to the tenth embodiment of the present invention, in which FIG. 24A is an overall view and FIG. 24B is an internal view. Each enlarged view is shown.
  • FIG. 25 is a cross-sectional view of the planar gate type MIS transistor shown in FIGS. 24A and 24B, and shows cross sections along the cutting lines OO and PP in FIG. 24B, respectively.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the Schottky barrier diode shown in FIG. 1 and shows a cut surface taken along a cutting line AA in FIG.
  • the Schottky barrier diode 1 is a Schottky barrier diode employing SiC (a wide band gap semiconductor having a band gap width of about 3.26 eV). For example, as shown in FIG. It is.
  • the chip-like Schottky barrier diode 1 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • the Schottky barrier diode 1 includes an n + type SiC substrate 2 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • a cathode electrode 3 as an ohmic electrode (second electrode) is formed on the back surface of the SiC substrate 2 so as to cover the entire area.
  • the cathode electrode 3 is made of a metal (for example, Ni silicide, Co silicide, etc.) that is in ohmic contact with n-type SiC.
  • SiC epitaxial layer 4 having an n ⁇ type (for example, concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) having a lower concentration than SiC substrate 2 is laminated.
  • the thickness of SiC epitaxial layer 4 as the breakdown voltage holding layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • an opening 6 for exposing a part of the SiC epitaxial layer 4 as an active region 5 there is an opening 6 for exposing a part of the SiC epitaxial layer 4 as an active region 5
  • a field insulating film 8 covering a field region 7 as a device outer peripheral portion surrounding the active region 5. are stacked.
  • the field insulating film 8 is a high dielectric constant insulating material having a dielectric constant higher than that of SiO 2 (silicon oxide) (which is a non-dielectric constant ⁇ r with respect to vacuum, hereinafter simply referred to as a relative dielectric constant ⁇ r ). (Hereinafter referred to as “High-k material”).
  • the field insulating film 8 is made of SiN (silicon nitride), Al 2 O 3 (alumina), or AlON (aluminum oxynitride).
  • the relative dielectric constant ⁇ r of these materials is such that the relative dielectric constant ⁇ SiN of SiN is 7.5, the relative dielectric constant ⁇ Al2O3 of Al 2 O 3 is about 8.5, and the relative dielectric constant ⁇ AlON of AlON. Is 6.
  • the thickness of the field insulating film 8 is, for example, 1000 mm or more, preferably 3000 mm to 30000 mm.
  • an anode electrode 9 as a first electrode is formed on the field insulating film 8.
  • the anode electrode 9 has a two-layer structure of a Schottky metal 10 bonded to the SiC epitaxial layer 4 in the opening 6 of the field insulating film 8 and a contact metal 11 stacked on the Schottky metal 10.
  • Schottky metal 10 is made of a metal (for example, Ni, Au, etc.) that forms a Schottky junction by bonding with n-type SiC.
  • Schottky metal 10 joined to SiC forms a Schottky barrier (potential barrier) having a height of 0.7 eV to 1.7 eV, for example, with the SiC semiconductor.
  • the Schottky metal 10 projects in a flange shape outward from the opening 6 so as to cover the peripheral edge 12 of the opening 6 in the field insulating film 8 from above. That is, the peripheral edge portion 12 of the field insulating film 8 is sandwiched by the SiC epitaxial layer 4 and the Schottky metal 10 from both the upper and lower sides over the entire circumference. Therefore, the outer peripheral region of the Schottky junction in SiC epitaxial layer 4 (that is, inner edge portion 13 of field region 7) is covered with peripheral edge portion 12 of field insulating film 8 made of SiC.
  • the protruding amount X of the anode electrode 9 covering the peripheral edge 12 of the field insulating film 8 from the end of the opening 6 of the field insulating film 8 is, for example, 10 ⁇ m or more, preferably 10 ⁇ m to 100 ⁇ m.
  • the thickness of the Schottky metal 10 is, for example, 0.01 ⁇ m to 5 ⁇ m in the first embodiment.
  • the contact metal 11 is a portion of the anode electrode 9 that is exposed on the outermost surface of the Schottky barrier diode 1 and to which a bonding wire or the like is bonded.
  • the contact metal 11 is made of, for example, Al. Further, like the Schottky metal 10, the contact metal 11 projects outwardly from the opening 6 in a flange shape so as to cover the peripheral edge 12 of the opening 6 in the field insulating film 8.
  • the thickness of the contact metal 11 is larger than that of the Schottky metal 10 in the first embodiment, for example, 0.5 ⁇ m to 10 ⁇ m.
  • a surface protective film 14 is formed on the outermost surface of the Schottky barrier diode 1.
  • An opening 15 for exposing the contact metal 11 is formed at the center of the surface protective film 14.
  • a bonding wire or the like is bonded to the contact metal 11 through the opening 15.
  • a p-type guard ring 16 is formed on the surface layer portion of the SiC epitaxial layer 4 so as to be in contact with the Schottky metal 10 of the anode electrode 9.
  • the guard ring 16 is formed along the outline of the opening 6 so as to straddle the inside and outside of the opening 6 of the field insulating film 8 (so as to straddle the active region 5 and the field region 7) in plan view. Therefore, the guard ring 16 projects inward of the opening 6, projects to the outside of the opening 6, the inner portion 18 in contact with the outer edge portion 17 as the terminal portion of the Schottky metal 10 in the opening 6, and the field insulating film 8. And an outer portion 19 that faces the anode electrode 9 (Schottky metal 10).
  • the width W 1 of the inner portion 18 of the guard ring 16 is 1 ⁇ m to 50 ⁇ m, and the width W 2 of the outer portion 19 of the guard ring 16 is 1 ⁇ m to 500 ⁇ m.
  • Overall width W of the guard ring 16 is the sum of these W 1 and W 2 are, for example, 5 [mu] m ⁇ 550 .mu.m.
  • the depth D of the guard ring 16 from the surface of the SiC epitaxial layer 4 is, for example, 1000 mm or more, and preferably 2000 mm to 7000 mm.
  • the SiC epitaxial layer 4 is activated from the cathode electrode 3 to the anode electrode 9 by being in a forward bias state in which a positive voltage is applied to the anode electrode 9 and a negative voltage is applied to the cathode electrode 3. Electrons (carriers) move through the region 5 and current flows.
  • 3A to 3C are schematic cross-sectional views showing a part of the manufacturing process of the Schottky barrier diode shown in FIG. 2, and show a cut surface at the same position as FIG.
  • n-type impurities for example, N (nitrogen), P (phosphorus), As (arsenic), etc.
  • p-type impurities for example, Al (aluminum), B (boron), etc.
  • SiC epitaxial layer 4 is heat-treated at 1400 ° C. to 2000 ° C.
  • ions of p-type impurities implanted into the surface layer portion of SiC epitaxial layer 4 are activated, and guard ring 16 is formed.
  • the heat treatment of SiC epitaxial layer 4 can be performed, for example, by controlling a resistance heating furnace or a high frequency induction heating furnace at an appropriate temperature.
  • a field insulating film 8 made of a High-k material is laminated on the SiC epitaxial layer 4 by the CVD method. Subsequently, the field insulating film 8 is patterned by a known patterning technique to form an opening 6 that exposes the active region 5 of the SiC epitaxial layer 4.
  • the materials of the Schottky metal 10 and the contact metal 11 are sequentially stacked by a method such as sputtering or vapor deposition. Then, these stacked metals are patterned by a known patterning technique to form an anode electrode 9 composed of a Schottky metal 10 and a contact metal 11.
  • the Schottky barrier diode 1 shown in FIG. 2 is obtained.
  • the field insulating film 8 is made of a High-k material (SiN, Al 2 O 3 , AlON, etc.). Therefore, even if a large reverse voltage is applied between the anode electrode 9 and the cathode electrode 3 and an avalanche breakdown occurs, the electric field E High-k applied to the field insulating film 8 can be weakened.
  • the electric field E High-k when the field insulating film 8 is made of Al 2 O 3 can be reduced by about 0.48 times compared to the case where the field insulating film 8 is made of SiO 2. it can. As a result, the breakdown of the field insulating film 8 can be reduced.
  • the electric field tends to concentrate near the outer edge 17 (the inner edge 13 of the field region 7) of the anode electrode 9 (Schottky metal 10).
  • FIG. 4 (a) and 4 (b) are schematic plan views of a trench gate type MIS transistor according to the second embodiment of the present invention.
  • FIG. 4 (a) is an overall view
  • FIG. 4 (b) is an internal view. Each enlarged view is shown.
  • FIG. 5 is a cross-sectional view of the trench gate type MIS transistor shown in FIG. 4, and shows cross sections along the cutting lines BB and CC in FIG. 4B.
  • the MIS transistor 21 is a trench gate type DMISFET (Double-diffused Metal-Insulator-Semiconductor-Field-Effect-Transistor) employing SiC, and has a square chip shape in plan view as shown in FIG. 4A, for example.
  • Each of the chip-like MIS transistors 21 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 22 is formed on the surface of the MIS transistor 21.
  • the source pad 22 has a substantially square shape in plan view with four corners curved outward, and is formed to cover almost the entire surface of the MIS transistor 21.
  • the source pad 22 has a removal region 23 near the center of one side.
  • the removal region 23 is a region where the source pad 22 is not formed.
  • the MIS transistor 21 includes an n + type SiC substrate 25 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • the SiC substrate 25 functions as the drain of the MIS transistor 21, and the front surface 26 (upper surface) is an Si surface and the rear surface 27 (lower surface) is a C surface.
  • an n ⁇ -type SiC epitaxial layer 28 having a lower concentration than the SiC substrate 25 (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) is laminated.
  • the thickness of SiC epitaxial layer 28 as the breakdown voltage holding layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • the SiC epitaxial layer 28 is formed on the SiC substrate 25 by so-called epitaxial growth.
  • the SiC epitaxial layer 28 formed on the surface 26 that is the Si surface is grown with the Si surface as the main growth surface. Therefore, the surface 29 of the SiC epitaxial layer 28 formed by the growth is a Si surface, like the surface 26 of the SiC substrate 25.
  • the MIS transistor 21 is disposed in the center of the SiC epitaxial layer 28 in plan view, and has an active region 30 functioning as the MIS transistor 21 and a transistor peripheral region surrounding the active region 30 31 is formed.
  • body region 32 of p-type for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • body region 32 is formed in the surface direction of SiC epitaxial layer 28 in the row direction.
  • a large number are arranged in a matrix (matrix) at a constant pitch in the column direction.
  • Each body region 32 has a square shape in plan view.
  • the length in the vertical and horizontal directions on the paper surface of FIG. 4B is about 7.2 ⁇ m.
  • the region on the SiC substrate 25 side of the body region 32 in the SiC epitaxial layer 28 is an n ⁇ -type drift region 33 in which the state after the epitaxial growth is maintained.
  • an n + -type (for example, concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) source region 34 is formed in almost the entire region on the surface 29 side.
  • a gate trench 35 is formed so as to surround each body region 32 from surface 29 of SiC epitaxial layer 28 to each drift region 33 through each source region 34 and body region 32.
  • a large number of rectangular parallelepiped unit cells each functioning as a field effect transistor are formed in the SiC epitaxial layer 28.
  • the depth direction of the gate trench 35 is the gate length direction
  • the circumferential direction of each unit cell orthogonal to the gate length direction is the gate width direction.
  • both end corners 36 in the direction orthogonal to the gate width at the bottom are curved toward the drift region 33, and the side surface 37 and the bottom surface 38 that face each other. And has a U-shaped cross section that continues through the curved surface.
  • a gate insulating film 39 is formed on the inner surface of the gate trench 35 so as to cover the entire area.
  • the gate insulating film 39 is made of a High-k material (SiN, Al 2 O 3 , AlON, etc.).
  • the gate electrode 40 is buried in the gate trench 35 by filling the inside of the gate insulating film 39 with a polysilicon material doped with n-type impurities at a high concentration.
  • a vertical MIS transistor structure is configured in which the source region 34 and the drift region 33 are spaced apart from each other via the body region 32 in the vertical direction perpendicular to the surface 29 of the SiC epitaxial layer 28.
  • a source trench 41 is formed in the center of each unit cell from the surface 29 of the SiC epitaxial layer 28 through the source region 34 and the body region 32 to reach the drift region 33.
  • the depth of the source trench 41 is the same as that of the gate trench 35 in the second embodiment.
  • the source trench 41 has both end corners 42 in the direction perpendicular to the gate width at the bottom (opposite direction to the adjacent unit cell) curved toward the drift region 33 side.
  • the opposing side surface 43 and bottom surface 44 have a U-shaped cross section that is continuous through a curved surface.
  • a p-type impurity for example, a concentration of 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • a p-type impurity for example, a concentration of 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • each unit cell has a A p-type region 45 is formed in a portion exposed in the source trench 41.
  • the portion on the SiC substrate 25 side with respect to the source region 34 on the inner surface of the source trench 41 that is, the portion deeper than the lower end of the source region 34 on the bottom surface 44 and the side surface 43
  • a p + type body contact region 46 (for example, an impurity concentration of 1.0 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 21 cm ⁇ 3 ) is formed at the center of the bottom surface 44 of the source trench 41.
  • the p-type guard ring 47 is spaced from the active region 30 so as to surround the unit cells (active region 30) arranged in a matrix on the surface layer portion of the SiC epitaxial layer 28. Are formed (four in the second embodiment). These guard rings 47 can be formed by the same ion implantation step as the step of forming the p-type body region 32.
  • Each guard ring 47 is formed in a square shape in plan view along the outer periphery of the MIS transistor 21 in plan view.
  • the depth of the guard ring 47 from the surface 29 of the SiC epitaxial layer 28 is substantially the same as that of the body region 32, and is, for example, 2000 mm or more, preferably 3000 mm to 10,000 mm.
  • An interlayer insulating film 48 is stacked on the SiC epitaxial layer 28 so as to cover the gate electrode 40.
  • the interlayer insulating film 48 is made of a High-k material (SiN, Al 2 O 3 , AlON, etc.).
  • a contact hole 49 having a diameter larger than that of the source trench 41 is formed in the interlayer insulating film 48 and the gate insulating film 39. Thereby, in the contact hole 49, the entire source trench 41 of each unit cell (that is, the side surface 43 and the bottom surface 44 of the source trench 41) and the peripheral portion of the source trench 41 on the surface 29 of the SiC epitaxial layer 28 are exposed. Accordingly, a step according to the height difference between the front surface 29 and the bottom surface 44 is formed.
  • a source electrode 50 as a first electrode is formed on the interlayer insulating film 48.
  • the source electrode 50 collectively enters the source trenches 41 of all unit cells via the contact holes 49.
  • the body contact region 46 and the p-type region are sequentially formed from the bottom side of the source trench 41. 45, in contact with the body region 32 and the source region 34. That is, the source electrode 50 is a common wiring for all unit cells.
  • An interlayer insulating film (not shown) is formed on the source electrode 50, and the source electrode 50 is connected to the source pad 22 (see FIG. 4A) via the interlayer insulating film (not shown). ) Is electrically connected.
  • the gate pad 24 (see FIG. 4A) is electrically connected to the gate electrode 40 through a gate wiring (not shown) routed on the interlayer insulating film (not shown). ing.
  • the source electrode 50 has a structure in which, for example, a Ti / TiN layer and an Al layer are laminated in order from the contact side with the SiC epitaxial layer 28.
  • a drain electrode 51 as a second electrode is formed on the back surface 27 of the SiC substrate 25 so as to cover the entire area.
  • the drain electrode 51 is a common electrode for all unit cells.
  • As the drain electrode 51 for example, a stacked structure (Ti / Ni / Au / Ag) in which Ti, Ni, Au, and Ag are stacked in this order from the SiC substrate 25 side can be applied.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 40 in a state where a predetermined potential difference is generated between the source electrode 50 and the drain electrode 51 (between the source and drain).
  • a channel is formed in the vicinity of the interface with the gate insulating film 39 in the body region 32 by the electric field from the gate electrode 40.
  • electrons (carriers) move from the source electrode 50 to the drain electrode 51 through the source region 34, the channel and the drift region 33 in the active region 30, and a current flows.
  • FIG. 6A to 6F are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 5, and show a cut surface at the same position as FIG.
  • an n-type impurity for example, N-type
  • SiC substrate 25 Si surface
  • an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • SiC crystal is grown while doping (nitrogen), P (phosphorus), As (arsenic), etc.).
  • an n ⁇ -type SiC epitaxial layer 28 is formed on SiC substrate 25.
  • p-type impurities for example, Al (aluminum), B (boron), etc.
  • n-type impurities are implanted (implanted) from the surface 29 of the SiC epitaxial layer 28 into the SiC epitaxial layer 28.
  • the SiC epitaxial layer 28 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of p-type impurity and n-type impurity implanted into the surface layer portion of SiC epitaxial layer 28 are activated, and body region 32, source region 34, and guard ring 47 are simultaneously formed according to the implanted locations. Is done. In addition, a drift region 33 that maintains the state after epitaxial growth is formed in the base layer portion of SiC epitaxial layer 28.
  • the SiC epitaxial layer 28 is etched using a mask having openings in regions where the gate trench 35 and the source trench 41 are to be formed. Thereby, SiC epitaxial layer 28 is dry-etched from surface 29 (Si surface), and gate trench 35 and source trench 41 are formed simultaneously. At the same time, a large number of unit cells are formed in the SiC epitaxial layer 28.
  • the etching gas includes, for example, a mixed gas (SF 6 / O 2 gas) containing SF 6 (sulfur hexafluoride) and O 2 (oxygen), SF 6 , O 2 and HBr (hydrogen bromide).
  • a mixed gas (SF 6 / O 2 / HBr gas) can be used.
  • p-type impurities are implanted into the drift region 33 from the bottom surface 44 of the source trench 41.
  • Implantation is performed in a first stage in which ions are implanted at a relatively low dose and in a second stage in which ions are implanted at a relatively high dose.
  • SiC epitaxial layer 28 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of the p-type impurity implanted into the drift region 33 are activated, and the p-type region 45 and the body contact region 46 are formed simultaneously.
  • a High-k material is deposited from above the SiC epitaxial layer 28 by a CVD method. Thereby, the gate insulating film 39 is formed.
  • a doped polysilicon material 52 is deposited from above the SiC epitaxial layer 28 by CVD. The deposition of the polysilicon material 52 is continued until at least the gate trench 35 and the source trench 41 are filled. Thereafter, the deposited polysilicon material 52 is etched back until the etch-back surface is flush with the surface 29 of the SiC epitaxial layer 28.
  • the interlayer insulating film 48 and the gate insulating film 39 are successively patterned by a known patterning technique. As a result, contact holes 49 are formed in the interlayer insulating film 48 and the gate insulating film 39. Thereafter, the source electrode 50, the drain electrode 51, and the like are formed, whereby the MIS transistor 21 shown in FIG. 5 is obtained.
  • the gate insulating film 39 and the interlayer insulating film 48 in contact with the SiC epitaxial layer 28 are made of a High-k material (SiN, Al 2 O 3 , AlON, etc.). Therefore, even if a large reverse voltage is applied between the source electrode 50 and the drain electrode 51 and an avalanche breakdown occurs, as demonstrated by the comparison between the expressions (1) and (2) in the first embodiment, the gate The electric field E High-k applied to the insulating film 39 and the interlayer insulating film 48 can be weakened. As a result, destruction of the gate insulating film 39 and the interlayer insulating film 48 can be reduced. Therefore, a MIS transistor with high avalanche resistance can be provided.
  • a High-k material SiN, Al 2 O 3 , AlON, etc.
  • the electric field tends to concentrate on the corners 36 and the bottom surface 38 of the gate trench 35. Therefore, as in the second embodiment, if the entire gate insulating film 39 is made of the High-k material, the gate insulating film 39 made of the High-k material is also formed on both corners 36 and the bottom surface 38 of the gate trench 35. Can be contacted. Therefore, the breakdown of the gate insulating film 39 can be effectively reduced.
  • various high-k materials may be selected as the high-k material constituting the interlayer insulating film 48, but Al 2 O 3 is used as the gate insulating film 39. Is more preferable. If the gate insulating film 39 is Al 2 O 3 , the dielectric constant of the gate insulating film 39 can be made larger than that of SiO 2 while maintaining a relatively high barrier height with respect to the SiC epitaxial layer 28. As a result, leakage current due to the quantum tunnel effect near the channel (body region 32) can be reduced.
  • HfO 2 and ZrO 2 which are known as High-k materials, are not suitable for a gate insulating film in contact with SiC. That is, when HfO 2 and ZrO 2 are directly formed on SiC as the gate insulating film 39, the barrier height between these HfO 2 and ZrO 2 and SiC becomes small, and the leakage due to the quantum tunnel effect occurs near the channel. It has been found that there is a problem that the current increases.
  • the MIS transistor 21 since the MIS transistor 21 has a vertical structure, it is possible to easily flow a large current and to easily ensure a high breakdown voltage and a low on-resistance. Further, in the manufacturing process of the MIS transistor 21, the gate insulating film 39 is formed by the CVD method. Control can be performed easily.
  • FIG. 9 is a schematic cross-sectional view of a trench gate type MIS transistor according to a third embodiment of the present invention.
  • parts corresponding to the parts shown in FIG. 5 are denoted by the same reference numerals as those given to the respective parts. In the following description, only the difference between the structure shown in FIG. 9 and the structure shown in FIG. 5 will be described, and the description of each part given the same reference numeral will be omitted.
  • the gate insulating film 62 formed on the inner surface of the gate trench 35 has a two-layer structure of an SiO 2 film and a High-k film on the side surface 37 of the gate trench 35.
  • a single-layer structure consisting of only a High-k film is formed in the portion on the bottom surface 38. That is, in the third embodiment, the High-k film is formed only in the portion of the gate insulating film 62 that is in contact with the bottom surface 38 and both end corner portions 36 of the gate trench 35.
  • FIG. 10A to 10I are schematic cross-sectional views showing a part of the manufacturing process of the trench gate type MIS transistor shown in FIG. 9, and show a cut surface at the same position as FIG.
  • an n-type impurity for example, N-type
  • SiC substrate 25 Si surface
  • an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • SiC crystal is grown while doping (nitrogen), P (phosphorus), As (arsenic), etc.).
  • an n ⁇ -type SiC epitaxial layer 28 is formed on SiC substrate 25.
  • p-type impurities for example, Al (aluminum), B (boron), etc.
  • n-type impurities are implanted (implanted) from the surface 29 of the SiC epitaxial layer 28 into the SiC epitaxial layer 28.
  • the SiC epitaxial layer 28 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of p-type impurity and n-type impurity implanted into the surface layer portion of SiC epitaxial layer 28 are activated, and body region 32, source region 34, and guard ring 47 are simultaneously formed according to the implanted locations. Is done. In addition, a drift region 33 that maintains the state after epitaxial growth is formed in the base layer portion of SiC epitaxial layer 28.
  • the SiC epitaxial layer 28 is etched using a mask having openings in regions where the gate trench 35 and the source trench 41 are to be formed. Thereby, SiC epitaxial layer 28 is dry-etched from surface 29 (Si surface), and gate trench 35 and source trench 41 are formed simultaneously. At the same time, a large number of unit cells are formed in the SiC epitaxial layer 28.
  • the etching gas includes, for example, a mixed gas (SF 6 / O 2 gas) containing SF 6 (sulfur hexafluoride) and O 2 (oxygen), SF 6 , O 2 and HBr (hydrogen bromide).
  • a mixed gas (SF 6 / O 2 / HBr gas) can be used.
  • p-type impurities are implanted into the drift region 33 from the bottom surface 44 of the source trench 41.
  • Implantation is performed in a first stage in which ions are implanted at a relatively low dose and in a second stage in which ions are implanted at a relatively high dose.
  • SiC epitaxial layer 28 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of the p-type impurity implanted into the drift region 33 are activated, and the p-type region 45 and the body contact region 46 are formed simultaneously.
  • the SiO 2 film 63 as the first insulating film is formed on the entire surface 29 of the SiC epitaxial layer 28 (including the inner surface of the gate trench 35 and the inner surface of the source trench 41) by thermal oxidation. Is formed.
  • the portion of the SiO 2 film 63 on the Si surface of the SiC epitaxial layer 28 is selectively removed by etching. Specifically, a part of the SiO 2 film 63 on the surface 29 of the SiC epitaxial layer 28, a part of both end corners 36 and the bottom surface 38 of the gate trench 35, and one end corner part 42 of the source trench 41. And the portion on the bottom surface 44 are removed. As a result, the SiO 2 film 63 remains on the side surface 37 of the gate trench 35 and the side surface 43 of the source trench 41, and the bottom surfaces 38 and 44 and a part of each end corner portion 36 and 42 are exposed.
  • a High-k material is deposited from above the SiC epitaxial layer 28 by CVD.
  • the High-k film 64 as the second insulating film is formed so as to cover the bottom surface 38 of the gate trench 35 and the bottom surface 44 of the source trench 41, and the gate insulating film 62 is formed.
  • a doped polysilicon material 52 is deposited from above the SiC epitaxial layer 28 by CVD. The deposition of the polysilicon material 52 is continued until at least the gate trench 35 and the source trench 41 are filled. Thereafter, the deposited polysilicon material 52 is etched back until the etch-back surface is flush with the surface 29 of the SiC epitaxial layer 28.
  • the interlayer insulating film 48 and the gate insulating film 62 are successively patterned by a known patterning technique. As a result, contact holes 49 are formed in the interlayer insulating film 48 and the gate insulating film 62. Thereafter, the source electrode 50, the drain electrode 51, and the like are formed, whereby the MIS transistor 61 shown in FIG. 9 is obtained.
  • the gate insulating film 62 has a two-layer structure of the SiO 2 film and the High-k film in the portion on the side surface 37 of the gate trench 35. Therefore, the High-k film 64 that covers the corners 36 and the bottom surface 38 of the gate trench 35 is difficult to form a high barrier height with SiC, for example, in the second embodiment, Even in the case of HfO 2 and ZrO 2 described above, the insulating film in contact with the side surface 37 is the SiO 2 film 63.
  • the breakdown of the gate insulating film 62 at the corner portions 36 and the bottom surface 38 where the electric field tends to concentrate is reduced while maintaining a relatively high barrier height with respect to the SiC epitaxial layer 28 in the vicinity of the channel (body region 32). be able to.
  • the bottom surface 38 of the gate trench 35 is formed as a Si surface, ( Figure 10C) at the time of forming the SiO 2 film 63, the bottom surface of the gate trench 35 in the SiO 2 film 63 A portion on 38 (Si surface) is thinner than a portion on the side surface 37 of the gate trench 35 in the SiO 2 film 63.
  • FIGS. 11A and 11B are schematic plan views of a planar gate type MIS transistor according to a fourth embodiment of the present invention.
  • FIG. 11A is an overall view, and FIG. Each enlarged view is shown.
  • FIG. 12 is a cross-sectional view of the planar gate type MIS transistor shown in FIG. 11, and shows cross sections taken along section lines DD and EE in FIG.
  • the MIS transistor 71 is a planar gate type DMISFET employing SiC, and has, for example, a square chip shape in plan view as shown in FIG.
  • the chip-like MIS transistor 71 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 72 is formed on the surface of the MIS transistor 71.
  • the source pad 72 has a substantially square shape in plan view with four corners curved outward, and is formed so as to cover almost the entire surface of the MIS transistor 71.
  • a removal region 73 is formed near the center of one side. This removal region 73 is a region where the source pad 72 is not formed.
  • the MIS transistor 71 includes an n + type SiC substrate 75 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • the SiC substrate 75 functions as the drain of the MIS transistor 71, and its front surface 76 (upper surface) is a Si surface and its rear surface 77 (lower surface) is a C surface.
  • an n - type SiC epitaxial layer 78 having a lower concentration than the SiC substrate 75 (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) is laminated.
  • the thickness of the SiC epitaxial layer 78 as the breakdown voltage holding layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • SiC epitaxial layer 78 is formed on SiC substrate 75 by so-called epitaxial growth.
  • the SiC epitaxial layer 78 formed on the surface 76 which is a Si surface is grown with the Si surface as a main growth surface. Therefore, the surface 79 of the SiC epitaxial layer 78 formed by the growth is a Si surface, like the surface 76 of the SiC substrate 75.
  • the MIS transistor 71 includes an active region 80 that is disposed in the center of the SiC epitaxial layer 78 in plan view and functions as the MIS transistor 71, and a transistor peripheral region that surrounds the active region 80 81 is formed.
  • body region 82 of p-type for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • body region 82 has a square shape in plan view. For example, the length in the vertical and horizontal directions on the paper surface of FIG. 11B is about 7.2 ⁇ m.
  • the region on the SiC substrate 75 side of the body region 82 in the SiC epitaxial layer 78 is an n ⁇ type drift region 83 in which the state as it is after epitaxial growth is maintained.
  • Each body region 82 has a p + -type body contact region 84 (for example, an impurity concentration of 1.0 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 21 cm ⁇ 3 ) formed at the center thereof.
  • An n + type source region 85 (for example, an impurity concentration of 1.0 ⁇ 10 18 cm ⁇ 3 to 1.0 ⁇ 10 21 cm ⁇ 3 ) is formed so as to surround the body contact region 84.
  • the body contact region 84 has a square shape in plan view, and for example, the length in the vertical and horizontal directions on the paper surface of FIG. 11B is about 1.6 ⁇ m.
  • the source region 85 has a square ring shape in plan view, and for example, the length in the vertical and horizontal directions on the paper surface of FIG. 11B is about 5.7 ⁇ m.
  • regions between the body regions 82 arranged in a matrix at a constant pitch are constant (for example, 2.8 ⁇ m). It is a grid having a width.
  • a grid-like gate insulating film 86 is formed on the inter-body region along the inter-body region.
  • the gate insulating film 86 straddles between adjacent body regions 82 and covers a portion surrounding the source region 85 in the body region 82 (periphery of the body region 82) and the outer periphery of the source region 85.
  • the gate insulating film 86 is made of a High-k material (SiN, Al 2 O 3 , AlON, etc.), and its thickness is about 400 mm and almost uniform.
  • a gate electrode 87 is formed on the gate insulating film 86.
  • the gate electrode 87 is formed in a lattice shape along the lattice-shaped gate insulating film 86, and faces the peripheral edge of each body region 82 with the gate insulating film 86 interposed therebetween.
  • the gate electrode 87 is made of polysilicon and, for example, a p-type impurity is introduced at a high concentration.
  • the thickness of the gate electrode 87 is, for example, about 6000 mm.
  • each unit cell has, for example, a length of about 10 ⁇ m in the vertical and horizontal directions on the paper surface of FIG.
  • the depth direction of the body region 82 is the gate length direction
  • the circumferential direction of the body region 82 orthogonal to the gate length direction is the gate width direction.
  • a p-type guard ring 88 is provided on the surface layer portion of the SiC epitaxial layer 78 at a distance from the active region 80 so as to surround the unit cells (active region 80) arranged in a matrix. Are formed (four in the fourth embodiment). These guard rings 88 can be formed in the same ion implantation step as the step of forming the p-type body region 82.
  • Each guard ring 88 is formed in a square shape in plan view along the outer periphery of the MIS transistor 71 in plan view.
  • the depth of the guard ring 88 from the surface 79 of the SiC epitaxial layer 78 is substantially the same as that of the body region 82, for example, 2000 mm or more, preferably 3000 mm to 10,000 mm.
  • An interlayer insulating film 89 is laminated on the SiC epitaxial layer 78 so as to cover the gate electrode 87.
  • the interlayer insulating film 89 is made of a High-k material (SiN, Al 2 O 3 , AlON, etc.).
  • a contact hole 90 exposing the source region 85 and the body contact region 84 is formed in the interlayer insulating film 89 and the gate insulating film 86.
  • a source electrode 91 as a first electrode is formed on the interlayer insulating film 89. The source electrode 91 is in contact with the body contact region 84 and the source region 85 of all the unit cells through the contact holes 90 at once. That is, the source electrode 91 is a wiring common to all unit cells.
  • An interlayer insulating film (not shown) is formed on the source electrode 91, and the source electrode 91 is connected to the source pad 72 (see FIG. 11A) via the interlayer insulating film (not shown). ) Is electrically connected.
  • the gate pad 74 (see FIG. 11A) is electrically connected to the gate electrode 87 through a gate wiring (not shown) routed on the interlayer insulating film (not shown). ing.
  • the source electrode 91 has a structure in which, for example, a Ti / TiN layer and an Al layer are stacked in order from the contact side with the SiC epitaxial layer 78.
  • a drain electrode 92 as a second electrode is formed on the back surface 77 of the SiC substrate 75 so as to cover the entire area.
  • the drain electrode 92 is a common electrode for all unit cells.
  • As the drain electrode 92 for example, a stacked structure (Ti / Ni / Au / Ag) in which Ti, Ni, Au, and Ag are stacked in this order from the SiC substrate 75 side can be applied.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 87 in a state where a predetermined potential difference is generated between the source electrode 91 and the drain electrode 92 (between the source and drain).
  • a predetermined potential difference is generated between the source electrode 91 and the drain electrode 92 (between the source and drain).
  • an annular channel is formed at the peripheral edge of the body region 82 of each unit cell. In this manner, electrons (carriers) move from the source electrode 91 to the drain electrode 92 through the source region 85, the channel, and the drift region 83 in the active region 80, and a current flows.
  • FIG. 13A to 13D are schematic cross-sectional views showing a part of the manufacturing process of the planar gate type MIS transistor shown in FIG. 12, and show a cut surface at the same position as FIG.
  • an n-type impurity for example, N-type
  • SiC substrate 75 is formed on the surface 76 (Si surface) of the SiC substrate 75 by an epitaxial growth method such as a CVD method, an LPE method, or an MBE method.
  • SiC crystal is grown while doping (nitrogen), P (phosphorus), As (arsenic), etc.).
  • n ⁇ type SiC epitaxial layer 78 is formed on SiC substrate 75.
  • p-type impurities for example, Al (aluminum), B (boron), etc.
  • n-type impurities are implanted (implanted) into the SiC epitaxial layer 78 from the surface 79 of the SiC epitaxial layer 78.
  • SiC epitaxial layer 78 is heat-treated at 1400 ° C. to 2000 ° C. Thereby, ions of the p-type impurity and the n-type impurity implanted into the surface layer portion of SiC epitaxial layer 78 are activated, and body region 82, body contact region 84, source region 85, and guard according to the implanted location. A ring 88 is formed simultaneously.
  • drift region 83 that maintains the state after epitaxial growth is formed in the base layer portion of SiC epitaxial layer 78.
  • a High-k material is deposited from above the SiC epitaxial layer 78 by CVD. Thereafter, the High-k material is patterned by a known patterning technique. Thereby, the gate insulating film 86 is formed.
  • a doped polysilicon material is deposited from above the SiC epitaxial layer 78 by CVD. Thereafter, the polysilicon material is patterned by a known patterning technique. Thereby, the gate electrode 87 is formed.
  • a High-k material is deposited from above the SiC epitaxial layer 78 by CVD. Thereby, an interlayer insulating film 89 is formed. Thereafter, the interlayer insulating film 89 and the gate insulating film 86 are successively patterned to form a contact hole 90, and a source electrode 91, a drain electrode 92, and the like are formed, whereby the MIS transistor 71 shown in FIG. Is obtained.
  • the gate insulating film 86 and the interlayer insulating film 89 in contact with the SiC epitaxial layer 78 are made of a High-k material (SiN, Al 2 O 3 , AlON, etc.). Therefore, even if a large reverse voltage is applied between the source electrode 91 and the drain electrode 92 and an avalanche breakdown occurs, as demonstrated by the comparison between the expressions (1) and (2) in the first embodiment, the gate The electric field E High-k applied to the insulating film 86 and the interlayer insulating film 89 can be weakened. As a result, the breakdown of the gate insulating film 86 and the interlayer insulating film 89 can be reduced. Therefore, a MIS transistor with high avalanche resistance can be provided.
  • a High-k material SiN, Al 2 O 3 , AlON, etc.
  • the electric field tends to concentrate on the transistor peripheral region 81 surrounding the active region 80. Therefore, if the entire interlayer insulating film 89 is made of a High-k material as in the fourth embodiment, the interlayer insulating film 89 made of the High-k material is also brought into contact with the transistor peripheral region 81 of the SiC epitaxial layer 78. be able to. Therefore, the breakdown of the interlayer insulating film 89 can be effectively reduced.
  • FIGS. 14A and 14B are schematic plan views of a trench gate type MIS transistor 101 according to a fifth embodiment of the present invention.
  • FIG. 14A is an overall view, and FIG. Each internal enlarged view is shown.
  • FIG. 15 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 14A and 14B, and shows cross sections taken along the cutting lines FF, GG, and HH in FIG. Show.
  • the MIS transistor 101 is a trench gate type DMISFET (Double-diffused Metal-Insulator-Semiconductor-Field-Effect-Transistor) employing SiC, and has, for example, a square chip shape in plan view as shown in FIG.
  • the chip-like MIS transistor 101 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 102 is formed on the surface of the MIS transistor 101.
  • the source pad 102 has a substantially square shape in plan view with four corners curved outward, and is formed so as to cover almost the entire surface of the MIS transistor 101.
  • the source pad 102 has a removal region 103 near the center of one side. This removal region 103 is a region where the source pad 102 is not formed.
  • the MIS transistor 101 includes an n + type SiC substrate 105 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • the SiC substrate 105 functions as the drain of the MIS transistor 101, and its front surface 106 (upper surface) is a Si surface and its rear surface 107 (lower surface) is a C surface.
  • an n - type SiC epitaxial layer 108 having a lower concentration than the SiC substrate 105 (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) is laminated.
  • the thickness of SiC epitaxial layer 108 as a semiconductor layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • the SiC epitaxial layer 108 is formed on the SiC substrate 105 by so-called epitaxial growth.
  • the SiC epitaxial layer 108 formed on the surface that is the Si surface is grown using the Si surface as a growth main surface. Therefore, the surface 109 of the SiC epitaxial layer 108 formed by the growth is a Si surface, like the surface 106 of the SiC substrate 105.
  • the MIS transistor 101 is disposed in the center of the SiC epitaxial layer 108 in a plan view, and an active region 110 functioning as the MIS transistor 101 and a transistor peripheral region surrounding the active region 110 111 is formed.
  • active region 110 gate trenches 112 are formed in a lattice shape in the SiC epitaxial layer 108 (see FIG. 14B).
  • the SiC epitaxial layer 108 is partitioned into a plurality of cells 113 each having a square shape (square shape).
  • the plurality of cells 113 includes a Schottky cell 114 and a pn diode cell 115 having a relatively smaller planar area than the Schottky cell 114.
  • the Schottky cell 114 has an area corresponding to four of the pn diode cells 115, and the length of one side of the Schottky cell 114 corresponds to twice the length of one side of the pn diode cell 115.
  • the size of the pn diode cell 115 is about 6 ⁇ m in the vertical and horizontal directions on the paper surface of FIG. 14B, and the size of the Schottky cell 114 is the length in the same direction. Each is about 12 ⁇ m.
  • One Schottky cell 114 and a plurality of pn diode cells 115 (12 pn diode cells 115 in this embodiment) surrounding the Schottky cell 114 constitute one cell group.
  • Cell groups are further arranged in a matrix.
  • the pn diode cell 115 is shared. That is, the pn diode cell 115 surrounding the Schottky cell 114 of a certain cell group is also used as the pn diode cell 115 surrounding the Schottky cell 114 of the cell group adjacent to the cell group.
  • the SiC epitaxial layer 108 has an n + type (for example, a concentration of 1 ⁇ 10 18 to 1 ⁇ ) in order from the front surface 109 side to the back surface 116 side. 10 21 cm ⁇ 3 ) source region 117, p-type (for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3 ) body region 118 and drift region 119.
  • n + type for example, a concentration of 1 ⁇ 10 18 to 1 ⁇
  • p-type for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • body region 118 drift region 119.
  • the drift region 119 is an n ⁇ -type region in which the state after the epitaxial growth is maintained, and is integrally connected at the bottom of all the cells 113 and shared between them. That is, the gate trench 112 partitions each cell 113 so that the source region 117 and the body region 118 are exposed to the side surface 124 and the deepest portion is located in the middle of the drift region 119.
  • Such a gate trench 112 includes a linear portion 120 extending linearly in the row direction and the column direction along the four side surfaces of each cell 113 between adjacent cells 113 and a line extending in the row direction.
  • intersect is included.
  • a gate insulating film 122 made of a High-k material SiN, Al 2 O 3 , AlON, etc.
  • the portion on the bottom surface 123 of the gate trench 112 is thicker than the portion on the side surface 124 of the gate trench 112.
  • the gate electrode 125 is embedded in the gate trench 112 by filling the inside of the gate insulating film 122 in the gate trench 112 with polysilicon.
  • the source region 117 and the drift region 119 are arranged apart from each other via the body region 118 in the vertical direction perpendicular to the surface 109 of the SiC epitaxial layer 108.
  • a vertical MIS transistor 101 structure (first and second MIS transistor structures) is configured.
  • HD source trench 126 is formed as a second source trench having a square shape in plan view, which reaches drift region 119 from surface 109 of SiC epitaxial layer 108 through source region 117 and body region 118. (See the GG cross section and the HH cross section in FIG. 14B and FIG. 15). The depth of the HD source trench 126 is the same as that of the gate trench 112.
  • a p-type (for example, concentration of 1 ⁇ 10 17 to 9 ⁇ 10 19 cm ⁇ 3 ) HD breakdown voltage holding region 127 (second breakdown voltage holding region) is formed.
  • the HD withstand voltage holding region 127 is formed by intersecting the bottom surface 128 and the side surface 129 of the HD source trench 126, and the annular edge portion 130 that surrounds the periphery of the bottom surface 128 and the side surface 129 of the HD source trench 126 from the edge portion 130.
  • An annular shape reaching the exposed body region 118 is formed.
  • a square-shaped Schottky region 131 in plan view made of a part of the drift region 119 is formed at the center of the bottom surface 128 of the HD source trench 126 surrounded by the HD breakdown voltage holding region 127.
  • the Schottky region 131 is formed in an area where a depletion layer generated from the pn junction (body diode 132) between the Schottky region 131 and the HD breakdown voltage holding region 127 is not connected.
  • the length L 1 of one side thereof Is 4 ⁇ m or more.
  • a Di source as a first source trench having a square shape in plan view that reaches the drift region 119 from the surface 109 of the SiC epitaxial layer 108 through the source region 117 and the body region 118.
  • a trench 133 is formed (see the FF cross section and the HH cross section in FIG. 14B and FIG. 15).
  • the depth of the Di source trench 133 is the same as that of the gate trench 112.
  • the area of Di source trenches 133, smaller than the Schottky region 131, the length L 2 of one side is about 3 [mu] m.
  • Di breakdown voltage holding region 134 (first breakdown voltage holding region) is formed.
  • the Di withstand voltage holding region 134 is formed on the entire bottom surface 135 of the Di source trench 133, and is further formed by intersecting the bottom surface 135 and the side surface 136, and an annular edge portion 137 surrounding the periphery of the bottom surface 135 and the edge portion 137. To the body region 118 exposed on the side surface 136 of the Di source trench 133.
  • the Di source trench 133 has a p + type (for example, a concentration of 1.0 ⁇ 10 18 cm ⁇ 3 to 2.0 ⁇ 10 21) on the surface layer portion of the Di breakdown voltage holding region 134 at the center of the bottom surface 135. cm ⁇ 3 ) bottom body contact region 138 is formed.
  • a contact can be made (electrically connected) to the body region 118 of the pn diode cell 115 via the Di breakdown voltage holding region 134.
  • the pn diode cell 115 is formed by a pn junction between the Di breakdown voltage holding region 134 and the drift region 119, and serves as a bottom body contact as an anode side contact.
  • a body diode 139 having a contact region 138 and having a SiC substrate 105 as a cathode side contact is incorporated.
  • a G breakdown voltage holding region 140 (relay region) is formed at each intersection 121 of the gate trench 112 that partitions the plurality of cells 113.
  • the G withstand voltage holding region 140 is formed on the entire bottom surface 123 of the gate trench 112 at the intersection 121 and is further formed below the corners of the cells 113 facing the intersection 121 from the bottom 123.
  • the corner edge portion 141 is formed so as to reach the body region 118 immediately above the corner edge portion 141.
  • the G breakdown voltage holding region 140 is formed in a square shape slightly larger than the intersection 121 of the gate trench 112 in plan view, and each corner of each cell 113 facing the intersection 121 is provided. In each.
  • the concentration of the G breakdown voltage holding region 140 is higher than that of the body region 118 and higher than that of the drift region 119, for example, 1 ⁇ 10 17 to 9 ⁇ 10 19 cm ⁇ 3 .
  • 140 ⁇ Contact can be made to the HD withstand voltage holding region 127 of the Schottky cell 114 via the body region 118 of the Schottky cell 114.
  • a plurality of p-type guard rings 142 are provided in the surface layer portion of the SiC epitaxial layer 108 so as to surround the active region 110 at intervals from the active region 110 (four in the fifth embodiment). Is formed. These guard rings 142 can be formed by the same ion implantation step as the step of forming the p-type body region 118. Each guard ring 142 is formed in a square ring shape in plan view along the outer periphery of the MIS transistor 101 in plan view.
  • contact holes 144 and 145 having larger diameters than the HD source trench 126 and the Di source trench 133 are formed.
  • a source electrode 146 is formed on the interlayer insulating film 143.
  • the source electrode 146 enters all the HD source trenches 126 and the Di source trenches 133 through the contact holes 144 and 145 at the same time.
  • the source electrode 146 is in contact with the Schottky region 131, the HD withstand voltage holding region 127, and the source region 117 in order from the bottom side of the HD source trench 126.
  • the bottom body contact region 138, the Di breakdown voltage holding region 134 and the source region 117 are in contact with each other in order from the bottom side of the Di source trench 133. That is, the source electrode 146 is a common wiring for all the cells 113.
  • An interlayer insulating film 143 (not shown) is formed on the source electrode 146, and the source electrode 146 is connected to the source pad 102 (FIG. 14 (a) via the interlayer insulating film 143 (not shown). ))) Is electrically connected.
  • the gate pad 104 (see FIG. 14A) is electrically connected to the gate electrode 125 through a gate wiring (not shown) routed on the interlayer insulating film 143 (not shown). Has been.
  • the source electrode 146 includes a polysilicon layer 147, an intermediate layer 148, and a metal layer 149 as a barrier forming layer in order from the side in contact with the SiC epitaxial layer 108.
  • the polysilicon layer 147 is a doped layer formed using doped polysilicon doped with impurities. For example, it is 1 ⁇ 10 15 cm ⁇ 3 or more, preferably 1 ⁇ 10 19 to 1 ⁇ 10 21 cm. This is a heavily doped layer doped with impurities at a high concentration of ⁇ 3 .
  • Impurities when forming the polysilicon layer 147 as a doped layer include n-type impurities such as N (nitrogen), P (phosphorus), As (arsenic), Al (aluminum), B A p-type impurity such as (boron) can be used. Further, the thickness of the polysilicon layer 147 is, for example, 5000 mm to 10,000 mm.
  • the polysilicon layer 147 is formed so as to cover the entire surface of the cell 113 exposed in the contact holes 144 and 145, and the Schottky region 131 and the HD breakdown voltage in the HD source trench 126. All of the holding region 127 and the source region 117 are in contact with all of the bottom body contact region 138, the Di withstand voltage holding region 134 and the source region 117 in the Di source trench 133.
  • the polysilicon layer 147 forms a Schottky junction with the source region 117 in the Schottky cell 114.
  • the polysilicon layer 147 is formed between the Schottky region 131 and the body diode 150 (the pn junction between the body region 118 and the drift region 119) incorporated in the Schottky cell 114 and the pn diode cell 115, respectively.
  • the heterojunction for example, the height of the junction barrier is 1 eV to 1.5 eV
  • having a junction barrier smaller than the diffusion potential (for example, 2.8 eV to 3.2 eV) of the diode is formed.
  • a heterojunction diode 151 (HD) is formed between the source electrode 146 and the Schottky region 131.
  • Polysilicon layer 147 forms an ohmic contact between bottom body contact region 138 and source region 117 in pn diode cell 115.
  • the intermediate layer 148 is a metal layer 149 laminated on the polysilicon layer 147, and is composed of a single layer containing Ti (titanium) or a plurality of layers including a layer containing Ti.
  • the layer containing Ti can be formed using Ti, TiN (titanium nitride), or the like. Further, the thickness of the intermediate layer 148 is, for example, 200 nm to 500 nm.
  • the metal layer 149 is laminated on the intermediate layer 148 and contains, for example, Al (aluminum), Au (gold), Ag (silver), Cu (copper), Mo (molybdenum), alloys thereof, and the like. It can be formed using a metal material.
  • the metal layer 149 is the outermost layer of the source electrode 146.
  • the thickness of the metal layer 149 is, for example, 1 ⁇ m to 5 ⁇ m.
  • polysilicon polysilicon layer 147
  • Ti intermediate layer 148
  • TiN intermediate layer 1448
  • It is a laminated structure (polysilicon / Ti / TiN / Al) in which Al (metal layer 149) is sequentially laminated.
  • the metal layer 149 preferably has a Mo layer. Since Mo has a high melting point, if the Mo layer is included in the metal layer 149, the metal layer 149 can be prevented from being melted by heat generated when a large current flows through the source electrode 146.
  • a drain electrode 152 is formed on the back surface 107 of the SiC substrate 105 so as to cover the entire area.
  • the drain electrode 152 is a common electrode for all the cells 113.
  • As the drain electrode 152 for example, a laminated structure (Ti / Ni / Au / Ag) in which Ti, Ni, Au, and Ag are laminated in this order from the SiC substrate 105 side can be applied.
  • the MIS transistor 101 is used as a switching element of a drive circuit (inverter circuit) of an electric motor (an example of an inductive load), for example.
  • a predetermined voltage (gate threshold voltage) is applied to the gate pad 104 with a drain voltage having a positive drain side applied between the source pad 102 (source electrode 146) and the drain electrode 152 (between the source and drain).
  • the gate trench 112 near the n-type drift region 119 (for example, the gate trench 112).
  • majority carrier electrons may recombine with holes transferred from the p-type body region 118. Therefore, the SiC crystal defects of SiC epitaxial layer 108 may expand in a direction parallel to the stacking direction of SiC epitaxial layer 108 due to the energy generated by the coupling, and may reach a drain current path (for example, a channel) when ON. There is. Then, when the MIS transistor 101 performs a switching operation by forming a channel in the vicinity of the side surface 124 of the gate trench 112 in the body region 118, the on-resistance may increase.
  • the polysilicon layer 147 forms a heterojunction with the drift region 119 (Schottky region 131), and the heterojunction diode 151 is built therein. Therefore, current flows preferentially through the heterojunction diode 151, and the current flowing through the body diode 150 can be reduced or eliminated.
  • the current flowing through the MIS transistor 101 in this way can be passed to the electric motor as a return current, for example.
  • the off-state current flows to the heterojunction diode 151 formed in the HD source trench 126 at the center of the Schottky cell 114, so that it is in the vicinity of the gate trench 112 (ie, the p-type body region 118 and the n-type drift). There is almost no carrier movement between the region 119). Therefore, recombination of holes and electrons in the drift region 119 can be prevented. As a result, expansion of SiC crystal defects in the SiC epitaxial layer 108 can be suppressed, so that an increase in on-resistance of the transistor can be suppressed. In addition, since the current flowing through the body diode 150 can be reduced or eliminated, loss when the MIS transistor 101 operates can be reduced.
  • the length L1 of one side of the Schottky region 131 constituting the heterojunction diode 151 is set so that the depletion layer generated from the body diode 132 is not connected. Therefore, when the heterojunction diode 151 operates, it is possible to prevent the current path from being closed by the depletion layer. As a result, low on-resistance of the heterojunction diode 151 can be achieved.
  • an electric field is applied to gate insulating film 122 interposed between gate electrode 125 and SiC epitaxial layer 108. This electric field is generated due to a potential difference between the gate electrode 125 and the SiC epitaxial layer 108.
  • equipotential surfaces with a very high potential are distributed with the gate electrode 125 as a reference (0 V), and the interval between the equipotential surfaces is small, so a very large electric field is generated.
  • an equipotential surface of 900 V is distributed in the vicinity of the back surface 107 of the SiC substrate 105 in contact with the drain electrode 152, and from the back surface 107 of the SiC substrate 105 to the surface 109 side of the SiC epitaxial layer 108.
  • a voltage drop occurs as it goes, an equipotential surface of about several tens of volts is distributed near the bottom surface 123 of the gate trench 112. Therefore, a very large electric field is generated on the bottom surface 123 of the gate trench 112 toward the gate electrode 125 side.
  • each corner of the cell 113 is displayed.
  • the dielectric breakdown of the gate insulating film 122 is particularly likely to occur.
  • the G breakdown voltage holding region 140 is formed in the corner edge portion 141 of the gate trench 112.
  • the body diode 155 can be formed in the vicinity of the corner edge portion 141 of the gate trench 112 by the pn junction between the G breakdown voltage holding region 140 and the drift region 119.
  • an HD breakdown voltage holding region 127 is formed at the edge portion 130 of the HD source trench 126 of the Schottky cell 114, and the Di breakdown voltage is held at the bottom surface 135 of the Di source trench 133 and the edge portion 137 of the pn diode cell 115. Region 134 is formed.
  • an annular body diode 132 surrounding the edge portion 130 of the HD source trench 126 is formed by the pn junction between the HD breakdown voltage holding region 127 and the drift region 119 and the pn junction between the Di breakdown voltage holding region 134 and the drift region 119. be able to.
  • a vessel-shaped body diode 139 covering the bottom of the Di source trench 133 can be formed.
  • the G breakdown voltage holding region 140 is formed so as to reach the body region 118 immediately above the corner edge portion 141, but a channel is not formed or formed at the corner portion of the cell 113.
  • the current flowing through the channel is very small. Therefore, by forming the G withstand voltage holding region 140 so as to reach the portion immediately above the corner edge portion 141 in the body region 118, the effect of preventing the gate insulating film 122 from being destroyed is further improved without substantially affecting the performance of the device. Can be made.
  • FIG. 16 is a schematic cross-sectional view of a trench gate type MIS transistor 161 according to the sixth embodiment of the present invention, and shows a cut surface at the same position as FIG.
  • portions corresponding to the respective portions shown in FIG. 15 are denoted by the same reference numerals as those denoted for the respective portions, and description thereof will be omitted.
  • the HD source trench 126 has a planar shape in which no step is formed on the side surface thereof.
  • the HD source trench 162 of the MIS transistor 161 according to the sixth embodiment is made of SiC.
  • the HD source trench 162 has a two-stage structure in which the side surface of the HD upper layer trench 163 extends one step outward from the side surface of the HD lower layer trench 164.
  • Di source trench 166 of MIS transistor 161 is narrower than Di upper trench 167 (first upper trench) having a depth from surface 109 of SiC epitaxial layer 108 to body region 118 and smaller than Di upper trench 167.
  • Di lower trench 168 (first lower trench) having a depth from body region 118 to drift region 119. Accordingly, the Di source trench 166 has a two-stage structure in which the side surface of the Di upper layer trench 167 extends one step outward from the side surface of the Di lower layer trench 168.
  • a body region 118 is exposed in a ring shape at a step portion between the Di upper layer trench 167 and the Di lower layer trench 168, and a p + -type Di body contact region 169 is formed in the exposed portion.
  • this MIS transistor 161 can achieve the same function and effect as those of the MIS transistor 101 described above.
  • each of the trenches 162 and 166 has a two-stage structure, and the HD body contact region 165 and the Di body contact region 169 are formed. Therefore, the body of each of the Schottky cell 114 and the pn diode cell 115 is formed. Direct contact can be made to region 118. As a result, the potential of the body region 118 can be precisely controlled.
  • FIGS. 17A and 17B are schematic plan views of a planar gate type MIS transistor 181 according to the seventh embodiment of the present invention.
  • FIG. 17A is an overall view, and FIG. Each internal enlarged view is shown.
  • 18 is a cross-sectional view of the planar gate type MIS transistor 181 shown in FIGS. 17A and 17B, and shows cross sections taken along lines II and JJ in FIG. 17B, respectively.
  • parts corresponding to the parts shown in FIGS. 14 and 15 are denoted by the same reference numerals as those given to those parts, and the description thereof is omitted.
  • a gate insulating film 182 made of a high-k material (SiN, Al 2 O 3 , AlON, etc.) is formed on the surface 109 of the SiC epitaxial layer 108 instead of being formed on the inner surface of the gate trench 112.
  • a gate electrode 183 is formed thereon.
  • FIGS. 19A and 19B are schematic plan views of a trench gate type MIS transistor 191 according to the eighth embodiment of the present invention.
  • FIG. 19A is an overall view, and FIG. Each internal enlarged view is shown.
  • 20 is a cross-sectional view of the trench gate type MIS transistor 191 shown in FIGS. 19A and 19B, and shows cross sections taken along the cutting lines KK and LL in FIG. 19B, respectively.
  • 19 and 20 parts corresponding to those shown in FIGS. 14 and 15 are denoted by the same reference numerals as those assigned to the respective parts, and description thereof will be omitted.
  • the Schottky cell 114 has a larger area than the pn diode cell 115, but the area of the Schottky cell 114 and the pn diode cell 115 may be the same.
  • the MIS transistor 191 according to the eighth embodiment Schottky cells 114 and pn diode cells 115 having a square shape in the same plan view are arranged in a matrix (matrix shape), and the Schottky cell 114 is a pn diode. It is surrounded by the cell 115.
  • the MIS transistor 101 structure having the source region 117, the body region 118, and the drift region 119 and having the HD source trench 126 formed therein is not formed.
  • Schottky region 131 appears on the same plane as surface 109 of SiC epitaxial layer 108. As described above, this MIS transistor 191 can also achieve the same effects as those of the MIS transistor 101 described above.
  • the Schottky cell 114 has an area corresponding to, for example, nine pn diode cells 115 as shown in FIGS.
  • the length of one side of the Schottky cell 114 may correspond to three times the length of one side of the pn diode cell 115.
  • FIG. 22 (a) and 22 (b) are schematic plan views of a trench gate type MIS transistor according to the ninth embodiment of the present invention, in which FIG. 22 (a) is an overall view and FIG. 22 (b) is an internal view. Each enlarged view is shown.
  • FIG. 2 is a cross-sectional view of the trench gate type MIS transistor shown in FIGS. 22A and 22B, and shows cross sections along the cutting lines MM and NN in FIG. 22B, respectively.
  • the MIS transistor 201 is a trench gate type DMISFET (Double diffused Metal Insulator Semiconductor Field Effect Transistor) adopting SiC, and has, for example, a square chip shape in plan view as shown in FIG.
  • the chip-like MIS transistor 201 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 202 is formed on the surface of the MIS transistor 201.
  • the source pad 202 has a substantially square shape in plan view with four corners curved outward, and is formed to cover almost the entire surface of the MIS transistor 201.
  • the source pad 202 has a removal region 203 near the center of one side. This removal region 203 is a region where the source pad 202 is not formed.
  • the MIS transistor 201 includes an n + type SiC substrate 205 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • the SiC substrate 205 functions as the drain of the MIS transistor 201, and its front surface 206 (upper surface) is an Si surface and its rear surface 207 (lower surface) is a C surface.
  • an n - type SiC epitaxial layer 208 having a lower concentration than the SiC substrate 205 (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) is laminated.
  • the thickness of SiC epitaxial layer 208 as a semiconductor layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • SiC epitaxial layer 208 is formed on SiC substrate 205 by so-called epitaxial growth.
  • the SiC epitaxial layer 208 formed on the surface 206 which is a Si surface is grown using the Si surface as a main growth surface. Therefore, the surface 209 of the SiC epitaxial layer 208 formed by the growth is a Si surface, like the surface 206 of the SiC substrate 205.
  • the MIS transistor 201 is disposed in the center of the SiC epitaxial layer 208 in plan view, and has an active region 210 functioning as the MIS transistor 201 and a transistor peripheral region surrounding the active region 210 211 is formed.
  • body region 212 of p-type for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • a large number are arranged in a matrix (matrix) at a constant pitch in the column direction.
  • Each body region 212 has a square shape in plan view, and for example, the length in the vertical and horizontal directions on the paper surface of FIG. 22B is about 7.2 ⁇ m.
  • the region on the SiC substrate 205 side with respect to the body region 212 in the SiC epitaxial layer 208 is an n ⁇ -type drift region 213 in which the state after the epitaxial growth is maintained.
  • an n + -type source region 214 (for example, a concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed in almost the entire region on the surface 209 side.
  • Gate trenches 215 are formed in a lattice shape so as to surround each body region 212 from surface 209 of SiC epitaxial layer 208 through each source region 214 and body region 212 to reach drift region 213.
  • the gate trench 215 includes a linear portion 216 extending linearly in each of the row direction and the column direction along the four side surfaces of each body region 212 between the adjacent body regions 212, and the row region 216.
  • a linear portion 216 extending in the direction and a crossing portion 217 intersecting with the linear portion 216 extending in the column direction are included.
  • the intersecting portion 217 is surrounded by the inner corners of the four arranged body regions 212 and is defined by the extended lines of the four sides of the body region 212. This is a square portion in plan view.
  • the gate trench 215 has a U-shaped cross section in which a side surface 218 and a bottom surface 219 facing each other are continuous via a curved surface.
  • the SiC epitaxial layer 208 a large number of rectangular parallelepiped unit cells 221 having four corners 220 are formed in each window portion surrounded by the lattice-like gate trench 215.
  • the depth direction of the gate trench 215 is the gate length direction
  • the circumferential direction of each unit cell 221 orthogonal to the gate length direction is the gate width direction.
  • a gate insulating film 222 made of a High-k material (SiN, Al 2 O 3 , AlON, etc.) is formed on the inner surface of the gate trench 215 so as to cover the entire area. Then, the gate electrode 223 is embedded in the gate trench 215 by filling the inside of the gate insulating film 222 with a polysilicon material doped with n-type impurities at a high concentration.
  • a vertical MIS transistor structure is configured in which the source region 214 and the drift region 213 are spaced apart from each other via the body region 212 in the vertical direction perpendicular to the surface 209 of the SiC epitaxial layer 208.
  • a source trench 224 having a square shape in a plan view is formed in the center of each unit cell 221 and reaches the drift region 213 from the surface 209 of the SiC epitaxial layer 208 through the source region 214 and the body region 212. Yes.
  • the depth of the source trench 224 is the same as that of the gate trench 215 in the ninth embodiment.
  • the source trench 224 has a U-shaped cross section in which a side surface 225 and a bottom surface 226 facing each other are continuous via a curved surface.
  • the gate breakdown voltage holding region 227 is formed along the lattice-shaped gate trench 215, and the first region 229 as the second breakdown voltage holding region formed at the intersection 217 of the gate trench 215 and the line of the gate trench 215 It integrally includes a second region 230 as a third withstand voltage holding region formed in the shape portion 216.
  • the first region 229 includes a bottom surface 219 of the gate trench 215 at the intersecting portion 217 and a corner edge portion 231 of the gate trench 215 formed at each corner 220 of the four unit cells 221 facing the intersecting portion 217 from the bottom surface 219. And the body region 212 is formed immediately above the corner edge portion 231. That is, the first region 229 is formed in a square shape slightly larger than the intersecting portion 217 of the gate trench 215 in plan view, and each corner of each of the four unit cells 221 facing the intersecting portion 217 is formed. Each part enters the portion 220.
  • the concentration of the first region 229 is higher than the concentration of the body region 212 and higher than the concentration of the drift region 213, for example, 1 ⁇ 10 17 to 9 ⁇ 10 19 cm ⁇ 3 . Further, the thickness T 1 along the direction from the bottom surface of the gate trench 215 toward the SiC substrate 205 in the first region 229 is, for example, about 0.8 ⁇ m.
  • the second region 230 is formed in a straight line having a constant width that connects the centers of the sides of the intersecting portions 217 adjacent to each other in plan view, and the width of the linear portion 216 (the distance between the side surfaces of the gate trenches 215 facing each other (
  • the width of the second region 230 is higher than that of the body region 212 and higher than that of the first region 229.
  • the second thickness T 2 along the direction toward the SiC substrate 205 from the bottom of the gate trench 215 in the second region 230, the thickness of the first region 229 T 1 (ie, T 1 > T 2 ), for example, about 0.7 ⁇ m.
  • the source breakdown voltage holding region 228 includes the edge portion 232 of the source trench 224 where the bottom surface 226 and the side surface 225 intersect so that the bottom surface 226 of the source trench 224 is exposed, and a part of the side surface 225 of the source trench 224 from the edge portion 232. It is formed so as to reach the body region 212 forming the. As a result, a drift exposure region 233 having a square shape in plan view and formed of a part of the drift region 213 is formed at the center of the bottom surface 226 of the source trench 224.
  • the concentration of the source breakdown voltage holding region 228 is the same as that of the first region 229 of the gate breakdown voltage holding region 227 (for example, 1 ⁇ 10 17 to 9 ⁇ 10 19 cm ⁇ 3 .
  • Thickness T 3 along the direction from the bottom surface of trench 224 toward SiC substrate 205 is the same as thickness T 1 of first region 229 of gate breakdown voltage holding region 227 (for example, about 0.8 ⁇ m).
  • a p-type guard ring is provided on the surface layer portion of the SiC epitaxial layer 208 at a distance from the active region 210 so as to surround the unit cells 221 (active region 210) arranged in a matrix.
  • a plurality of 234 are formed. These guard rings 234 can be formed in the same ion implantation step as the step of forming the p-type body region 212.
  • Each guard ring 234 is formed in a square shape in plan view along the outer periphery of the MIS transistor 201 in plan view.
  • An interlayer insulating film 235 made of a High-k material (SiN, Al 2 O 3 , AlON, etc.) is laminated on the SiC epitaxial layer 208 so as to cover the gate electrode 223.
  • a contact hole 236 having a diameter larger than that of the source trench 224 is formed.
  • the entire source trench 224 of each unit cell 221 that is, the side surface 225 and the bottom surface 226 of the source trench 2214 and the peripheral portion of the source trench 224 on the surface 209 of the SiC epitaxial layer 208 are exposed in the contact hole 236.
  • a level difference corresponding to the height difference between the surface 209 and the bottom surface 226 is formed.
  • a source electrode 237 is formed on the interlayer insulating film 235.
  • the source electrode 237 enters the source trenches 224 of all the unit cells 221 through the contact holes 236 at once, and in each unit cell 221, the drift exposed region 233 and the source are sequentially formed from the bottom side of the source trench 224. It is in contact with the breakdown voltage holding region 228, the body region 212, and the source region 214. That is, the source electrode 237 is a common wiring for all the unit cells 221.
  • An interlayer insulating film (not shown) is formed on the source electrode 237, and the source electrode 237 is connected to the source pad 202 (see FIG. 22A) via the interlayer insulating film (not shown). ) Is electrically connected.
  • the gate pad 204 (see FIG. 22A) is electrically connected to the gate electrode 223 through a gate wiring (not shown) routed on the interlayer insulating film (not shown). ing.
  • the source electrode 237 includes a polysilicon layer 238, an intermediate layer 239, and a metal layer 240 as barrier forming layers in order from the side in contact with the SiC epitaxial layer 208.
  • the polysilicon layer 238 is a doped layer formed using doped polysilicon doped with impurities. For example, it is 1 ⁇ 10 15 cm ⁇ 3 or more, preferably 1 ⁇ 10 19 to 1 ⁇ 10 21 cm. This is a heavily doped layer doped with impurities at a high concentration of ⁇ 3 .
  • Impurities when forming the polysilicon layer 238 as a doped layer include n-type impurities such as N (nitrogen), P (phosphorus), As (arsenic), Al (aluminum), B A p-type impurity such as (boron) can be used. Further, the thickness of the polysilicon layer 238 is, for example, 5000 to 10,000 mm.
  • the polysilicon layer 238 is formed so as to cover the entire surface of the unit cell 221 exposed in the contact hole 236, and the drift exposed region 233 and the source breakdown voltage holding region are formed in the source trench 224. 228 and all of the source region 214 are in contact. That is, the polysilicon layer 238 is in contact with the source breakdown voltage holding region 228 at the side surface 225 of the source trench 224, and the first portion 241 is in contact with the source region 214 at the peripheral portion of the side surface 225 and the surface 209 of the SiC epitaxial layer 208. And a second portion 242 in contact with the drift exposed region 233 on the bottom surface 226 of the source trench 224.
  • the first portion 241 forms an ohmic junction between both the source breakdown voltage holding region 228 and the source region 214.
  • the diffusion potential for example, a pn diode formed by the junction of the body region 212 and the drift region 213
  • Heterojunction for example, the height of the junction barrier is 1 eV to 1.5 eV
  • having a junction barrier smaller than 2.8 eV to 3.2 eV is formed.
  • the intermediate layer 239 is a metal layer stacked on the polysilicon layer 238 and includes a single layer of a layer containing Ti (titanium) or a plurality of layers including a layer containing Ti.
  • the layer containing Ti can be formed using Ti, TiN (titanium nitride), or the like. Further, the thickness of the intermediate layer 239 is, for example, 200 nm to 500 nm.
  • the metal layer 240 is laminated on the intermediate layer 239 and contains, for example, Al (aluminum), Au (gold), Ag (silver), Cu (copper), Mo (molybdenum), alloys thereof, and the like. It can be formed using a metal material.
  • the metal layer 240 is the outermost layer of the source electrode 237.
  • the thickness of the metal layer 240 is, for example, 1 ⁇ m to 5 ⁇ m.
  • the metal layer 240 As a combination of the polysilicon layer 238, the intermediate layer 239, and the metal layer 240 as described above, in the ninth embodiment, Poly-Si (polysilicon layer 238), Ti (intermediate layer 239), TiN (intermediate layer 239) And a stacked structure (Poly-Si / Ti / TiN / Al) in which Al (metal layer 240) is sequentially stacked.
  • the metal layer 240 preferably has a Mo layer. Since Mo has a high melting point, if the Mo layer is included in the metal layer 240, melting damage of the metal layer 240 due to heat generated when a large current flows through the source electrode 237 can be suppressed.
  • a drain electrode 244 is formed on the back surface 207 of the SiC substrate 205 so as to cover the entire area.
  • the drain electrode 244 is a common electrode for all the unit cells 221.
  • the MIS transistor 201 is used, for example, as a switching element of a drive circuit (inverter circuit) of an electric motor (an example of an inductive load).
  • a predetermined voltage (gate threshold voltage) is applied to the gate pad 204 in a state where a drain voltage having a positive drain side is applied between the source pad 202 (source electrode 237) and the drain electrode 244 (between the source and drain).
  • gate threshold voltage a predetermined voltage having a positive drain side is applied between the source pad 202 (source electrode 237) and the drain electrode 244 (between the source and drain).
  • the SiC crystal defects of SiC epitaxial layer 208 may expand in a direction parallel to the stacking direction of SiC epitaxial layer 208 and reach a drain current path (for example, a channel) at the time of ON due to energy generated by the coupling. There is. Then, when the MIS transistor 201 performs a switching operation by forming a channel in the vicinity of the side surface 218 of the gate trench 215 in the body region 212, the on-resistance may increase.
  • the polysilicon layer 238 forms a heterojunction with the drift region 213 (drift exposed region 233). Therefore, current flows preferentially through the heterojunction between the second portion 242 of the polysilicon layer 238 and the drift region 213, and the current flowing through the body diode 243 can be reduced or eliminated.
  • the current flowing through the MIS transistor 201 in this way can be supplied to the electric motor as a return current, for example.
  • the off-state current flows from the second portion 242 of the polysilicon layer 238 formed in the source trench 224 in the center of the unit cell 221 surrounded by the gate trench 215 to the drift region 213, Nearly 215 (that is, between the p-type body region 212 and the n-type drift region 213) hardly causes carrier movement. Therefore, recombination of holes and electrons in the drift region 213 can be prevented. As a result, expansion of SiC crystal defects in the SiC epitaxial layer 208 can be suppressed, so that an increase in on-resistance of the transistor 201 can be suppressed.
  • an electric field is applied to gate insulating film 222 interposed between gate electrode 223 and SiC epitaxial layer 208. This electric field is generated due to a potential difference between the gate electrode 223 and the SiC epitaxial layer 208.
  • an equipotential surface having a very high potential is distributed with the gate electrode 223 as a reference (0 V), and the interval between the equipotential surfaces is small, so that a very large electric field is generated.
  • an equipotential surface of 900 V is distributed in the vicinity of the back surface 207 of the SiC substrate 205 in contact with the drain electrode 244, and from the back surface 207 of the SiC substrate 205 to the surface 209 side of the SiC epitaxial layer 208.
  • a voltage drop occurs as it goes, an equipotential surface of about several tens of volts is distributed in the vicinity of the bottom surface 219 of the gate trench 215. Therefore, a very large electric field is generated on the bottom surface 219 of the gate trench 215 toward the gate electrode 223 side.
  • the gate trenches 215 are formed in a lattice shape and the rectangular columnar unit cells 221 are arranged in the windows of the lattice-like gate trenches 215, In the vicinity of the corner edge portion 231 of the gate trench 215 formed in each corner 220, the dielectric breakdown of the gate insulating film 222 is particularly likely to occur.
  • the distance D 1 (see the MM cross section of FIG. 23) of the source trenches 224 that are adjacent to each other on the diagonal line of the intersecting portion 217 of the gate trench 215 is equal to each other across the linear portion 216 of the gate trench 215. It becomes larger than the distance D 2 between adjacent source trenches 224 (see the NN cross section in FIG. 23) (for example, in the ninth embodiment, D 1 is 1.4 times D 2 ). For this reason, the equipotential surface enters immediately below the corner edge portion 231 of the gate trench 215 having a relatively wide space, and the equipotential surfaces are densely formed. As a result, the dielectric breakdown of the gate insulating film 222 is particularly likely to occur near the corner edge portion 231 of the gate trench 215.
  • the gate breakdown voltage holding region 227 (first region 229) is formed at the corner edge portion 231 of the gate trench 215. Accordingly, the body diode 248 can be formed in the vicinity of the corner edge portion 231 of the gate trench 215 by the junction (pn junction) between the first region 229 and the drift region 213. Further, in the MIS transistor 201, a source breakdown voltage holding region 228 is formed at the edge portion 232 of the source trench 224 formed in the central portion of each unit cell 221. Therefore, an annular body diode 249 surrounding the edge portion 232 of the source trench 224 can be formed by the junction (pn junction) between the source breakdown voltage holding region 228 and the drift region 213.
  • the presence of the depletion layer generated in these body diodes 248 and 249 can prevent an equipotential surface from entering between the corner edge portion 231 of the gate trench 215 and the edge portion 232 of the source trench 224, and the gate insulating film 222. Can be kept away from As a result, crowding of equipotential surfaces in the vicinity of the corner edge portion 231 of the gate trench 215 can be prevented. As a result, the electric field applied to the gate insulating film 222 can be reduced, so that dielectric breakdown can be suppressed.
  • the concentration of the first region 229 is higher than the concentration of the drift region 213, the depletion layer generated by the junction (pn junction) between the first region 229 and the drift region 213 is prevented from spreading too much in the SiC epitaxial layer 208. can do.
  • the first region 229 is formed so as to reach the body region 212 immediately above the corner edge portion 231 through the corner edge portion 231, but a channel is formed in the corner portion 220 of the unit cell 221. It is not formed or even if it is formed, the current flowing through the channel is very small. Therefore, by forming the gate breakdown voltage holding region 227 (first region 229) so as to reach the portion immediately above the corner edge portion 231 in the body region 212, the performance of the gate insulating film 222 is hardly affected. The destruction prevention effect can be further improved.
  • a gate breakdown voltage holding region 227 (second region 230) having a width smaller than the width of the linear portion 216 is formed in the linear portion 216 of the gate trench 215.
  • a depletion layer generated by the junction (pn junction) between the second region 230 and the drift region 213 can be generated along the linear portion 216 of the gate trench 215. Therefore, an electric field generated immediately below the linear portion 216 of the gate trench 215 can be relaxed by the depletion layer.
  • the electric field generated in the gate insulating film 222 can be alleviated evenly throughout.
  • the gate breakdown voltage holding region 227 (second region 230) is not formed on the side surface 218 of the linear portion 216 of the gate trench 215 (that is, the portion where the channel is formed in the unit cell 221). Therefore, the channel characteristics can be controlled with high accuracy.
  • the concentration of the second region 230 is higher than the concentration of the first region 229, furthermore, the thickness T 2 of the second region 230 is smaller than the thickness T 1 of the first region 229 (T 1> T 2) Therefore, an increase in channel resistance can be prevented.
  • FIGS. 24A and 24B are schematic plan views of the planar gate type MIS transistor according to the tenth embodiment of the present invention, in which FIG. 24A is an overall view and FIG. 24B is an internal view. Each enlarged view is shown.
  • FIG. 25 is a cross-sectional view of the planar gate type MIS transistor shown in FIGS. 24A and 24B, and shows cross sections along the cutting lines OO and PP in FIG. 24B, respectively.
  • the MIS transistor 251 is a planar gate type DMISFET employing SiC, and has, for example, a square chip shape in plan view as shown in FIG.
  • Each of the chip-like MIS transistors 251 has a length of about several millimeters in the vertical and horizontal directions on the paper surface of FIG.
  • a source pad 252 is formed on the surface of the MIS transistor 251.
  • the source pad 252 has a substantially square shape in plan view with four corners curved outward, and is formed so as to cover almost the entire surface of the MIS transistor 251.
  • the source pad 252 has a removal region 253 near the center of one side.
  • the removal region 253 is a region where the source pad 252 is not formed.
  • the MIS transistor 251 includes an n + type SiC substrate 255 (for example, the concentration is 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • the SiC substrate 255 functions as the drain of the MIS transistor 251, and its front surface 256 (upper surface) is an Si surface and its rear surface 257 (lower surface) is a C surface.
  • an n - type SiC epitaxial layer 258 having a lower concentration than the SiC substrate 255 (for example, a concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 ) is laminated.
  • the thickness of SiC epitaxial layer 258 as a semiconductor layer is, for example, 1 ⁇ m to 100 ⁇ m.
  • the SiC epitaxial layer 258 is formed on the SiC substrate 255 by so-called epitaxial growth.
  • the SiC epitaxial layer 258 formed on the surface 256 which is a Si surface is grown with the Si surface as a main growth surface. Therefore, the surface 259 of the SiC epitaxial layer 258 formed by the growth is a Si surface, like the surface 256 of the SiC substrate 255.
  • the MIS transistor 251 includes an active region 260 that is disposed in the center of the SiC epitaxial layer 258 in plan view and functions as the MIS transistor 251, and a transistor peripheral region that surrounds the active region 260 261 is formed.
  • body region 262 of p-type for example, the concentration is 1.0 ⁇ 10 16 cm ⁇ 3 to 1.0 ⁇ 10 19 cm ⁇ 3
  • a large number are arranged in a matrix (matrix) at a constant pitch in the column direction.
  • Each body region 262 has a square shape in plan view. For example, the length in the vertical and horizontal directions on the paper surface of FIG. 24B is about 7.2 ⁇ m.
  • the region on the SiC substrate 255 side with respect to the body region 262 in the SiC epitaxial layer 258 is an n ⁇ -type drift region 263 that is maintained as it is after the epitaxial growth.
  • an n + -type (for example, concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 ) source region 264 is formed in almost the entire region on the surface 259 side.
  • regions between the body regions 262 arranged in a matrix at a constant pitch have a lattice shape having a constant (for example, 2.8 ⁇ m) width.
  • the inter-body region 265 includes a linear portion 266 extending linearly in the row direction and the column direction along the four side surfaces of each body region 262 between the adjacent body regions 262, and It includes an intersecting portion 267 where the linear portion 266 extending in the row direction intersects with the linear portion 266 extending in the column direction.
  • the intersecting portion 267 is surrounded by the inner corners of the four arranged body regions 262, and is defined by the extended lines of the four sides of the body region 262. This is a square portion in plan view.
  • each unit cell has, for example, a length of about 10 ⁇ m in the vertical and horizontal directions on the paper surface of FIG.
  • the depth direction of the body region 262 is the gate length direction
  • the circumferential direction of the body region 262 orthogonal to the gate length direction is the gate width direction.
  • a lattice-like gate insulating film 272 is formed on the inter-body region 265 along the inter-body region 265.
  • the gate insulating film 272 spans between adjacent body regions 262 and covers a portion surrounding the source region 264 in the body region 262 (peripheral portion of the body region 262) and an outer peripheral edge of the source region 264.
  • the gate insulating film 272 is made of a High-k material (SiN, Al 2 O 3 , AlON, etc.), and its thickness is approximately uniform at about 400 mm.
  • a gate electrode 273 is formed on the gate insulating film 272.
  • the gate electrode 273 is formed in a lattice shape along the lattice-shaped gate insulating film 272, and faces the peripheral portion of each body region 262 with the gate insulating film 272 interposed therebetween.
  • the gate electrode 273 is made of polysilicon and, for example, is doped with an n-type impurity at a high concentration.
  • the thickness of the gate electrode 273 is, for example, about 6000 mm.
  • a source trench 274 having a square shape in plan view that reaches the drift region 263 from the surface 259 of the SiC epitaxial layer 258 through the source region 264 and the body region 262 is formed.
  • the source trench 274 has a U-shaped cross section in which a side surface 275 and a bottom surface 276 facing each other are continuous via a curved surface.
  • the gate breakdown voltage holding region 277 is formed along the lattice-shaped inter-body region 265, and a first region 279 as a fourth breakdown voltage holding region formed at the intersection 267 of the inter-body region 265, and the inter-body region And a second region 280 as a fifth withstand voltage holding region formed in the linear portion 266 of H.265.
  • the first region 279 is formed so as to reach the corner portion 281 of the body region 262 formed at each corner portion 270 of the four unit cells 271 facing the intersecting portion 267. That is, the first region 279 is formed in a square shape slightly larger than the intersecting portion 267 of the inter-body region 265 in a plan view, and each corner of each of the four unit cells 271 facing the intersecting portion 267 is formed.
  • the concentration of the first region 279 is equal to or higher than the concentration of the body region 262 and higher than the concentration of the drift region 263, for example, 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 .
  • thickness T 4 along the direction from surface 259 of SiC epitaxial layer 258 toward SiC substrate 255 in first region 279 is, for example, about 0.8 ⁇ m.
  • the second region 280 is formed in a straight line having a constant width that connects the centers of the sides of the intersecting portions 267 adjacent in plan view, and is narrower than the width of the linear portion 266 (for example, 3.0 ⁇ m) ( For example, 1.5 ⁇ m).
  • the concentration of the second region 280 is higher than that of the body region 262 and higher than that of the first region 279, for example, 2 ⁇ 10 18 to 2 ⁇ 10 19 cm ⁇ 3 .
  • the thickness T 5 along the direction from the surface 259 of the SiC epitaxial layer 258 to the SiC substrate 255 in the second region 280 is equal to or less than the thickness T 4 of the first region 279 (that is, T 4 ⁇ T 5 ). is there.
  • the source breakdown voltage holding region 278 includes the edge portion 282 of the source trench 274 where the bottom surface 276 and the side surface 275 intersect so that the bottom surface 276 of the source trench 274 is exposed, and a part of the side surface 275 of the source trench 274 from the edge portion 282. It is formed so as to reach the body region 262 forming the.
  • a drift exposure region 283 having a square shape in plan view and formed of a part of the drift region 263 is formed at the center of the bottom surface 276 of the source trench 274.
  • the concentration of the source breakdown voltage holding region 278 is the same as that of the first region 279 of the gate breakdown voltage holding region 277 (for example, 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 ). Further, the thickness T 6 along the direction from the bottom surface of the source trench 274 to the SiC substrate 255 in the source breakdown voltage holding region 278 is, for example, about 0.8 ⁇ m, and the deepest portion of the source breakdown voltage holding region 278 is the gate breakdown voltage holding.
  • the region 277 (the first region 279 and the second region 280) is deeper than the deepest portion.
  • the p-type guard ring is spaced from the active region 260 so as to surround the unit cells 271 (active region 260) arranged in a matrix on the surface layer portion of the SiC epitaxial layer 258.
  • a plurality of 284 are formed. These guard rings 284 can be formed by the same ion implantation process as the process of forming the p-type body region 262.
  • Each guard ring 284 is formed in a square shape in plan view along the outer periphery of the MIS transistor 251 in plan view.
  • An interlayer insulating film 285 made of a High-k material (SiN, Al 2 O 3 , AlON, etc.) is laminated on the SiC epitaxial layer 258 so as to cover the gate electrode 273.
  • a contact hole 286 having a diameter larger than that of the source trench 274 is formed in the interlayer insulating film 285 and the gate insulating film 272.
  • the entire source trench 274 of each unit cell 271 that is, the side surface 275 and the bottom surface 276 of the source trench 274
  • the peripheral portion of the source trench 274 on the surface 259 of the SiC epitaxial layer 258 are exposed in the contact hole 286.
  • a level difference corresponding to the height difference between the surface 259 and the bottom surface 276 is formed.
  • a source electrode 287 is formed on the interlayer insulating film 285.
  • the source electrode 287 collectively enters the source trenches 274 of all the unit cells 271 through the contact holes 286, and in each unit cell 271, the drift exposed region 283, the source The breakdown voltage holding region 278, the body region 262, and the source region 264 are in contact with each other. That is, the source electrode 287 is a common wiring for all the unit cells 271.
  • An interlayer insulating film (not shown) is formed on the source electrode 287, and the source electrode 287 is connected to the source pad 252 (see FIG. 24A) via the interlayer insulating film (not shown). ) Is electrically connected.
  • the gate pad 254 (see FIG. 24A) is electrically connected to the gate electrode 273 via a gate wiring (not shown) routed on the interlayer insulating film (not shown). ing.
  • the source electrode 287 includes a polysilicon layer 288 as a barrier forming layer, an intermediate layer 289, and a metal layer 290 in order from the side in contact with the SiC epitaxial layer 258.
  • the polysilicon layer 288 is a doped layer formed using doped polysilicon doped with impurities, and is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more, preferably 1 ⁇ 10 19 to 1 ⁇ 10 21 cm. This is a heavily doped layer doped with impurities at a high concentration of ⁇ 3 .
  • Impurities when forming the polysilicon layer 288 as a doped layer include n-type impurities such as N (nitrogen), P (phosphorus), As (arsenic), Al (aluminum), B A p-type impurity such as (boron) can be used.
  • the thickness of the polysilicon layer 288 is, for example, 5000 to 10,000 mm.
  • the polysilicon layer 288 is formed so as to cover the entire surface of the unit cell 271 exposed in the contact hole 286, and the drift exposed region 283 and the source breakdown voltage holding region are formed in the source trench 274. 278 and all of source region 264 are in contact. That is, the polysilicon layer 288 is in contact with the source breakdown voltage holding region 278 at the side surface 275 of the source trench 274, and is in contact with the source region 264 at the peripheral portion of the source trench 274 at the side surface 275 and the surface 259 of the SiC epitaxial layer 258. And a second portion 292 in contact with the drift exposed region 283 at the bottom surface 276 of the source trench 274.
  • the first portion 291 forms an ohmic junction between both the source breakdown voltage holding region 278 and the source region 264.
  • the diffusion potential of body diode 293 (pn diode formed by the junction of source breakdown voltage holding region 278 and drift region 263) inherent in MIS transistor 251 is between second portion 292 and drift exposed region 283.
  • a heterojunction (for example, the height of the junction barrier is 1 eV to 1.5 eV) having a junction barrier smaller than (for example, 2.8 eV to 3.2 eV) is formed.
  • the intermediate layer 289 is a metal layer stacked on the polysilicon layer 288, and is composed of a single layer containing Ti (titanium) or a plurality of layers including a layer containing Ti.
  • the layer containing Ti can be formed using Ti, TiN (titanium nitride), or the like.
  • the thickness of the intermediate layer 289 is, for example, 200 nm to 500 nm.
  • the metal layer 290 is laminated on the intermediate layer 289 and contains, for example, Al (aluminum), Au (gold), Ag (silver), Cu (copper), Mo (molybdenum), alloys thereof, and the like. It can be formed using a metal material.
  • the metal layer 290 is the outermost layer of the source electrode 287. Further, the thickness of the metal layer 290 is, for example, 1 ⁇ m to 5 ⁇ m.
  • the metal layer 290 As a combination of the polysilicon layer 288, the intermediate layer 289, and the metal layer 290 as described above, in the tenth embodiment, Poly-Si (polysilicon layer 288), Ti (intermediate layer 289), TiN (intermediate layer 289) And a laminated structure (Poly-Si / Ti / TiN / Al) in which Al (metal layer 290) is sequentially laminated.
  • the metal layer 290 preferably has a Mo layer. Since Mo has a high melting point, if the Mo layer is included in the metal layer 290, the metal layer 290 can be prevented from being melted by heat generated when a large current flows through the source electrode 287.
  • a drain electrode 294 is formed on the back surface 257 of the SiC substrate 255 so as to cover the entire area.
  • the drain electrode 294 is a common electrode for all the unit cells 271.
  • the structure of the MIS transistor 251 can also exhibit the same operational effects as the MIS transistor 201 of the tenth embodiment described above. That is, in the tenth embodiment, the polysilicon layer 288 forms a heterojunction with the drift region 263 (drift exposed region 283). Therefore, when a back electromotive force is applied between the source and the drain, a current flows preferentially through the heterojunction between the second portion 292 of the polysilicon layer 288 and the drift region 263, and the current flowing through the body diode 293 is reduced. Or can be eliminated.
  • the current that has flowed through the MIS transistor 251 in this manner can be supplied to the electric motor as a return current, for example.
  • the off-state current flows from the second portion 292 of the polysilicon layer 288 formed in the source trench 274 at the center of the unit cell 271 surrounded by the inter-body region 265 to the drift region 263.
  • Almost no carrier movement occurs in the vicinity of the intermediate region 265 (that is, between the p-type body region 262 and the n-type drift region 263). Therefore, recombination of holes and electrons in the drift region 263 can be prevented.
  • expansion of SiC crystal defects in the SiC epitaxial layer 258 can be suppressed, so that an increase in on-resistance of the transistor 251 can be suppressed.
  • the inter-body regions 265 are formed in a lattice shape as in the tenth embodiment, and the window portion of the lattice-like inter-body region 265 is formed.
  • the dielectric breakdown of the gate insulating film 272 occurs particularly in the vicinity of the corner portion 281 of the body region 262 formed in each corner portion 270 of the unit cell 271.
  • D 4 is 1.4 times D 4 . Therefore, the equipotential surface enters directly under the corner portion 281 of the body region 262 having a relatively wide space, and the equipotential surfaces are densely formed.
  • the dielectric breakdown of the gate insulating film 272 is particularly likely to occur near the corner portion 281 of the body region 262.
  • the gate breakdown voltage holding region 277 (first region 279) is formed in the corner portion 281 of the body region 262.
  • the body diode 298 can be formed near the corner portion 281 of the body region 262 by the junction (pn junction) between the first region 279 and the drift region 263.
  • a source breakdown voltage holding region 278 is formed at the edge portion 282 of the source trench 274 formed in the central portion of each unit cell 271. Therefore, an annular body diode 299 surrounding the edge portion 282 of the source trench 274 can be formed by the junction (pn junction) between the source breakdown voltage holding region 278 and the drift region 263.
  • the presence of a depletion layer generated in these body diodes 298 and 299 can prevent an equipotential surface from entering between the corner portion 281 of the body region 262 and the edge portion 282 of the source trench 274, and the gate insulating film 272 You can keep away. As a result, crowding of equipotential surfaces in the vicinity of the corner portion 281 of the body region 262 can be prevented. As a result, the electric field applied to the gate insulating film 272 can be reduced, so that dielectric breakdown can be suppressed.
  • the concentration of the first region 279 is higher than the concentration of the drift region 263, a depletion layer caused by the junction (pn junction) between the first region 279 and the drift region 263 is prevented from spreading too much into the SiC epitaxial layer 258. can do.
  • a gate breakdown voltage holding region 277 (second region 280) having a width narrower than the width of the linear portion 266 is formed in the linear portion 266 of the inter-body region 265.
  • a depletion layer generated by the junction (pn junction) between the second region 280 and the drift region 263 can be generated along the linear portion 266 of the inter-body region 265. Therefore, an electric field generated immediately below the linear portion 266 of the inter-body region 265 can be relaxed by the depletion layer. As a result, the electric field generated in the gate insulating film 272 can be alleviated uniformly.
  • the gate breakdown voltage holding region 277 (second region 280) is not formed in the peripheral portion of the body region 262 (that is, the portion where the channel is formed in the unit cell 271). Therefore, the channel characteristics can be controlled with high accuracy.
  • this invention can also be implemented with another form. For example, even if the above-described Schottky barrier diode 1 and each MIS transistor 21, 61, 71, 101, 161, 181, 191, 201, 247, 251, 297 have a configuration in which the conductivity type is inverted is adopted. Good.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the layer forming the breakdown voltage holding layer is not limited to the epitaxial layer made of SiC, but other than SiC.
  • compound semiconductors represented by III-V group compounds and II-VI group compounds may be used.
  • a portion in contact with the outer peripheral portion of the device such as an interlayer insulating film of a JFET (junction field effect transistor), an interlayer insulating film of a bipolar transistor, or an interlayer insulating film of a thyristor,
  • the form formed using k material may be sufficient.
  • the semiconductor power device of the present invention is, for example, a power used for an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, and the like. Can be incorporated into modules. It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.
  • SYMBOLS 1 Schottky barrier diode, 3 ... Cathode electrode, 4 ... SiC epitaxial layer, 5 ... Active region, 7 ... Field region, 8 ... Field insulating film, 9 ... Anode electrode, 10 ... Schottky metal, 12 ... peripheral edge (of field insulating film), 13 ... inner edge of (field region), 17 ... outer edge of (Schottky metal), 21 ... MIS transistor, 28 ... SiC epitaxial layer, 29 ... (epitaxial layer) surface, 30 ... active region, 31 ... transistor peripheral region, 32 ... body region, 33 ... -Drift region, 34 ... Source region, 35 ... Gate trench, 36 ...
  • MIS transistor 182... Gate insulating film, 183... Gate electrode, 191.

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Abstract

　本発明の半導体パワーデバイスは、第１電極および第２電極と、所定の厚さおよび不純物濃度を有する半導体からなり、前記第１電極および前記第２電極が接合され、当該第１電極と第２電極との間に電気伝導を発生させるキャリヤが移動するための活性領域を有する耐圧保持層と、前記耐圧保持層上に形成され、前記耐圧保持層に接する部分に、ＳｉＯ２よりも高い誘電率を有する高誘電率部を有する絶縁膜とを含む。

Description

半導体パワーデバイスおよびその製造方法
　本発明は、半導体パワーデバイスおよびその製造方法に関する。
　従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
　たとえば、特許文献１の図１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ－ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
　また、特許文献１の図４は、ＳｉＣが採用された縦型ＭＩＳ電界効果トランジスタを開示している。当該縦型ＭＩＳ電界効果トランジスタは、ｎ型４Ｈ－ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表層部に形成されたｎ型不純物領域（ソース領域）と、当該ｎ型不純物領域の両サイドに隣接して形成されたｐ型ウェル領域と、エピタキシャル層の表面に形成されたゲート酸化膜と、ゲート酸化膜を介してｐ型ウェル領域に対向するゲート電極とを備えている。
特開２００５－７９３３９号公報
　特許文献１のショットキーバリアダイオードおよびトランジスタにおいて、逆バイアス時にアバランシェ降伏が生じると、ＳｉＣエピタキシャル層に接する材料には、当該エピタキシャル層にかかる電界よりも大きな電界がかかる。
　たとえば、ショットキーバリアダイオードの酸化膜にかかる電界ＥSiO2は、ガウスの法則により、ＥSiO2＝（εSiC／εSiO2）・ＥSiC＝（１０／３．９）・ＥSiC＝約２．５ＥSiCＭＶ／ｃｍと求められる。すなわち、酸化膜には、ＳｉＣにかかる電界ＥSiCの約２．５倍の電界がかかる。なお、εSiCは真空に対するＳｉＣの比誘電率を示し、εSiO2は真空に対するＳｉＯ２の比誘電率を示している。
　そのため、アバランシェ降伏時（高電圧印加時）に酸化膜が絶縁破壊しやすく、このことがアバランシェ耐量の低下を招いている。
　本発明の目的は、耐圧保持層に対する高電圧の印加時に絶縁膜の破壊を低減できる、半導体パワーデバイスおよびその製造方法を提供することである。
　上記目的を達成するための本発明の半導体パワーデバイスは、第１電極および第２電極と、所定の厚さおよび不純物濃度を有する半導体からなり、前記第１電極および前記第２電極が接合され、当該第１電極と第２電極との間に電気伝導を発生させるキャリヤが移動するための活性領域を有する耐圧保持層と、前記耐圧保持層上に形成され、前記耐圧保持層に接する部分に、ＳｉＯ２よりも高い誘電率を有する高誘電率部を有する絶縁膜とを含む。
　この構成によれば、絶縁膜における耐圧保持層に接する部分が、ＳｉＯ２よりも高い誘電率を有する高誘電率部からなる。そのため、第１電極と第２電極との間に高電圧が印加された状態において、絶縁膜における耐圧保持層との接する部分にかかる電界ＥHigh-kを弱めることができる。
　たとえば、真空に対する高誘電率部の比誘電率をεHigh-kとし、真空に対する耐圧保持層の比誘電率をε０とし、真空に対するＳｉＯ２の比誘電率をεSiO2とし、耐圧保持層にかかる電界をＥ０とする。この場合、電界ＥHigh-kは、ガウスの法則により、ＥHigh-k＝（ε０／εHigh-k）・Ｅ０・・・（１）と求められる。一方、絶縁膜がＳｉＯ２である場合、絶縁膜（ＳｉＯ２膜）にかかる電界ＥSiO2は、ＥSiO2＝（ε０／εSiO2）・Ｅ０・・・（２）と求められる。式（１）および（２）を比較すると、εHigh-k＞εSiO2であるため、ＥHigh-k＜ＥSiO2となる。
　すなわち、絶縁膜における耐圧保持層との接する部分に高誘電率部を設けることにより、絶縁膜にかかる電界を弱めることができる。その結果、絶縁膜の破壊を低減することができる。
　耐圧保持層上に形成された絶縁膜は、耐圧保持層に接する部分が高誘電率材料からなっていればよく、耐圧保持層に接する前記高誘電率部としての高誘電率絶縁膜と、当該高誘電率絶縁膜上に積層され、前記高誘電率絶縁膜よりも低い誘電率を有する低誘電率絶縁膜とを含む積層構造を有していてもよい。
　また、前記高誘電率部は、前記活性領域を取り囲むデバイス外周部に接するように形成されていてもよい。
　これにより、活性領域に形成されるデバイスの構造の種類（ショットキーバリアダイオード構造、ＭＩＳＦＥＴ構造、ＪＦＥＴ構造、バイポーラトランジスタ構造等）に関わらず、当該デバイスの外周に電界が集中しても、その電界による絶縁膜の破壊を低減することができる。
　また、前記高誘電率部は、ＳｉＮ（比誘電率εSiN＝約７．５）、Ａｌ２Ｏ３（比誘電率εAl2O3＝約８．５）またはＡｌＯＮ（比誘電率εAlON＝約６）からなることが好ましい。
　また、前記耐圧保持層は、ワイドバンドギャップ半導体（たとえば、バンドギャップＥｇが２ｅＶ以上、好ましくは、２．５ｅＶ～７ｅＶ）からなっていてもよく、具体的には、ＳｉＣ（バンドギャップＥｇSiC＝約３．２ｅＶ）、ＧａＮ（バンドギャップＥｇGaN＝約３．４ｅＶ）またはダイヤモンド（バンドギャップＥｇdia＝約５．５ｅＶ）であってもよい。
　また、前記耐圧保持層は、化合物半導体であってもよい。化合物半導体は、たとえば、高い電子移動度を示すIII－Ｖ族化合物、広いバンドギャップを持つ材料の多いII－ＶＩ族化合物に代表される２元化合物とそれからなる３元以上の混晶半導体を含み、前記ワイドバンドギャップ半導体と一部重複する。
　III－Ｖ族化合物としては、たとえば、ＧａＡｓ（バンドギャップＥｇGaAs＝約１．４ｅＶ）、ＡｌＡｓ（バンドギャップＥｇAlAs＝約２．１ｅＶ）、ＧａＮ（バンドギャップＥｇGaN＝約３．４ｅＶ）、ＡｌＮ（バンドギャップＥｇAlN＝約６．２ｅＶ）が代表例である。
　また、II－ＶＩ族化合物としては、たとえば、ＺｎＳｅ（バンドギャップＥｇZnSe＝約２．８ｅＶ）、ＺｎＳ（バンドギャップＥｇZnS＝約３．８ｅＶ）、ＣｄＴｅ（バンドギャップＥｇCdTe＝約１．６ｅＶ）、ＺｎＴｅ（バンドギャップＥｇZnTe＝約２．４ｅＶ）、ＣｄＳ（バンドギャップＥｇCdS＝約２．５ｅＶ）が代表例である。
　また、前記第１電極が、前記フィールド絶縁膜を貫通して前記耐圧保持層にショットキー接合されたショットキー電極を含み、前記第２電極が、前記耐圧保持層にオーミック接合されたオーミック電極を含む場合、前記絶縁膜は、前記耐圧保持層の表面に形成されたフィールド絶縁膜を含み、当該フィールド絶縁膜が、前記耐圧保持層におけるショットキー接合の外周領域に接する部分に前記高誘電率部を有していることが好ましい。
　この構成により、電界が比較的集中しやすいショットキー接合の外周領域（ショットキー電極の終端部付近の領域）における絶縁膜の破壊を低減することができる。
　また、前記耐圧保持層が、第１導電型のソース領域と、前記ソース領域に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のドリフト領域とを含む電界効果トランジスタ構造を前記活性領域内に有しており、前記第１電極が、前記ソース領域に電気的に接続されたソース電極を含み、前記第２電極が、前記ドリフト領域に電気的に接続されたドレイン電極を含む場合、前記高誘電率部は、前記ドリフト領域に接するように形成されていることが好ましい。
　また、前記電界効果トランジスタ構造が、前記ソース領域と前記ドリフト領域とが前記耐圧保持層の表面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型トランジスタ構造を含む場合、前記縦型トランジスタ構造は、前記耐圧保持層の表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するソーストレンチを含み、前記ソース電極は、前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接していることが好ましい。
　この構成によれば、電界効果トランジスタ構造が縦型であるため、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保し易くできる。
　また、前記電界効果トランジスタ構造が、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチを含むトレンチゲート構造を有し、前記ゲートトレンチ内に、前記ボディ領域に対向するゲート電極が形成されている場合、前記絶縁膜は、前記ゲート電極と前記ゲートトレンチの内面との間に介在されたゲート絶縁膜を含み、当該ゲート絶縁膜における前記ゲートトレンチの底面および／または前記ゲートトレンチの角部に接する部分に前記高誘電率部を有していることが好ましい。
　この構成により、トレンチゲート構造のＭＩＳＦＥＴにおいて、電界が比較的集中しやすいゲートトレンチの底部および角部におけるゲート絶縁膜の破壊を低減することができる。
　このようなゲート絶縁膜は、ゲートトレンチの底面および／またはゲートトレンチの角部に接する部分が高誘電率材料からなっていればよく、前記ゲートトレンチの底面および／または前記ゲートトレンチの角部に接する部分に形成された前記高誘電率部としての高誘電率ゲート絶縁膜と、当該高誘電率ゲート絶縁膜上に積層され、前記高誘電率ゲート絶縁膜よりも低い誘電率を有する低誘電率ゲート絶縁膜とを含む積層構造を有していてもよい。
　また、前記耐圧保持層がＳｉＣからなる場合、前記ゲート絶縁膜は、Ａｌ２Ｏ３からなることが好ましい。
　この構成によれば、ＳｉＣからなる耐圧保持層に対して比較的高い障壁高さを維持しながら、ゲート絶縁膜の誘電率をＳｉＯ２に比べて大きくすることができる。その結果、ボディ領域付近における量子トンネル効果によるリーク電流を低減することができる。
　また、前記ゲート絶縁膜は、前記ゲートトレンチの側面における前記ボディ領域に接する部分がＳｉＯ２膜からなっていてもよい。その場合、前記ＳｉＯ２膜上に、ＳｉＯ２よりも高い誘電率を有する絶縁膜が積層されていることが好ましい。
　また、前記耐圧保持層が、その表面にＳｉ（シリコン）面を有するＳｉＣからなる場合、前記ゲートトレンチは、ＳｉＣからなる前記耐圧保持層のＳｉ面から前記耐圧保持層の内側へ向かって形成されていてもよい。
　また、前記高誘電率部は、前記ゲート絶縁膜における前記ゲートトレンチの底面および／または前記ゲートトレンチの角部のみに形成されていてもよい。
　また、前記電界効果トランジスタ構造が、前記耐圧保持層の表面に形成されたゲート絶縁膜を介してゲート電極が前記ボディ領域に対向するプレーナゲート構造を有する場合、前記絶縁膜は、前記ゲート電極を覆うように前記耐圧保持層上に形成された層間絶縁膜を含み、当該層間絶縁膜は、前記プレーナゲート構造を取り囲むトランジスタ周辺部に接する部分に前記高誘電率部を有していることが好ましい。
　この構成により、プレーナゲート構造のＭＩＳＦＥＴにおいて、電界が比較的集中しやすいトランジスタ周辺部に接する層間絶縁膜の破壊を低減することができる。
　また、本発明の半導体パワーデバイスの製造方法は、ＳｉＣからなる半導体層と、この半導体層に形成され、第１導電型のソース領域と、前記ソース領域に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のドリフト領域と、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含むトレンチゲート型トランジスタ構造を有する半導体パワーデバイスの製造方法であって、前記半導体層のＳｉ（シリコン）面からその内側へ向かって前記ゲートトレンチを形成する工程と、前記ゲートトレンチの内面にＳｉＯ２からなる第１絶縁膜を形成する工程と、前記第１絶縁膜における前記ゲートトレンチの底面上の部分を除去する工程と、前記第１絶縁膜の除去により露出した前記ゲートトレンチの前記底面を覆うように、ＳｉＯ２よりも高い誘電率を有する第２絶縁膜を形成する工程とを含む。
　この方法によれば、ゲートトレンチの底面がＳｉ面として形成されるので、第１絶縁膜（ＳｉＯ２膜）を形成したときに、当該ＳｉＯ２膜におけるゲートトレンチの底面（Ｓｉ面）上の部分が、当該ＳｉＯ２膜におけるゲートトレンチの側面上の部分よりも薄くなる。したがって、この第１絶縁膜の底面部分を残存させたのでは、電界が比較的集中しやすいゲートトレンチの底部および角部において絶縁膜の破壊を生じる可能性が高くなる。
　そこで、本発明では、第１絶縁膜におけるゲートトレンチの底面上の部分を除去し、この除去により露出した部分を覆うように第２絶縁膜（高誘電率膜）を形成している。これにより、電界集中の発生し易い箇所を高誘電率膜で覆うことができる。
　一方、ゲートトレンチの側面にＳｉＯ２膜を残存させることができるので、チャネルとゲート電極との間には、ＳｉＯ２からなるゲート絶縁膜を形成することができる。
　また、前記第１絶縁膜を形成する工程が、熱酸化法により前記第１絶縁膜を形成する工程であり、前記第２絶縁膜を形成する工程が、ＣＶＤ法により前記第２絶縁膜を形成する工程であってもよい。
図１は、本発明の第１実施形態に係るショットキーバリアダイオードの模式的な平面図である。 図２は、図１に示すショットキーバリアダイオードの断面図であって、図１の切断線Ａ－Ａでの切断面を示す。 図３Ａは、図２に示すショットキーバリアダイオードの製造工程の一部を示す模式的な断面図であって、図２と同じ位置での切断面を示す。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図４（ａ）（ｂ）は、本発明の第２実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図４（ａ）は全体図、図４（ｂ）は内部拡大図をそれぞれ示す。 図５は、図４に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図４（ｂ）の切断線Ｂ－ＢおよびＣ－Ｃでの切断面をそれぞれ示す。 図６Ａは、図５に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図５と同じ位置での切断面を示す。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図６Ｅは、図６Ｄの次の工程を示す図である。 図６Ｆは、図６Ｅの次の工程を示す図である。 図７は、図５に示すトレンチゲート型ＭＩＳトランジスタの第１変形例を示す模式的な断面図である。 図８は、図５に示すトレンチゲート型ＭＩＳトランジスタの第２変形例を示す模式的な断面図である。 図９は、本発明の第３実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な断面図である。 図１０Ａは、図９に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図９と同じ位置での切断面を示す。 図１０Ｂは、図１０Ａの次の工程を示す図である。 図１０Ｃは、図１０Ｂの次の工程を示す図である。 図１０Ｄは、図１０Ｃの次の工程を示す図である。 図１０Ｅは、図１０Ｄの次の工程を示す図である。 図１０Ｆは、図１０Ｅの次の工程を示す図である。 図１０Ｇは、図１０Ｆの次の工程を示す図である。 図１０Ｈは、図１０Ｇの次の工程を示す図である。 図１０Ｉは、図１０Ｈの次の工程を示す図である。 図１１（ａ）（ｂ）は、本発明の第４実施形態に係るプレーナゲート型ＭＩＳトランジスタの模式的な平面図であって、図１１（ａ）は全体図、図１１（ｂ）は内部拡大図をそれぞれ示す。 図１２は、図１１に示すプレーナゲート型ＭＩＳトランジスタの断面図であって、図１１（ｂ）の切断線Ｄ－ＤおよびＥ－Ｅでの切断面をそれぞれ示す。 図１３Ａは、図１２に示すプレーナゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図１２と同じ位置での切断面を示す。 図１３Ｂは、図１３Ａの次の工程を示す図である。 図１３Ｃは、図１３Ｂの次の工程を示す図である。 図１３Ｄは、図１３Ｃの次の工程を示す図である。 図１４（ａ）（ｂ）は、本発明の第５実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図１４（ａ）は全体図、図１４（ｂ）は内部拡大図をそれぞれ示す。 図１５は、図１４（ａ）（ｂ）のトレンチゲート型ＭＩＳトランジスタの断面図であって、図１４（ｂ）の切断線Ｆ－Ｆ、Ｇ－ＧおよびＨ－Ｈでの切断面をそれぞれ示す。 図１６は、本発明の第６実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な断面図であって、図１５と同じ位置での切断面を示す。 図１７（ａ）（ｂ）は、本発明の第７実施形態に係るプレーナゲート型ＭＩＳトランジスタの模式的な平面図であって、図１７（ａ）は全体図、図１７（ｂ）は内部拡大図をそれぞれ示す。 図１８は、図１７（ａ）（ｂ）のプレーナゲート型ＭＩＳトランジスタの断面図であって、図１７（ｂ）の切断線Ｉ－ＩおよびＪ－Ｊでの切断面をそれぞれ示す。 図１９（ａ）（ｂ）は、本発明の第８実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図１９（ａ）は全体図、図１９（ｂ）は内部拡大図をそれぞれ示す。 図２０は、図１９（ａ）（ｂ）のトレンチゲート型ＭＩＳトランジスタの断面図であって、図１９（ｂ）の切断線Ｋ－ＫおよびＬ－Ｌでの切断面をそれぞれ示す。 図２１（ａ）（ｂ）は、図１４（ａ）（ｂ）のＭＩＳトランジスタのレイアウトの変形例を示す図であって、図２１（ａ）は全体図、図２１（ｂ）は内部拡大図をそれぞれ示す。 図２２（ａ）（ｂ）は、本発明の第９実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図２２（ａ）は全体図、図２２（ｂ）は内部拡大図をそれぞれ示す。 図２３は、図２２（ａ）（ｂ）に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図２２（ｂ）の切断線Ｍ－ＭおよびＮ－Ｎでの切断面をそれぞれ示す。 図２４（ａ）（ｂ）は、本発明の第１０実施形態に係るプレーナゲート型ＭＩＳトランジスタの模式的な平面図であって、図２４（ａ）は全体図、図２４（ｂ）は内部拡大図をそれぞれ示す。 図２５は、図２４（ａ）（ｂ）に示すプレーナゲート型ＭＩＳトランジスタの断面図であって、図２４（ｂ）の切断線Ｏ－ＯおよびＰ－Ｐでの切断面をそれぞれ示す。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の第１実施形態に係るショットキーバリアダイオードの模式的な平面図である。図２は、図１に示すショットキーバリアダイオードの断面図であって、図１の切断線Ａ－Ａでの切断面を示す。
　ショットキーバリアダイオード１は、ＳｉＣ（バンドギャップの幅は約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたショットキーバリアダイオードであり、たとえば、図１に示すように、平面視正方形のチップ状である。
　チップ状のショットキーバリアダイオード１は、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ショットキーバリアダイオード１は、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のＳｉＣ基板２を備えている。ＳｉＣ基板２の裏面には、その全域を覆うようにオーミック電極（第２電極）としてのカソード電極３が形成されている。カソード電極３は、ｎ型のＳｉＣとオーミック接触する金属（たとえば、Ｎｉシリサイド、Ｃｏシリサイドなど）からなる。
　ＳｉＣ基板２の表面には、ＳｉＣ基板２よりも低濃度のｎ－型（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）のＳｉＣエピタキシャル層４が積層されている。耐圧保持層としてのＳｉＣエピタキシャル層４の厚さは、たとえば、１μｍ～１００μｍである。
　ＳｉＣエピタキシャル層４の表面には、ＳｉＣエピタキシャル層４の一部を活性領域５として露出させる開口６を有し、当該活性領域５を取り囲むデバイス外周部としてのフィールド領域７を覆うフィールド絶縁膜８が積層されている。
　フィールド絶縁膜８は、ＳｉＯ２（酸化シリコン）よりも高い誘電率（真空に対する非誘電率εrのことであり、以下では、単に比誘電率εrとする。）を有する高誘電率絶縁材料（以下、Ｈｉｇｈ－ｋ材料とする。）からなる。
　具体的には、フィールド絶縁膜８は、ＳｉＮ（窒化シリコン）、Ａｌ２Ｏ３（アルミナ）またはＡｌＯＮ（酸窒化アルミニウム）からなる。これらの材料の比誘電率εrは、ＳｉＮの比誘電率εSiNが７．５であり、Ａｌ２Ｏ３の比誘電率εAl2O3が約８．５であり、ＡｌＯＮの比誘電率εAlONが６である。また、フィールド絶縁膜８の厚さは、たとえば、１０００Å以上、好ましくは、３０００Å～３００００Åである。
　フィールド絶縁膜８上には、第１電極としてのアノード電極９が形成されている。
　アノード電極９は、フィールド絶縁膜８の開口６内でＳｉＣエピタキシャル層４に接合されたショットキーメタル１０と、このショットキーメタル１０に積層されたコンタクトメタル１１との２層構造を有している。
　ショットキーメタル１０は、ｎ型のＳｉＣとの接合によりショットキー接合を形成する金属（たとえば、Ｎｉ、Ａｕなど）からなる。ＳｉＣに接合されるショットキーメタル１０は、ＳｉＣ半導体との間に、たとえば、０．７ｅＶ～１．７ｅＶの高さのショットキー障壁（電位障壁）を形成する。
　ショットキーメタル１０は、フィールド絶縁膜８における開口６の周縁部１２を上から覆うように、当該開口６の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜８の周縁部１２は、ＳｉＣエピタキシャル層４およびショットキーメタル１０により、全周にわたってその上下両側から挟まれている。したがって、ＳｉＣエピタキシャル層４におけるショットキー接合の外周領域（すなわち、フィールド領域７の内縁部１３）は、ＳｉＣからなるフィールド絶縁膜８の周縁部１２により覆われることとなる。
　フィールド絶縁膜８の周縁部１２を覆うアノード電極９の、フィールド絶縁膜８の開口６端からのはみ出し量Ｘは、たとえば、１０μｍ以上、好ましくは、１０μｍ～１００μｍである。
　また、ショットキーメタル１０の厚さは、この第１実施形態では、たとえば、０．０１μｍ～５μｍである。
　コンタクトメタル１１は、アノード電極９において、ショットキーバリアダイオード１の最表面に露出して、ボンディングワイヤなどが接合される部分である。コンタクトメタル１１は、たとえば、Ａｌからなる。
　また、コンタクトメタル１１は、ショットキーメタル１０と同様に、フィールド絶縁膜８における開口６の周縁部１２を上から覆うように、当該開口６の外方へフランジ状に張り出している。
　また、コンタクトメタル１１の厚さは、この第１実施形態では、ショットキーメタル１０よりも大きく、たとえば、０．５μｍ～１０μｍである。
　ショットキーバリアダイオード１の最表面には、表面保護膜１４が形成されている。表面保護膜１４の中央部には、コンタクトメタル１１を露出させる開口１５が形成されている。ボンディングワイヤなどは、この開口１５を介してコンタクトメタル１１に接合される。
　また、ＳｉＣエピタキシャル層４の表層部には、アノード電極９のショットキーメタル１０に接するようにｐ型のガードリング１６が形成されている。このガードリング１６は、平面視において、フィールド絶縁膜８の開口６の内外に跨るように（活性領域５およびフィールド領域７に跨るように）、当該開口６の輪郭に沿って形成されている。したがって、ガードリング１６は、開口６の内方へ張り出し、開口６内のショットキーメタル１０の終端部としての外縁部１７に接する内側部分１８と、開口６の外方へ張り出し、フィールド絶縁膜８の周縁部１２を挟んでアノード電極９（ショットキーメタル１０）に対向する外側部分１９とを有している。
　ガードリング１６の内側部分１８の幅Ｗ１は、１μｍ～５０μｍであり、ガードリング１６の外側部分１９の幅Ｗ２は、１μｍ～５００μｍである。これらＷ１とＷ２との合計であるガードリング１６の全体幅Ｗは、たとえば、５μｍ～５５０μｍである。また、ガードリング１６のＳｉＣエピタキシャル層４の表面からの深さＤは、たとえば、１０００Å以上、好ましくは、２０００Å～７０００Åである。
　このショットキーバリアダイオード１では、アノード電極９に正電圧、カソード電極３に負電圧が印加される順方向バイアス状態になることにより、カソード電極３からアノード電極９へと、ＳｉＣエピタキシャル層４の活性領域５を介して電子（キャリヤ）が移動して電流が流れる。
　図３Ａ～図３Ｃは、図２に示すショットキーバリアダイオードの製造工程の一部を示す模式的な断面図であって、図２と同じ位置での切断面を示す。
　ショットキーバリアダイオード１を製造するには、図３Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２の表面（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板２上に、ｎ－型のＳｉＣエピタキシャル層４が形成される。
　続いて、ｐ型不純物（たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等）が、ＳｉＣエピタキシャル層４の表面からＳｉＣエピタキシャル層４の内部にインプランテーション（注入）される。
　続いて、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層４が熱処理される。これにより、ＳｉＣエピタキシャル層４の表層部に注入されたｐ型不純物のイオンが活性化され、ガードリング１６が形成される。なお、ＳｉＣエピタキシャル層４の熱処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
　次に、図３Ｂに示すように、ＣＶＤ法により、ＳｉＣエピタキシャル層４上にＨｉｇｈ－ｋ材料からなるフィールド絶縁膜８が積層される。
　続いて、公知のパターニング技術により、フィールド絶縁膜８がパターニングされることにより、ＳｉＣエピタキシャル層４の活性領域５を露出させる開口６が形成される。
　次に、図３Ｃに示すように、スパッタ法、蒸着法などの方法により、ショットキーメタル１０およびコンタクトメタル１１の材料が順に積層される。そして、これら積層されたメタルが、公知のパターニング技術によりパターニングされてショットキーメタル１０およびコンタクトメタル１１からなるアノード電極９が形成される。
　その後、ＳｉＣ基板２の裏面にカソード電極３が形成され、ＳｉＣエピタキシャル層４の表面を覆うように表面保護膜１４が形成される。
　以上の工程を経て、図２に示すショットキーバリアダイオード１が得られる。
　以上のように、この第１実施形態によれば、フィールド絶縁膜８が、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる。そのため、アノード電極９－カソード電極３間に大きな逆電圧が印加され、アバランシェ降伏が生じても、フィールド絶縁膜８にかかる電界ＥHigh-kを弱めることができる。
　たとえば、フィールド絶縁膜８がＡｌ２Ｏ３からなる場合、フィールド絶縁膜８にかかる電界ＥHigh-kは、ガウスの法則により、ＥAl2O3＝（εSiC／εAl2O3）・ＥSiC＝（１０／８．５）・ＥSiC＝約１．２ＥSiCＭＶ／ｃｍ・・・（１）と求められる。
　一方、フィールド絶縁膜８がＳｉＯ２からなる場合、当該フィールド絶縁膜８（ＳｉＯ２膜）にかかる電界ＥSiO2は、ＥSiO2＝（εSiC／εSiO2）・ＥSiC＝（１０／３．９）・ＥSiC＝約２．５ＥSiCＭＶ／ｃｍ・・・（２）と求められる。
　式（１）および（２）の結果、フィールド絶縁膜８がＡｌ２Ｏ３からなる場合の電界ＥHigh-kは、ＳｉＯ２からなる場合に比べて、約０．４８倍に低減することができる。その結果、フィールド絶縁膜８の破壊を低減することができる。
　とりわけ、この第１実施形態のショットキーバリアダイオード１の構造では、アノード電極９（ショットキーメタル１０）の外縁部１７付近（フィールド領域７の内縁部１３）に電界が集中しやすい。
　そこで、この第１実施形態のように、フィールド絶縁膜８全体をＨｉｇｈ－ｋ材料により構成すれば、フィールド領域７の内縁部１３にもＨｉｇｈ－ｋ材料からなるフィールド絶縁膜８を接触させることができる。そのため、フィールド絶縁膜８の破壊を効果的に低減することができる。
　図４（ａ）（ｂ）は、本発明の第２実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図４（ａ）は全体図、図４（ｂ）は内部拡大図をそれぞれ示す。図５は、図４に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図４（ｂ）の切断線Ｂ－ＢおよびＣ－Ｃでの切断面をそれぞれ示す。
　ＭＩＳトランジスタ２１は、ＳｉＣが採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double diffused Metal Insulator Semiconductor Field Effect Transistor）であり、たとえば、図４（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ２１は、図４（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＭＩＳトランジスタ２１の表面には、ソースパッド２２が形成されている。ソースパッド２２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＩＳトランジスタ２１の表面のほぼ全域を覆うように形成されている。このソースパッド２２には、その一辺の中央付近に除去領域２３が形成されている。この除去領域２３は、ソースパッド２２が形成されていない領域である。
　除去領域２３には、ゲートパッド２４が配置されている。ゲートパッド２４とソースパッド２２との間には間隔が設けられており、これらは互いに絶縁されている。
　次に、ＭＩＳトランジスタ２１の内部構造について説明する。
　ＭＩＳトランジスタ２１は、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のＳｉＣ基板２５を備えている。ＳｉＣ基板２５は、この第２実施形態では、ＭＩＳトランジスタ２１のドレインとして機能し、その表面２６（上面）がＳｉ面であり、その裏面２７（下面）がＣ面である。
　ＳｉＣ基板２５の表面２６には、ＳｉＣ基板２５よりも低濃度のｎ－型（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）のＳｉＣエピタキシャル層２８が積層されている。耐圧保持層としてのＳｉＣエピタキシャル層２８の厚さは、たとえば、１μｍ～１００μｍである。ＳｉＣエピタキシャル層２８は、ＳｉＣ基板２５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面２６上に形成されるＳｉＣエピタキシャル層２８は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるＳｉＣエピタキシャル層２８の表面２９は、ＳｉＣ基板２５の表面２６と同様、Ｓｉ面である。
　ＭＩＳトランジスタ２１には、図４（ａ）に示すように、平面視でＳｉＣエピタキシャル層２８の中央部に配置され、ＭＩＳトランジスタ２１として機能する活性領域３０と、この活性領域３０を取り囲むトランジスタ周辺領域３１が形成されている。
　活性領域３０において、ＳｉＣエピタキシャル層２８の表層部には、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ－３～１．０×１０１９ｃｍ－３）のボディ領域３２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域３２は、平面視正方形状であり、たとえば、図４（ｂ）の紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。
　一方、ＳｉＣエピタキシャル層２８における、ボディ領域３２よりもＳｉＣ基板２５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドリフト領域３３となっている。
　各ボディ領域３２には、その表面２９側のほぼ全域にｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のソース領域３４が形成されている。
　そして、各ボディ領域３２を取り囲むように、ＳｉＣエピタキシャル層２８の表面２９から各ソース領域３４およびボディ領域３２を貫通してドリフト領域３３に達するゲートトレンチ３５が形成されている。
　これにより、ＳｉＣエピタキシャル層２８に、それぞれが電界効果トランジスタとして機能する直方体形状（平面視正方形状）の単位セルが多数形成されている。単位セルでは、ゲートトレンチ３５の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セルの周方向がゲート幅方向である。
　ゲートトレンチ３５は、その底部におけるゲート幅に直交する方向（隣接する単位セルとの対向方向）の両端角部３６がドリフト領域３３側へ向かって湾曲していて、互いに対向する側面３７と底面３８とが湾曲面を介して連続する断面Ｕ字状である。これにより、単位セルのターンオフ時に、ゲートトレンチ３５の底部における両端角部３６に加わる電界を、両端角部３６以外の部分へ分散させることができるため、ゲート絶縁膜３９（後述）における底面３８上の部分の絶縁破壊を抑制することができる。
　ゲートトレンチ３５の内面には、その全域を覆うように、ゲート絶縁膜３９が形成されている。ゲート絶縁膜３９は、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる。
　そして、ゲート絶縁膜３９の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ３５内にゲート電極４０が埋設されている。こうして、ソース領域３４とドリフト領域３３とが、ＳｉＣエピタキシャル層２８の表面２９に垂直な縦方向にボディ領域３２を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
　また、各単位セルの中央部には、ＳｉＣエピタキシャル層２８の表面２９から各ソース領域３４およびボディ領域３２を貫通してドリフト領域３３に達するソーストレンチ４１が形成されている。ソーストレンチ４１の深さは、この第２実施形態では、ゲートトレンチ３５と同じである。また、ソーストレンチ４１も、ゲートトレンチ３５同様、その底部におけるゲート幅に直交する方向（隣接する単位セルとの対向方向）の両端角部４２がドリフト領域３３側へ向かって湾曲していて、互いに対向する側面４３と底面４４とが湾曲面を介して連続する断面Ｕ字状である。
　また、ドリフト領域３３には、選択的にｐ型不純物（たとえば、濃度が１．０×１０１６ｃｍ－３～１．０×１０１９ｃｍ－３）が導入されることにより、各単位セルのソーストレンチ４１内に露出する部分にｐ型領域４５が形成されている。これにより、ソーストレンチ４１の内面におけるソース領域３４に対してＳｉＣ基板２５側の部分（すなわち、底面４４および側面４３におけるソース領域３４の下端より深い部分）は、その全域がｐ型の領域とされている。
　また、ソーストレンチ４１の底面４４の中央部には、ｐ＋型のボディコンタクト領域４６（たとえば、不純物濃度が１．０×１０１８ｃｍ－３～２．０×１０２１ｃｍ－３）が形成されている。
　また、トランジスタ周辺領域３１において、ＳｉＣエピタキシャル層２８の表層部には、マトリクス状に配列された単位セル（活性領域３０）を取り囲むように、活性領域３０から間隔を開けてｐ型のガードリング４７が複数本（この第２実施形態では、４本）形成されている。これらのガードリング４７は、ｐ型のボディ領域３２を形成する工程と同一のイオン注入工程で形成することができる。
　各ガードリング４７は、平面視において、ＭＩＳトランジスタ２１の外周に沿う平面視四角環状に形成されている。また、ガードリング４７のＳｉＣエピタキシャル層２８の表面２９からの深さは、ボディ領域３２とほぼ同じ深さであり、たとえば、２０００Å以上、好ましくは、３０００Å～１００００Åである。
　ＳｉＣエピタキシャル層２８上には、ゲート電極４０を被覆するように、層間絶縁膜４８が積層されている。層間絶縁膜４８は、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる。
　層間絶縁膜４８およびゲート絶縁膜３９には、ソーストレンチ４１よりも大径のコンタクトホール４９が形成されている。これにより、コンタクトホール４９内には、各単位セルのソーストレンチ４１の全体（すなわち、ソーストレンチ４１の側面４３および底面４４）およびＳｉＣエピタキシャル層２８の表面２９におけるソーストレンチ４１の周縁部が露出していて、表面２９と底面４４との高低差に応じた段差が形成されている。
　層間絶縁膜４８上には、第１電極としてのソース電極５０が形成されている。ソース電極５０は、各コンタクトホール４９を介して、すべての単位セルのソーストレンチ４１に一括して入り込んでいて、各単位セルにおいて、ソーストレンチ４１の底側から順にボディコンタクト領域４６、ｐ型領域４５、ボディ領域３２およびソース領域３４に接触している。すなわち、ソース電極５０は、すべての単位セルに対して共通の配線となっている。
　そして、このソース電極５０上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極５０がソースパッド２２（図４（ａ）参照）に電気的に接続されている。一方、ゲートパッド２４（図４（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極４０に電気的に接続されている。
　また、ソース電極５０は、たとえば、ＳｉＣエピタキシャル層２８との接触側から順にＴｉ／ＴｉＮ層と、Ａｌ層とが積層された構造を有している。
　ＳｉＣ基板２５の裏面２７には、その全域を覆うように第２電極としてのドレイン電極５１が形成されている。このドレイン電極５１は、すべての単位セルに対して共通の電極となっている。ドレイン電極５１としては、たとえば、ＳｉＣ基板２５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　このＭＩＳトランジスタ２１では、ソース電極５０とドレイン電極５１との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極４０に閾値電圧以上の電圧が印加される。これにより、ゲート電極４０からの電界によりボディ領域３２におけるゲート絶縁膜３９との界面近傍にチャネルが形成される。こうして、ソース電極５０からドレイン電極５１へと、活性領域３０内のソース領域３４、チャネルおよびドリフト領域３３を介して電子（キャリヤ）が移動して電流が流れる。
　図６Ａ～図６Ｆは、図５に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図５と同じ位置での切断面を示す。
　ＭＩＳトランジスタ２１を製造するには、図６Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板２５の表面２６（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板２５上に、ｎ－型のＳｉＣエピタキシャル層２８が形成される。
　続いて、ｐ型不純物（たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等）が、ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）される。
　続いて、ｎ型不純物が、ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）される。
　続いて、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層２８が熱処理される。これにより、ＳｉＣエピタキシャル層２８の表層部に注入されたｐ型不純物およびｎ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域３２、ソース領域３４およびガードリング４７が同時に形成される。また、ＳｉＣエピタキシャル層２８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域３３が形成される。
　次に、図６Ｂに示すように、ＳｉＣエピタキシャル層２８が、ゲートトレンチ３５およびソーストレンチ４１を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、ＳｉＣエピタキシャル層２８が表面２９（Ｓｉ面）からドライエッチングされて、ゲートトレンチ３５およびソーストレンチ４１が同時に形成される。それとともに、ＳｉＣエピタキシャル層２８に多数の単位セルが形成される。なお、エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）を用いることができる。
　続いて、ｐ型不純物が、ソーストレンチ４１の底面４４からドリフト領域３３の内部にインプランテーション（注入）される。インプランテーションは、相対的に低いドーズ量でイオンを注入する第１段階と、相対的に高いドーズ量でイオンを注入する第２段階で実施される。その後、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層２８が熱処理される。これにより、ドリフト領域３３に注入されたｐ型不純物のイオンが活性化され、ｐ型領域４５およびボディコンタクト領域４６が同時に形成される。
　次に、図６Ｃに示すように、ＣＶＤ法により、Ｈｉｇｈ－ｋ材料がＳｉＣエピタキシャル層２８の上方から堆積される。これにより、ゲート絶縁膜３９が形成される。
　続いて、ＣＶＤ法により、ドーピングされたポリシリコン材料５２がＳｉＣエピタキシャル層２８の上方から堆積される。ポリシリコン材料５２の堆積は、少なくともゲートトレンチ３５およびソーストレンチ４１が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料５２が、エッチバック面がＳｉＣエピタキシャル層２８の表面２９に対して面一になるまでエッチバックされる。
　次に、図６Ｄに示すように、ソーストレンチ４１内に残存するポリシリコン材料５２のみがドライエッチングにより除去される。これにより、ゲートトレンチ３５内に残存するポリシリコン材料５２からなるゲート電極４０が形成される。
　次に、図６Ｅに示すように、ＣＶＤ法により、Ｈｉｇｈ－ｋ材料がＳｉＣエピタキシャル層２８の上方から堆積される。これにより、層間絶縁膜４８が形成される。
　次に、図６Ｆに示すように、公知のパターニング技術により、層間絶縁膜４８およびゲート絶縁膜３９が連続してパターニングされる。これにより、層間絶縁膜４８およびゲート絶縁膜３９にコンタクトホール４９が形成される。
　この後、ソース電極５０、ドレイン電極５１などが形成されることにより、図５に示すＭＩＳトランジスタ２１が得られる。
　以上のように、この第２実施形態によれば、ＳｉＣエピタキシャル層２８に接するゲート絶縁膜３９および層間絶縁膜４８が、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる。そのため、ソース電極５０－ドレイン電極５１間に大きな逆電圧が印加され、アバランシェ降伏が生じても、前述の第１実施形態で式（１）と（２）との比較により証明したように、ゲート絶縁膜３９および層間絶縁膜４８にかかる電界ＥHigh-kを弱めることができる。その結果、ゲート絶縁膜３９および層間絶縁膜４８の破壊を低減することができる。よって、アバランシェ耐量の高いＭＩＳトランジスタを提供することができる。
　とりわけ、この第２実施形態のＭＩＳトランジスタ２１のようなトレンチゲート型構造では、ゲートトレンチ３５の両端角部３６および底面３８に電界が集中しやすい。
　そこで、この第２実施形態のように、ゲート絶縁膜３９全体をＨｉｇｈ－ｋ材料により構成すれば、ゲートトレンチ３５の両端角部３６および底面３８にもＨｉｇｈ－ｋ材料からなるゲート絶縁膜３９を接触させることができる。そのため、ゲート絶縁膜３９の破壊を効果的に低減することができる。
　また、この第２実施形態では、層間絶縁膜４８を構成するＨｉｇｈ－ｋ材料としては種々のＨｉｇｈ－ｋ材料を選択すればよいが、ゲート絶縁膜３９としては、Ａｌ２Ｏ３を採用することがより好ましい。
　ゲート絶縁膜３９がＡｌ２Ｏ３であれば、ＳｉＣエピタキシャル層２８に対して比較的高い障壁高さを維持しながら、ゲート絶縁膜３９の誘電率をＳｉＯ２に比べて大きくすることができる。その結果、チャネル（ボディ領域３２）付近における量子トンネル効果によるリーク電流を低減することができる。
　本発明者が鋭意検討したところ、Ｈｉｇｈ－ｋ材料として知られているＨｆＯ２およびＺｒＯ２は、ＳｉＣに接するゲート絶縁膜に適さないことがわかった。すなわち、ＨｆＯ２およびＺｒＯ２をゲート絶縁膜３９としてＳｉＣ上に直接形成したのでは、これらＨｆＯ２およびＺｒＯ２とＳｉＣとの間の障壁高さが小さくなり、チャネル付近では、量子トンネル効果によるリーク電流が増加するという不具合を生じることがわかった。
　具体的には、ＳｉＣにＨｆＯ２（バンドギャップＥｇHfO2＝約５．７ｅＶ　比誘電率εHfO2＝約２４）を接触させた場合、電子側および正孔側の障壁高さはそれぞれ、１．３ｅＶ（電子側）、１．２（正孔側）となる。また、ＳｉＣにＺｒＯ２（バンドギャップＥｇZrO2＝約５．８ｅＶ　比誘電率εZrO2＝約１８）を接触させた場合も同様に、電子側および正孔側の障壁高さはそれぞれ、１．３ｅＶ（電子側）、１．２（正孔側）となる。一方、ＳｉＣにＳｉＯ２（バンドギャップＥｇSiO2＝約９ｅＶ　比誘電率εSiO2＝約３．９）を接触させた場合、電子側および正孔側の障壁高さはそれぞれ、３．０ｅＶ（電子側）、２．８（正孔側）となる。したがって、ＨｆＯ２およびＺｒＯ２をゲート絶縁膜３９としてＳｉＣ上に直接形成したのでは、ゲート絶縁膜３９としてＳｉＯ２を採用する場合よりもリーク電流が増加することがわかった。
　これに対し、ＳｉＣにＡｌ２Ｏ３を接触させた場合、電子側および正孔側の障壁高さはそれぞれ、２．６ｅＶ（電子側）、２．２（正孔側）となり、ＳｉＯ２を採用する場合とほぼ同等の障壁高さを維持することができる。しかも、Ａｌ２Ｏ３は比誘電率εAl2O3が約８．５のＨｉｇｈ－ｋ材料であるため、ゲート絶縁膜３９とボディ領域３２との間の界面状態を良好に維持しながら、ゲート絶縁膜３９の膜厚をかせぐことができる。その結果、ＳｉＯ２を採用する場合に比べて、リーク電流を一層低減することができる。
　さらに、このＭＩＳトランジスタ２１は縦型構造であるため、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保し易くできる。
　また、ＭＩＳトランジスタ２１の製造過程においては、ゲート絶縁膜３９がＣＶＤ法により形成されるので、スパッタ法を使用して形成する場合に比べて、ゲート絶縁膜３９における側面３７上の部分の膜厚制御を簡単に行なうことができる。
　なお、この第２実施形態では、図７に示すように、Ｈｉｇｈ－ｋ材料からなるゲート絶縁膜３９に代えて、ＳｉＯ２からなるゲート絶縁膜５３が採用されてもよい。
　また、図８に示すように、Ｈｉｇｈ－ｋ材料からなる層間絶縁膜４８に代えて、ＳｉＯ２からなる層間絶縁膜５４が採用されてもよい。
　図９は、本発明の第３実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な断面図である。図９において、図５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図９に示す構造について、図５に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
　図９に示すＭＩＳトランジスタ６１において、ゲートトレンチ３５の内面に形成されたゲート絶縁膜６２は、ゲートトレンチ３５の側面３７上の部分において、ＳｉＯ２膜とＨｉｇｈ－ｋ膜との２層構造になっており、底面３８上の部分において、Ｈｉｇｈ－ｋ膜のみからなる単層構造になっている。
　すなわち、この第３実施形態では、Ｈｉｇｈ－ｋ膜は、ゲート絶縁膜６２において、ゲートトレンチ３５の底面３８および両端角部３６に接する部分のみに形成されている。
　図１０Ａ～図１０Ｉは、図９に示すトレンチゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図９と同じ位置での切断面を示す。
　ＭＩＳトランジスタ６１を製造するには、図１０Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板２５の表面２６（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板２５上に、ｎ－型のＳｉＣエピタキシャル層２８が形成される。
　続いて、ｐ型不純物（たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等）が、ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）される。
　続いて、ｎ型不純物が、ＳｉＣエピタキシャル層２８の表面２９からＳｉＣエピタキシャル層２８の内部にインプランテーション（注入）される。
　続いて、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層２８が熱処理される。これにより、ＳｉＣエピタキシャル層２８の表層部に注入されたｐ型不純物およびｎ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域３２、ソース領域３４およびガードリング４７が同時に形成される。また、ＳｉＣエピタキシャル層２８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域３３が形成される。
　次に、図１０Ｂに示すように、ＳｉＣエピタキシャル層２８が、ゲートトレンチ３５およびソーストレンチ４１を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、ＳｉＣエピタキシャル層２８が表面２９（Ｓｉ面）からドライエッチングされて、ゲートトレンチ３５およびソーストレンチ４１が同時に形成される。それとともに、ＳｉＣエピタキシャル層２８に多数の単位セルが形成される。なお、エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）を用いることができる。
　続いて、ｐ型不純物が、ソーストレンチ４１の底面４４からドリフト領域３３の内部にインプランテーション（注入）される。インプランテーションは、相対的に低いドーズ量でイオンを注入する第１段階と、相対的に高いドーズ量でイオンを注入する第２段階で実施される。その後、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層２８が熱処理される。これにより、ドリフト領域３３に注入されたｐ型不純物のイオンが活性化され、ｐ型領域４５およびボディコンタクト領域４６が同時に形成される。
　次に、図１０Ｃに示すように、熱酸化法により、ＳｉＣエピタキシャル層２８の表面２９全域（ゲートトレンチ３５の内面およびソーストレンチ４１の内面を含む）に、第１絶縁膜としてのＳｉＯ２膜６３が形成される。
　次に、図１０Ｄに示すように、エッチングにより、ＳｉＯ２膜６３におけるＳｉＣエピタキシャル層２８のＳｉ面上の部分が選択的に除去される。具体手には、ＳｉＯ２膜６３におけるＳｉＣエピタキシャル層２８の表面２９上の部分、ゲートトレンチ３５の両端角部３６の一部および底面３８上の部分、ならびにソーストレンチ４１の両端角部４２の一部および底面４４上の部分が除去される。これにより、ＳｉＯ２膜６３が、ゲートトレンチ３５の側面３７およびソーストレンチ４１の側面４３に残存し、各底面３８，４４および各両端角部３６，４２の一部が露出することとなる。
　次に、図１０Ｅに示すように、ＣＶＤ法により、Ｈｉｇｈ－ｋ材料がＳｉＣエピタキシャル層２８の上方から堆積される。これにより、ゲートトレンチ３５の底面３８およびソーストレンチ４１の底面４４を覆うように、第２絶縁膜としてのＨｉｇｈ－ｋ膜６４が形成され、ゲート絶縁膜６２が形成される。
　次に、図１０Ｆに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料５２がＳｉＣエピタキシャル層２８の上方から堆積される。ポリシリコン材料５２の堆積は、少なくともゲートトレンチ３５およびソーストレンチ４１が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料５２が、エッチバック面がＳｉＣエピタキシャル層２８の表面２９に対して面一になるまでエッチバックされる。
　次に、図１０Ｇに示すように、ソーストレンチ４１内に残存するポリシリコン材料５２のみがドライエッチングにより除去される。これにより、ゲートトレンチ３５内に残存するポリシリコン材料５２からなるゲート電極４０が形成される。
　次に、図１０Ｈに示すように、ＣＶＤ法により、Ｈｉｇｈ－ｋ材料がＳｉＣエピタキシャル層２８の上方から堆積される。これにより、層間絶縁膜４８が形成される。
　次に、図１０Ｉに示すように、公知のパターニング技術により、層間絶縁膜４８およびゲート絶縁膜６２が連続してパターニングされる。これにより、層間絶縁膜４８およびゲート絶縁膜６２にコンタクトホール４９が形成される。
　この後、ソース電極５０、ドレイン電極５１などが形成されることにより、図９に示すＭＩＳトランジスタ６１が得られる。
　このＭＩＳトランジスタ６１の構造によっても、前述の第２実施形態のＭＩＳトランジスタ２１と同様の作用効果を発現することができる。
　また、この第３実施形態によれば、ゲート絶縁膜６２は、ゲートトレンチ３５の側面３７上の部分において、ＳｉＯ２膜とＨｉｇｈ－ｋ膜との２層構造になっている。そのため、ゲートトレンチ３５の両端角部３６および底面３８を覆うＨｉｇｈ－ｋ膜６４が、ＳｉＣとの間に高い障壁高さを形成することが困難なＨｉｇｈ－ｋ材料（たとえば、第２実施形態で説明したＨｆＯ２、ＺｒＯ２等）であっても、側面３７に接する絶縁膜がＳｉＯ２膜６３である。
　したがって、チャネル（ボディ領域３２）付近においてＳｉＣエピタキシャル層２８に対して比較的高い障壁高さを維持しながら、電界の集中しやすい両端角部３６および底面３８におけるゲート絶縁膜６２の破壊を低減することができる。
　また、この第３実施形態によれば、ゲートトレンチ３５の底面３８がＳｉ面として形成されるので、ＳｉＯ２膜６３を形成したときに（図１０Ｃ）、ＳｉＯ２膜６３におけるゲートトレンチ３５の底面３８（Ｓｉ面）上の部分が、ＳｉＯ２膜６３におけるゲートトレンチ３５の側面３７上の部分よりも薄くなる。したがって、ＳｉＯ２膜６３の底面部分を残存させてゲート絶縁膜としたのでは、電界が比較的集中しやすいゲートトレンチ３５の底面３８および両端角部３６において絶縁膜の破壊を生じる可能性が高くなる。
　そこで、この第３実施形態では、ＳｉＯ２膜６３におけるゲートトレンチ３５の底面３８上の部分を除去し（図１０Ｄ）、この除去により露出した部分を覆うようにＨｉｇｈ－ｋ膜６４を形成している（図１０Ｅ）。これにより、電界集中の発生し易い箇所をＨｉｇｈ－ｋ膜６４で簡単に覆うことができる。
　図１１（ａ）（ｂ）は、本発明の第４実施形態に係るプレーナゲート型ＭＩＳトランジスタの模式的な平面図であって、図１１（ａ）は全体図、図１１（ｂ）は内部拡大図をそれぞれ示す。図１２は、図１１に示すプレーナゲート型ＭＩＳトランジスタの断面図であって、図１１（ｂ）の切断線Ｄ－ＤおよびＥ－Ｅでの切断面をそれぞれ示す。
　ＭＩＳトランジスタ７１は、ＳｉＣが採用されたプレーナゲート型ＤＭＩＳＦＥＴであり、たとえば、図１１（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ７１は、図１１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＭＩＳトランジスタ７１の表面には、ソースパッド７２が形成されている。ソースパッド７２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＩＳトランジスタ７１の表面のほぼ全域を覆うように形成されている。このソースパッド７２には、その一辺の中央付近に除去領域７３が形成されている。この除去領域７３は、ソースパッド７２が形成されていない領域である。
　除去領域７３には、ゲートパッド７４が配置されている。ゲートパッド７４とソースパッド７２との間には間隔が設けられており、これらは互いに絶縁されている。
　次に、ＭＩＳトランジスタ７１の内部構造について説明する。
　ＭＩＳトランジスタ７１は、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のＳｉＣ基板７５を備えている。ＳｉＣ基板７５は、この第４実施形態では、ＭＩＳトランジスタ７１のドレインとして機能し、その表面７６（上面）がＳｉ面であり、その裏面７７（下面）がＣ面である。
　ＳｉＣ基板７５の表面７６には、ＳｉＣ基板７５よりも低濃度のｎ－型（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）のＳｉＣエピタキシャル層７８が積層されている。耐圧保持層としてのＳｉＣエピタキシャル層７８の厚さは、たとえば、１μｍ～１００μｍである。ＳｉＣエピタキシャル層７８は、ＳｉＣ基板７５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面７６上に形成されるＳｉＣエピタキシャル層７８は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるＳｉＣエピタキシャル層７８の表面７９は、ＳｉＣ基板７５の表面７６と同様、Ｓｉ面である。
　ＭＩＳトランジスタ７１には、図１１（ａ）に示すように、平面視でＳｉＣエピタキシャル層７８の中央部に配置され、ＭＩＳトランジスタ７１として機能する活性領域８０と、この活性領域８０を取り囲むトランジスタ周辺領域８１が形成されている。
　活性領域８０において、ＳｉＣエピタキシャル層７８の表層部には、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ－３～１．０×１０１９ｃｍ－３）のボディ領域８２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域８２は、平面視正方形状であり、たとえば、図１１（ｂ）の紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。
　一方、ＳｉＣエピタキシャル層７８における、ボディ領域８２よりもＳｉＣ基板７５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドリフト領域８３となっている。
　各ボディ領域８２には、その中央部にｐ＋型のボディコンタクト領域８４（たとえば、不純物濃度が１．０×１０１８ｃｍ－３～２．０×１０２１ｃｍ－３）が形成されており、このボディコンタクト領域８４を取り囲むように、ｎ＋型のソース領域８５（たとえば、不純物濃度が１．０×１０１８ｃｍ－３～１．０×１０２１ｃｍ－３）が形成されている。ボディコンタクト領域８４は、平面視正方形状であり、たとえば、図１１（ｂ）の紙面における上下左右方向の長さがそれぞれ１．６μｍ程度である。
　ソース領域８５は、平面視正方形環状であり、たとえば、図１１（ｂ）の紙面における上下左右方向の長さがそれぞれ５．７μｍ程度である。
　また、活性領域８０において、一定のピッチで行列状に配列されたボディ領域８２の各間の領域（隣り合うボディ領域８２の側面により挟まれるボディ間領域）は、一定（たとえば、２．８μｍ）幅を有する格子状である。
　このボディ間領域上には、ボディ間領域に沿って、格子状のゲート絶縁膜８６が形成されている。ゲート絶縁膜８６は、隣り合うボディ領域８２の間に跨っていて、ボディ領域８２におけるソース領域８５を取り囲む部分（ボディ領域８２の周縁部）およびソース領域８５の外周縁を覆っている。ゲート絶縁膜８６は、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなり、その厚さは４００Å程度でほぼ一様である。
　ゲート絶縁膜８６上には、ゲート電極８７が形成されている。ゲート電極８７は、格子状のゲート絶縁膜８６に沿って格子状に形成されていて、ゲート絶縁膜８６を挟んで、各ボディ領域８２の周縁部に対向している。ゲート電極８７は、ポリシリコンからなり、たとえば、ｐ型不純物が高濃度に導入されている。また、ゲート電極８７の厚さは、たとえば、６０００Å程度である。
　このＭＩＳトランジスタ７１では、ボディ間領域の幅方向中央に単位セル間の境界が設定されている。各単位セルは、たとえば、図１１（ｂ）の紙面における上下左右方向の長さがそれぞれ１０μｍ程度である。各単位セルでは、ボディ領域８２の深さ方向がゲート長方向であり、そのゲート長方向に直交するボディ領域８２の周方向がゲート幅方向である。
　また、トランジスタ周辺領域８１において、ＳｉＣエピタキシャル層７８の表層部には、マトリクス状に配列された単位セル（活性領域８０）を取り囲むように、活性領域８０から間隔を開けてｐ型のガードリング８８が複数本（この第４実施形態では、４本）形成されている。これらのガードリング８８は、ｐ型のボディ領域８２を形成する工程と同一のイオン注入工程で形成することができる。
　各ガードリング８８は、平面視において、ＭＩＳトランジスタ７１の外周に沿う平面視四角環状に形成されている。また、ガードリング８８のＳｉＣエピタキシャル層７８の表面７９からの深さは、ボディ領域８２とほぼ同じ深さであり、たとえば、２０００Å以上、好ましくは、３０００Å～１００００Åである。
　ＳｉＣエピタキシャル層７８上には、ゲート電極８７を被覆するように、層間絶縁膜８９が積層されている。層間絶縁膜８９は、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる。
　層間絶縁膜８９およびゲート絶縁膜８６には、ソース領域８５およびボディコンタクト領域８４を露出させるコンタクトホール９０が形成されている。
　層間絶縁膜８９上には、第１電極としてのソース電極９１が形成されている。ソース電極９１は、各コンタクトホール９０を介して、すべての単位セルのボディコンタクト領域８４およびソース領域８５に一括して接触している。すなわち、ソース電極９１は、すべての単位セルに対して共通の配線となっている。
　そして、このソース電極９１上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極９１がソースパッド７２（図１１（ａ）参照）に電気的に接続されている。一方、ゲートパッド７４（図１１（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極８７に電気的に接続されている。
　また、ソース電極９１は、たとえば、ＳｉＣエピタキシャル層７８との接触側から順にＴｉ／ＴｉＮ層と、Ａｌ層とが積層された構造を有している。
　ＳｉＣ基板７５の裏面７７には、その全域を覆うように第２電極としてのドレイン電極９２が形成されている。このドレイン電極９２は、すべての単位セルに対して共通の電極となっている。ドレイン電極９２としては、たとえば、ＳｉＣ基板７５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　このＭＩＳトランジスタ７１では、ソース電極９１とドレイン電極９２との間（ソース－ドレイン間）に所定の電位差を発生させた状態で、ゲート電極８７に閾値電圧以上の電圧が印加される。これにより、各単位セルのボディ領域８２の周縁部に環状のチャネルを形成される。こうして、ソース電極９１からドレイン電極９２へと、活性領域８０内のソース領域８５、チャネルおよびドリフト領域８３を介して電子（キャリヤ）が移動して電流が流れる。
　図１３Ａ～図１３Ｄは、図１２に示すプレーナゲート型ＭＩＳトランジスタの製造工程の一部を示す模式的な断面図であって、図１２と同じ位置での切断面を示す。
　ＭＩＳトランジスタ７１を製造するには、図１３Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、ＳｉＣ基板７５の表面７６（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板７５上に、ｎ－型のＳｉＣエピタキシャル層７８が形成される。
　続いて、ｐ型不純物（たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等）が、ＳｉＣエピタキシャル層７８の表面７９からＳｉＣエピタキシャル層７８の内部にインプランテーション（注入）される。
　続いて、ｎ型不純物が、ＳｉＣエピタキシャル層７８の表面７９からＳｉＣエピタキシャル層７８の内部にインプランテーション（注入）される。
　続いて、ｐ型不純物が、ＳｉＣエピタキシャル層７８の表面７９からＳｉＣエピタキシャル層７８の内部にインプランテーション（注入）される。
　続いて、たとえば、１４００℃～２０００℃でＳｉＣエピタキシャル層７８が熱処理される。これにより、ＳｉＣエピタキシャル層７８の表層部に注入されたｐ型不純物およびｎ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域８２、ボディコンタクト領域８４、ソース領域８５およびガードリング８８が同時に形成される。また、ＳｉＣエピタキシャル層７８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域８３が形成される。
　次に、図１３Ｂに示すように、ＣＶＤ法により、Ｈｉｇｈ－ｋ材料がＳｉＣエピタキシャル層７８の上方から堆積される。その後、公知のパターニング技術により、当該Ｈｉｇｈ－ｋ材料がパターニングされる。これにより、ゲート絶縁膜８６が形成される。
　次に、図１３Ｃに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料がＳｉＣエピタキシャル層７８の上方から堆積される。その後、公知のパターニング技術により、当該ポリシリコン材料がパターニングされる。これにより、ゲート電極８７が形成される。
　次に、図１３Ｄに示すように、ＣＶＤ法により、Ｈｉｇｈ－ｋ材料がＳｉＣエピタキシャル層７８の上方から堆積される。これにより、層間絶縁膜８９が形成される。
　この後、層間絶縁膜８９およびゲート絶縁膜８６が連続してパターニングされることによりコンタクトホール９０が形成され、ソース電極９１、ドレイン電極９２などが形成されることにより、図１２に示すＭＩＳトランジスタ７１が得られる。
　以上のように、この第４実施形態によれば、ＳｉＣエピタキシャル層７８に接するゲート絶縁膜８６および層間絶縁膜８９が、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる。そのため、ソース電極９１－ドレイン電極９２間に大きな逆電圧が印加され、アバランシェ降伏が生じても、前述の第１実施形態で式（１）と（２）との比較により証明したように、ゲート絶縁膜８６および層間絶縁膜８９にかかる電界ＥHigh-kを弱めることができる。その結果、ゲート絶縁膜８６および層間絶縁膜８９の破壊を低減することができる。よって、アバランシェ耐量の高いＭＩＳトランジスタを提供することができる。
　とりわけ、この第４実施形態のＭＩＳトランジスタ７１のようなプレーナゲート型構造では、活性領域８０を取り囲むトランジスタ周辺領域８１に電界が集中しやすい。
　そこで、この第４実施形態のように、層間絶縁膜８９全体をＨｉｇｈ－ｋ材料により構成すれば、ＳｉＣエピタキシャル層７８のトランジスタ周辺領域８１にもＨｉｇｈ－ｋ材料からなる層間絶縁膜８９を接触させることができる。そのため、層間絶縁膜８９の破壊を効果的に低減することができる。
　図１４（ａ）（ｂ）は、本発明の第５実施形態に係るトレンチゲート型ＭＩＳトランジスタ１０１の模式的な平面図であって、図１４（ａ）は全体図、図１４（ｂ）は内部拡大図をそれぞれ示す。図１５は、図１４（ａ）（ｂ）のトレンチゲート型ＭＩＳトランジスタの断面図であって、図１４（ｂ）の切断線Ｆ－Ｆ、Ｇ－ＧおよびＨ－Ｈでの切断面をそれぞれ示す。
　ＭＩＳトランジスタ１０１は、ＳｉＣが採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double diffused Metal Insulator Semiconductor Field Effect Transistor）であり、たとえば、図１４（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ１０１は、図１４（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＭＩＳトランジスタ１０１の表面には、ソースパッド１０２が形成されている。ソースパッド１０２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＩＳトランジスタ１０１の表面のほぼ全域を覆うように形成されている。このソースパッド１０２には、その一辺の中央付近に除去領域１０３が形成されている。この除去領域１０３は、ソースパッド１０２が形成されていない領域である。
　除去領域１０３には、ゲートパッド１０４が配置されている。ゲートパッド１０４とソースパッド１０２との間には間隔が設けられており、これらは互いに絶縁されている。
　次に、ＭＩＳトランジスタ１０１の内部構造について説明する。
　ＭＩＳトランジスタ１０１は、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のＳｉＣ基板１０５を備えている。ＳｉＣ基板１０５は、第５実施形態では、ＭＩＳトランジスタ１０１のドレインとして機能し、その表面１０６（上面）がＳｉ面であり、その裏面１０７（下面）がＣ面である。
　ＳｉＣ基板１０５の表面１０６には、ＳｉＣ基板１０５よりも低濃度のｎ－型（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）のＳｉＣエピタキシャル層１０８が積層されている。半導体層としてのＳｉＣエピタキシャル層１０８の厚さは、たとえば、１μｍ～１００μｍである。ＳｉＣエピタキシャル層１０８は、ＳｉＣ基板１０５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面上に形成されるＳｉＣエピタキシャル層１０８は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるＳｉＣエピタキシャル層１０８の表面１０９は、ＳｉＣ基板１０５の表面１０６と同様、Ｓｉ面である。
　ＭＩＳトランジスタ１０１には、図１４（ａ）に示すように、平面視でＳｉＣエピタキシャル層１０８の中央部に配置され、ＭＩＳトランジスタ１０１として機能する活性領域１１０と、この活性領域１１０を取り囲むトランジスタ周辺領域１１１が形成されている。
　活性領域１１０において、ＳｉＣエピタキシャル層１０８にはゲートトレンチ１１２が格子状に形成されている（図１４（ｂ）参照）。このゲートトレンチ１１２によりＳｉＣエピタキシャル層１０８は、それぞれが四角状（正方形状）の複数のセル１１３に区画されている。
　複数のセル１１３は、ショットキーセル１１４と、ショットキーセル１１４よりも相対的に平面面積の小さいｐｎダイオードセル１１５とを含む。たとえばショットキーセル１１４は、ｐｎダイオードセル１１５の４つ分に相当する面積を有していて、ショットキーセル１１４の一辺の長さはｐｎダイオードセル１１５の一辺の長さの２倍に相当する。具体的には、ｐｎダイオードセル１１５の大きさは、図１４（ｂ）の紙面における上下左右方向の長さがそれぞれ６μｍ程度であり、ショットキーセル１１４の大きさは、同方向の長さがそれぞれ１２μｍ程度である。
　そして、１つのショットキーセル１１４と、そのショットキーセル１１４を包囲する複数のｐｎダイオードセル１１５（この実施形態では、１２個のｐｎダイオードセル１１５）により１つのセル群が構成されており、このセル群がさらに行列状に配列されている。互いに隣り合うセル群において、ｐｎダイオードセル１１５は共有されている。つまり、或るセル群のショットキーセル１１４を包囲するｐｎダイオードセル１１５は、当該セル群の隣のセル群のショットキーセル１１４を包囲するｐｎダイオードセル１１５としても用いられている。
　ショットキーセル１１４およびｐｎダイオードセル１１５に共通する要素として、ＳｉＣエピタキシャル層１０８には、その表面１０９側から裏面１１６側へ向かって順に、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）ソース領域１１７、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ－３～１．０×１０１９ｃｍ－３）ボディ領域１１８およびドリフト領域１１９を有している。
　ドリフト領域１１９は、エピタキシャル成長後のままの状態が維持された、ｎ－型の領域であり、全てのセル１１３の底部で一体的に繋がっており、それらの間で共有されている。つまり、ゲートトレンチ１１２は、ソース領域１１７およびボディ領域１１８を側面１２４に露出させ、その最深部がドリフト領域１１９の途中部に位置するように各セル１１３を区画している。
　このようなゲートトレンチ１１２は、隣り合うセル１１３の各間を、各セル１１３の４つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部１２０と、行方向に延びる線状部１２０と列方向に延びる線状部１２０とが交差する交差部１２１とを含んでいる。
　ゲートトレンチ１１２の内面には、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなるゲート絶縁膜１２２が、その全域を覆うように形成されている。ゲート絶縁膜１２２は、ゲートトレンチ１１２の底面１２３上の部分が、ゲートトレンチ１１２の側面１２４上の部分よりも厚くなっている。
　そして、ゲートトレンチ１１２におけるゲート絶縁膜１２２の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ１１２内にゲート電極１２５が埋設されている。こうして、各ショットキーセル１１４およびｐｎダイオードセル１１５には、ソース領域１１７とドリフト領域１１９とが、ＳｉＣエピタキシャル層１０８の表面１０９に垂直な縦方向にボディ領域１１８を介して離間して配置された、縦型ＭＩＳトランジスタ１０１構造（第１および第２ＭＩＳトランジスタ構造）が構成されている。
　ショットキーセル１１４の中央部には、ＳｉＣエピタキシャル層１０８の表面１０９からソース領域１１７およびボディ領域１１８を貫通してドリフト領域１１９に達する、平面視正方形状の第２ソーストレンチとしてのＨＤソーストレンチ１２６が形成されている（図１４（ｂ）および図１５のＧ－Ｇ断面、Ｈ－Ｈ断面参照）。ＨＤソーストレンチ１２６の深さは、ゲートトレンチ１１２と同じである。
　このＨＤソーストレンチ１２６には、ｐ型（たとえば、濃度が１×１０１７～９×１０１９ｃｍ－３）のＨＤ耐圧保持領域１２７（第２耐圧保持領域）が形成されている。ＨＤ耐圧保持領域１２７は、ＨＤソーストレンチ１２６の底面１２８と側面１２９とが交わって形成され、当該底面１２８の周囲を取り囲む環状のエッジ部１３０および当該エッジ部１３０からＨＤソーストレンチ１２６の側面１２９に露出するボディ領域１１８に至る環状に形成されている。これにより、ＨＤ耐圧保持領域１２７に囲まれるＨＤソーストレンチ１２６の底面１２８の中央部には、ドリフト領域１１９の一部からなる平面視正方形状のショットキー領域１３１が形成されている。
　ショットキー領域１３１は、ショットキー領域１３１とＨＤ耐圧保持領域１２７とのｐｎ接合部（ボディダイオード１３２）から発生する空乏層が繋がらない面積で形成されており、たとえば、その一辺の長さＬ１が４μｍ以上である。
　一方、ｐｎダイオードセル１１５の中央部には、ＳｉＣエピタキシャル層１０８の表面１０９からソース領域１１７およびボディ領域１１８を貫通してドリフト領域１１９に達する、平面視正方形状の第１ソーストレンチとしてのＤｉソーストレンチ１３３が形成されている（図１４（ｂ）および図１５のＦ－Ｆ断面、Ｈ－Ｈ断面参照）。Ｄｉソーストレンチ１３３の深さは、ゲートトレンチ１１２と同じである。また、Ｄｉソーストレンチ１３３の面積は、ショットキー領域１３１よりも小さくて、その一辺の長さＬ２が３μｍ程度である。
　このＤｉソーストレンチ１３３には、ｐ型（たとえば、１×１０１７～９×１０１９ｃｍ－３の濃度）のＤｉ耐圧保持領域１３４（第１耐圧保持領域）が形成されている。Ｄｉ耐圧保持領域１３４は、Ｄｉソーストレンチ１３３の底面１３５全面に形成され、さらに、底面１３５と側面１３６とが交わって形成され、当該底面１３５の周囲を取り囲む環状のエッジ部１３７および当該エッジ部１３７からＤｉソーストレンチ１３３の側面１３６に露出するボディ領域１１８に至る器状に形成されている。
　また、Ｄｉソーストレンチ１３３には、その底面１３５の中央部におけるＤｉ耐圧保持領域１３４の表層部に、ｐ＋型（たとえば、濃度が１．０×１０１８ｃｍ－３～２．０×１０２１ｃｍ－３）の底部ボディコンタクト領域１３８が形成されている。底部ボディコンタクト領域１３８に電極をオーミック接触させることにより、Ｄｉ耐圧保持領域１３４を介してｐｎダイオードセル１１５のボディ領域１１８に対してコンタクトをとることができる（電気的に接続することができる）。
　そして、Ｄｉソーストレンチ１３３にＤｉ耐圧保持領域１３４が形成されていることにより、ｐｎダイオードセル１１５は、Ｄｉ耐圧保持領域１３４とドリフト領域１１９とのｐｎ接合により構成され、アノード側のコンタクトとして底部ボディコンタクト領域１３８を有し、カソード側のコンタクトとしてＳｉＣ基板１０５を有するボディダイオード１３９を内蔵している。
　また、複数のセル１１３を区画するゲートトレンチ１１２の各交差部１２１には、Ｇ耐圧保持領域１４０（中継領域）が形成されている。
　Ｇ耐圧保持領域１４０は、交差部１２１におけるゲートトレンチ１１２の底面１２３全面に形成され、さらに、当該底面１２３から交差部１２１に臨む各セル１１３の各角部の下部に形成されたゲートトレンチ１１２のコーナーエッジ部１４１をおよびコーナーエッジ部１４１直上のボディ領域１１８に至るように形成されている。
　すなわち、Ｇ耐圧保持領域１４０は、平面視では、ゲートトレンチ１１２の交差部１２１よりもやや大きい正方形状に形成されていて、その各角が、当該交差部１２１に臨む各セル１１３の各角部にそれぞれ入り込んでいる。また、Ｇ耐圧保持領域１４０の濃度は、ボディ領域１１８の濃度よりも高く、ドリフト領域１１９の濃度よりも高く、たとえば、１×１０１７～９×１０１９ｃｍ－３である。
　このＧ耐圧保持領域１４０の中継により、図１５のＨ－Ｈ断面の実線矢印に示すように、底部ボディコンタクト領域１３８→Ｄｉ耐圧保持領域１３４→ｐｎダイオードセル１１５のボディ領域１１８→Ｇ耐圧保持領域１４０→ショットキーセル１１４のボディ領域１１８を介して、ショットキーセル１１４のＨＤ耐圧保持領域１２７に対してコンタクトをとることができる。
　トランジスタ周辺領域１１１において、ＳｉＣエピタキシャル層１０８の表層部には活性領域１１０を取り囲むように、活性領域１１０から間隔を開けてｐ型のガードリング１４２が複数本（第５実施形態では、４本）形成されている。これらのガードリング１４２は、ｐ型のボディ領域１１８を形成する工程と同一のイオン注入工程で形成することができる。各ガードリング１４２は、平面視において、ＭＩＳトランジスタ１０１の外周に沿う平面視四角環状に形成されている。
　ＳｉＣエピタキシャル層１０８上には、ゲート電極１２５を被覆するように、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる層間絶縁膜１４３が積層されている。
　層間絶縁膜１４３およびゲート絶縁膜１２２には、ＨＤソーストレンチ１２６およびＤｉソーストレンチ１３３よりも大径のコンタクトホール１４４，１４５が形成されている。
　層間絶縁膜１４３上には、ソース電極１４６が形成されている。ソース電極１４６は、各コンタクトホール１４４，１４５を介して、すべてのＨＤソーストレンチ１２６およびＤｉソーストレンチ１３３に一括して入り込んでいる。
　ソース電極１４６は、ショットキーセル１１４において、ＨＤソーストレンチ１２６の底側から順にショットキー領域１３１、ＨＤ耐圧保持領域１２７およびソース領域１１７に接触している。また、ｐｎダイオードセル１１５において、Ｄｉソーストレンチ１３３の底側から順に底部ボディコンタクト領域１３８、Ｄｉ耐圧保持領域１３４およびソース領域１１７に接触している。すなわち、ソース電極１４６は、すべてのセル１１３に対して共通の配線となっている。
　そして、このソース電極１４６上には層間絶縁膜１４３（図示せず）が形成されており、その層間絶縁膜１４３（図示せず）を介して、ソース電極１４６がソースパッド１０２（図１４（ａ）参照）に電気的に接続されている。一方、ゲートパッド１０４（図１４（ａ）参照）は、当該層間絶縁膜１４３（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極１２５に電気的に接続されている。
　また、ソース電極１４６は、ＳｉＣエピタキシャル層１０８との接触側から順に、障壁形成層としてのポリシリコン層１４７、中間層１４８およびメタル層１４９を有している。
　ポリシリコン層１４７は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１×１０１５ｃｍ－３以上、好ましくは、１×１０１９～１×１０２１ｃｍ－３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層１４７をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのｎ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物を用いることができる。また、ポリシリコン層１４７の厚さは、たとえば、５０００Å～１００００Åである。
　また、ポリシリコン層１４７は、第５実施形態では、コンタクトホール１４４，１４５内に露出するセル１１３の表面全域を覆うように形成されていて、ＨＤソーストレンチ１２６内でショットキー領域１３１、ＨＤ耐圧保持領域１２７およびソース領域１１７の全て、Ｄｉソーストレンチ１３３内で底部ボディコンタクト領域１３８、Ｄｉ耐圧保持領域１３４およびソース領域１１７の全てに接触している。
　そして、ポリシリコン層１４７は、ショットキーセル１１４においてソース領域１１７との間にショットキー接合を形成している。これにより、ポリシリコン層１４７は、ショットキー領域１３１との間に、ショットキーセル１１４およびｐｎダイオードセル１１５にそれぞれ内蔵されたボディダイオード１５０（ボディ領域１１８とドリフト領域１１９とのｐｎ接合により形成されるダイオード）の拡散電位（たとえば、２．８ｅＶ～３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（たとえば、接合障壁の高さが１ｅＶ～１．５ｅＶ）を形成している。これにより、ショットキーセル１１４においては、ソース電極１４６とショットキー領域１３１との間にヘテロ接合ダイオード１５１（ＨＤ）が形成されている。
　また、ポリシリコン層１４７は、ｐｎダイオードセル１１５において底部ボディコンタクト領域１３８およびソース領域１１７との間にオーミック接触を形成している。
　中間層１４８は、ポリシリコン層１４７上に積層されたメタル層１４９であり、Ｔｉ（チタン）を含有する層の単層またはＴｉを含有する層を含む複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層１４８の厚さは、たとえば、２００ｎｍ～５００ｎｍである。
　メタル層１４９は、中間層１４８上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層１４９は、ソース電極１４６の最表層をなしている。また、メタル層１４９の厚さは、たとえば、１μｍ～５μｍである。
　上記のようなポリシリコン層１４７、中間層１４８およびメタル層１４９の組み合わせとしては、第５実施形態では、ポリシリコン（ポリシリコン層１４７）、Ｔｉ（中間層１４８）、ＴｉＮ（中間層１４８）およびＡｌ（メタル層１４９）が順に積層される積層構造（ポリシリコン／Ｔｉ／ＴｉＮ／Ａｌ）である。また、これらに加えて、メタル層１４９がＭｏ層を有していることが好ましい。Ｍｏは融点が高いので、メタル層１４９にＭｏ層が含まれていれば、ソース電極１４６に大電流が流れたときに生じる熱によるメタル層１４９の溶損を抑制することができる。
　ＳｉＣ基板１０５の裏面１０７には、その全域を覆うようにドレイン電極１５２が形成されている。このドレイン電極１５２は、すべてのセル１１３に対して共通の電極となっている。ドレイン電極１５２としては、たとえば、ＳｉＣ基板１０５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　このＭＩＳトランジスタ１０１は、たとえば、電動モータ（誘導性負荷の一例）の駆動回路（インバータ回路）のスイッチング素子として利用される。この場合、ソースパッド１０２（ソース電極１４６）とドレイン電極１５２との間（ソース－ドレイン間）にドレイン側が正となるドレイン電圧が印加された状態で、ゲートパッド１０４に所定の電圧（ゲート閾値電圧以上の電圧）がオン／オフされることによって、電動モータに流す電流をオン／オフするスイッチングを行なう。
　電動モータに流れる電流を遮断すると（つまり、ゲート電圧がオフにされると）、電動モータのモータコイルに逆起電力が発生する。この逆起電力に起因して、ソース側が正となる電圧が、ソース－ドレイン間にかかる場合がある。
　このような場合に、ボディダイオード１５０の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
　つまり、ボディダイオード１５０を構成するｐ型ボディ領域１１８からｎ型ドリフト領域１１９に正孔（ホール）が移動して電流が流れると、ｎ型ドリフト領域１１９においてゲートトレンチ１１２付近（たとえば、ゲートトレンチ１１２の側方）では、多数キャリヤの電子と、ｐ型ボディ領域１１８から移動した正孔とが再結合する場合がある。そのため、その結合により生じるエネルギーによって、ＳｉＣエピタキシャル層１０８のＳｉＣの結晶欠陥が、ＳｉＣエピタキシャル層１０８の積層方向に平行な方向に拡張し、オン時のドレイン電流の経路（たとえば、チャネル）に達するおそれがある。そうすると、このＭＩＳトランジスタ１０１が、ボディ領域１１８におけるゲートトレンチ１１２の側面１２４付近にチャネルを形成してスイッチング動作する際、オン抵抗が上昇するおそれがある。
　そこで、このＭＩＳトランジスタ１０１では、ポリシリコン層１４７がドリフト領域１１９（ショットキー領域１３１）に対してヘテロ接合を形成していて、ヘテロ接合ダイオード１５１が内蔵されている。そのため、このヘテロ接合ダイオード１５１に優先的に電流が流れ、ボディダイオード１５０に流れる電流を少なくするか、またはなくすことができる。こうしてＭＩＳトランジスタ１０１を流れた電流は、たとえば還流電流として電動モータに流すことができる。
　このように、オフ時の電流は、ショットキーセル１１４の中央のＨＤソーストレンチ１２６内に形成されたヘテロ接合ダイオード１５１へ流れるから、ゲートトレンチ１１２付近（すなわち、ｐ型ボディ領域１１８とｎ型ドリフト領域１１９との間）でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域１１９内での正孔と電子との再結合を防止することができる。その結果、ＳｉＣエピタキシャル層１０８におけるＳｉＣの結晶欠陥の拡張を抑制することができるので、トランジスタのオン抵抗の上昇を抑制することができる。また、ボディダイオード１５０に流れる電流を少なくするか、またはなくすことができるので、ＭＩＳトランジスタ１０１が動作する際の損失を低減することができる。
　しかもＭＩＳトランジスタ１０１では、ヘテロ接合ダイオード１５１を構成するショットキー領域１３１の一辺の長さＬ１が、ボディダイオード１３２から発生する空乏層が繋がらないように設定されている。そのため、ヘテロ接合ダイオード１５１が動作するときに、その電流路が当該空乏層で閉じられることを防止することができる。その結果、ヘテロ接合ダイオード１５１の低オン抵抗化を達成することができる。
　また、オフ状態（つまり、ゲート電圧が０Ｖの状態）においては、ゲート電極１２５とＳｉＣエピタキシャル層１０８との間に介在するゲート絶縁膜１２２に電界がかかる。
　この電界は、ゲート電極１２５とＳｉＣエピタキシャル層１０８との電位差に起因して生じるものである。そして、ゲートトレンチ１１２の底面１２３においては、ゲート電極１２５を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極１５２に接するＳｉＣ基板１０５の裏面１０７付近では９００Ｖの等電位面が分布しており、ＳｉＣ基板１０５の裏面１０７からＳｉＣエピタキシャル層１０８の表面１０９側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ１１２の底面１２３付近では、数十Ｖ程度の等電位面が分布する。そのため、ゲートトレンチ１１２の底面１２３では、ゲート電極１２５側へ向かう非常に大きな電界が生じる。とりわけ、このＭＩＳトランジスタ１０１のように、ゲートトレンチ１１２が格子状に形成されており、格子状のゲートトレンチ１１２の窓部に四角柱状のセル１１３が配列されている場合は、セル１１３の各角部に形成されたゲートトレンチ１１２のコーナーエッジ部１４１付近において、ゲート絶縁膜１２２の絶縁破壊が特に発生しやすい。
　そこで、このＭＩＳトランジスタ１０１では、ゲートトレンチ１１２のコーナーエッジ部１４１にＧ耐圧保持領域１４０が形成されている。これにより、Ｇ耐圧保持領域１４０とドリフト領域１１９とのｐｎ接合により、ゲートトレンチ１１２のコーナーエッジ部１４１付近にボディダイオード１５５を形成することができる。さらにこのＭＩＳトランジスタ１０１では、ショットキーセル１１４のＨＤソーストレンチ１２６のエッジ部１３０にＨＤ耐圧保持領域１２７が形成され、ｐｎダイオードセル１１５のＤｉソーストレンチ１３３の底面１３５およびエッジ部１３７にＤｉ耐圧保持領域１３４が形成されている。そのため、ＨＤ耐圧保持領域１２７とドリフト領域１１９とのｐｎ接合、およびＤｉ耐圧保持領域１３４とドリフト領域１１９とのｐｎ接合により、ＨＤソーストレンチ１２６のエッジ部１３０を取り囲む環状のボディダイオード１３２を形成することができる。また、Ｄｉソーストレンチ１３３の底部を覆う器状のボディダイオード１３９を形成することができる。
　これらのボディダイオード１３２，１３９に発生する空乏層の存在により、ゲートトレンチ１１２とＨＤソーストレンチ１２６との間、およびゲートトレンチ１１２とＤｉソーストレンチ１３３との間に等電位面が入り込むことを防止でき、ゲート絶縁膜１２２から遠ざけることができる。その結果、ゲートトレンチ１１２のコーナーエッジ部１４１付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜１２２にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。
　また、ＭＩＳトランジスタ１０１では、Ｇ耐圧保持領域１４０がコーナーエッジ部１４１直上のボディ領域１１８に至るように形成されているが、セル１１３の角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域１１８におけるコーナーエッジ部１４１直上の部分に至るようにＧ耐圧保持領域１４０を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜１２２の破壊防止効果を一層向上させることができる。
　図１６は、本発明の第６実施形態に係るトレンチゲート型ＭＩＳトランジスタ１６１の模式的な断面図であって、図１５と同じ位置での切断面を示す。図１６において、図１５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
　前述の第５実施形態では、ＨＤソーストレンチ１２６は、その側面に段差が形成されていない平面状のものであったが、この第６実施形態に係るＭＩＳトランジスタ１６１のＨＤソーストレンチ１６２は、ＳｉＣエピタキシャル層１０８の表面１０９からボディ領域１１８までの深さのＨＤ上層トレンチ１６３（第２上層トレンチ）と、ＨＤ上層トレンチ１６３よりも幅が狭く、ボディ領域１１８からドリフト領域１１９までの深さのＨＤ下層トレンチ１６４（第２下層トレンチ）とを含む。これによりＨＤソーストレンチ１６２では、ＨＤ上層トレンチ１６３の側面がＨＤ下層トレンチ１６４の側面よりも外側に一段広がった２段構造を有している。
　そして、ＨＤ上層トレンチ１６３とＨＤ下層トレンチ１６４との段差部分には、ボディ領域１１８が環状に露出しており、その露出した部分に、ｐ＋型のＨＤボディコンタクト領域１６５が形成されている。
　同様に、ＭＩＳトランジスタ１６１のＤｉソーストレンチ１６６は、ＳｉＣエピタキシャル層１０８の表面１０９からボディ領域１１８までの深さのＤｉ上層トレンチ１６７（第１上層トレンチ）と、Ｄｉ上層トレンチ１６７よりも幅が狭く、ボディ領域１１８からドリフト領域１１９までの深さのＤｉ下層トレンチ１６８（第１下層トレンチ）とを含む。これによりＤｉソーストレンチ１６６では、Ｄｉ上層トレンチ１６７の側面がＤｉ下層トレンチ１６８の側面よりも外側に一段広がった２段構造を有している。
　そして、Ｄｉ上層トレンチ１６７とＤｉ下層トレンチ１６８との段差部分には、ボディ領域１１８が環状に露出しており、その露出した部分に、ｐ＋型のＤｉボディコンタクト領域１６９が形成されている。
　以上のように、このＭＩＳトランジスタ１６１によっても、前述のＭＩＳトランジスタ１０１と同様の作用効果を達成することができる。
　さらに、このＭＩＳトランジスタ１６１では、各トレンチ１６２，１６６が２段構造であり、ＨＤボディコンタクト領域１６５およびＤｉボディコンタクト領域１６９が形成されているので、ショットキーセル１１４およびｐｎダイオードセル１１５それぞれのボディ領域１１８に対して直接コンタクトをとることができる。その結果、ボディ領域１１８の電位を精密に制御することができる。
　また、ｐｎダイオードセル１１５の底部ボディコンタクト領域１３８や、ゲートトレンチ１１２の交差部１２１のＧ耐圧保持領域１４０を省略することができる。
　図１７（ａ）（ｂ）は、本発明の第７実施形態に係るプレーナゲート型ＭＩＳトランジスタ１８１の模式的な平面図であって、図１７（ａ）は全体図、図１７（ｂ）は内部拡大図をそれぞれ示す。図１８は、図１７（ａ）（ｂ）のプレーナゲート型ＭＩＳトランジスタ１８１の断面図であって、図１７（ｂ）の切断線Ｉ－ＩおよびＪ－Ｊでの切断面をそれぞれ示す。図１７および図１８において、図１４および図１５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
　前述の第５および第６実施形態では、トレンチゲート型ＭＩＳトランジスタ１０１，１６１の例をとりあげたが、本発明は、この第７実施形態に係るＭＩＳトランジスタ１８１のように、プレーナゲート型のトランジスタにも採用することができる。
　プレーナ型ＭＩＳトランジスタ１８１では、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなるゲート絶縁膜１８２は、ゲートトレンチ１１２の内面に形成される代わりに、ＳｉＣエピタキシャル層１０８の表面１０９に形成され、その上に、ゲート電極１８３が形成されている。
　以上のように、このＭＩＳトランジスタ１８１によっても、前述のＭＩＳトランジスタ１０１と同様の作用効果を達成することができる。
　図１９（ａ）（ｂ）は、本発明の第８実施形態に係るトレンチゲート型ＭＩＳトランジスタ１９１の模式的な平面図であって、図１９（ａ）は全体図、図１９（ｂ）は内部拡大図をそれぞれ示す。図２０は、図１９（ａ）（ｂ）のトレンチゲート型ＭＩＳトランジスタ１９１の断面図であって、図１９（ｂ）の切断線Ｋ－ＫおよびＬ－Ｌでの切断面をそれぞれ示す。図１９および図２０において、図１４および図１５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
　前述の第５～第７実施形態では、ショットキーセル１１４がｐｎダイオードセル１１５よりも面積が大きい例をとりあげたが、ショットキーセル１１４とｐｎダイオードセル１１５の面積は同じであってもよい。
　この第８実施形態に係るＭＩＳトランジスタ１９１では、互いに同じ大きさの平面視四角形のショットキーセル１１４およびｐｎダイオードセル１１５が行列状（マトリクス状）に配列されており、ショットキーセル１１４はｐｎダイオードセル１１５に包囲されている。
　また、ショットキーセル１１４において、ソース領域１１７、ボディ領域１１８およびドリフト領域１１９を有し、ＨＤソーストレンチ１２６が形成されたＭＩＳトランジスタ１０１構造が形成されていない。ショットキー領域１３１は、ＳｉＣエピタキシャル層１０８の表面１０９と同一平面上に現れている。
　以上のように、このＭＩＳトランジスタ１９１によっても、前述のＭＩＳトランジスタ１０１と同様の作用効果を達成することができる。
　さらに、このＭＩＳトランジスタ１９１では、ＭＩＳトランジスタ構造の形成するためのスペースが必要ないので、セル１１３が大きくなくても十分な面積のショットキー領域１３１を露出させることができるので、ヘテロ接合ダイオード１５１の低抵抗化を達成することができる。
　なお、前述の第５～第８の実施形態において、ショットキーセル１１４は、図２１（ａ）（ｂ）に示すように、たとえば、ｐｎダイオードセル１１５の９つ分に相当する面積を有していて、ショットキーセル１１４の一辺の長さがｐｎダイオードセル１１５の一辺の長さの３倍に相当していてもよい。
　図２２（ａ）（ｂ）は、本発明の第９実施形態に係るトレンチゲート型ＭＩＳトランジスタの模式的な平面図であって、図２２（ａ）は全体図、図２２（ｂ）は内部拡大図をそれぞれ示す。図２は、図２２（ａ）（ｂ）に示すトレンチゲート型ＭＩＳトランジスタの断面図であって、図２２（ｂ）の切断線Ｍ－ＭおよびＮ－Ｎでの切断面をそれぞれ示す。
　ＭＩＳトランジスタ２０１は、ＳｉＣが採用されたトレンチゲート型ＤＭＩＳＦＥＴ（Double diffused Metal Insulator Semiconductor Field Effect Transistor）であり、たとえば、図２２（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ２０１は、図２２（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＭＩＳトランジスタ２０１の表面には、ソースパッド２０２が形成されている。ソースパッド２０２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＩＳトランジスタ２０１の表面のほぼ全域を覆うように形成されている。このソースパッド２０２には、その一辺の中央付近に除去領域２０３が形成されている。この除去領域２０３は、ソースパッド２０２が形成されていない領域である。
　除去領域２０３には、ゲートパッド２０４が配置されている。ゲートパッド２０４とソースパッド２０２との間には間隔が設けられており、これらは互いに絶縁されている。
　次に、ＭＩＳトランジスタ２０１の内部構造について説明する。
　ＭＩＳトランジスタ２０１は、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のＳｉＣ基板２０５を備えている。ＳｉＣ基板２０５は、第９実施形態では、ＭＩＳトランジスタ２０１のドレインとして機能し、その表面２０６（上面）がＳｉ面であり、その裏面２０７（下面）がＣ面である。
　ＳｉＣ基板２０５の表面２０６には、ＳｉＣ基板２０５よりも低濃度のｎ－型（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）のＳｉＣエピタキシャル層２０８が積層されている。半導体層としてのＳｉＣエピタキシャル層２０８の厚さは、たとえば、１μｍ～１００μｍである。ＳｉＣエピタキシャル層２０８は、ＳｉＣ基板２０５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面２０６上に形成されるＳｉＣエピタキシャル層２０８は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるＳｉＣエピタキシャル層２０８の表面２０９は、ＳｉＣ基板２０５の表面２０６と同様、Ｓｉ面である。
　ＭＩＳトランジスタ２０１には、図２２（ａ）に示すように、平面視でＳｉＣエピタキシャル層２０８の中央部に配置され、ＭＩＳトランジスタ２０１として機能する活性領域２１０と、この活性領域２１０を取り囲むトランジスタ周辺領域２１１が形成されている。
　活性領域２１０において、ＳｉＣエピタキシャル層２０８の表層部には、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ－３～１．０×１０１９ｃｍ－３）のボディ領域２１２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域２１２は、平面視正方形状であり、たとえば、図２２（ｂ）の紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。
　一方、ＳｉＣエピタキシャル層２０８における、ボディ領域２１２に対してＳｉＣ基板２０５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドリフト領域２１３となっている。
　各ボディ領域２１２には、その表面２０９側のほぼ全域にｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のソース領域２１４が形成されている。
　そして、各ボディ領域２１２を取り囲むように、ＳｉＣエピタキシャル層２０８の表面２０９から各ソース領域２１４およびボディ領域２１２を貫通してドリフト領域２１３に達するゲートトレンチ２１５が格子状に形成されている。
　具体的には、ゲートトレンチ２１５は、隣り合うボディ領域２１２の各間を、各ボディ領域２１２の４つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部２１６と、行方向に延びる線状部２１６と列方向に延びる線状部２１６とが交差する交差部２１７とを含んでいる。交差部２１７は、平面視で２行２列に配列されたボディ領域２１２に着目したとき、配列された４つのボディ領域２１２の内側の角に取り囲まれ、ボディ領域２１２の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ２１５は、互いに対向する側面２１８と底面２１９とが湾曲面を介して連続する断面Ｕ字状である。
　これにより、ＳｉＣエピタキシャル層２０８には、格子状のゲートトレンチ２１５で取り囲まれる各窓部分に、４つの角部２２０を有する直方体形状（平面視正方形状）の単位セル２２１が多数形成されている。単位セル２２１では、ゲートトレンチ２１５の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル２２１の周方向がゲート幅方向である。
　ゲートトレンチ２１５の内面には、その全域を覆うように、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなるゲート絶縁膜２２２が形成されている。
　そして、ゲート絶縁膜２２２の内側をｎ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ２１５内にゲート電極２２３が埋設されている。こうして、ソース領域２１４とドリフト領域２１３とが、ＳｉＣエピタキシャル層２０８の表面２０９に垂直な縦方向にボディ領域２１２を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
　また、各単位セル２２１の中央部には、ＳｉＣエピタキシャル層２０８の表面２０９から各ソース領域２１４およびボディ領域２１２を貫通してドリフト領域２１３に達する、平面視正方形状のソーストレンチ２２４が形成されている。ソーストレンチ２２４の深さは、第９実施形態では、ゲートトレンチ２１５と同じである。また、ソーストレンチ２２４も、ゲートトレンチ２１５同様、互いに対向する側面２２５と底面２２６とが湾曲面を介して連続する断面Ｕ字状である。
　また、ＳｉＣエピタキシャル層２０８には、ＳｉＣエピタキシャル層２０８にｐ型不純物をインプランテーションすることにより形成された、ｐ型のゲート耐圧保持領域２２７および第１耐圧保持領域としてのソース耐圧保持領域２２８が形成されている。
　ゲート耐圧保持領域２２７は、格子状のゲートトレンチ２１５に沿って形成されており、ゲートトレンチ２１５の交差部２１７に形成された第２耐圧保持領域としての第１領域２２９と、ゲートトレンチ２１５の線状部２１６に形成された第３耐圧保持領域としての第２領域２３０とを一体的に含んでいる。
　第１領域２２９は、交差部２１７におけるゲートトレンチ２１５の底面２１９および当該底面２１９から交差部２１７に臨む４つの単位セル２２１の各角部２２０の下部に形成されたゲートトレンチ２１５のコーナーエッジ部２３１を経て、コーナーエッジ部２３１直上のボディ領域２１２に至るように形成されている。すなわち、第１領域２２９は、平面視では、ゲートトレンチ２１５の交差部２１７よりもやや大きい正方形状に形成されていて、その各角が、当該交差部２１７に臨む４つの単位セル２２１の各角部２２０にそれぞれ入り込んでいる。また、第１領域２２９の濃度は、ボディ領域２１２の濃度よりも高く、ドリフト領域２１３の濃度よりも高く、たとえば、１×１０１７～９×１０１９ｃｍ－３である。また、第１領域２２９におけるゲートトレンチ２１５の底面からＳｉＣ基板２０５へ向かう方向に沿う厚さＴ１は、たとえば、０．８μｍ程度である。
　第２領域２３０は、平面視で隣り合う交差部２１７の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部２１６の幅（互いに向き合うゲートトレンチ２１５の側面間の距離（たとえば、１μｍ）よりも狭い幅（たとえば、０．８μｍ）を有している。また、第２領域２３０の濃度は、ボディ領域２１２の濃度よりも高く、第１領域２２９よりも高く、たとえば、２×１０１７～１×１０２０ｃｍ－３である。また、第２領域２３０におけるゲートトレンチ２１５の底面からＳｉＣ基板２０５へ向かう方向に沿う厚さＴ２は、第１領域２２９の厚さＴ１よりも小さく（すなわち、Ｔ１＞Ｔ２）、たとえば、０．７μｍ程度である。
　ソース耐圧保持領域２２８は、ソーストレンチ２２４の底面２２６を露出させるように、当該底面２２６と側面２２５とが交わるソーストレンチ２２４のエッジ部２３２および当該エッジ部２３２からソーストレンチ２２４の側面２２５の一部を形成するボディ領域２１２に至るように形成されている。
　これにより、ソーストレンチ２２４の底面２２６の中央部には、ドリフト領域２１３の一部からなる平面視正方形状のドリフト露出領域２３３が形成されている。
　また、ソース耐圧保持領域２２８の濃度は、ゲート耐圧保持領域２２７の第１領域２２９と同じである（たとえば、１×１０１７～９×１０１９ｃｍ－３。また、ソース耐圧保持領域２２８におけるソーストレンチ２２４の底面からＳｉＣ基板２０５へ向かう方向に沿う厚さＴ３は、ゲート耐圧保持領域２２７の第１領域２２９の厚さＴ１と同じである（たとえば、０．８μｍ程度）。
　また、トランジスタ周辺領域２１１において、ＳｉＣエピタキシャル層２０８の表層部には、マトリクス状に配列された単位セル２２１（活性領域２１０）を取り囲むように、活性領域２１０から間隔を開けてｐ型のガードリング２３４が複数本（第９実施形態では、４本）形成されている。これらのガードリング２３４は、ｐ型のボディ領域２１２を形成する工程と同一のイオン注入工程で形成することができる。
　各ガードリング２３４は、平面視において、ＭＩＳトランジスタ２０１の外周に沿う平面視四角環状に形成されている。
　ＳｉＣエピタキシャル層２０８上には、ゲート電極２２３を被覆するように、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる層間絶縁膜２３５が積層されている。
　層間絶縁膜２３５およびゲート絶縁膜２２２には、ソーストレンチ２２４よりも大径のコンタクトホール２３６が形成されている。これにより、コンタクトホール２３６内には、各単位セル２２１のソーストレンチ２２４の全体（すなわち、ソーストレンチ２２４の側面２２５および底面２２６）およびＳｉＣエピタキシャル層２０８の表面２０９におけるソーストレンチ２２４の周縁部が露出していて、表面２０９と底面２２６との高低差に応じた段差が形成されている。
　層間絶縁膜２３５上には、ソース電極２３７が形成されている。ソース電極２３７は、各コンタクトホール２３６を介して、すべての単位セル２２１のソーストレンチ２２４に一括して入り込んでいて、各単位セル２２１において、ソーストレンチ２２４の底側から順にドリフト露出領域２３３、ソース耐圧保持領域２２８、ボディ領域２１２およびソース領域２１４に接触している。すなわち、ソース電極２３７は、すべての単位セル２２１に対して共通の配線となっている。
　そして、このソース電極２３７上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２３７がソースパッド２０２（図２２（ａ）参照）に電気的に接続されている。一方、ゲートパッド２０４（図２２（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２２３に電気的に接続されている。
　また、ソース電極２３７は、ＳｉＣエピタキシャル層２０８との接触側から順に、障壁形成層としてのポリシリコン層２３８、中間層２３９およびメタル層２４０を有している。
　ポリシリコン層２３８は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１×１０１５ｃｍ－３以上、好ましくは、１×１０１９～１×１０２１ｃｍ－３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層２３８をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのｎ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物を用いることができる。また、ポリシリコン層２３８の厚さは、たとえば、５０００Å～１００００Åである。
　また、ポリシリコン層２３８は、第９実施形態では、コンタクトホール２３６内に露出する単位セル２２１の表面全域を覆うように形成されていて、ソーストレンチ２２４内でドリフト露出領域２３３、ソース耐圧保持領域２２８およびソース領域２１４の全てに接触している。
　すなわち、ポリシリコン層２３８は、ソーストレンチ２２４の側面２２５においてソース耐圧保持領域２２８に接し、側面２２５およびＳｉＣエピタキシャル層２０８の表面２０９におけるソーストレンチ２２４の周縁部においてソース領域２１４に接する第１部分２４１と、ソーストレンチ２２４の底面２２６においてドリフト露出領域２３３に接する第２部分２４２とを有している。
　そして、ポリシリコン層２３８は、第１部分２４１が、ソース耐圧保持領域２２８およびソース領域２１４の両方との間にオーミック接合を形成している。一方で、第２部分２４２が、ドリフト露出領域２３３との間に、ＭＩＳトランジスタ２０１に内在するボディダイオード２４３（ボディ領域２１２とドリフト領域２１３との接合により形成されるｐｎダイオード）の拡散電位（たとえば、２．８ｅＶ～３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（たとえば、接合障壁の高さが１ｅＶ～１．５ｅＶ）を形成している。
　中間層２３９は、ポリシリコン層２３８上に積層されたメタル層であり、Ｔｉ（チタン）を含有する層の単層またはＴｉを含有する層を含む複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層２３９の厚さは、たとえば、２００ｎｍ～５００ｎｍである。
　メタル層２４０は、中間層２３９上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層２４０は、ソース電極２３７の最表層をなしている。また、メタル層２４０の厚さは、たとえば、１μｍ～５μｍである。
　上記のようなポリシリコン層２３８、中間層２３９およびメタル層２４０の組み合わせとしては、第９実施形態では、Ｐｏｌｙ－Ｓｉ（ポリシリコン層２３８）、Ｔｉ（中間層２３９）、ＴｉＮ（中間層２３９）およびＡｌ（メタル層２４０）が順に積層される積層構造（Ｐｏｌｙ－Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）である。また、これらに加えて、メタル層２４０がＭｏ層を有していることが好ましい。Ｍｏは融点が高いので、メタル層２４０にＭｏ層が含まれていれば、ソース電極２３７に大電流が流れたときに生じる熱によるメタル層２４０の溶損を抑制することができる。
　ＳｉＣ基板２０５の裏面２０７には、その全域を覆うようにドレイン電極２４４が形成されている。このドレイン電極２４４は、すべての単位セル２２１に対して共通の電極となっている。ドレイン電極２４４としては、たとえば、ＳｉＣ基板２０５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　このＭＩＳトランジスタ２０１は、たとえば、電動モータ（誘導性負荷の一例）の駆動回路（インバータ回路）のスイッチング素子として利用される。この場合、ソースパッド２０２（ソース電極２３７）とドレイン電極２４４との間（ソース－ドレイン間）にドレイン側が正となるドレイン電圧が印加された状態で、ゲートパッド２０４に所定の電圧（ゲート閾値電圧以上の電圧）がオン／オフされることによって、電動モータに流す電流をオン／オフするスイッチングを行なう。
　電動モータに流れる電流を遮断すると（つまり、ゲート電圧がオフにされると）、電動モータのモータコイルに逆起電力が発生する。この逆起電力に起因して、ソース側が正となる電圧が、ソース－ドレイン間にかかる場合がある。
　このような場合に、ボディダイオード２４３の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
　つまり、ボディダイオード２４３を構成するｐ型ボディ領域２１２からｎ型ドリフト領域２１３に正孔（ホール）が移動して電流が流れると、ｎ型ドリフト領域２１３においてゲートトレンチ２１５付近（たとえば、ゲートトレンチ２１５の側方）では、多数キャリヤの電子と、ｐ型ボディ領域２１２から移動した正孔とが再結合する場合がある。そのため、その結合により生じるエネルギーによって、ＳｉＣエピタキシャル層２０８のＳｉＣの結晶欠陥が、ＳｉＣエピタキシャル層２０８の積層方向に平行な方向に拡張し、オン時のドレイン電流の経路（たとえば、チャネル）に達するおそれがある。そうすると、このＭＩＳトランジスタ２０１が、ボディ領域２１２におけるゲートトレンチ２１５の側面２１８付近にチャネルを形成してスイッチング動作する際、オン抵抗が上昇するおそれがある。
　そこで、第９実施形態では、ポリシリコン層２３８がドリフト領域２１３（ドリフト露出領域２３３）に対してヘテロ接合を形成している。そのため、ポリシリコン層２３８の第２部分２４２とドリフト領域２１３とのヘテロ接合部に優先的に電流が流れ、ボディダイオード２４３に流れる電流を少なくするか、またはなくすことができる。こうしてＭＩＳトランジスタ２０１を流れた電流は、たとえば還流電流として電動モータに流すことができる。
　このように、オフ時の電流は、ゲートトレンチ２１５で取り囲まれた単位セル２２１の中央のソーストレンチ２２４内に形成されたポリシリコン層２３８の第２部分２４２からドリフト領域２１３へ流れるから、ゲートトレンチ２１５付近（すなわち、ｐ型ボディ領域２１２とｎ型ドリフト領域２１３との間）でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域２１３内での正孔と電子との再結合を防止することができる。その結果、ＳｉＣエピタキシャル層２０８におけるＳｉＣの結晶欠陥の拡張を抑制することができるので、トランジスタ２０１のオン抵抗の上昇を抑制することができる。
　また、オフ状態（つまり、ゲート電圧が０Ｖの状態）においては、ゲート電極２２３とＳｉＣエピタキシャル層２０８との間に介在するゲート絶縁膜２２２に電界がかかる。
　この電界は、ゲート電極２２３とＳｉＣエピタキシャル層２０８との電位差に起因して生じるものである。そして、ゲートトレンチ２１５の底面２１９においては、ゲート電極２２３を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極２４４に接するＳｉＣ基板２０５の裏面２０７付近では９００Ｖの等電位面が分布しており、ＳｉＣ基板２０５の裏面２０７からＳｉＣエピタキシャル層２０８の表面２０９側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ２１５の底面２１９付近では、数十Ｖ程度の等電位面が分布する。そのため、ゲートトレンチ２１５の底面２１９では、ゲート電極２２３側へ向かう非常に大きな電界が生じる。とりわけ、第９実施形態のように、ゲートトレンチ２１５が格子状に形成されており、格子状のゲートトレンチ２１５の窓部に四角柱状の単位セル２２１が配列されている場合は、単位セル２２１の各角部２２０に形成されたゲートトレンチ２１５のコーナーエッジ部２３１付近において、ゲート絶縁膜２２２の絶縁破壊が特に発生しやすい。
　具体的には、ゲートトレンチ２１５の交差部２１７の対角線上で互いに隣り合うソーストレンチ２２４の距離Ｄ１（図２３のＭ－Ｍ断面参照）は、ゲートトレンチ２１５の線状部２１６を挟んで互いに隣り合うソーストレンチ２２４の距離Ｄ２（図２３のＮ－Ｎ断面参照）に比べて大きくなる（たとえば、第９実施形態では、Ｄ１はＤ２の１．４倍）。そのため、相対的に広いスペースがあるゲートトレンチ２１５のコーナーエッジ部２３１の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ２１５のコーナーエッジ部２３１付近において、ゲート絶縁膜２２２の絶縁破壊が特に発生しやすい。
　そこで、第９実施形態のＭＩＳトランジスタ２０１では、ゲートトレンチ２１５のコーナーエッジ部２３１にゲート耐圧保持領域２２７（第１領域２２９）が形成されている。これにより、第１領域２２９とドリフト領域２１３との接合（ｐｎ接合）により、ゲートトレンチ２１５のコーナーエッジ部２３１付近にボディダイオード２４８を形成することができる。さらにこのＭＩＳトランジスタ２０１では、各単位セル２２１の中央部に形成されたソーストレンチ２２４のエッジ部２３２に、ソース耐圧保持領域２２８が形成されている。そのため、このソース耐圧保持領域２２８とドリフト領域２１３との接合（ｐｎ接合）により、ソーストレンチ２２４のエッジ部２３２を取り囲む環状のボディダイオード２４９を形成することができる。
　これらのボディダイオード２４８，２４９に発生する空乏層の存在により、ゲートトレンチ２１５のコーナーエッジ部２３１とソーストレンチ２２４のエッジ部２３２との間に等電位面が入り込むことを防止でき、ゲート絶縁膜２２２から遠ざけることができる。その結果、ゲートトレンチ２１５のコーナーエッジ部２３１付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜２２２にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第１領域２２９の濃度がドリフト領域２１３の濃度よりも高いので、第１領域２２９とドリフト領域２１３との接合（ｐｎ接合）により生じる空乏層がＳｉＣエピタキシャル層２０８内に広がり過ぎることを防止することができる。
　また、ＭＩＳトランジスタ２０１では、第１領域２２９がコーナーエッジ部２３１を経て、コーナーエッジ部２３１直上のボディ領域２１２に至るように形成されているが、単位セル２２１の角部２２０には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域２１２におけるコーナーエッジ部２３１直上の部分に至るようにゲート耐圧保持領域２２７（第１領域２２９）を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜２２２の破壊防止効果を一層向上させることができる。
　一方、ゲートトレンチ２１５の線状部２１６には、線状部２１６の幅よりも狭い幅のゲート耐圧保持領域２２７（第２領域２３０）が形成されている。これにより、第２領域２３０とドリフト領域２１３との接合（ｐｎ接合）により生じる空乏層を、ゲートトレンチ２１５の線状部２１６に沿って発生させることができる。そのため、ゲートトレンチ２１５の線状部２１６の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜２２２に生じる電界を、全体にわたって満遍なく緩和することができる。
　しかも、ゲート耐圧保持領域２２７（第２領域２３０）がゲートトレンチ２１５の線状部２１６の側面２１８（つまり、単位セル２２１においてチャネルが形成される部分）に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
　また、第２領域２３０の濃度が第１領域２２９の濃度よりも高く、さらに、第２領域２３０の厚さＴ２が第１領域２２９の厚さＴ１よりも小さい（Ｔ１＞Ｔ２）ので、チャネル抵抗の上昇を防止することもできる。
　また、上記の製造方法によれば、ゲート耐圧保持領域２２７およびソース耐圧保持領域２２８を同時に形成することができる。その結果、ゲート絶縁膜２２２の絶縁破壊を防止するためのＭＩＳトランジスタ２０１の構造を簡単に作製することができる。
　図２４（ａ）（ｂ）は、本発明の第１０実施形態に係るプレーナゲート型ＭＩＳトランジスタの模式的な平面図であって、図２４（ａ）は全体図、図２４（ｂ）は内部拡大図をそれぞれ示す。図２５は、図２４（ａ）（ｂ）に示すプレーナゲート型ＭＩＳトランジスタの断面図であって、図２４（ｂ）の切断線Ｏ－ＯおよびＰ－Ｐでの切断面をそれぞれ示す。
　ＭＩＳトランジスタ２５１は、ＳｉＣが採用されたプレーナゲート型ＤＭＩＳＦＥＴであり、たとえば、図２４（ａ）に示すように、平面視正方形のチップ状である。チップ状のＭＩＳトランジスタ２５１は、図２４（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＭＩＳトランジスタ２５１の表面には、ソースパッド２５２が形成されている。ソースパッド２５２は、四隅が外方へ湾曲した平面視略正方形状であり、ＭＩＳトランジスタ２５１の表面のほぼ全域を覆うように形成されている。このソースパッド２５２には、その一辺の中央付近に除去領域２５３が形成されている。この除去領域２５３は、ソースパッド２５２が形成されていない領域である。
　除去領域２５３には、ゲートパッド２５４が配置されている。ゲートパッド２５４とソースパッド２５２との間には間隔が設けられており、これらは互いに絶縁されている。
　次に、ＭＩＳトランジスタ２５１の内部構造について説明する。
　ＭＩＳトランジスタ２５１は、ｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のＳｉＣ基板２５５を備えている。ＳｉＣ基板２５５は、第１０実施形態では、ＭＩＳトランジスタ２５１のドレインとして機能し、その表面２５６（上面）がＳｉ面であり、その裏面２５７（下面）がＣ面である。
　ＳｉＣ基板２５５の表面２５６には、ＳｉＣ基板２５５よりも低濃度のｎ－型（たとえば、濃度が１×１０１５～１×１０１７ｃｍ－３）のＳｉＣエピタキシャル層２５８が積層されている。半導体層としてのＳｉＣエピタキシャル層２５８の厚さは、たとえば、１μｍ～１００μｍである。ＳｉＣエピタキシャル層２５８は、ＳｉＣ基板２５５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面２５６上に形成されるＳｉＣエピタキシャル層２５８は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるＳｉＣエピタキシャル層２５８の表面２５９は、ＳｉＣ基板２５５の表面２５６と同様、Ｓｉ面である。
　ＭＩＳトランジスタ２５１には、図２４（ａ）に示すように、平面視でＳｉＣエピタキシャル層２５８の中央部に配置され、ＭＩＳトランジスタ２５１として機能する活性領域２６０と、この活性領域２６０を取り囲むトランジスタ周辺領域２６１が形成されている。
　活性領域２６０において、ＳｉＣエピタキシャル層２５８の表層部には、ｐ型（たとえば、濃度が１．０×１０１６ｃｍ－３～１．０×１０１９ｃｍ－３）のボディ領域２６２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域２６２は、平面視正方形状であり、たとえば、図２４（ｂ）の紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。
　一方、ＳｉＣエピタキシャル層２５８における、ボディ領域２６２に対してＳｉＣ基板２５５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ－型のドリフト領域２６３となっている。
　各ボディ領域２６２には、その表面２５９側のほぼ全域にｎ＋型（たとえば、濃度が１×１０１８～１×１０２１ｃｍ－３）のソース領域２６４が形成されている。
　また、活性領域２６０において、一定のピッチで行列状に配列されたボディ領域２６２の各間の領域（ボディ間領域２６５）は、一定（たとえば、２．８μｍ）幅を有する格子状である。
　具体的には、ボディ間領域２６５は、隣り合うボディ領域２６２の各間を、各ボディ領域２６２の４つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部２６６と、行方向に延びる線状部２６６と列方向に延びる線状部２６６とが交差する交差部２６７とを含んでいる。交差部２６７は、平面視で２行２列に配列されたボディ領域２６２に着目したとき、配列された４つのボディ領域２６２の内側の角に取り囲まれ、ボディ領域２６２の四辺の延長線により区画される平面視正方形状の部分である。
　これにより、ＳｉＣエピタキシャル層２５８には、格子状のボディ間領域２６５で取り囲まれる各窓部分に、４つの角部２７０を有する平面視正方形状の単位セル２７１が多数形成されている。すなわち、ボディ間領域２６５の幅方向中央に単位セル２７１間の境界が設定されている。各単位セルは、たとえば、図２４（ｂ）の紙面における上下左右方向の長さがそれぞれ１０μｍ程度である。各単位セル２７１では、ボディ領域２６２の深さ方向がゲート長方向であり、そのゲート長方向に直交するボディ領域２６２の周方向がゲート幅方向である。
　ボディ間領域２６５上には、ボディ間領域２６５に沿って、格子状のゲート絶縁膜２７２が形成されている。ゲート絶縁膜２７２は、隣り合うボディ領域２６２の間に跨っていて、ボディ領域２６２におけるソース領域２６４を取り囲む部分（ボディ領域２６２の周縁部）およびソース領域２６４の外周縁を覆っている。ゲート絶縁膜２７２は、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなり、その厚さは４００Å程度でほぼ一様である。
　ゲート絶縁膜２７２上には、ゲート電極２７３が形成されている。ゲート電極２７３は、格子状のゲート絶縁膜２７２に沿って格子状に形成されていて、ゲート絶縁膜２７２を挟んで、各ボディ領域２６２の周縁部に対向している。ゲート電極２７３は、ポリシリコンからなり、たとえば、ｎ型不純物が高濃度にドーピングされている。また、ゲート電極２７３の厚さは、たとえば、６０００Å程度である。
　各単位セル２７１の中央部には、ＳｉＣエピタキシャル層２５８の表面２５９から各ソース領域２６４およびボディ領域２６２を貫通してドリフト領域２６３に達する、平面視正方形状のソーストレンチ２７４が形成されている。ソーストレンチ２７４は、互いに対向する側面２７５と底面２７６とが湾曲面を介して連続する断面Ｕ字状である。
　また、ＳｉＣエピタキシャル層２５８には、ＳｉＣエピタキシャル層２５８にｐ型不純物をインプランテーションすることにより形成された、ｐ型のゲート耐圧保持領域２７７および第１耐圧保持領域としてのソース耐圧保持領域２７８が形成されている。
　ゲート耐圧保持領域２７７は、格子状のボディ間領域２６５に沿って形成されており、ボディ間領域２６５の交差部２６７に形成された第４耐圧保持領域としての第１領域２７９と、ボディ間領域２６５の線状部２６６に形成された第５耐圧保持領域としての第２領域２８０とを一体的に含んでいる。
　第１領域２７９は、交差部２６７に臨む４つの単位セル２７１の各角部２７０に形成されたボディ領域２６２のコーナ部２８１に至るように形成されている。すなわち、第１領域２７９は、平面視では、ボディ間領域２６５の交差部２６７よりもやや大きい正方形状に形成されていて、その各角が、当該交差部２６７に臨む４つの単位セル２７１の各角部２７０にそれぞれ入り込んでいる。また、第１領域２７９の濃度は、ボディ領域２６２の濃度以上で、ドリフト領域２６３の濃度よりも高く、たとえば、１×１０１８～１×１０１９ｃｍ－３である。また、第１領域２７９におけるＳｉＣエピタキシャル層２５８の表面２５９からＳｉＣ基板２５５へ向かう方向に沿う厚さＴ４は、たとえば、０．８μｍ程度である。
　第２領域２８０は、平面視で隣り合う交差部２６７の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部２６６の幅（たとえば、３．０μｍ）よりも狭い幅（たとえば、１．５μｍ）を有している。また、第２領域２８０の濃度は、ボディ領域２６２の濃度よりも高く、第１領域２７９よりも高く、たとえば、２×１０１８～２×１０１９ｃｍ－３である。また、第２領域２８０におけるＳｉＣエピタキシャル層２５８の表面２５９からからＳｉＣ基板２５５へ向かう方向に沿う厚さＴ５は、第１領域２７９の厚さＴ４以下（すなわち、Ｔ４≧Ｔ５）である。
　ソース耐圧保持領域２７８は、ソーストレンチ２７４の底面２７６を露出させるように、当該底面２７６と側面２７５とが交わるソーストレンチ２７４のエッジ部２８２および当該エッジ部２８２からソーストレンチ２７４の側面２７５の一部を形成するボディ領域２６２に至るように形成されている。
　これにより、ソーストレンチ２７４の底面２７６の中央部には、ドリフト領域２６３の一部からなる平面視正方形状のドリフト露出領域２８３が形成されている。
　また、ソース耐圧保持領域２７８の濃度は、ゲート耐圧保持領域２７７の第１領域２７９と同じである（たとえば、１×１０１８～１×１０１９ｃｍ－３）。また、ソース耐圧保持領域２７８におけるソーストレンチ２７４の底面からＳｉＣ基板２５５へ向かう方向に沿う厚さＴ６は、たとえば、０．８μｍ程度であり、ソース耐圧保持領域２７８の最深部が、ゲート耐圧保持領域２７７（第１領域２７９および第２領域２８０）の最深部よりも深い位置にある。
　また、トランジスタ周辺領域２６１において、ＳｉＣエピタキシャル層２５８の表層部には、マトリクス状に配列された単位セル２７１（活性領域２６０）を取り囲むように、活性領域２６０から間隔を開けてｐ型のガードリング２８４が複数本（第１０実施形態では、４本）形成されている。これらのガードリング２８４は、ｐ型のボディ領域２６２を形成する工程と同一のイオン注入工程で形成することができる。
　各ガードリング２８４は、平面視において、ＭＩＳトランジスタ２５１の外周に沿う平面視四角環状に形成されている。
　ＳｉＣエピタキシャル層２５８上には、ゲート電極２７３を被覆するように、Ｈｉｇｈ－ｋ材料（ＳｉＮ、Ａｌ２Ｏ３、ＡｌＯＮ等）からなる層間絶縁膜２８５が積層されている。
　層間絶縁膜２８５およびゲート絶縁膜２７２には、ソーストレンチ２７４よりも大径のコンタクトホール２８６が形成されている。これにより、コンタクトホール２８６内には、各単位セル２７１のソーストレンチ２７４の全体（すなわち、ソーストレンチ２７４の側面２７５および底面２７６）およびＳｉＣエピタキシャル層２５８の表面２５９におけるソーストレンチ２７４の周縁部が露出していて、表面２５９と底面２７６との高低差に応じた段差が形成されている。
　層間絶縁膜２８５上には、ソース電極２８７が形成されている。ソース電極２８７は、各コンタクトホール２８６を介して、すべての単位セル２７１のソーストレンチ２７４に一括して入り込んでいて、各単位セル２７１において、ソーストレンチ２７４の底側から順にドリフト露出領域２８３、ソース耐圧保持領域２７８、ボディ領域２６２およびソース領域２６４に接触している。すなわち、ソース電極２８７は、すべての単位セル２７１に対して共通の配線となっている。
　そして、このソース電極２８７上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２８７がソースパッド２５２（図２４（ａ）参照）に電気的に接続されている。一方、ゲートパッド２５４（図２４（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２７３に電気的に接続されている。
　また、ソース電極２８７は、ＳｉＣエピタキシャル層２５８との接触側から順に、障壁形成層としてのポリシリコン層２８８、中間層２８９およびメタル層２９０を有している。
　ポリシリコン層２８８は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１×１０１５ｃｍ－３以上、好ましくは、１×１０１９～１×１０２１ｃｍ－３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層２８８をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのｎ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのｐ型不純物を用いることができる。また、ポリシリコン層２８８の厚さは、たとえば、５０００Å～１００００Åである。
　また、ポリシリコン層２８８は、第１０実施形態では、コンタクトホール２８６内に露出する単位セル２７１の表面全域を覆うように形成されていて、ソーストレンチ２７４内でドリフト露出領域２８３、ソース耐圧保持領域２７８およびソース領域２６４の全てに接触している。
　すなわち、ポリシリコン層２８８は、ソーストレンチ２７４の側面２７５においてソース耐圧保持領域２７８に接し、側面２７５およびＳｉＣエピタキシャル層２５８の表面２５９におけるソーストレンチ２７４の周縁部においてソース領域２６４に接する第１部分２９１と、ソーストレンチ２７４の底面２７６においてドリフト露出領域２８３に接する第２部分２９２とを有している。
　そして、ポリシリコン層２８８は、第１部分２９１が、ソース耐圧保持領域２７８およびソース領域２６４の両方との間にオーミック接合を形成している。一方で、第２部分２９２が、ドリフト露出領域２８３との間に、ＭＩＳトランジスタ２５１に内在するボディダイオード２９３（ソース耐圧保持領域２７８とドリフト領域２６３との接合により形成されるｐｎダイオード）の拡散電位（たとえば、２．８ｅＶ～３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（たとえば、接合障壁の高さが１ｅＶ～１．５ｅＶ）を形成している。
　中間層２８９は、ポリシリコン層２８８上に積層されたメタル層であり、Ｔｉ（チタン）を含有する層の単層またはＴｉを含有する層を含む複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層２８９の厚さは、たとえば、２００ｎｍ～５００ｎｍである。
　メタル層２９０は、中間層２８９上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層２９０は、ソース電極２８７の最表層をなしている。また、メタル層２９０の厚さは、たとえば、１μｍ～５μｍである。
　上記のようなポリシリコン層２８８、中間層２８９およびメタル層２９０の組み合わせとしては、第１０実施形態では、Ｐｏｌｙ－Ｓｉ（ポリシリコン層２８８）、Ｔｉ（中間層２８９）、ＴｉＮ（中間層２８９）およびＡｌ（メタル層２９０）が順に積層される積層構造（Ｐｏｌｙ－Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）である。また、これらに加えて、メタル層２９０がＭｏ層を有していることが好ましい。Ｍｏは融点が高いので、メタル層２９０にＭｏ層が含まれていれば、ソース電極２８７に大電流が流れたときに生じる熱によるメタル層２９０の溶損を抑制することができる。
　ＳｉＣ基板２５５の裏面２５７には、その全域を覆うようにドレイン電極２９４が形成されている。このドレイン電極２９４は、すべての単位セル２７１に対して共通の電極となっている。ドレイン電極２９４としては、たとえば、ＳｉＣ基板２５５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
　このＭＩＳトランジスタ２５１の構造によっても、前述の第１０実施形態のＭＩＳトランジスタ２０１と同様の作用効果を発現することができる。
　すなわち、第１０実施形態では、ポリシリコン層２８８がドリフト領域２６３（ドリフト露出領域２８３）に対してヘテロ接合を形成している。そのため、ソース－ドレイン間に逆起電力がかかった場合、ポリシリコン層２８８の第２部分２９２とドリフト領域２６３とのヘテロ接合部に優先的に電流が流れ、ボディダイオード２９３に流れる電流を少なくするか、またはなくすことができる。こうしてＭＩＳトランジスタ２５１を流れた電流は、たとえば還流電流として電動モータに流すことができる。
　このように、オフ時の電流は、ボディ間領域２６５で取り囲まれた単位セル２７１の中央のソーストレンチ２７４内に形成されたポリシリコン層２８８の第２部分２９２からドリフト領域２６３へ流れるから、ボディ間領域２６５付近（すなわち、ｐ型ボディ領域２６２とｎ型ドリフト領域２６３との間）でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域２６３内での正孔と電子との再結合を防止することができる。その結果、ＳｉＣエピタキシャル層２５８におけるＳｉＣの結晶欠陥の拡張を抑制することができるので、トランジスタ２５１のオン抵抗の上昇を抑制することができる。
　また、オフ状態（つまり、ゲート電圧が０Ｖの状態）においては、とりわけ、第１０実施形態のように、ボディ間領域２６５が格子状に形成されており、格子状のボディ間領域２６５の窓部に平面視四角形状の単位セル２７１が配列されている場合は、単位セル２７１の各角部２７０に形成されたボディ領域２６２のコーナ部２８１付近において、ゲート絶縁膜２７２の絶縁破壊が特に発生しやすい。
　具体的には、ボディ間領域２６５の交差部２６７の対角線上で互いに隣り合うソーストレンチ２７４の距離Ｄ３（図２５のＯ－Ｏ断面参照）は、ボディ間領域２６５の線状部２６６を挟んで互いに隣り合うソーストレンチ２７４の距離Ｄ４（図２５のＰ－Ｐ断面参照）に比べて大きくなる（たとえば、第１０実施形態では、Ｄ３はＤ４の１．４倍）。そのため、相対的に広いスペースがあるボディ領域２６２のコーナ部２８１の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ボディ領域２６２のコーナ部２８１付近において、ゲート絶縁膜２７２の絶縁破壊が特に発生しやすい。
　そこで、第１０実施形態のＭＩＳトランジスタ２５１では、ボディ領域２６２のコーナ部２８１にゲート耐圧保持領域２７７（第１領域２７９）が形成されている。これにより、第１領域２７９とドリフト領域２６３との接合（ｐｎ接合）により、ボディ領域２６２のコーナ部２８１付近にボディダイオード２９８を形成することができる。さらにこのＭＩＳトランジスタ２５１では、各単位セル２７１の中央部に形成されたソーストレンチ２７４のエッジ部２８２に、ソース耐圧保持領域２７８が形成されている。そのため、このソース耐圧保持領域２７８とドリフト領域２６３との接合（ｐｎ接合）により、ソーストレンチ２７４のエッジ部２８２を取り囲む環状のボディダイオード２９９を形成することができる。
　これらのボディダイオード２９８，２９９に発生する空乏層の存在により、ボディ領域２６２のコーナ部２８１とソーストレンチ２７４のエッジ部２８２との間に等電位面が入り込むことを防止でき、ゲート絶縁膜２７２から遠ざけることができる。その結果、ボディ領域２６２のコーナ部２８１付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜２７２にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第１領域２７９の濃度がドリフト領域２６３の濃度よりも高いので、第１領域２７９とドリフト領域２６３との接合（ｐｎ接合）により生じる空乏層がＳｉＣエピタキシャル層２５８内に広がり過ぎることを防止することができる。
　一方、ボディ間領域２６５の線状部２６６には、線状部２６６の幅よりも狭い幅のゲート耐圧保持領域２７７（第２領域２８０）が形成されている。これにより、第２領域２８０とドリフト領域２６３との接合（ｐｎ接合）により生じる空乏層を、ボディ間領域２６５の線状部２６６に沿って発生させることができる。そのため、ボディ間領域２６５の線状部２６６の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜２７２に生じる電界を、全体にわたって満遍なく緩和することができる。
　しかも、ゲート耐圧保持領域２７７（第２領域２８０）がボディ領域２６２の周縁部（つまり、単位セル２７１においてチャネルが形成される部分）に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
　以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
　たとえば、前述のショットキーバリアダイオード１および各ＭＩＳトランジスタ２１，６１，７１，１０１，１６１，１８１，１９１，２０１，２４７，２５１，２９７の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＭＩＳトランジスタ２１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　また、各デバイス１，２１，６１，７１，１０１，１６１，１８１，１９１,２０１，２４７，２５１，２９７において、耐圧保持層を形成する層は、ＳｉＣからなるエピタキシャル層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、具体的には、ＧａＮ（バンドギャップＥｇGaN＝約３．４ｅＶ）またはダイヤモンド（バンドギャップＥｇdia＝約５．５ｅＶ）からなる層であってもよい。また、III－Ｖ族化合物、II－ＶＩ族化合物に代表される化合物半導体であってもよい。
　また、本発明の他の実施形態としては、たとえば、ＪＦＥＴ（接合型電界効果トランジスタ）の層間絶縁膜、バイポーラトランジスタの層間絶縁膜、サイリスタの層間絶縁膜などのデバイス外周部に接する部分をＨｉｇｈ－ｋ材料を用いて形成する形態であってもよい。
　本発明の半導体パワーデバイスは、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
　本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
　本出願は、２０１１年２月２日に日本国特許庁に提出された特願２０１１－０２０７２９号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１・・・ショットキーバリアダイオード、３・・・カソード電極、４・・・ＳｉＣエピタキシャル層、５・・・活性領域、７・・・フィールド領域、８・・・フィールド絶縁膜、９・・・アノード電極、１０・・・ショットキーメタル、１２・・・（フィールド絶縁膜の）周縁部、１３・・・（フィールド領域の）内縁部、１７・・・（ショットキーメタルの）外縁部、２１・・・ＭＩＳトランジスタ、２８・・・ＳｉＣエピタキシャル層、２９・・・（エピタキシャル層の）表面、３０・・・活性領域、３１・・・トランジスタ周辺領域、３２・・・ボディ領域、３３・・・ドリフト領域、３４・・・ソース領域、３５・・・ゲートトレンチ、３６・・・（ゲートトレンチの）両端角部、３７・・・（ゲートトレンチの）側面、３８・・・（ゲートトレンチの）底面、３９・・・ゲート絶縁膜、４０・・・ゲート電極、４１・・・ソーストレンチ、４８・・・層間絶縁膜、５０・・・ソース電極、５１・・・ドレイン電極、５３・・・ゲート絶縁膜、５４・・・層間絶縁膜、６１・・・ＭＩＳトランジスタ、６２・・・ゲート絶縁膜、６３・・・ＳｉＯ２膜、６４・・・Ｈｉｇｈ－ｋ膜、７１・・・ＭＩＳトランジスタ、７８・・・ＳｉＣエピタキシャル層、７９・・・（エピタキシャル層の）表面、８０・・・活性領域、８１・・・トランジスタ周辺領域、８２・・・ボディ領域、８３・・・ドリフト領域、８５・・・ソース領域、８６・・・ゲート絶縁膜、８７・・・ゲート電極、８９・・・層間絶縁膜、９１・・・ソース電極、９２・・・ドレイン電極、１０１・・・ＭＩＳトランジスタ、１０８・・・ＳｉＣエピタキシャル層、１０９・・・（エピタキシャル層の）表面、１１０・・・活性領域、１１１・・・トランジスタ周辺領域、１１２・・・ゲートトレンチ、１１７・・・ソース領域、１１８・・・ボディ領域、１１９・・・ドリフト領域、１２２・・・ゲート絶縁膜、１２３・・・（ゲートトレンチの）底面、１２４・・・（ゲートトレンチの）側面、１２５・・・ゲート電極、１２６・・・ＳＢＤソーストレンチ、１４３・・・層間絶縁膜、１５２・・・ドレイン電極、１６１・・・ＭＩＳトランジスタ、１６２・・・ＳＢＤソーストレンチ、１６６・・・Ｄｉソーストレンチ、１８１・・・ＭＩＳトランジスタ、１８２・・・ゲート絶縁膜、１８３・・・ゲート電極、１９１・・・ＭＩＳトランジスタ、２０１・・・ＭＩＳトランジスタ、２０８・・・ＳｉＣエピタキシャル層、２０９・・・（エピタキシャル層の）表面、２１０・・・活性領域、２１１・・・トランジスタ周辺領域、２１２・・・ボディ領域、２１３・・・ドリフト領域、２１４・・・ソース領域、２１５・・・ゲートトレンチ、２１８・・・（ゲートトレンチの）側面、２１９・・・（ゲートトレンチの）底面、２２２・・・ゲート絶縁膜、２２３・・・ゲート電極、２２４・・・ソーストレンチ、２３５・・・層間絶縁膜、２４７・・・ＭＩＳトランジスタ、２５１・・・ＭＩＳトランジスタ、２５８・・・ＳｉＣエピタキシャル層、２５９・・・（エピタキシャル層の）表面、２６０・・・活性領域、２６１・・・トランジスタ周辺領域、２６２・・・ボディ領域、２６３・・・ドリフト領域、２６４・・・ソース領域、２７２・・・ゲート絶縁膜、２７３・・・ゲート電極、２７４・・・ソーストレンチ、２８５・・・層間絶縁膜、２８７・・・ソース電極、２９７・・・ＭＩＳトランジスタ

Claims (20)

  1. 　第１電極および第２電極と、
    　所定の厚さおよび不純物濃度を有する半導体からなり、前記第１電極および前記第２電極が接合され、当該第１電極と第２電極との間に電気伝導を発生させるキャリヤが移動するための活性領域を有する耐圧保持層と、
    　前記耐圧保持層上に形成され、前記耐圧保持層に接する部分に、ＳｉＯ２よりも高い誘電率を有する高誘電率部を有する絶縁膜とを含む、半導体パワーデバイス。
  2. 　前記絶縁膜は、前記高誘電率部としての高誘電率絶縁膜と、当該高誘電率絶縁膜上に積層され、前記高誘電率絶縁膜よりも低い誘電率を有する低誘電率絶縁膜とを含む積層構造を有する、請求項１に記載の半導体パワーデバイス。
  3. 　前記高誘電率部は、前記活性領域を取り囲むデバイス外周部に接するように形成されている、請求項１または２に記載の半導体パワーデバイス。
  4. 　前記高誘電率部が、ＳｉＮ、Ａｌ２Ｏ３またはＡｌＯＮからなる、請求項１～３のいずれか一項に記載の半導体パワーデバイス。
  5. 　前記耐圧保持層が、ワイドバンドギャップ半導体からなる、請求項１～４のいずれか一項に記載の半導体パワーデバイス。
  6. 　前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項５に記載の半導体パワーデバイス。
  7. 　前記耐圧保持層が、化合物半導体からなる、請求項１～５のいずれか一項に記載の半導体パワーデバイス。
  8. 　前記絶縁膜は、前記耐圧保持層の表面に形成されたフィールド絶縁膜を含み、
    　前記第１電極が、前記フィールド絶縁膜を貫通して前記耐圧保持層にショットキー接合されたショットキー電極を含み、
    　前記第２電極が、前記耐圧保持層にオーミック接合されたオーミック電極を含み、
    　前記フィールド絶縁膜は、前記耐圧保持層におけるショットキー接合の外周領域に接する部分に前記高誘電率部を有している、請求項１～７のいずれか一項に記載の半導体パワーデバイス。
  9. 　前記耐圧保持層は、第１導電型のソース領域と、前記ソース領域に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のドリフト領域とを含む電界効果トランジスタ構造を前記活性領域内に有しており、
    　前記第１電極が、前記ソース領域に電気的に接続されたソース電極を含み、
    　前記第２電極が、前記ドリフト領域に電気的に接続されたドレイン電極を含み、
    　前記高誘電率部が、前記ドリフト領域に接するように形成されている、請求項１～８のいずれか一項に記載の半導体パワーデバイス。
  10. 　前記電界効果トランジスタ構造は、前記ソース領域と前記ドリフト領域とが前記耐圧保持層の表面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型トランジスタ構造を含み、
    　前記縦型トランジスタ構造は、前記耐圧保持層の表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するソーストレンチを含み、
    　前記ソース電極は、前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接している、請求項９に記載の半導体パワーデバイス。
  11. 　前記電界効果トランジスタ構造は、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチを含むトレンチゲート構造を有し、
    　前記ゲートトレンチ内には、前記ボディ領域に対向するゲート電極が形成されており、
    　前記絶縁膜は、前記ゲート電極と前記ゲートトレンチの内面との間に介在されたゲート絶縁膜を含み、当該ゲート絶縁膜における前記ゲートトレンチの底面および／または前記ゲートトレンチの角部に接する部分に前記高誘電率部を有している、請求項９または１０に記載の半導体パワーデバイス。
  12. 　前記ゲート絶縁膜は、前記ゲートトレンチの底面および／または前記ゲートトレンチの角部に接する部分に形成された前記高誘電率部としての高誘電率ゲート絶縁膜と、当該高誘電率ゲート絶縁膜上に積層され、前記高誘電率ゲート絶縁膜よりも低い誘電率を有する低誘電率ゲート絶縁膜とを含む積層構造を有する、請求項１１に記載の半導体パワーデバイス。
  13. 　前記耐圧保持層は、ＳｉＣからなり、
    　前記ゲート絶縁膜は、Ａｌ２Ｏ３からなる、請求項１１または１２に記載の半導体パワーデバイス。
  14. 　前記ゲート絶縁膜は、前記ゲートトレンチの側面における前記ボディ領域に接する部分に形成されたＳｉＯ２膜を含む、請求項１１または１２に記載の半導体パワーデバイス。
  15. 　前記ゲート絶縁膜は、前記ＳｉＯ２膜上に積層され、ＳｉＯ２よりも高い誘電率を有する絶縁膜を含む、請求項１４に記載の半導体パワーデバイス。
  16. 　前記耐圧保持層は、その表面にＳｉ（シリコン）面を有するＳｉＣからなり、
    　前記ゲートトレンチは、ＳｉＣからなる前記耐圧保持層のＳｉ面から前記耐圧保持層の内側へ向かって形成されている、請求項１４または１５に記載の半導体パワーデバイス。
  17. 　前記高誘電率部が、前記ゲート絶縁膜における前記ゲートトレンチの底面および／または前記ゲートトレンチの角部のみに形成されている、請求項１４～１６のいずれか一項に記載の半導体パワーデバイス。
  18. 　前記電界効果トランジスタ構造は、前記耐圧保持層の表面に形成されたゲート絶縁膜を介してゲート電極が前記ボディ領域に対向するプレーナゲート構造を有し、
    　前記絶縁膜は、前記ゲート電極を覆うように前記耐圧保持層上に形成された層間絶縁膜を含み、当該層間絶縁膜は、前記プレーナゲート構造を取り囲むトランジスタ周辺部に接する部分に前記高誘電率部を有している、請求項９または１０に記載の半導体パワーデバイス。
  19. 　ＳｉＣからなる半導体層と、この半導体層に形成され、第１導電型のソース領域と、前記ソース領域に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のドリフト領域と、前記ソース領域、前記ボディ領域および前記ドリフト領域に跨るように形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極とを含むトレンチゲート型トランジスタ構造を有する半導体パワーデバイスの製造方法であって、
    　前記半導体層のＳｉ（シリコン）面からその内側へ向かって前記ゲートトレンチを形成する工程と、
    　前記ゲートトレンチの内面にＳｉＯ２からなる第１絶縁膜を形成する工程と、
    　前記第１絶縁膜における前記ゲートトレンチの底面上の部分を除去する工程と、
    　前記第１絶縁膜の除去により露出した前記ゲートトレンチの前記底面を覆うように、ＳｉＯ２よりも高い誘電率を有する第２絶縁膜を形成する工程とを含む、半導体パワーデバイスの製造方法。
  20. 　前記第１絶縁膜を形成する工程が、熱酸化法により前記第１絶縁膜を形成する工程であり、
    　前記第２絶縁膜を形成する工程が、ＣＶＤ法により前記第２絶縁膜を形成する工程である、請求項１９に記載の半導体パワーデバイスの製造方法。
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