JP2016506080A - トランジスタ構造およびその製造方法 - Google Patents

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Abstract

深い凹状のＰ＋接合を有するトランジスタデバイスが開示されている。トランジスタデバイスは、トランジスタデバイスの上面上にゲートおよびソースを備え、少なくとも１つのドープウェル領域を含んでおり、少なくとも１つのドープウェル領域は、トランジスタデバイス内のソース領域の導電型とは異なる第１導電型を有し、少なくとも１つのドープウェル領域は、トランジスタデバイスの上面から所定の深さだけ凹んでいる。深い凹状のＰ＋接合は、ソースコンタクト領域内の深い凹状のＰ＋埋め込み接合であってもよい。深い凹状のＰ＋接合は、トランジスタデバイスにおける終端構造より深くてもよい。トランジスタデバイスは、炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスであってもよい。

Description

発明の詳細な説明
［開示の分野］
本開示は、トランジスタ構造、具体的には、例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのトランジスタ構造、およびこのようなトランジスタ構造を製造する方法に関する。
［背景］
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）はよく知られている。具体的には、パワーＭＯＳＦＥＴは、商品化されており、電力システムで広く使用されることが期待されている。例えば炭化ケイ素（ＳｉＣ）上のパワーＭＯＳＦＥＴなどの従来のＭＯＳＦＥＴ構造については、デバイスの接合型電界効果（ＪＦＥＴ）領域の中央のゲート酸化物における高電界の存在が、想定される問題の１つとなっている。ＪＦＥＴ領域は、一般的に、Ｎ型ドーパントを含み得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間、または１つのＰ型ウェルの内部に位置している。ＪＦＥＴ領域は、ゲート電圧を印加することにより、Ｐ型ウェルの表面に上がってくるチャネル領域と接触する領域を指すことがある。ＪＦＥＴ領域は、Ｎ＋ソース領域、チャネル領域、Ｎ型ドリフト領域、基板、およびドレイン電極との、電子の導電経路を構成する。（動作最大値に近い）高いバイアスがドレインに印加され、ゲートが接地電位近くに保持された動作条件下では、高電界がちょうどＪＦＥＴ領域の上に位置しているゲート酸化物内に生成される。界面材料およびゲート酸化物の欠陥は、ドレインが高い正のバイアス下に置かれる長期の遮断動作中にゲート酸化物不良を引き起こす可能性がある。また、従来のＭＯＳＦＥＴでは、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間に、想定されるホットキャリア注入が起きる可能性がある。
［概要］
本開示は、深い凹状のＰ＋接合（または凹状Ｐ＋ウェル）を有するトランジスタデバイスに関する。１つの好ましい実施形態では、トランジスタデバイスは、ＭＯＳＦＥＴデバイス、さらにより好ましくは、炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。ただし、トランジスタデバイスは、より一般的には、トランジスタ（例えば、パワーＭＯＳＦＥＴ、二重区別電界効果トランジスタ（ＤＭＯＳＦＥＴ）、トレンチゲート金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）を有するあらゆるタイプのデバイスであってもよい。
１つの実施形態では、深い凹状のＰ＋接合を有するトランジスタデバイスが開示されている。トランジスタデバイスは、トランジスタデバイスの上面（または頂面）上に、ゲートおよびソースを備えてもよい。トランジスタデバイスはさらに、少なくとも１つのドープウェル領域を含んでもよく、少なくとも１つのドープウェル領域は、トランジスタデバイス内のソース領域の導電型とは異なる第１の導電型を有している。少なくとも１つのドープウェル領域は、トランジスタデバイスの上面から所定の深さだけ凹んでいる。深い凹状のＰ＋接合は、ソースコンタクト領域内の深い凹状のＰ＋注入接合であってもよい。深い凹状のＰ＋接合は、トランジスタデバイスにおける終端構造よりも深くてもよい。トランジスタデバイスは、炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスであってもよい。１つの実施形態では、深い凹状のＰ＋接合は、ソースコンタクト領域内の深い凹状のＰ＋注入接合であってもよい。１つの実施形態では、深い凹状のＰ＋接合が終端よりも深くてもよい。
別の実施形態では、代替のトランジスタデバイスが開示されている。トランジスタデバイスは、少なくとも１つの側壁および上面を備え、ゲートおよびソースが、少なくとも部分的に上面上に配置されている。トランジスタデバイスは、第１導電型の少なくとも１つのソース領域と、少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域とを備えている。少なくとも１つのウェル領域は、トランジスタデバイスの上面から所定の深さに凹んでいる。また、トランジスタデバイスの上面および側壁の少なくとも一部が、上面から測定される凹部の深さにエッチングにより除去されている。
さらに別の実施形態では、トランジスタデバイスを形成する方法が開示されている。この方法は、トランジスタデバイスの上面上にソースおよびゲートを設けることを含んでいる。少なくとも１つのソース領域および少なくとも１つのウェル領域が設けられ、少なくとも１つのウェル領域は、トランジスタデバイスの上面から所定の深さだけ凹んでいる。
さらに別の実施形態では、少なくとも１つの側壁および上面を有するトランジスタデバイスを形成する別の方法が開示されている。この方法は、トランジスタデバイスの上面上にゲートおよびソースを設けることを備えている。この方法はさらに、第１の導電型の少なくとも１つのソース領域を設けることと、少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域を設けることとを含んでいる。少なくとも１つのウェル領域は、トランジスタデバイスの上面から所定の深さに凹んでいる。この方法はまた、トランジスタデバイスの上面および側壁の少なくともの一部を、上面から測定される凹部の深さにエッチングすることを含んでいる。
上述の深い凹状のＰ＋接合を有するトランジスタデバイスは、従来のＭＯＳＦＥＴと比較して、性能に関する利点を提供し得る。例えば、深い凹状のＰ＋接合を有するトランジスタデバイスは、活性領域内全体に均一なアバランシェの経路を提供し得る。加えて、深い凹状のＰ＋接合を有するトランジスタデバイスはまた、電界シールドが強化されることによりチャネルの周囲のＤＩＢＬ効果を低減することができるため、しきい電圧を増加することができる。また、深い凹状のＰ＋接合を有するトランジスタデバイスは、ゲート酸化物電界がより低くなることにより、ドレインが高い正のバイアス下に置かれる長期の遮断状態の下で信頼性を向上させることができ、またドレインが高い正のバイアス下に置かれる長期の遮断状態の間にゲート酸化物内にホットキャリアが注入する可能性を低減することができる。さらに、深い凹状のＰ＋接合を有するトランジスタデバイスはまた、より大きなオーミックコンタクト領域をもたらし得る。最後に、深い凹状のＰ＋接合を有するトランジスタデバイスは、従来、ガードリングまたはＪＴＥによって占有されていた終端領域を除去することができ得るため、チップサイズをより小さくし得る。
当業者は、本開示の範囲を理解するとともに、添付の図面に関連する以下の好ましい実施形態の詳細な説明を読んだ後に、その追加の態様に気付くであろう。
本明細書に組み込まれるとともに、本明細書の一部を形成する添付の図面は、本開示のいくつかの態様を例示し、その説明と共に、本開示の原理を説明する役割を果たしている。
埋め込みチャネルを有する二重注入電界効果トランジスタ（ＤＩＭＯＳＦＥＴ）である。 垂直トレンチ壁に沿って導電性チャネルを有するトレンチゲート電界効果トランジスタ（ＵＭＯＳＦＥＴ）である。 ゲート酸化物界面で電界を低減させていない標準的なＭＯＳＦＥＴセルの別の実施形態である。 一実施形態に係るトランジスタデバイスの上面図である。 一実施形態に係る活性領域および終端領域を有するトランジスタデバイスの断面図である。 一実施形態に係る深い凹状のＰ＋接合および無終端領域を有するトランジスタデバイスの断面図である。 一実施形態に係る代替トランジスタデバイスの断面図である。 ＭＯＳＦＥＴの活性領域での凹状のＰ＋注入を有するＭＯＳＦＥＴの集束イオンビーム（ＦＩＢ）断面図である。 従来のＭＯＳＦＥＴおよび一実施形態に係る深い凹状のＰ＋接合を有するＭＯＳＦＥＴの順方向ＩＶ曲線のグラフ表示である。 従来のＭＯＳＦＥＴおよび様々な深さの深い凹状のＰ＋接合を有するＭＯＳＦＥＴの逆方向阻止電圧特性のグラフである。 一実施形態に係る終端領域を持たないトランジスタデバイスのための別の新しいチップレイアウトを図示している。
［詳細な説明］
以下に記載の実施形態は、当業者が実施形態を実施するのを可能にするために必要な情報を提示するとともに、実施形態を実施する最良の形態を説明している。添付の図面に照らして以下の説明を読むことで、当業者は、本開示の概念を理解し、本明細書で特に扱われていないこれらの概念の応用を認識するであろう。これらの概念および応用は、本開示および添付の特許請求の範囲内にあることが理解されるであろう。
第１、第２などの用語が様々な要素を説明するために使用されることがあるものの、これらの要素はこれらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、ある要素を別の要素と区別するために使用されているだけである。例えば、第１要素は、本開示の範囲から逸脱することなく、第２要素と呼ぶことができ、同様に、第２要素は、本開示の範囲から逸脱することなく、第１要素と呼ぶことができる。本明細書で使用される際、「および／または」という用語は、列挙された関連項目の１つまたはそれ以上のいずれかおよび全ての組み合わせを含んでいる。
例えば層、領域、または基板などの要素が別の要素の「上に」存在するかまたは「上へと」延在すると称されるとき、それは、他の要素の上に直接存在することができるか、または他の要素の上へと直接延在することができるか、または介在要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「上に直接」存在するかまたは「上へと直接」延在すると称されるとき、介在する要素は存在しない。同様に、例えば層、領域、または基板などの要素が、別の要素の「上方に」存在するかまたは「上方に」延在すると称されるとき、それは、他の要素の上方に直接存在するか、または他の要素の上方に直接延在するか、または介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「直接上方に」存在するかまたは別の要素の「直接上方に」延在すると称されるとき、介在する要素は存在しない。また、要素が別の要素に「接続」されるかまたは「結合」されると称されるとき、それは、他の要素に直接接続され得るかまたは直接結合され得るか、または介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素に「直接接続」されているまたは「直接結合」されていると称されるとき、介在する要素は存在しない。
例えば「下」または「上」または「上部」または「下部」または「水平」または「垂直」などの相対的な用語は、図面に示すように、１つの要素、層、または領域の別の要素、層、または領域に対する関係を説明するために本明細書に使用され得る。これらの用語および上述した用語は、図面に示された方位に加え、デバイスの異なる配向を包含することが意図されていることが理解されるであろう。
本明細書で使用される専門用語は、特定の実施形態を説明する目的のためだけのものであり、本開示を限定することは意図されていない。本明細書で使用する場合、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明らかに別のことを示さない限り、複数形も含むことが意図されている。さらに、「備える」、「備えている」、「含む」および／または「含んでいる」という用語は、本明細書で使用される場合、規定の特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそのグループの存在または追加を排除するものではないということが理解されるであろう。
特に定義しない限り、本明細書で使用される（技術用語および科学用語を含む）すべての用語は、本開示が属する技術分野の当業者によって一般的に理解されるのと同じ意味を有する。さらに、本明細書で使用される用語は、本明細書および関連技術の文脈における用語の意味と一致する意味を有すると解釈されるべきであり、明確にそのように本明細書に定義されない限り、理想化してまたは過度に形式的な意味に解釈されないことが理解されるであろう。
ゲート酸化物界面で電界を低減させることによりデバイスの信頼性が向上したＭＯＳＦＥＴの構造が必要とされている。この問題に対処する１つのアプローチは、ＭＯＳＦＥＴの（ＪＦＥＴギャップとしても知られている）ＪＦＥＴ領域を狭くすることである。しかしながら、従来のＭＯＳＦＥＴデバイス上で（順方向電圧降下を犠牲にすることなく）ＪＦＥＴギャップを狭くすれば、高電界ストレス下でのデバイスの信頼性を向上させることができるが、故障は排除されないことが本願の発明者によって認識されている。
ＭＯＳＦＥＴ用の金型のサイズをより小さくすることも必要とされている。従来のＭＯＳＦＥＴでは、例えばガードリングまたは接合終端拡張（「ＪＴＥ」）などのような終端構造を含み得る終端領域が、一般的に必要とされている。終端領域は、通常、ＭＯＳＦＥＴの活性領域を囲むように形成され、その目的は、デバイスの活性領域内の様々な箇所における電界密集を低減または防止することである。チップサイズをより小さくするためには、ガードリングまたはＪＴＥによって従来占有されている終端領域を排除することが望ましい場合がある。そうするためには、別の方法で電界密集を低減または防止する必要がある。
さらに、パワーＭＯＳＦＥＴについては、以下の特徴を有することが有益であり得る。第１に、終端領域ではなく、ＭＯＳＦＥＴデバイスの活性領域内でアバランシェ状態が発生することが有利であり得る。第２に、ドレインリーク電流の低減およびゲートの信頼性のために、ドレイン誘起障壁低下（ＤＩＢＬ）を効果的に防止することが望ましい場合がある。また、良好なオーミックコンタクトを有することが有利であり得る。このように、パワーＭＯＳＦＥＴが、ＭＯＳＦＥＴの性能を備えることなく、これらの所望の特徴を有することが必要とされている。
本開示は、ゲート酸化物界面で電界を低減させ、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間の故障を大幅に低減または排除するために、新たな構造を有するトランジスタデバイスに関する。具体的には、本開示は、深い凹状のＰ＋接合を有するトランジスタデバイスに関する。１つの好ましい実施形態では、トランジスタデバイスは、ＭＯＳＦＥＴデバイスであり、さらにより好ましくは、炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。しかしながら、トランジスタデバイスは、より一般的に、トランジスタ（例えば、パワーＭＯＳＦＥＴ；二重注入電界効果トランジスタ（ＤＩＭＯＳＦＥＴ）；トレンチゲート金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ）；絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など）を有するあらゆるタイプのデバイスであってもよい。
一実施形態では、深い凹状のＰ＋接合を有するトランジスタデバイスが開示されている。トランジスタデバイスは、トランジスタデバイスの上面上にゲートおよびソースを備えていてもよい。トランジスタデバイスはさらに、少なくとも１つのドープウェル領域を含んでもよく、少なくとも１つのドープウェル領域は、トランジスタデバイス内のソース領域の導電型とは異なる第１の導電型を有している。少なくとも１つのドープウェル領域は、トランジスタデバイスの上面から所定の深さだけ凹んでいる。深い凹状のＰ＋接合は、ソースコンタクト領域内の深い凹状のＰ＋注入接合であってもよい。深い凹状のＰ＋接合は、トランジスタデバイスにおける終端構造より深くてもよい。トランジスタデバイスは、炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスであってもよい。一実施形態では、深い凹状のＰ＋接合は、ソースコンタクト領域内の深い凹状のＰ＋注入接合であってもよい。一実施形態では、深い凹状のＰ＋接合は、終端よりも深くてもよい。
別の実施形態では、代替のトランジスタデバイスが開示されている。トランジスタデバイスは、少なくとも１つの側壁および上面を備え、ゲートおよびソースが、少なくとも部分的に上面上に配置されている。トランジスタデバイスは、第１導電型の少なくとも１つのソース領域と、少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域とを備えている。少なくとも１つのウェル領域は、トランジスタデバイスの上面から所定の深さに凹んでいる。また、トランジスタデバイスの少なくとも上面の一部および側壁は、上面から測定される凹部の深さにエッチングされている。
本開示の様々な実施形態を具体的に説明する前に、本明細書に開示されるトランジスタデバイスをより良く理解できるようにする本発明者らによる研究の考察を提供する。
図１は、ゲート酸化物界面で電界を低減させていないＭＯＳＦＥＴデバイス１０を示す。図１では、ＭＯＳＦＥＴデバイス１０は、従来のＤＭＯＳＦＥＴである。従来のＤＭＯＳＦＥＴ１０は、半導体本体２０上に配置されたソース１２、ゲート１４、およびドレイン１６を含み、ゲート１４は、ゲート領域を絶縁する酸化物１８の上にある。ＤＭＯＳＦＥＴ１０は、約０．５ミクロンの深さに半導体本体２０に注入され、適切なレベルにドープされたＰ＋型ウェル２２を含んでいる。一実施形態では、ドーパントレベルは、約５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間であってもよいが、他のドーパントレベルを用いてもよい。一実施形態における例えば約５×１０１９ｃｍ−３（ただし、他のドーパントレベルを用いてもよい）などのように、適切なレベルにドープされたＮ＋ソース領域２４が、Ｐ＋型ウェル２２に隣接し、Ｐ＋型ウェル２２と埋め込みチャネル２６との間に位置している。埋め込みチャネル２６は、活性領域、すなわちＪＦＥＴ領域、の間で、ソース領域２４、Ｐ＋型ウェル２２、および半導体本体２０の部分にわたっている。ＪＦＥＴ領域は、一般的に、Ｎ型ドーパントを含むことができ、２つのＮ型ウェルの間、またはＰ型ウェル型の内部に配置されているＮ型ドリフト層の活性部分である。ＪＦＥＴ領域は、ゲート電圧を印加することにより、Ｐ型ウェルの表面に上がってくるチャネル領域と接触する領域を指してもよい。ＪＦＥＴ領域は、Ｎ＋ソース領域、チャネル領域、Ｎ型ドリフト領域、基板、およびドレイン電極との、電子の導電経路を構成している。ＤＭＯＳＦＥＴ１０の埋め込みチャネル２６、ＪＦＥＴ領域２８、支持ドリフト領域３０は、適切なレベルにドープされる。一実施形態では、埋め込みチャネル２６は、約１×１０１６ｃｍ−３から１×１０１７ｃｍ−３の間でドープされていてもよく、ＪＦＥＴ領域２８は、約２×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間でドープされていてもよく、支持ドリフト領域３０は、約２×１０１４ｃｍ−３から５×１０１６ｃｍ−３の間でドープされていてもよいが、他のドーパントレベルを使用してもよい。
典型的なＤＭＯＳＦＥＴにおいて、製造プロセスは、層の成長中にドープする代わりに、イオン注入を用いることによって、チャネル表面を制御する。ＤＭＯＳＦＥＴにおいて、イオン注入を正確に行うことは困難であり、得られたデバイスは、チャネル移動度が制限される。また、図１に示す従来のＤＭＯＳＦＥＴ１０は、デバイスのＪＦＥＴ領域２８の中央のゲート酸化物で高電界を有し得る。界面材料およびゲート酸化物における任意の欠陥と組み合わされた高電界は、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間にゲート酸化物不良を生じる可能性がある。また、図１に示す従来のＤＭＯＳＦＥＴ１０では、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間にホットキャリア注入を生じる可能性がある。
図２は、高電界との同様の電流制限および同様の問題を生じる従来のＵＭＯＳＦＥＴ３２を示している。図２に示すように、従来のＵＭＯＳＦＥＴ３２は、標準的なソース３４、ゲート３６、およびドレイン３８を含んでおり、トレンチ４２の内側を覆う酸化物４０の上にゲート３６がある。酸化物４０は、ゲート３６の少なくとも一部をわたっている。従来のＵＭＯＳＦＥＴ３２の埋め込みチャネル４４は、埋め込みチャネル４４がＰＮ接合４６、４８のエピタキシャル層と酸化物４０との間にあるように、ソース３４をわたり、トレンチ４２の内部に延びている。関連技術である従来のＵＭＯＳＦＥＴ３２の問題は、トレンチ５０の角が、トレンチ５０の角で顕著な電界の密集を示し、ドリフト領域５２および（任意の材料から作製することができるが、一実施形態ではＮ＋炭化ケイ素基板であってもよい）基板５４を通るドレイン３８への電流の流れを抑制することである。また、電界密集により、逆バイアス動作の間、ゲート電圧はより低く維持されることになる。
図２の従来のＵＭＯＳＦＥＴ３２はまた、適切なゲートの配置や動作のために２ミクロンより大きいトレンチを必要とする。反応性イオンエッチングが、多くの場合、ＵＭＯＳＦＥＴにトレンチを形成するために最適な方法であることを考えると、トレンチの壁は、製造工程中にひどく損傷するため、導電性チャネルは収縮される。炭化ケイ素に反応性イオンエッチングを施す際に、均一な結果を達成することは困難であり、得られるデバイスは、信頼性を欠く。反応性イオンエッチングによって生じる損傷も、絶縁のためにその上に形成された酸化物の品質を劣化させる。関連技術のＵＭＯＳＦＥＴにおいて組み合わされたこれらの要因は、順方向導通のため最大３０ボルトのオン電圧を必要とする。
図３は、ゲート酸化物界面で電界を低減させていない標準ＤＭＯＳＦＥＴセルの別の実施形態を示している。図３では、ＤＭＯＳＦＥＴ５６は、ＤＭＯＳＦＥＴの本体上に位置するソース３４、ゲートコンタクト３６、およびドレイン３８を含んでおり、ゲート領域を絶縁する酸化物層５８の上にゲートコンタクト３６がある。ＤＭＯＳＦＥＴ５６は、少なくとも１つのＰ＋領域６０を有するＤＭＯＳＦＥＴの本体内に注入された少なくとも１つのＰ＋型ウェル領域６４を含んでいる。一実施形態では例えば約５×１０１９ｃｍ−３などの適切なレベルにドープされた少なくとも１つのＮ＋ソース領域６２が、少なくとも１つのＰ＋領域６０に隣接している。ＪＦＥＴ領域６６は、酸化物５８の下に位置し、適切なレベルにドープされている。ＪＦＥＴ領域とは、一般的に、Ｎ型ドーパントを含み得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間、またはＰ型ウェルの内部に位置している。ＪＦＥＴ領域は、ゲート電圧を印加することによりＰ型ウェルの表面に上がってくるチャネル領域と接触する領域を指し得る。ＪＦＥＴ領域は、Ｎ＋ソース領域、チャネル領域、Ｎ型ドリフト領域、基板、およびドレイン電極と電子の導電経路を構成する。ＤＭＯＳＦＥＴ５６の支持ドリフト領域５２も、一実施形態では例えば約１×１０１４ｃｍ−３から５×１０１６ｃｍ−３の間などの適切なレベルまでドープされ、（任意の材料から作製されてもよいが、一実施形態ではＮ＋炭化ケイ素基板であってもよい）基板５４によってドレイン３８まで支持されてもよい。典型的な関連技術のＤＭＯＳＦＥＴにおいては、製造プロセスは、層の成長中、ドーピングの代わりにイオン注入を用いて、チャネル表面を制御する。イオン注入をＤＭＯＳＦＥＴで正確に行うことは困難であり、得られるデバイスは、チャネル移動度が制限される。また、図３に示されたＤＭＯＳＦＥＴ５６も、デバイスのＪＦＥＴ領域６６の中央部のゲート酸化物で高電界を有し得る。界面材料およびゲート酸化物における欠陥と組み合わされた高電界は、ドレインが高い正のバイアス下に置かれる長期の遮断条件下でゲート酸化物不良をもたらす可能性がある。また、図３に示したＤＭＯＳＦＥＴ５６は、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間にホットキャリア注入を生じる可能性がある。
図１〜３における関連技術のＤＭＯＳＦＥＴおよびＵＭＯＳＦＥＴデバイスは、ゲート酸化物界面で電界を低減させ、オン状態での最大電流の流れを増加させて、逆バイアス動作における入射電圧を遮断する能力を有するトランジスタ設計の変更についての共通の必要性を示している。説明のため、図１に示すデバイスの基板およびドリフト層はそれぞれ、炭化ケイ素（ＳｉＣ）から形成されていることを前提としているが、他の半導体材料を用いてもよい。
さらに、図１〜３に示したデバイスの種類について、典型的には、電圧定格がある。例えば、デバイスは、１２００ボルト（１２００Ｖ）が定格であってもよい。信頼性のため、従来のトランジスタデバイスは、確実に１２００Ｖで適切に電圧が遮断されるようにするために、例えば１６００Ｖ程度までの電圧を扱うように過剰設計されなければならない。１６００Ｖまで過剰設計する必要がなく、さらには１２００Ｖで（アバランシェ降伏とも呼ばれる）アバランシェ効果を有することが望ましくなり得る。アバランシェ降伏は、絶縁材料および半導体材料の双方で発生する可能性がある現象である。アバランシェ降伏は、それがなければ良い絶縁体である材料内に非常に大きな電流を許容することが可能な電流増大の一形態であり、アバランシェの一種である。アバランシェプロセスは、遷移領域におけるキャリアが、結合した電子との衝突を介して電子正孔対を解放するのに十分なエネルギーへと電界によって加速される際に起こる。
一般的に、材料は、移動電荷キャリアが含まれている場合、電気を通す。半導体には２つのタイプの電荷キャリアがある。自由電子および正孔である。逆バイアスダイオードにおける一定の電子は、その熱エネルギーにより自由になり、電子正孔対を生成することがある。半導体中に電圧勾配がある場合は、正孔が負の電圧に向かって「移動」する一方、電子は正の電圧に向かって移動することになる。ほとんどの場合、電子および正孔は、結晶の対向する端部に移動して停止することになるだけである。しかしながら、適切な状況下では（すなわち、電圧が十分に高い場合には）、自由電子は、他の電子にぶつかって自由にするのに十分なほど速く移動し、より多くの自由電子正孔対（すなわち、より多くの電荷キャリア）を生成し、電流を増加させ得る。また、速く「移動する」正孔は、より多くの電子正孔対を形成することになり得る。ナノ秒の間に、結晶全体が導通し始める。特定のアバランシェが可能なデバイスは、低電圧でこの方法を打破するように設計されており、逆電流に耐えることができる。ブレークダウンが起こる電圧は降伏電圧と呼ばれている。ヒステリシス効果が起きる可能性もある。一旦アバランシェ降伏が発生すると、材料は、その両端の電圧が降伏電圧を下回った場合に導通し続けることになる。軽度にドープされた（空乏層と呼ばれる）ＰＮ接合の両側が十分に大きくなるとアバランシェ降伏が起こる。
ゲート酸化物界面で高電界に対処する１つのアプローチは、ＪＦＥＴギャップを狭くすることである。しかしながら、本発明の発明者らは、従来のＭＯＳＦＥＴデバイス上で（順方向電圧降下を犠牲にすることなく）ＪＦＥＴギャップを狭くすることは、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間、デバイスの信頼性を向上させることができるが、故障を排除しない可能性があることを認識している。
ゲート酸化物界面で電界を低減させ、ドレインが高い正のバイアス下に置かれる長期の遮断状態の間の故障を排除するとともに、終端領域の代わりにＭＯＳＦＥＴデバイスの活性領域内でアバランシェ状態を発生させるために、新たなトランジスタ構造が提案されている。深い凹状のＰ＋接合は、トランジスタ構造内に組み込まれている。一実施形態では、深い凹状のＰ＋接合は、ソースコンタクト領域内の深い凹状のＰ＋注入接合である。一実施形態では、深い凹状のＰ＋接合は、終端よりも深くてもよい。
ここで図４を参照すると、図４は、一実施形態に係るトランジスタデバイスの上面図である。トランジスタデバイス６８は、ゲート７０およびソース７２を有している。トランジスタデバイス６９は、活性領域７３および終端領域７４を有している。トランジスタデバイス６８が、特定の電圧および電力について定格であるとすると、トランジスタデバイス６８は、特定のアバランシェ電圧を有することになる。所定の電力レベルおよび所定のアバランシェ電圧については、固定されたアバランシェ電流が存在することになる。電力は、狭い終端領域７４に沿って消費されることになり、出力密度が高くなることになる。活性領域７３内で完全に電力を消費させることが望ましい場合もある。１つのアプローチとしては、活性領域内に局所的なウィークポイント７６を導入することである。降伏電圧は、ドリフト層の厚さに比例するので、ドリフト層の厚さを削減して、降伏電圧を低下させ、アバランシェ電流を増加させることができるが、それでもトランジスタデバイスの高い歩留まりを維持することができる。
図５Ａを参照すると、図５Ａは、深い凹状のＰ＋接合部の導入に起因するゲート酸化物界面で電界を低減させたデバイス７８を示している。図５Ａでは、デバイス７８はＤＭＯＳＦＥＴであるが、デバイスは、ソース、ゲート、ゲート酸化物層、Ｐ＋ウェル、およびＪＦＥＴ領域を有する任意のタイプのデバイスであってよく、ＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＡＭＯＳＦＥＴ、ＩＧＢＴなどを含むがこれらに限定されない。図１に示す従来のＤＭＯＳＦＥＴのように、トランジスタデバイス７８は、ソース８０およびゲートコンタクト８２を含み、ゲートコンタクト８２は、ゲート領域を絶縁する酸化物層８４の上にある。デバイス７８はまた、ドレイン８５を含んでいてもよい。デバイス７８は、適切なレベルにドープされたＰ＋領域８６およびＮ＋ソース領域８８を含んでもよい。一実施形態では、Ｐ＋領域８６は、一実施形態では約５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間でドープされてもよいし、Ｎ＋ソース領域８８は、一実施形態では約５×１０１９ｃｍ−３のレベルにドープされていてもよい。デバイス７８はまた、１つ以上のＰ＋型ウェル９０を含んでいてもよい。典型的なＰ＋型ウェル９０は、約０.５ミクロンの深さまでデバイス内に注入され、適切なレベル、例えば、一実施形態では約５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間などでドープされる。
本開示では、Ｐ＋接合の深さが０.５ミクロンの典型的な深さよりも大きくなるように、より深いＰ＋接合が設けられている。Ｎ＋ソース領域８８は、Ｐ＋型ウェル９０に隣接し、Ｐ＋型ウェル９０と埋め込みチャネル９１との間に位置決めされている。埋め込みチャネル９１は、活性領域、すなわちＪＦＥＴ領域９７の間でデバイスのいくつかの部分にわたっていてもよい。ＪＦＥＴ領域は、一般的に、Ｎ型ドーパントを含み得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間、またはＰ型ウェルの内部に位置している。ＪＦＥＴ領域は、ゲート電圧を印加することによりＰ型ウェルの表面まで上がってくるチャネル領域との接触領域のことを指し得る。ＪＦＥＴ領域は、Ｎ＋ソース領域、チャネル領域、Ｎ型ドリフト領域、基板、およびドレイン電極と電子の導電経路を構成する。トランジスタデバイス７８はまた、支持ドリフト層９８および基板１００を有する。デバイスの埋め込みチャネル９１、ＪＦＥＴ領域９７、支持ドリフト領域９８は、適切なレベルにドープされてもよい。一実施形態では、埋め込みチャネル９１は、約１×１０１６ｃｍ−３から１×１０１７ｃｍ−３の間でドープされてもよく、ＪＦＥＴ領域９７は、約２×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間でドープされてもよく、支持ドリフト領域９８は、約２×１０１４ｃｍ−３から５×１０１６ｃｍ−３の間でドープされてもよいが、その他のドーパントレベルを使用することもできる。デバイス７８は、活性領域１０２および終端領域１０４で構成されてもよい。終端領域１０４は、例えばＰ＋領域１０６および１０８やガードリング１１０などのような終端構造を備えてもよい。他の実施形態では、終端領域１０４は、（図示しない）ＪＴＥを含んでもよい。
提案された新しい構造では、凹部の深さ９４、９６を有するより深い凹状のＰ＋接合が、トランジスタデバイスのソースコンタクト領域内に注入される。一実施形態では、図５Ａにトランジスタデバイス７８の左側に示すように、Ｐ＋型ウェル９０は、初めに、凹部の深さ９４により、０．５ミクロンの典型的なＰ＋型ウェルよりも深い深さを有して形成されていてもよい。代わりに、図５Ａにおけるトランジスタデバイス７８の右側に示すように、典型的なＰ＋型ウェル９０は、約０．５ミクロンの深さまでデバイス内に注入され、適切なレベルにドープされてもよい。そして、凹部の深さ９６を有しているＰ＋型ウェル９０の凹部９２は、拡張されたＰ＋型ウェル９０の一部の深さが標準の０．５ミクロンに凹部の深さ９６を加えたものになるように形成されてもよい。
一実施形態では、凹部の深さ９４または９６のいずれかを、Ｐ＋型ウェル９０、９２が、例えば終端構造１０６および１０８などの終端領域における終端構造よりも深くなるような深さにしてもよい。凹部の深さ９４または９６は、トランジスタデバイス７８の上面から測定されたＰ＋型ウェル９０、９２の合計深さが約０．７から１．５ミクロンとなるように、０．２ミクロンから１．０ミクロンの範囲であってもよい。一実施形態では、凹部の深さ９４または９６のいずれかは、トランジスタデバイス７８の上面から測定したＰ＋型ウェル９０、９２の合計深さが約０．８ミクロンとなるように、約０．３ミクロンであってもよい。別の実施形態では、凹部の深さ９４または９６のいずれかは、トランジスタデバイス７８の上面から測定したＰ＋型ウェル９０、９２の合計深さが約０．９５ミクロンとなるように、約０．４５ミクロンであってもよい。別の実施形態では、凹部の深さ９４または９６は、トランジスタデバイス７８の上面から測定したＰ＋型ウェル９０、９２の合計深さが約１．１ミクロンとなるように、約０．６ミクロンであってもよい。しかしながら、凹部の深さ９４、９６は、本明細書に記載された利点をもたらす任意の深さであってもよい。凹状のＰ＋ウェルをより深くすることによって実現される利点の１つは、アバランシェ電流が増加し、終端領域の代わりに、ＭＯＳＦＥＴデバイスの活性領域内でアバランシェ状態を発生させることができるということである。
この利点を実現することにより、終端領域１０４は、図５Ｂに示すように、デバイス７８から除去可能となり得る。図５Ｂは、深い凹状のＰ＋接合部を備えるが、終端領域がない図５Ａのデバイス７８の断面図である。より深い凹状のＰ＋ウェル９０、９２がアバランシェ電流を増加させ、終端領域の代わりに、ＭＯＳＦＥＴデバイスの活性領域内でアバランシェ状態を発生させることができるため、デバイス７８は、終端領域なしで製造され得る。
深い凹状のＰ＋接合は、イオン注入を含むがイオン注入に限定されない任意の周知の方法によって形成され得る。本明細書に記載された、改善されたトランジスタ構造を形成する方法は、関連技術のＭＯＳＦＥＴに有利に用いられている技術を向上させる。しかしながら、従来の方法は、トランジスタデバイスが、一実施形態では、トランジスタデバイスのソースコンタクト領域にあるより深い凹状のＰ＋接合部を含むという事実を考慮するように修正されている。上記のように、本発明に係るＭＯＳＦＥＴは、任意に、周知の手段により形成された炭化ケイ素基板を含む。一例として図３を再度参照すると、４Ｈ−ＳｉＣのドリフト領域層５２は、基板５４上にエピタキシャル成長されている。その方法は、第１導電型のドープウェル領域６４、好ましくはＰ＋、を少なくとも１つ形成することを含んでいる。ウェル領域６４は、デバイスの上部から１ミクロンよりも深くに、デバイス内にドーパントを注入することを含むがこれに限定されない任意の一般的な技術により形成することができる。第２導電型の第２の層６２（例えば、一実施形態では、Ｎ＋）は、第１の層６４上に形成されている。この時点でのトランジスタデバイスの本体は、上部から底部への電気伝導を制御するために、好ましくは炭化ケイ素である半導体層を含んでいる。
本発明のプロセスにおける次のステップは、エピタキシャル層、具体的にはエピタキシャル層６２および６４をエッチングして、トレンチを形成すること、好ましくは、ドープウェル領域６４の深さよりも浅く延在するトレンチを形成し、注入により層６０を形成することである。埋め込みチャネル層６８は、第２のエピタキシャル層６２の少なくとも一部の上方に形成される。その後、チャネル６８は、例えば二酸化シリコンなどのようなゲート絶縁体（ゲート酸化物５８）の層で覆われ、その上にゲートコンタクト３６が形成される。これらのタイプのトランジスタに共通のソースおよびドレインコンタクト３４および３８が、トランジスタデバイスを完成させる。ここで図５Ａおよび５Ｂを参照すると、１つ以上の深い凹状のＰ＋接合部９０、９２が形成されてもよい。
本明細書に記載された方法はまた、深い凹状のＰ＋接合を有する他のトランジスタを形成するために用いることができる。したがって、本発明は、種々のＭＯＳＦＥＴに限らず、絶縁ゲートバイポーラトランジスタおよび金属酸化物半導体制御サイリスタにも同様に適用可能である。これらのデバイスのすべてを形成するために使用される半導体材料は、好ましくは炭化ケイ素であるが、本発明はこれに限定されるものではない。
従来のトランジスタ構造を変更するには、図５Ａおよび５Ｂの深い凹状のＰ＋接合を、上記の方法によって形成してもよい。しかしながら、別の実施形態では、図６に示すように、深い凹状のＰ＋接合９０、９２は、トランジスタデバイスの上面をエッチングすることによって形成されてもよい。図６は、代替トランジスタデバイスの断面図であり、上面がエッチングにより除去されて、深い凹状のＰ＋ウェル９０、９２が形成されている。図６に示されるトランジスタデバイスは、図５Ａおよび５Ｂに示されるデバイスに類似していてもよい。深い凹状のＰ＋ウェル９０を得るには、デバイスの上面の少なくとも一部を含む部分１０６がエッチングにより除去される。図６に示すように、一実施形態では、部分１０６は、デバイスのソースコンタクト領域にある。実際には、一実施形態では、ソース８０の少なくとも一部もエッチングにより除去される。別の実施形態では、Ｐ＋領域８６の少なくとも一部もエッチングにより除去される。エッチングは、オーミックコンタクト１０８を改善することになり得る。別の実施形態では、デバイスの側壁１０９の少なくとも一部もまた、凹部の深さ１１０までエッチングにより除去される。一実施形態では、凹部の深さ１１０は、Ｐ＋型ウェル９０が終端領域よりも深くなる深さであってもよい。凹部の深さ１１０は、０．２ミクロンから１ミクロンの範囲であってもよい。一実施形態では、凹部の深さ１１０は、約０．３ミクロンであってもよい。別の実施形態では、凹部の深さ１１０は、約０．４５ミクロンであってもよい。別の実施形態では、凹部の深さ１１０は、約０．６ミクロンであってもよい。しかしながら、凹部の深さ１１０は、本明細書に記載された利点をもたらすあらゆる深さであってもよい。
改善されたオーミックコンタクト１０８はまた、デバイスの小型化を可能にするのに有益であり得る。一般的に、デバイスにとっては、できるだけオーム抵抗が低く、できるだけ容量が低いことが望ましく、それは小さいセルピッチ（セルの幅）を有するセルを用いることで可能になる。しかしながら、一般的に、多くのより小さなセルがオーミックコンタクト不良を有している。図６に示すように、側壁領域を小さくすることにより、深い凹状のＰ＋接合とそれに付随する利点との双方が提供されるだけでなく、デバイスのためのより良好なオーミックコンタクト領域が提供される。
図７は、ＭＯＳＦＥＴの活性領域に凹状のＰ＋インプラントを有するＭＯＳＦＥＴの集束イオンビーム（ＦＩＢ）断面図である。トランジスタデバイス１１１は、オーミックコンタクト１１２、凹状Ｐ＋インプラント１１４、活性ＪＦＥＴ領域１１６、およびＭＯＳチャネル１１８を有するように図示されている。凹状Ｐ＋インプラント１１４の存在により、オーミックコンタクト１１２は改善され、均一なアバランシェパスが、活性ＪＦＥＴ領域１１６内に完全に形成される。また、凹状Ｐ＋インプラント１１４は、ゲート酸化物で任意の電界を低減させることになるため、ドレインが高い正のバイアス下に置かれる遮断動作下での長期的信頼性を向上させるだけでなく、ＭＯＳチャネル１１８の周りのＤＩＢＬ効果を低減する。
深い凹状のＰ＋接合の利点を図８および図９においてさらに見ることができる。図８は、従来のＭＯＳＦＥＴと、一実施形態に係る深い凹状のＰ＋接合を有するＭＯＳＦＥＴの順方向ＩＶ曲線のグラフ表示である。図９は、従来のＭＯＳＦＥＴおよび様々な深さの深い凹状のＰ＋接合を有するＭＯＳＦＥＴの逆方向阻止電圧特性のグラフである。
図８は、より深い凹状のＰ＋接合を有するＭＯＳＦＥＴが、従来のＭＯＳＦＥＴと同様の順方向導通性能を有しつつ、しきい電圧が増加していることを示している。図８では、提案されたＭＯＳＦＥＴと表示されるグラフ上のラインは、０．６ミクロンの凹部の深さ（図５Ａにおける凹部の深さ９４、９６と図６における凹部の深さ１１０を参照）を有するＭＯＳＦＥＴである。さらに、開示された実施形態の試験時に、電圧マップは、しきい電圧が０．３ミクロン、０．４５ミクロン、および０．６ミクロンの様々な凹部の深さについて増加したことを示している。試験で示されるように、０．６ミクロンの凹部の深さを有するＭＯＳＦＥＴのしきい電圧は、０．５Ｖより大きい分だけ増加している。１つの試料の試験では、従来のＭＯＳＦＥＴが、約２．８Ｖのしきい電圧を有していた一方、本明細書に開示された、約０．３ミクロンの凹部の深さを有する提案されたＭＯＳＦＥＴは、約３．１Ｖのしきい電圧を有し、本明細書に開示された、約０．４５ミクロンの凹部の深さを有する提案されたＭＯＳＦＥＴは、約３．３Ｖのしきい電圧を有し、そして、本明細書に開示された、約０．５ミクロンの凹部の深さを有する提案されたＭＯＳＦＥＴは、約３．５Ｖのしきい電圧を有していた。ここで、しきい電圧は、１ｍＡのドレイン電流を有する１０Ｖの電圧出力で定義されている。
図９は、ＭＯＳＦＥＴのＰ＋ウェルの凹部の深さを調整することによってドレイン阻止電圧がどのように影響されるかを示している。図９に見られるように、典型的なＭＯＳＦＥＴは、１６００Ｖあたりのドレイン阻止電圧を有する。一般的に、特に高温で、リーク電流をより小さくするためには、しきい電圧がより高いことが望ましい。例えば、摂氏１７５度で、しきい電圧を１Ｖ以下に低減させることができるが、リーク電流が高くなる。Ｐ＋ウェルの深さを増すことにより、しきい電圧が上昇し、ドレイン阻止電圧が小さくなる。図９は、Ｐ＋ウェルの凹部の深さが増すにつれて、０．６ミクロンの凹部の深さを有するＭＯＳＦＥＴが１２００Ｖあたりのドレイン阻止電圧を有するポイントまで、ドレイン阻止電圧が低減することを示している。
トランジスタデバイスに深い凹状のＰ＋接合を組み込むことにより、トランジスタデバイスの信頼性も向上する。多くの場合、従来のデバイス、具体的には炭化ケイ素ＭＯＳＦＥＴは、ゲート酸化物上の高電界およびドレインが高い正のバイアス下に置かれる長期の遮断状態の間の潜在的なホットキャリア注入を被る。より深い凹状のＰ＋ウェルは、ゲート酸化物を遮蔽することによって、ゲート酸化物での電界を低減する。一般的に、凹状のＰ＋接合が深くなればなるほど、デバイスの信頼性を向上するゲート酸化物下の電界が低くなることが分かっている。
上述したように、より深い凹状のＰ＋接合を有するトランジスタデバイスの別の利点は、トランジスタデバイスの活性領域内全体に均一なアバランシェパスが提供されるということである。これは、従来、ガードリングまたはＪＴＥによって占有されていた終端領域の除去を可能にし、チップサイズをより小さくすることが可能であることを意味する。
チップ領域がより小さなデバイスの一例を図１０に示す。図１０には、終端領域を持たないトランジスタデバイス１２０のための代替の新しいチップレイアウトを示している。デバイス１２０は、活性領域を有するが、終端領域は除去されている。デバイス１２０のチップレイアウトは、小さいチップサイズを必要とする全てのパワーデバイスに適している。図１０の実施形態では、デバイス１２０は、アノード／ソース１２０および注入されたＰ領域１２４を有する。深い凹状のＰ＋接合部１２６は、上記に開示した方法のいずれかによって形成される。一実施形態では、深い凹状のＰ＋接合部１２４は、ソースコンタクト領域内に形成されている、すなわち、深い凹状のＰ＋接合部１２４は、アノード／ソース１２２と接触している。一実施形態では、デバイス１２０は、ＭＯＳＦＥＴデバイスであり、さらに好ましくは炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。しかしながら、デバイス１２０は、より一般的にはトランジスタ（例えば、パワーＭＯＳＦＥＴ；二重区別電界効果トランジスタ（ＤＭＯＳＦＥＴ）；トレンチゲート金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ）；絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など）を有するあらゆるタイプのデバイスであってよい。デバイス１２０は、一般的な基板１２８上に形成され、典型的なカソード／ドレイン１３０を有している。
図５Ａ、５Ｂ、６、７、および１０の提案された構造は、様々な標準技術のいずれかに従って製造されてもよい。同様に、本開示の一実施形態における深い凹状のＰ＋接合は、様々な標準技術のいずれかに従って形成されてもよい。
本明細書に開示された構造を形成するために使用され得る方法の例としては、トランジスタデバイスを形成する方法であって、トランジスタデバイスの上面上にソースおよびゲートを設けることと、少なくとも１つのソース領域を設けることと、少なくとも１つのウェル領域を設けることとを備え、少なくとも１つのウェル領域がトランジスタデバイスの上面から所定の深さだけ凹んでいる方法、を含むがそれに限定されない。また、トランジスタデバイスの本体は炭化ケイ素を備えてもよい。本方法の少なくとも１つのウェル領域を設けることは、Ｐ＋注入接合を注入することを備えてもよい。別の実施形態において、本方法は、トランジスタデバイスのソースコンタクト領域に少なくとも１つのウェル領域を設けることを備えてもよい。一実施形態では、本方法は、終端領域を形成することを含まない。さらに別の実施形態では、トランジスタデバイスは、少なくとも１つの終端構造を含む終端領域をさらに備え、少なくとも１つのドープウェル領域を設けることが、さらに、終端構造よりも深い深さでＰ＋接合を注入することを備えている。開示された方法は、終端デバイスの代わりに、トランジスタデバイスの活性領域内全体にアバランシェパスを発生させることになるのに十分な深さを設けてもよい。一実施形態では、本方法は、トランジスタデバイスを提供し、トランジスタデバイスは、さらに、ゲート上にゲート酸化物を備え、深さは、ゲート酸化物上の電界を低減させるのに十分である。一実施形態では、深さは、おおよそ約０．７ミクロンからおおよそ約１．５ミクロンである。別の実施形態では、深さは、おおよそ約０．７からおおよそ約０．９ミクロンの間である。さらに別の実施形態では、深さは、おおよそ約０．９からおおよそ約１．１ミクロンの間である。別の実施形態では、本方法は、おおよそ約１．１からおおよそ約１．３ミクロンの深さになる。
プロセス、例示的な材料、ドーピング型、ドーピングレベル、構造寸法、および選択された選択肢が概説されたが、これらの態様は単に例示であり、本明細書中に開示された概念および以下の特許請求の範囲はこれらの態様に限定されるものではない。
当業者は、本開示の好ましい実施形態に改良や変更を認識することになる。全てのこのような改良および変更は、本明細書に開示された概念および以下の特許請求の範囲の範囲内であるとみなされる。

Claims (44)

  1. トランジスタデバイスであって、前記トランジスタデバイスの上面上にゲートおよびソースを備え、前記トランジスタデバイスは、少なくとも１つのドープウェル領域をさらに備え、前記少なくとも１つのドープウェル領域は、前記トランジスタデバイス内のソース領域の導電型とは異なる第１導電型を有し、前記少なくとも１つのドープウェル領域は、前記ゲート上のゲート酸化物上の電界を低減させるのに十分な深さだけ、前記トランジスタデバイスの前記上面から凹んでいる、トランジスタデバイス。
  2. 請求項１に記載のトランジスタデバイスであって、
    前記トランジスタデバイスの本体は、炭化ケイ素を含む、トランジスタデバイス。
  3. 請求項１に記載のトランジスタデバイスであって、
    前記少なくとも１つのドープウェル領域は、Ｐ＋注入接合である、トランジスタデバイス。
  4. 請求項１に記載のトランジスタデバイスであって、
    前記少なくとも１つのドープウェル領域は、前記トランジスタデバイスのソースコンタクト領域内にある、トランジスタデバイス。
  5. 請求項１に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、終端領域を有していない、トランジスタデバイス。
  6. 請求項１に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、少なくとも１つの終端構造を含む終端領域をさらに備え、前記少なくとも１つのドープウェル領域は、前記終端構造よりも深く凹んだＰ＋注入接合である、トランジスタデバイス。
  7. 請求項１に記載のトランジスタデバイスであって、
    前記深さは、終端デバイスの代わりに、前記トランジスタデバイスの活性領域内全体にアバランシェパスを発生させるのに十分である、トランジスタデバイス。
  8. 請求項１に記載のトランジスタデバイスであって、
    前記深さは、おおよそ約０．７ミクロンからおおよそ約１．５ミクロンである、トランジスタデバイス。
  9. 請求項１に記載のトランジスタデバイスであって、
    前記深さは、おおよそ約０．７ミクロンからおおよそ約０．９ミクロンである、トランジスタデバイス。
  10. 請求項１に記載のトランジスタデバイスであって、
    前記深さは、おおよそ約０．９ミクロンからおおよそ約１．１ミクロンである、トランジスタデバイス。
  11. 請求項１に記載のトランジスタデバイスであって、
    前記深さは、おおよそ約１．１ミクロンからおおよそ約１．３ミクロンである、トランジスタデバイス。
  12. 請求項１に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、ＭＯＳＦＥＴである、トランジスタデバイス。
  13. 請求項１に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、絶縁ゲートバイポーラトランジスタである、トランジスタデバイス。
  14. 請求項１に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、金属酸化物半導体制御サイリスタである、トランジスタデバイス。
  15. 請求項１に記載のトランジスタデバイスであって、
    前記第１導電型は、Ｐ＋であり、前記第２導電型は、Ｎ＋である、トランジスタデバイス。
  16. 少なくとも１つの側壁および上面を備えるトランジスタデバイスであって、ゲートおよびソースが、前記上面上に少なくとも部分的に配置され、
    前記トランジスタデバイスは、
    第１導電型の少なくとも１つのソース領域と、
    前記少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域であって、前記少なくとも１つのウェル領域は、前記トランジスタデバイスの前記上面から所定の深さに凹んでいる、少なくとも１つのウェル領域と
    を備え、
    前記トランジスタデバイスの前記上面および前記側壁の少なくとも一部は、前記上面から測定される凹部の深さにエッチングにより除去される、トランジスタデバイス。
  17. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスの本体は、炭化ケイ素を含む、トランジスタデバイス。
  18. 請求項１６に記載のトランジスタデバイスであって、
    前記少なくとも１つのウェル領域は、Ｐ＋注入接合である、トランジスタデバイス。
  19. 請求項１６に記載のトランジスタデバイスであって、
    前記少なくとも１つのソース領域の少なくとも一部は、エッチングにより除去されている、トランジスタデバイス。
  20. 請求項１６に記載のトランジスタデバイスであって、
    前記少なくとも１つのウェル領域の少なくとも一部は、エッチングにより除去されている、トランジスタデバイス。
  21. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、終端領域を有していない、トランジスタデバイス。
  22. 請求項１６に記載のトランジスタデバイスであって、
    前記凹部の深さは、終端デバイスの代わりに、前記トランジスタデバイスの活性領域内全体にアバランシェパスを発生させるのに十分である、トランジスタデバイス。
  23. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、前記ゲート上にゲート酸化物をさらに備え、前記凹部の深さは、前記ゲート酸化物上の電界を低減させるのに十分である、トランジスタデバイス。
  24. 請求項１６に記載のトランジスタデバイスであって、
    前記凹部の深さは、おおよそ約０．２ミクロンからおおよそ約１．０ミクロンである、トランジスタデバイス。
  25. 請求項１６に記載のトランジスタデバイスであって、
    前記凹部の深さは、おおよそ約０．２ミクロンからおおよそ約０．４ミクロンである、トランジスタデバイス。
  26. 請求項１６に記載のトランジスタデバイスであって、
    前記凹部の深さは、おおよそ約０．４ミクロンからおおよそ約０．６ミクロンである、トランジスタデバイス。
  27. 請求項１６に記載のトランジスタデバイスであって、
    前記深さは、おおよそ約０．６ミクロンからおおよそ約０．８ミクロンである、トランジスタデバイス。
  28. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、ＭＯＳＦＥＴである、トランジスタデバイス。
  29. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、絶縁ゲートバイポーラトランジスタである、トランジスタデバイス。
  30. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスは、金属酸化物半導体制御サイリスタである、トランジスタデバイス。
  31. 請求項１６に記載のトランジスタデバイスであって、
    前記少なくとも１つのソース領域は、Ｎ＋ソース領域であり、前記少なくとも１つのウェル領域は、Ｐ＋ウェル領域である、トランジスタデバイス。
  32. 請求項１６に記載のトランジスタデバイスであって、
    前記トランジスタデバイスの前記上面および前記側壁の少なくとも一部が、凹部の深さにエッチングされて除去されるときに、大きなオーミックコンタクト領域が前記ソース領域の領域に形成される、トランジスタデバイス。
  33. 少なくとも１つの側壁および上面を有するトランジスタデバイスを形成する方法であって、
    前記上面上にゲートおよびソースを設けることと、
    第１導電型の少なくとも１つのソース領域を設けることと、
    前記少なくとも１つのソース領域に隣接する第２導電型の少なくとも１つのウェル領域を設けることであって、前記少なくとも１つのウェル領域が前記トランジスタデバイスの前記上面から所定の深さに凹んでいる、第２導電型の少なくとも１つのウェル領域を設けることと、
    前記上面から測定した凹部の深さに前記トランジスタデバイスの前記上面および前記側壁の少なくとも一部をエッチングすることと
    を備える、方法。
  34. 請求項３３に記載の方法であって、
    前記トランジスタデバイスの本体は、炭化ケイ素を含む、方法。
  35. 請求項３３に記載の方法であって、
    前記少なくとも１つのウェル領域を設けることは、Ｐ＋注入接合を注入することを備える、方法。
  36. 請求項３３に記載の方法であって、
    前記少なくとも１つのソース領域の少なくとも一部をエッチングにより除去することをさらに備える、方法。
  37. 請求項３３に記載の方法であって、
    前記少なくとも１つのウェル領域の少なくとも一部をエッチングにより除去することをさらに備える、方法。
  38. 請求項３３に記載の方法であって、
    前記方法は、終了領域を形成することを含まない、方法。
  39. 請求項３３に記載の方法であって、
    前記深さは、終端デバイスの代わりに、前記トランジスタデバイスの活性領域内全体にアバランシェパスを発生させるのに十分である、方法。
  40. 請求項３３に記載の方法であって、
    前記トランジスタデバイスは、前記ゲート上にゲート酸化物をさらに備え、前記深さは、前記ゲート酸化物上の電界を低減させるのに十分である、方法。
  41. 請求項３３に記載の方法であって、
    前記深さは、おおよそ約０．２ミクロンからおおよそ約１．０ミクロンである、方法。
  42. 請求項３３に記載の方法であって、
    前記深さは、おおよそ約０．２ミクロンからおおよそ約０．４ミクロンである、方法。
  43. 請求項３３に記載の方法であって、
    前記深さは、おおよそ約０．４ミクロンからおおよそ約０．６ミクロンである、方法。
  44. 請求項３３に記載の方法であって、
    前記深さは、おおよそ約０．６ミクロンからおおよそ約０．８ミクロンである、方法。
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