JP5372002B2 - メサ構造とメサ段差を含むバッファ層とを備えた電力半導体デバイス - Google Patents

Description

関連出願
本出願は、２００７年１１月９日出願の「ＳＩＬＩＣＯＮ ＣＡＲＢＩＤＥ ＢＩＰＯＬＡＲ ＪＵＮＣＴＩＯＮ ＴＲＡＮＳＩＳＴＯＲ」という名称の米国特許仮出願第６０／９８６，６９４号明細書の利益および優先権を主張する。同出願の開示は、参照によりその全体を本明細書に組み込む。

政府権益の声明
本発明は、Ａｒｍｙ Ｒｅｓｅａｒｃｈ Ｌａｂｏｒａｔｏｒｙにより授与された契約番号Ｗ９１１ＮＦ−０４−２−００２２のもとに政府の支援でなされた。政府は本発明に一定の権利を有する。

本発明は、マイクロエレクトロニクスデバイスに関し、より具体的には電力半導体デバイスに関する。

高電圧炭化ケイ素（ＳｉＣ）デバイスは、約６００Ｖ以上の電圧に対応することができる。このようなデバイスは、それらの活性面積に応じて約１００アンペア以上もの電流に対応することができる。高電圧ＳｉＣデバイスには、いくつかの重要な用途が特に電力の調節、配給および制御の分野においてある。ショットキーダイオード、ＭＯＳＦＥＴ、ＧＴＯ、ＩＧＢＴ、ＢＪＴなどの高電圧半導体デバイスは、炭化ケイ素を使用して製造されてきた。

ＳｉＣショットキーダイオード構造などの従来のＳｉＣ電力デバイスはｎ型ＳｉＣ基板を有し、この基板の上には、ドリフト領域として機能するｎエピタキシャル層が形成される。このデバイスは通常、ｎ層上に直接形成されたショットキー接点を含む。このショットキーコンタクトを、通常はイオン注入によって形成されるｐ型ＪＴＥ（接合終端拡張（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ））領域が取り囲む。注入物は、アルミニウム、ホウ素、または他の任意の適切なｐ型ドーパントでよい。ＪＴＥ領域の目的は、接合部のエッジに集中する電界を低減すること、および空乏領域がデバイスの表面と相互に作用するのを低減または防止することである。表面効果により空乏領域が不均一に広がることがあり、これはデバイスの絶縁破壊電圧に悪影響を及ぼすおそれがある。他の終端技法には、ガードリングおよびフローティングフィールドリングが含まれるが、これらは表面効果による影響をより強く受ける可能性がある。デバイスのエッジに向かう空乏領域の拡張を低減するために、窒素またはリンなどのｎ型ドーパントの注入によってチャネルストップ領域を形成することもできる。

接合終端拡張（ＪＴＥ）に加えて、マルチプルフローティングガードリング（ｍｕｌｔｉｐｌｅ ｆｌｏａｔｉｎｇ ｇｕａｒｄ ｒｉｎｇ）（ＭＦＧＲ）およびフィールドプレート（ＦＰ）が、高電圧炭化ケイ素デバイスで一般に使用される終端方式である。別の従来のエッジ終端技法は、メサエッジ終端である。しかし、たとえ接合終端拡張またはガードリングが存在しても、メサ終端が存在することにより高電界がメサコーナー部に発生することがある。メサのオーバーエッチングが、メサコーナー部に集中する電界の問題を悪化させうる。メサコーナー部の高電界により絶縁破壊電圧が、所与のドリフト層の厚さおよびドーピングで高電界がない場合に予測される絶縁破壊電圧よりもずっと低くなる可能性がある。

従来のメサ終端ＰＩＮダイオードが図１に示されている。そこに示されるように、ＰＩＮダイオード１０は、ｐ＋層１６とｎ＋基板１４の間にｎ−ドリフト層１２を含む。図１はＰＩＮ構造の半分を示すが、この構造には鏡像部分（図示せず）も含まれる。アノードコンタクト２３がｐ＋層１６上にあり、カソードコンタクト２５がｎ＋基板１４上にある。ｐ＋層１６は、メサとしてｎ−ドリフト層１２上に形成される。複数のＪＴＥ区域２０Ａ、２０Ｂ、２０Ｃを含む接合終端拡張（ＪＴＥ）領域２０が、ｐ＋メサ１６近傍のｎ−ドリフト層１２内に設けられる。ＪＴＥ区域２０Ａ、２０Ｂ、２０Ｃはｐ型領域であり、これらは、ｐ＋メサ１６とｎ−ドリフト層１２の間のＰＮ接合部から外側に距離とともに低減する電荷レベルを有しうる。３つのＪＴＥ領域２０Ａ、２０Ｂ、２０Ｃが示されているが、これよりも多い、または少ないＪＴＥ区域を設けることもできる。

図１に示されるように、ｐ＋メサ１６近傍のｎ−ドリフト層１２は、例えばエッチング処理制御での障害によりわずかにオーバーエッチングされることがあり、その結果、ｐ＋メサ１６の下のｎ−ドリフト層１２の側壁１２Ａが露出する可能性がある。場合によっては、約３０００Åに達するオーバーエッチングが起こりうる。露出した側壁１２Ａを保護するために側壁注入が実施されることがあり、側壁１２Ａ中にｐ型不純物を注入して側壁注入領域２２を形成する。

図１に示されたＰＩＮダイオード構造１０など従来のメサ終端構造では、電界集中がメサコーナー部２９またはその近くに起きることがあり、その結果、コーナー部２９の電界強度が高くなる。こうした高い電界強度は、デバイスの絶縁破壊電圧を低下させうる。例えば、ドリフト層の厚さおよびドーピング、ならびにＪＴＥ設計に基づいた１２ｋＶの理論的絶縁破壊電圧を有する従来のメサ終端ＰＩＮダイオード構造が、８ｋＶの実効絶縁破壊電圧を有するにすぎないこともある。

電界集中に加えて、ＳｉＣ電力バイポーラ接合トランジスタ（ＢＪＴ）の開発における別の難題は、電流利得劣化の現象、すなわちデバイスの経時的な電流利得低下である。電流利得劣化は通常、特にエミッタ側壁に沿った、またデバイスのベース表面に対する基底面転位（ＢＰＤ）などの材料欠陥、および表面再結合に帰する。ＢＰＤのないウェハ上に製造されたＳｉＣ ＢＪＴで、電流利得劣化のわずかな低減が観察された。加えて、ＳｉＣ ＢＪＴのエミッタフィンガが通常、反応性イオンエッチング（ＲＩＥ）によって形成される。ＲＩＥエッチング速度の非均一性により、ウェハ周辺部の近くのベース材料が部分的または完全にエッチング除去される可能性があり、これは歩留まりの大幅な低下を引き起こしうる。

いくつかの実施形態によるバイポーラ接合トランジスタは、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有し、より高濃度でドープされたベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の、第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。

バイポーラ接合トランジスタはさらに、エミッタメサ上に局所エミッタコンタクト領域を含むことができる。この局所エミッタコンタクト領域は、第１の導電型を有し、エミッタメサのドーピング濃度よりも高いドーピング濃度を有する。局所エミッタコンタクト領域は、エミッタメサの側壁から横方向に間隔を置いて配置される。局所エミッタコンタクト領域上にエミッタオーミックコンタクトがある。

局所エミッタコンタクト領域は、エミッタメサの側壁から約２μｍ以上の間隔で配置することができる。

バイポーラ接合トランジスタはさらに、エミッタメサの側壁上に、局所エミッタコンタクト領域とバッファ層の両方に接触するように延びる導電層を含むことができる。エミッタオーミックコンタクトは、導電層とオーミックコンタクトを形成することができる。

バイポーラ接合トランジスタはさらにベースコンタクト領域を含むことができ、このベースコンタクト領域はベース層の中に延び、第２の導電型を有し、ベース層のドーピング濃度よりも高いドーピング濃度を有する。ベースコンタクト領域上にベースオーミックコンタクトがある。

メサ段差は、約０．３μｍ以下の高さを有することができる。さらに、メサ段差は、エミッタメサの側壁から約２μｍ以上の間隔で配置することができる。

バッファ層は、ベース層のドーピング濃度よりも低いドーピング濃度を有することができる。いくつかの実施形態では、バッファ層は、バッファ層とベース層の間のｐ−ｎ接合部のビルトイン電位によってバッファ層の、第２の厚さを有する部分が完全に空乏化されるように選択されたドーピング濃度を有することができる。

コレクタ、ドリフト層、ベース層、バッファ層およびエミッタメサは、炭化ケイ素を含む。

いくつかの実施形態による電力半導体デバイスは、第１の導電型を有する第１の層と、この第１の層上の第２の層とを含み、この第２の層は、第１の導電型と反対の第２の導電型を有し、第１の層の第１のドーピング濃度よりも高い第２のドーピング濃度を有する。第２の層上に、第１の導電型を有する第３の層があり、第２の層とｐ−ｎ接合部を形成する。第３の層は、第２の層の第２のドーピング濃度よりも低い第３のドーピング濃度を有する。第１の導電型を有するメサが第３の層になり側壁を有する。バッファ層は、メサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含むことができる。メサの下の第３の層の第１の厚さは、メサ段差外側の第３の層の第２の厚さよりも厚い。

電力半導体デバイスはさらに、メサ上にコンタクト領域を含むことができ、このコンタクト領域は第１の導電型を有し、メサの第５のドーピング濃度よりも高い第４のドーピング濃度を有し、メサの側壁から横方向に間隔を置いて配置される。コンタクト領域上にオーミックコンタクトがある。

電力半導体デバイスはさらに、メサの側壁上に、コンタクト領域とバッファ層の両方に接触するように延びる導電層をさらに備えることができ、オーミックコンタクトは、導電層とオーミックコンタクトを形成することができる。

いくつかの実施形態による電子デバイスを形成する方法は、第１の導電型を有するドリフト層を設けるステップと、ドリフト層上に、第１の導電型と反対の第２の導電型を有する半導体層を設けるステップと、半導体層上に、第１の導電型を有するバッファ層を設けるステップと、バッファ層を選択的にエッチングして、バッファ層の、第１の厚さを有する第１の部分、およびバッファ層の、第１の厚さよりも薄い第２の厚さを有する第２の部分を画定するメサ段差を形成するステップとを含む。この方法はさらに、バッファ層の第１の部分上にメサを設けるステップを含み、このメサは、第１の導電型を有するとともに、バッファ層の第１の部分を部分的に露出しバッファ層のメサ段差から横方向に間隔を置いて配置されたメサ側壁を有する。

本発明のさらなる理解が得られるように含められ、本明細書に組み込まれてその一部を構成する添付の図面は、本発明の特定の実施形態（１つまたは複数）を示す。
従来のメサ終端ＰＩＮダイオード構造の断面図である。 本発明のいくつかの実施形態によるバイポーラ接合トランジスタ構造の断面図である。 本発明のいくつかの実施形態によるバイポーラ接合トランジスタ構造の断面図である。 従来のバイポーラ接合トランジスタ構造の劣化挙動と、本発明の実施形態によるバイポーラ接合トランジスタ構造の劣化挙動とを比較するグラフである。 従来のバイポーラ接合トランジスタ構造の劣化挙動と、本発明の実施形態によるバイポーラ接合トランジスタ構造の劣化挙動とを比較するグラフである。 本発明の別の実施形態によるデバイス構造の断面図である。 本発明の別の実施形態によるデバイス構造の断面図である。 いくつかの実施形態による半導体デバイスの形成を示す断面図である。 いくつかの実施形態による半導体デバイスの形成を示す断面図である。 いくつかの実施形態による半導体デバイスの形成を示す断面図である。 いくつかの実施形態による半導体デバイスの形成を示す断面図である。

次に、本発明の実施形態が示された添付の図面を参照して、以下で本発明の実施形態をより完全に説明する。しかし、本発明は、多くの異なる形態で実施することもでき、本明細書に示す諸実施形態に限定されるものと解釈されるべきではない。そうではなく、これらの実施形態は、この開示が当業者にとって十分かつ完璧で、本発明の範囲を完全に伝えるものになるように提示される。同じ番号は、全体を通して同じ要素を指す。

本明細書では、様々な要素を示すために第１、第２などの用語が使用されることがあるが、これらの用語によってこれらの要素が限定されるものではないことを理解されたい。これらの用語はただ単に、１つの要素を他のものと区別するために使用される。例えば、本発明の範囲から逸脱することなく、第１の要素が第２の要素と呼ばれることがあり、類似して、第２の要素が第１の要素と呼ばれることもありうる。本明細書では、「および／または」という用語は、関連して列記された１つまたは複数の物品の、任意およびすべての組合せを含む。

本明細書で使用される術語は、特定の実施形態を説明することだけを目的とし、本発明を限定するものではない。本明細書では、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈で明らかにそうではないと示されない限り、複数形も同様に含むものとする。さらに、「ｃｏｍｐｒｉｓｅ（備える、含む）」、「ｃｏｍｐｒｉｓｉｎｇ（備える、含む）」「ｉｎｃｌｕｄｅ（含む）」および／または「ｉｎｃｌｕｄｉｎｇ（含む）」という用語は、本明細書で使用された場合、提示された特徴、整数、ステップ、動作、要素、および／または構成要素が存在することを明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらの群が存在すること、または追加されることを除外しないと理解されたい。

別に定義されない限り、本明細書で使用されるすべての用語（技術用語および科学用語を含む）は、本発明が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。さらに、本明細書で使用される各用語は、本明細書の文脈および関連技術分野におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で特にそのように定義されない限り、理想化された、または過度に形式的な意味に解釈されるものではないことを理解されたい。

層、領域、または基板などの要素が別の要素の「上に（ｏｎ）」ある、または別の要素の「上へと（ｏｎｔｏ）」延びると言及された場合、この要素は別の要素の直接上にありうる、または直接上へと延びうる、または介在要素もまた存在しうると理解されたい。対照的に、ある要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」、または別の要素の「直接上へと（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びると言及された場合には、介在要素が存在しない。また、ある要素が別の要素に「接続」または「結合」されていると言及された場合、この要素は別の要素に直接接続または結合されていることがあり、または介在要素が存在することもあると理解されたい。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及された場合には、介在要素が存在しない。

本明細書では、「下に（ｂｅｌｏｗ）」「上に（ａｂｏｖｅ）」「上方に（ｕｐｐｅｒ）」「下方に（ｌｏｗｅｒ）」「水平に」「横方向に」「垂直に」「の下に（ｂｅｎｅａｔｈ）」「の上に（ｏｖｅｒ）」「上に（ｏｎ）」などの相対概念を表す語が、図に示されるように、１つの要素、層または領域と別の要素、層または領域との関係を示すために使用されることがある。これらの語は、図に描かれた方向に加えて、デバイスの別の方向も包含するものであると理解されたい。

本発明の諸実施形態を本明細書で、本発明の理想化された実施形態（および介在構造物）の概略図である断面図を参照して説明する。図面中の層および領域の厚さは、図を見やすくするために誇張されていることがある。加えて、図の形状との相違が、例えば製造技法および／または許容誤差の結果として予想されるべきである。したがって、本発明の諸実施形態は、本明細書に図示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造により生じる形状の偏差を含むものである。例えば、長方形として図示された注入領域は通常、丸みのあるまたは湾曲したフィーチャを有し、かつ／またはそのエッジにおいて注入濃度の、注入領域から非注入領域への不連続な変化ではない、ある傾斜を有する。同じように、注入によって形成された埋込み領域が、その埋込み領域と注入がそこを通して行われる表面との間の領域内で、いくらかの注入をもたらすことがある。したがって、図に示された各領域は概略的な性質のものであり、それらの形状は、デバイスのある領域の実際の形状を示すものではなく、かつ本発明の範囲を限定するものではない。

本発明のいくつかの実施形態を、ｎ型またはｐ型などの導電型を有するものとして特徴付けられる半導体の層および／または領域を参照して説明する。ｎ型またはｐ型は、層および／または領域内の多数キャリア濃度を指している。すなわち、ｎ型材料は、負に荷電した電子の多数平衡濃度を有し、ｐ型材料は、正に荷電したホールの多数平衡濃度を有する。材料によっては、「＋」または「−」付きで指定されて（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、ｐ−−など）、他の層または領域に比べて相対的に高い（「＋」）または低い（「−」）多数キャリア濃度を示すことがある。しかし、このような表記は、ある層または領域内に多数キャリアまたは少数キャリアの特定の濃度が存在することを意味しない。

上記のように、炭化ケイ素（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）は、高電力、高温および／または高周波の用途に適したデバイスと考えられる。しかし、このようなデバイスには、経時的に、かつ／または動作ストレスによりデバイスの電流−電圧特性が劣化する電流利得劣化がありうる。従来の技術では、エピタキシャル再成長でデバイス表面上に堆積させた突起層を組み込むことによって、ＳｉＣ ＢＪＴデバイスにおける電流劣化に対処する。しかし、突起を形成した後のＲＩＥ、および／または誘導結合プラズマ（ＩＣＰ）ドライエッチング処理によって生じる結晶損傷は除去されず、その結果、表面再結合速度を大きく改善することができなくなる。ＢＪＴデバイスのオン状態の間、コレクタ電流集中がエミッタ側壁上のキャリア再結合を悪化させ、これは、オージェ再結合および／または界面トラップ発生を増大させうる。

本発明の諸実施形態では、エミッタ側壁に沿った、および／またはベース上部面での表面再結合を低減および／またはなくし、それによって、電流利得劣化を潜在的に低減および／またはなくすることができる。

本発明のいくつかの実施形態によるデバイス構造は、デバイス中の電流伝導経路を変えることによって界面トラップ発生を単体または共同で低減できる１つまたは複数のフィーチャを含むことができる。いくつかの実施形態では、デバイス中の電流伝導経路を変えることで、ドライエッチングを用いることにより起こりうる問題を低減および／または軽減することができる。

本発明のＮＰＮ ＢＪＴ構造における実施形態を以下で説明する。しかし、本発明は、ＩＧＢＴ、ＧＴＯなど他の多くの電力バイポーラデバイスにおいて実施することもできる。

いくつかの実施形態によるＢＪＴ １００の簡略化断面図が図２に示されている。ＢＪＴ構造１００は、第１の導電型（すなわちｎ型またはｐ型）を有するコレクタ１２２と、コレクタ１２２上の、第１の導電型を有し低濃度ドープされたドリフト層１２０と、ドリフト層１２０上の、第１の導電型と反対の第２の導電型（すなわちｐ型またはｎ型）を有するベース層１１８とを含む。ベース層１１８は、ドリフト層よりも高濃度でドープされ、例えば約３×１０¹⁷ｃｍ^-3から約５×１０¹⁸ｃｍ^-3のドーピング濃度を有することができる。

構造１００内の半導体層は、炭化ケイ素のエピタキシャル領域および／または注入領域として形成することができる。しかし、いくつかの実施形態による構造は、他の材料／方法を使用しても形成できることを理解されたい。

例えば、ドリフト層１２０は、約２×１０¹⁴から約１×１０¹⁷ｃｍ^-3のドーピング濃度を有する、２Ｈ、４Ｈ、６Ｈ、３Ｃおよび／または１５Ｒのポリタイプの炭化ケイ素から形成することができる。ドリフト層１２０の厚さおよびドーピングは、所望の阻止電圧および／またはオン抵抗が得られるように選択することができる。例えば、１０ｋＶの阻止電圧を有するデバイスでは、ドリフト層１２０は、約１００μｍの厚さおよび約２×１０¹⁴ｃｍ^-3のドーピング濃度を有することができる。

コレクタ１２２は成長基板とすることができ、いくつかの実施形態では、２Ｈ、４Ｈ、６Ｈ、３Ｃおよび／または１５Ｒのポリタイプのオン軸（ｏｎ−ａｘｉｓ）またはオフ軸（ｏｆｆ−ａｘｉｓ）炭化ケイ素のバルク単結晶を含むことができる。コレクタ１２２は、約１×１０¹⁸ｃｍ^-3から約５×１０²⁰ｃｍ^-3のドーピング濃度を有することができる。いくつかの実施形態では、ドリフト層１２０は、バルク単結晶４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣの基板を備えることができ、コレクタ１２２は、ドリフト層１２０上に注入領域またはエピタキシャル領域を備えることができる。

ベース層１１８上に、第１の導電型を有し低濃度ドープされたバッファ層１１６が形成され、バッファ層１１６上に、第１の導電型を有するエミッタメサ１１４が形成される。バッファ層１１６とベース層１１８とが反対の導電型を有するので、冶金ｐ−ｎ接合部Ｊ１が、バッファ層１１６とベース層１１８の間の界面に形成される。バッファ層１１６は、ベース層よりも低いドーピング濃度を有することができ、その結果、ｐ−ｎ接合部Ｊ１の空乏領域はバッファ層１１６の中へと十分遠く延びて、バッファ層１１６のかなりの部分を空乏化できるようになる。

バッファ層１１６は、エミッタメサ１１４近傍のメサ段差１２８を含む。バッファ層１１６内のメサ段差１２８は、メサコーナー部に段差を設けることによって、エミッタ／ベースコーナー部での電流集中を低減することができる。さらに、メサ段差１２８は、ベース電流をバッファ層１１６の表面から撤退させることができる抵抗増大をもたらすことができる。

メサ段差１２８は、ベース層１１８の上面の、低濃度でドープされたバッファ層１１６を選択的にエッチングすることによって形成することができる。例えば、バッファ層１１６は、約０．３μｍから約０．５μｍの厚さを有するエピタキシャル層としてベース層１１８上に形成することができる。バッファ層１１６は、約１×１０¹⁶ｃｍ^-3から約５×１０¹⁷ｃｍ^-3のドーピング濃度、具体的には約１×１０¹⁷ｃｍ^-3のドーピング濃度を有することができる。バッファ層１１６は、マスキング及び異方性エッチングされて、約０．３μｍの厚さまでバッファ層１１６の一部分の厚さを低減することができる。メサ段差１２８の高さ（ｈ）は、約０．４μｍ以下とすることができ、いくつかの実施形態では約０．３μｍ以下とすることができる。メサ段差１２８は、エミッタメサ１１４の側壁１１４Ａから約２μｍ以上の距離（ｄ１）に配置することができる。

第２の導電型を有し、高濃度でドープされたベースコンタクト領域１２６（例えば、約１×１０¹⁹ｃｍ^-3を超える）は、例えばエピタキシャル再成長によって形成することができ、その上にベースオーミックコンタクト１２７を形成することができる。ベースコンタクト領域１２６は、バッファ層１１６を貫通し、かつ／またはそれに隣接してベース層１１８の中へと延びる。コレクタ１２２上にコレクタオーミックコンタクト１２５が形成される。ｎ型およびｐ型の炭化ケイ素へのオーミックコンタクトの形成は、当技術分野でよく知られている。

バッファ層１１６の、段差１２８を形成するためにエッチングされる部分は、ベース層１１８とバッファ層１１６との間の冶金接合部Ｊ１のビルトイン電位によって完全に空乏化される厚さまでエッチングすることができる。つまり、バッファ層１１６のドーピングは、接合部Ｊ１のビルトイン電位によってバッファ層１１６のエッチングされた部分を完全に空乏化する厚さと一緒に選択することができる（しかし、いくつかの実施形態では、バッファ層１１６の一部分が部分的にしか空乏化されないこともある）。

バッファ層１１６の一部分が接合部Ｊ１のビルトイン電位によって空乏化されるので、バッファ層１１６は、メサ段差１２８をエッチングするためのエッチングストッパの働きをすることができる。つまり、エッチング面に探針を当て、ある電圧をエッチング中にそのエッチング面に印加することによって、エッチングの深さ制御を行うことができる。印加電圧に応じて探針を通過する電流のレベルは、エッチングされる層のキャリア濃度が変化するにつれて変化する。

いくつかの実施形態では、ベース／バッファ接合部Ｊ１のビルトイン電位によってバッファ層１１６の厚い部分が部分的にしか空乏化されなくても、エミッタ／ベースコーナー部に集中する電流を低減することができる。

いくつかの実施形態では、エミッタメサ１１４上に任意選択の局所エミッタコンタクト領域１１２を形成することができる。局所エミッタコンタクト領域１１２上に、エミッタコンタクト１２３を形成することができる。局所エミッタコンタクト領域１１２は、エミッタメサ１１４の幅よりも小さい幅を有することができる。すなわち、局所エミッタコンタクト領域１１２の、メサ段差１２８に面する縁部は、エミッタメサ１１４の縁部から横方向に間隔を置いて配置される。いくつかの実施形態では、局所エミッタコンタクト領域１１２の縁部は、エミッタメサ１１４の側壁１１４Ａから２μｍを超える距離（ｄ２）に配置されて、エミッタメサ１１４の側壁１１４Ａから横方向に間隔を置いて配置された電流伝導経路を形成する。

局所エミッタコンタクト領域１１２は、それとの良好なオーミックコンタクトを得るために高濃度でドープすることができ（例えば、約１×１０¹⁹ｃｍ^-3を超える）、エミッタメサ１１４のドーピングは、約２×１０¹⁸ｃｍ^-3未満とすることができる。

エミッタメサ１１４の横方向抵抗により、オン状態でのコレクタ電流は、エミッタメサ１１４の側壁１１４Ａから伝導することができ、それによって、エミッタメサ１１４の側壁１１４Ａに沿った界面トラップの発生が潜在的に低減することができる。

本発明の別の実施形態が図３に示されている。そこに示されたように、エミッタメサ１１４の上面および側面に第２の導電型材料からなる任意選択の導電層２２４を形成することができる。導電層２２４は、高濃度でドープすることができる。その一方の端部で、導電層２２４は、エミッタコンタクト１２３とのオーミックコンタクトを形成することができる。他方の端部では、導電層２２４は、エミッタメサ１１４とメサ段差１２８との間のバッファ層１１６上で終端する。導電層２２４は、ベース層１１８から注入されたキャリア（例えば、ベース１１８がｐ型の場合にはホール）に対するシンクとしての働きをし、それによって、このようなキャリアが、エミッタ１１４によって供給された反対の導電型のキャリア（例えば電子）と再結合する確率が低減する。

導電層２２４は、エピタキシャル再成長によって例えば、ベースコンタクト領域１２６が形成されるときと同じタイプに形成することができる。再成長エピタキシャル層は選択的にエッチングして、再成長エピタキシャル材料の一部をエミッタメサ１１４上に残すことができる。

図４Ａおよび図４Ｂは、同じウェハ上に製造された従来の構造を有するＢＪＴと、本発明の実施形態による構造を有するＢＪＴとの各電流劣化挙動を比較している。具体的には、図４Ａは、従来のＳｉＣ ＢＪＴ構造の電流−電圧特性を、５分間のＩｃ＝２ＡおよびＩｂ＝５０ｍＡの電流ストレスの前（曲線４０２）および後（曲線４０４）で示す。図４Ａには顕著な電流劣化が認められる。

図４Ｂは、いくつかの実施形態による、メサ段差、導電層および局所エミッタを含むＳｉＣ ＢＪＴ構造の電流−電圧特性（曲線４０６）を示す。この構造では、２０分間のＩｃ＝３ＡおよびＩｂ＝１００ｍＡの電流ストレスの後でも顕著な劣化が認められない。

図５および図６は、本発明の様々な実施形態を用いることができる別のタイプのデバイスを示す。それぞれの場合で、このデバイスは、ドリフト層およびバッファ層を含み、このバッファ層はメサ段差を含む。図５および図６の実施形態に示されたように、デバイスのドリフト層はｐ型またはｎ型とすることができ、バッファ層および埋込み接合部は反対の導電型（すなわちｎ型またはｐ型）を有することができる。

図５は、いくつかの実施形態によるｎ型ゲートターンオフ（ＧＴＯ）サイリスタ３００を示す。ＧＴＯ ３００は、ｐ型層３２２上にｎ型ドリフト層３２０を含む。ｎ型ドリフト層３２０上にｐ型層３１８が形成される。ｐ型層３１８上に、メサ段差３２８を含むｎ型バッファ層３１６が形成される。ｎ型バッファ層３１６上にｎ型メサ３１４が形成され、ｎ型メサ３１４上にはｎ＋コンタクト層３１２が形成される。バッファ層３１６は、メサ３１４の側壁を通り過ぎてｐ型層３１８の上に延びるメサ段差３２８を形成する。メサ３１４の側壁上にはｐ型導電層３２４があり、バッファ層３１６と接触する。カソードコンタクト３２３が、ｎ＋コンタクト層３１２ならびに導電層３２４とのオーミックコンタクトを形成する。ｐ型層３２２上にアノードコンタクト３２５がある。図５には示されていないが、ｐ型層３２２上にゲートコンタクトを形成することができる。

図６は、いくつかの実施形態による、ｎ＋ドレイン層４２２上にｎ型ドリフト層４２０を含むＵＭＯＳＦＥＴ（Ｕ字形金属酸化膜半導体電界効果トランジスタ）構造４００を示す。ｎ＋ドリフト層４２０上にｐ型ボディ層４１８が形成される。ｐ型ボディ層４１８上に、メサ段差４２８を含むｎ型バッファ層４１６が形成される。ｎ型バッファ層４１６上にｎ型ソースメサ４１４が形成される。バッファ層４１６は、ソースメサ４１４の第１の側壁を通り過ぎてｐ型ボディ層４１８の上に延びるメサ段差４２８を形成する。ソースメサ４１４の第１面と反対の第２面上にゲート酸化物４３２が形成され、ゲート酸化物４３２上にはゲート電極４３０がある。ソースメサ４１４上にソースオーミックコンタクト４２３があり、ｎ＋ドレイン層４２２上にドレインオーミックコンタクト４２５がある。

図７Ａから７Ｄは、いくつかの実施形態による半導体デバイスの形成を示す断面図である。図７Ａを参照すると、第１の導電型を有するコレクタ層１２２上に、第１の導電型を有するドリフト層１２０がエピタキシャル半導体層として形成される。コレクタ層１２２は、例えばｎ＋炭化ケイ素基板とすることができる。ドリフト層１２０上に、第１の導電型と反対の第２の導電型を有するベース層１１８が形成される。ベース層１１８上に、第１の導電型を有し低濃度でドープされたバッファ層１１６が形成される。バッファ層１１６は、ベース層１１８よりも低いドーピング濃度を有し、ベース層１１８とｐ−ｎ接合部を形成する。

図７Ｂを参照すると、マスク１７０がバッファ層１１６上に形成され、バッファ層１１６の一部分を露出するように選択的にパターニングされる。次に、このバッファ層は、例えば反応性イオンエッチング１７５を用いてエッチングされてメサ段差１２８が形成され、メサ段差１２８はバッファ層の、第１の厚さを有する第１の部分と、バッファ層の、第１の厚さよりも薄い第２の厚さを有する第２の部分とを画定する。

図７Ｃを参照すると、マスク１７０が除去され、バッファ層の第１の部分上に、第１の導電型を有するエミッタメサ１１４が形成される。エミッタメサ１１４は、例えばマスキングおよびエピタキシャル再成長によって形成することができる。いくつかの実施形態では、エミッタメサは、エピタキシャル層をマスキングしエッチングすることによって形成することができる。エミッタメサ１１４は、メサ側壁１１４Ａを有する。エミッタメサ１１４は、バッファ層の第１の部分を部分的に露出し、メサ側壁１１４Ａは、メサ段差１２８から横方向に間隔を置いて配置される。メサ１１４上に、第１の導電型を有する局所的なエミッタコンタクト領域１１２が形成される。局所エミッタコンタクト領域１１２は、メサ側壁１１４Ａから間隔を置いて配置することできる。

図７Ｄを参照すると、エミッタメサ１１４の側壁１１４Ａ上に導電層２２４を形成することができる。導電層２２４は、第２の導電型を有することができ、バッファ層１１６から局所エミッタコンタクト領域１１２まで延びることができる。高濃度でドープされたベースコンタクト領域１２６をベース層１１８と接触して設けることができる。導電層２２４およびベースコンタクト領域１２６は、例えばマスキングおよびエピタキシャル再成長によって形成することができる。オーミックコンタクト１２３、１２５および１２７は、それぞれ局所エミッタコンタクト領域１１２、コレクタ層１２２およびベースコンタクト層１２７の上に形成することができる。

図面および明細書では、本発明の典型的な好ましい実施形態を開示しており、特殊な用語が用いられているが、これらは限定の目的ではなく、一般的および説明的な意味でのみ使用され、本発明の範囲は添付の特許請求の範囲に記載されている。

Claims (15)

1. 第１の導電型を有するコレクタと、
   前記コレクタ上の、前記第１の導電型を有するドリフト層と、
   前記ドリフト層上の、前記第１の導電型と反対の第２の導電型を有するベース層と、
   前記ベース層上の、前記第１の導電型を有し前記ベース層とｐ−ｎ接合部を形成するバッファ層であって、前記ベース層のドーピング濃度よりも低いドーピング濃度を有するバッファ層と、
   前記バッファ層上の、前記第１の導電型を有し側壁を有するエミッタメサと、
   前記バッファ層を貫通して前記ベース層の中へと延びるベースコンタクト領域であって、第２の導電型を有し、かつ前記ベース層のドーピング濃度よりも高いドーピング濃度を有する前記ベースコンタクト領域と
   を備え、
   前記バッファ層は、前記エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を備え、前記エミッタメサの下の前記バッファ層の第１の厚さは、前記メサ段差外側の前記バッファ層の第２の厚さよりも厚いことを特徴とするバイポーラ接合トランジスタ。
2. 前記エミッタメサ上の局所エミッタコンタクト領域であって、第１の導電型を有し、前記エミッタメサのドーピング濃度よりも高いドーピング濃度を有し、前記エミッタメサの側壁から横方向に間隔を置いて配置されたエミッタコンタクト領域と、
   前記局所エミッタコンタクト領域上のエミッタオーミックコンタクトと
   をさらに備えることを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
3. 前記エミッタメサの側壁上の、前記局所エミッタコンタクト領域と前記バッファ層の両方に接触するように延びる導電層をさらに備え、前記エミッタオーミックコンタクトは、前記導電層とオーミックコンタクトを形成することを特徴とする請求項２に記載のバイポーラ接合トランジスタ。
4. 前記局所エミッタコンタクト領域は、前記エミッタメサの側壁から２μｍ以上の間隔で配置されることを特徴とする請求項２に記載のバイポーラ接合トランジスタ。
5. 前記ベース層の申に延びるベースコンタクト領域であって、第２の導電型を有し、前記ベース層のドーピング濃度よりも高いドーピング濃度を有するベースコンタクト領域と、
   前記ベースコンタクト領域上のベースオーミックコンタクトと
   をさらに備えることを特徴とする請求項４に記載のバイポーラ接合トランジスタ。
6. 前記ベースコンタクト領域上のベースオーミックコンタクトをさらに備えることを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
7. 前記メサ段差は、０．３μｍ以下の高さを有することを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
8. 前記メサ段差は、前記エミッタメサの側壁から２μｍ以上の間隔で配置されることを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
9. 前記バッファ層は、前記エミッタメサのドーピング濃度よりも低いドーピング濃度を有することを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
10. 前記バッファ層は、前記バッファ層と前記ベース層の間のｐ−ｎ接合部のビルトイン電位によって前記バッファ層の、前記第２の厚さを有する部分が完全に空乏化されるように選択されたドーピング濃度を有することを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
11. 前記コレクタ、前記ドリフト層、前記ベース層、前記バッファ層および前記エミッタメサは炭化ケイ素を含むことを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
12. 第１の導電型を有する第１の層と、
    前記第１の層上の第２の層であって、前記第１の導電型と反対の第２の導電型を有し、前記第１の層の第１のドーピング濃度よりも高い第２のドーピング濃度を有する第２の層と、
    前記第２の層上の、前記第１の導電型を有し前記第２の層とｐ−ｎ接合部を形成する第３の層であって、前記第２の層の前記第２のドーピング濃度よりも低い第３のドーピング濃度を有する第３の層と、
    前記第３の層上の、前記第１の導電型を有し側壁を有するメサと、
    前記第３の層を貫通して第２の層の中へと延びるコンタクト領域であって、第２の導電型を有し、かつ前記第２の層のドーピング濃度よりも高いドーピング濃度を有する前記コンタクト領域と
    を備え、
    前記第３の層は、前記メサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を備え、前記メサの下の前記第３の層の第１の厚さは、前記メサ段差外側の前記第３の層の第２の厚さよりも厚いことを特徴とする電力半導体デバイス。
13. 前記メサ上のコンタクト領域であって、第１の導電型を有し、前記メサの第５のドーピング濃度よりも高い第４のドービング濃度を有し、前記メサの側壁から横方向に間隔を置いて配置されたコンタクト領域と、
    前記コンタクト領域上のオーミックコンタクトと
    をさらに備えることを特徴とする請求項１２に記載の電力半導体デバイス。
14. 前記メサの側壁上の、前記コンタクト領域と前記第３の層の両方に接触するように延びる導電層をさらに備え、前記オーミックコンタクトは、前記導電層とオーミックコンタクトを形成することを特徴とする請求項１３に記載の電力半導体デバイス。
15. 電子デバイスを形成する方法であって、
    第１の導電型を有するドリフト層を設けるステップと、
    前記ドリフト層上に、前記第１の導電型と反対の第２の導電型を有する半導体層を設けるステップと、
    前記半導体層上に、前記第１の導電型を有するバッファ層を設けるステップと、
    前記バッファ層を選択的にエッチングして、前記バッファ層の、第１の厚さを有する第１の部分、および前記バッファ層の、前記第１の厚さよりも薄い第２の厚さを有する第２の部分を画定するメサ段差を形成するステップと、
    前記バッファ層を貫通して前記半導体層の中へと延びるコンタクト層であって、第２の導電型を有し、かつ前記半導体層のドーピング濃度よりも高いドーピング濃度を有する前記コンタクト層を形成するステップと、
    前記バッファ層の前記第１の部分上にメサを設けるステップであって、前記メサは、前記第１の導電型を有するとともに、前記バッファ層の前記第１の部分を部分的に露出し前記バッファ層の前記メサ段差から横方向に間隔を置いて配置されたメサ側壁を有する、ステップと
    を含む電子デバイスを形成する方法。

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