SE537101C2 - Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent - Google Patents

Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent Download PDF

Info

Publication number
SE537101C2
SE537101C2 SE1050298A SE1050298A SE537101C2 SE 537101 C2 SE537101 C2 SE 537101C2 SE 1050298 A SE1050298 A SE 1050298A SE 1050298 A SE1050298 A SE 1050298A SE 537101 C2 SE537101 C2 SE 537101C2
Authority
SE
Sweden
Prior art keywords
target substrate
masking layer
profile
etching
layer
Prior art date
Application number
SE1050298A
Other languages
English (en)
Other versions
SE1050298A1 (sv
Inventor
Krister Gumaelius
Original Assignee
Fairchild Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor filed Critical Fairchild Semiconductor
Priority to SE1050298A priority Critical patent/SE537101C2/sv
Priority to KR1020127028454A priority patent/KR20130030258A/ko
Priority to CN2011800266048A priority patent/CN103026459A/zh
Priority to EP11712516.1A priority patent/EP2553715B1/en
Priority to PCT/EP2011/054850 priority patent/WO2011120979A1/en
Publication of SE1050298A1 publication Critical patent/SE1050298A1/sv
Priority to US13/629,174 priority patent/US8748943B2/en
Publication of SE537101C2 publication Critical patent/SE537101C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Description

20 25 30 537 101 penetrationseffekten (”punch-through effect”), varvid utarmningsområdet vid bas-kollektorgränsen kan möta utarmningsområdet vid bas-emittergränsen om basområdet är för tunt. Utarmningsområdet är ett rymdladdningsområde hos målsubstratet i vilket halvledarmaterialet är utarmat på laddningsbärare.
Under sådana omständigheter kortsluts kollektorområdet fullständigt till emitterområdet och en stor ström flödar mellan kollektorområdet och emitterområdet. Således är basområdets tjocklek för en viss dopingkoncentration å ena sidan företrädesvis tjockare för att öka BJT:ns elektriska genombrottsspänning och å andra sidan företrädesvis tunnare för att öka BJT:ns förstärkning.
Vidare kan ovan nämnda penetrationseffekt, varvid den bipolära transistorn praktiskt taget inte har någon bas (eller varvid den effektiva basens bredd operativt är reducerad till noll), inträffa lättare (d.v.s. vid en lägre kollektor-basspänning) om det finns defekter vid gränsen mellan emitterområdet och basområdet.
I tillverkningen av en mesaetsad BJT, eller andra sorters halvledarkomponenter som innefattar en mesastruktur eller liknande, är ett kritiskt processteg plasmaetsning (eller torretsning) som används för utformning av en struktur som har en vertikal eller nästan vertikal sidovägg i ett halvledarmaterial, t.ex. kiselkarbid (SiC). Torretsning används normalt för utformning av emitterområdet och för avslutning av bas-emitterövergången.
Torretsning kan emellertid vid en vertikal eller nästan vertikal sidovägg i ett halvledarmaterial, såsom t.ex. SiC, resultera i bildande av ett dike vid väggens bas, vilket kan försämra funktionen hos den resulterande halvledarkomponenten. I det följande kommer bildandet av ett sådant dike att benämnas ”dikeseffekten”.
För en BJT kan bildandet av ett sådant dike vid gränsen mellan basområdet och emitterområdet resultera i att basområdets effektiva tjocklek minskas och inte motsvarar den från början tänkta tjockleken hos basområdet som deponerats eller växts på substratet, vilket därigenom resulterar i att avståndet för genombrottet av ett högt elektriskt fält till toppskiktet 10 15 20 25 30 537 101 (emitterområdet) minskar. Således måste den bipolära transistorns basområde vara tillräckligt tjockt för reducering av penetrationseffekten, vilket dock minskar den bipolära transistorns förstärkning. Dessutom kan materialet nära toppskiktet omfördelas och förflyttas till diket under efterföljande högtemperaturvärmebehandling av halvledarkomponenten.
Materialförflyttningen i kombination med diket kan orsaka en okontrollerad dopning och dålig materialkvalitet i en känslig del hos transistorn (t.ex. vid emitter-/basövergången), varigenom BJT:ns prestanda försämras.
Följaktligen finns ett behov av att tillhandahålla nya sorters konstruktioner för halvledarkomponenter och/eller nya tillverkningsförfaranden som skulle avhjälpa åtminstone några av ovan nämnda nackdelar och/eller möjliggöra åstadkommande av halvledarkomponenter med förbättrade egenskaper.
SAMMANFATTNING AV UPPFINNINGEN Ett ändamål med föreliggande uppfinning är att avhjälpa ovan nämnda nackdelar och svårigheter hos känd teknik och åstadkomma ett förbättrat alternativ till tekniken ovan och känd teknik. l allmänhet är det ett ändamål med föreliggande uppfinning att åstadkomma en halvledarkomponent med förbättrade egenskaper. Vidare är det ett ändamål med föreliggande uppfinning att åstadkomma ett förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent som minskar ovan nämnda penetrationseffekt.
Dessa och andra ändamål med föreliggande uppfinning uppnås med ett förfarande såsom definieras i krav 1 och en halvledarkomponent såsom definieras i krav 11. Föredragna utföringsformer definieras i de osjälvständiga kraven.
Enligt en första aspekt av föreliggande uppfinning åstadkommes ett förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent. Förfarandet innefattar steget att tillhandahålla ett maskeringsskikt på målsubstratet och steget att tillhandahålla en 10 15 20 25 30 537 101 trappliknande profil i maskeringsskiktet så att höjden av ett steg hos den trappliknande profilen är mindre än maskeringsskiktets tjocklek. Vidare innefattar förfarandet steget att utföra samtidig anisotrop etsning av maskeringsskiktet och målsubstratet så att en struktur som har en trappliknande profil utformas i målsubstratet.
Föreliggande uppfinning baseras på insikten att etsning av en vertikal eller nästan vertikal vägg hos en struktur i ett målsubstrat kan resultera i ett dike vid en sådan väggs bas, d.v.s. vid strukturens bas (eller med andra ord vid övergången mellan strukturen som ska utformas och den resterande delen av målsubstratet). l förfaranden enligt känd teknik, varvid maskeringsskiktet inte innefattar en trappliknande profil, förstärks etsningen vid basen hos strukturen som utformas så att ett dike bildas. Vid användning av ett maskeringsskikt som har en trappliknande profil, d.v.s. ett flertal steg vars höjd är mindre än maskeringslagrets tjocklek, kan en struktur som har en trappliknande profil utformas i målsubstratet genom att utföra anisotrop etsning av maskeringsskiktet och målsubstratet samtidigt. Den samtidiga anisotropa etsningen av maskeringsskiktet och målsubstratet (d.v.s. medan målsubstratet etsas, etsas även maskeringsskiktet) möjliggör överföringen (antingen i återgivningen 1:1 eller i något annat förhållande beroende av etsningsselektiviteten mellan maskeringsskiktet och målsubstratet) av den trappliknande profilen som tillhandahållits i maskeringsskiktet till målsubstratet. Förfarandet enligt föreliggande uppfinning ärfördelaktig eftersom det resulterar i en väldigt liten (eller försumbar) dikeseffekt vid vart och ett av stegen hos den trappliknande profilen hos strukturen som utformats i målsubstratet. Således blir det en väldigt liten (eller försumbar) dikeseffekt vid den i målsubstratet utformade strukturens bas. Dikeseffekten vid ett steg hos den trappliknande profilen hos strukturen som ska utformas i målsubstratet är försumbar, eller åtminstone minskad, eftersom höjden av ett steg vid basen av vilken ett dike kan bildas, d.v.s. höjden av maskeringsskiktet ovanpå steget som ska utformas och höjden av steget som utformas i målsubstratet minskar jämfört med förfaranden enligt känd teknik, 10 15 20 25 30 537 101 varvid höjden av den vertikala (eller nästan vertikala) väggen vid basen av vilken ett dike bildas motsvarar maskeringsskiktets totala tjocklek och höjden av väggen hos strukturen som utformats i målsubstratet. Även om en försumbar dikeseffekt kan uppträda vid ett eller flera steg hos den trappliknande profilen som utformats i målsubstratet, är dikeseffekten förminskad på grund av nämnda flertal steg. Med andra ord innebär nämnda flertal steg som utformats i maskeringsskiktet att varje steg blir mindre och grundarejämfört med en profil som bara har en brant vägg i maskeringsskiktet, så att dikeseffekten elimineras eller åtminstone minskas.
Vidare kan den samtidiga etsningen av maskeringsskiktet och målsubstratet för utformning av den trappliknande profilen i målsubstratet resultera i att det översta hörnet (eller kanten) hos ett steg i den trappliknande profilen blir rundad (mjukare), vilket ytterligare minskar dikeseffekten vid stegets bas. För ett steg beläget nära strukturens bas avlägsnas faktiskt maskeringsskiktet tidigt under den anisotropa etsningsprocessen och den inledningsvis vassa kanten på steget rundas under etsningen.
Med föreliggande uppfinning åstadkommes ett förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent med minskad dikeseffekt. Tillämpning av förfarandet enligt föreliggande uppfinning för exempelvis tillverkning av en BJT, minskar risken för penetration mellan emitter- och kollektorområdena. Således är förfarandet enligt föreliggande uppfinning fördelaktigt eftersom det möjliggör tillverkning av halvledarkomponenter med förbättrade egenskaper. Behovet av att kompromissa i konstruktionen av halvledarkomponenten, såsom t.ex. vid fastställandet av basområdets tjocklek hos en BJT, minskar.
Enligt en utföringsform innefattar strukturen som utformats i målsubstratet minst en sidovägg som har ett flertal steg, vilket är fördelaktigt eftersom det är tillräckligt vid tillverkning av t.ex. en BJT, att minst en sidovägg hos strukturen innefattar den trappliknande profilen.
Enligt en utföringsform motsvarar höjden av ett steg hos den trappliknande profilen i maskeringsskiktet mindre än en tredjedel av 10 15 20 25 30 537 101 maskeringsskiktets tjocklek. Användning av minst tre steg, d.v.s. om höjden av ett steg hos den trappliknande profilen i maskeringsskiktet motsvarar mindre än en tredjedel av maskeringsskiktets tjocklek, är fördelaktig eftersom dikeseffekten kan minskas mer effektivt.
Enligt en utföringsform kan förfarandet enligt föreliggande uppfinning innefatta stegen att tillhandahålla ett översta lager på maskeringsskiktet och utforma ett mönster i det översta lagret för att definiera den plana formen (eller arean) hos strukturen som ska utformas i målsubstratet. Med dessa steg kan de yttre dimensionerna hos strukturen som ska utformas i målsubstratet, d.v.s. dimensioner hos strukturens bas, bestämmas. Det översta lagret kan vara ett polymerlager, exempelvis ett fotoresistlager, i vilket ett mönster kan vara utformat genom optisk fotolitografi, elektronstrålelitografi, röntgenlitografi, jonstrålelitografi, nanoavtryckslitografi, eller någon annan form av litografisk teknik inom halvledarteknologin. Vidare är deponeringen av ett översta lager fördelaktig eftersom det kan vara till hjälp i steget att tillhandahålla en trappliknande profil i maskeringsskiktet såsom beskrivs i det följande.
Olika tillverkningstekniker kan användas för utformning av en trappliknande profil i ett maskeringsskikt. Enligt en utföringsform kan steget att tillhandahålla en trappliknande profil i maskeringsskiktet innefatta en sekvens av etsningssteg. I synnerhet kan sekvensen innefatta steg av isotrop och anisotrop etsning. I det följande beskrivs två fördelaktiga alternativ för tillhandahållande av en trappliknande profil i maskeringsskiktet.
Enligt ett första alternativ innefattar sekvensen ett steg med anisotrop etsning för selektiv etsning av maskeringsskiktet längs en (nästan) vertikal riktning (varvid materialet i det översta lagret i vilket ett mönster är utformat påverkas väldigt lite av etsningssteget), varigenom (den vertikala kanten hos) ett steg i maskeringsskiktet utformas. Sekvensen kan vidare innefatta ett steg med isotrop etsning för etsning av maskeringsskiktets material i alla (eller åtminstone nästan alla eller åtminstone inte bara vertikala) riktningar, varigenom maskeringsskiktet etsas i sidled under det översta lagret. Följt av 10 15 20 25 30 537 101 ett ytterligare steg med anisotrop etsning för selektiv etsning av maskeringsskiktet i en vertikal riktning, utformas ett ytterligare steg i maskeringsskiktet. Sekvensen (av steg med anisotrop etsning och steg med isotrop etsning) för utformning av ett steg hos den trappliknande profilen kan sedan upprepas tills det önskade antalet steg har uppnåtts i maskeringsskiktet. Enligt föreliggande utföringsform, kan höjden av ett steg hos den trappliknande profilen bestämmas av parametrar i stegen med isotrop och anisotrop etsning, och bredden av ett steg hos den trappliknande profilen bestämmas av parametrar i steget med isotrop etsning.
Enligt ett andra alternativ kan sekvensen innefatta ett steg med anisotrop etsning för selektiv etsning av maskeringsskiktet i en (nästan) vertikal riktning (varvid materialet i det översta lagret i vilket ett mönster är utformat påverkas väldigt lite av etsningssteget), varigenom ett steg i maskeringsskiktet utformas. Sekvensen kan sedan ytterligare innefatta ett steg med isotrop etsning för etsning av det översta lagrets material i alla (eller åtminstone nästan alla eller åtminstone inte bara vertikala) riktningar, varigenom det översta lagrets storlek (åtminstone dimensionerna i sidled) reduceras. Följt av ett ytterligare steg med anisotrop etsning för selektiv etsning av maskeringsskiktet i en (nästan) vertikal riktning, utformas ett ytterligare steg i maskeringsskiktet. Sekvensen (steg med anisotrop etsning av maskeringsskiktet och steg med isotrop etsning av maskeringsskiktet) för utformning av ett steg hos den trappliknande profilen kan upprepas tills det önskade antalet steg har uppnåtts i maskeringsskiktet. Enligt föreliggande utföringsform kan sekvensen innefatta ett steg med anisotrop etsning för definiering av höjden av ett steg hos den trappliknande profilen i maskeringsskiktet och ett steg med isotrop etsning för minskning av det översta lagrets area (eller storlek), varigenom bredden av ett steg i den trappliknande profilen i maskeringsskiktet bestäms via efterföljande anisotrop etsning av maskeringsskiktet.
Det ovan beskrivna andra alternativet för tillhandahållande av en trappliknande profil i maskeringsskiktet är fördelaktigt eftersom de yttre 10 15 20 25 30 537 101 dimensionerna hos strukturen som utformats i målsubstratet definieras av de inledande yttre dimensionerna hos mönstret som utformats i det översta lagret. Strukturens yttre dimensioner (eller planform) definieras därför noggrannare, vilket är fördelaktigt med hänsyn till t.ex. efterföljande tillverkning (t.ex. utformning av metallkontakter) för vilken strukturens position på målsubstratet företrädesvis är känd.
Det torde inses att man kan variera parametrarna i etsningsprocesserna i en sekvens för att kontrollera de respektive höjderna av de olika stegen hos den trappliknande profilen i maskeringsskiktet. Höjden av ett steg beläget närmast gränsytan mellan strukturen och den resterande delen av substratet, d.v.s. höjden av steget hos den trappliknande profilen som utgör strukturens bas, är med fördel väl bestämd eftersom den kan innefatta en kritisk elektronisk övergång, t.ex. övergången mellan ett p-dopat lager och ett n-dopat lager hos halvledarkomponenten. Höjden av steget kan sedan bestämmas baserat på halvledarkomponentens aktiva lagers respektive tjocklek.
Vanligtvis kan maskeringsskiktet vara en hård mask eller liknande, som används i halvledartillverkning för att motstå en etsningsprocess under vilken materialet som ligger under den hårda masken selektivt påverkas mer av etsningsprocessen än den hårda masken. I föreliggande ansökan menar man med termen ”selektivt” skillnaden i etsningshastighet mellan två olika material när de utsätts för samma etsningsprocess.
Enligt en utföringsform kan etsningshastigheten för utformning av den trappliknande profilen i målsubstratet genom anisotrop etsning väljas att vara väsentligen densamma för målsubstratet och för maskeringsskiktet. Med väsentligen samma etsningshastighet överförs den trappliknande profilen i maskeringsskiktet till målsubstratet med förhållandet 1:1 (eller åtminstone nästan förhållandet 1:1). Den trappliknande profilen hos strukturen som utformats i målsubstratet motsvarar således direkt den trappliknande profilen som inledningsvis tillhandahållits i maskeringsskiktet. Alternativt kan etsningshastigheten väljas till att vara snabbare för målsubstratet än för 10 15 20 25 30 537 101 maskeringsskiktet, såsom t.ex. med förhållandet 2:1, 3:1, 4:1 eller liknande, varigenom den trappliknande profilen i målsubstratet förstärks ijämförelse med målprofilen som tillhandahållits i maskeringsskiktet. Med exempelvis förhållandet 2:1 är höjden av ett steg hos den trappliknande profilen som utformats i målsubstratet två gånger högre än höjden av motsvarande steg hos den trappliknande profilen som tillhandahållits i maskeringsskiktet.
Alternativt kan etsningshastigheten väljas till att vara lägre för målsubstratet än för maskeringsskiktet, t.ex. med förhållandet 1:2, 1:3, 1:4 eller liknande, varigenom höjden av ett steg i den trappliknande profilen i målsubstratet minskar ijämförelse med höjden av motsvarande steg hos den i maskeringsskiktet tillhandahållna trappliknande profilen.
Enligt en utföringsform kan maskeringsskiktet vara en hård mask innefattande ett eller en kombination av materialen kiseldioxid (SiOz) och kiselnitrid (SiXNiLx). Sådana material är fördelaktiga i kombination med ett målsubstrat gjort av t.ex. kisel eller kiselkarbid eftersom både maskeringsskiktet och målsubstratet då kan etsas med samma typ av kemiska ämnen (samma typ av kemi) och således etsas samtidigt.
Enligt en andra aspekt av uppfinningen åstadkommes en halvledarkomponent innefattande ett målsubstrat med ett första område gjort av ett första slags halvledarmaterial och ett andra område gjort av ett andra slags halvledarmaterial. De första och andra slags halvledarmaterialen är olika och de första och andra områdena är intilliggande för bildande av ett aktivt område hos halvledarkomponenten. Vid övergången mellan de första och andra områdena innefattar halvledarkomponenten en struktur som har en trappliknande profil.
Halvledarkomponenten enligt föreliggande uppfinning är fördelaktig eftersom penetrationseffekten minskar med en sådan konstruktion, d.v.s. en struktur med en trappliknande profil anordnad i ett aktivt område hos halvledarkomponenten. Den dikeseffekt som kan förekomma vid strukturens bas vid tillverkning minskas. För en bipolär transistor till exempel, kan basområdets tjocklek väljas mer fritt, d.v.s. tjockleken kan vara relativt tunn 10 15 20 25 30 537 101 för att uppnå hög förstärkning och fortfarande tillhandahålla en relativt hög genombrottsspänning.
Halvledarkomponenten kan med fördel framställas i ett målsubstrat i enlighet med ett förfarande såsom definierats i någon av ovan nämnda utföringsformer. Såsom nämnts ovan minskar dikeseffekten vid basen hos strukturen som utformats i målsubstratet och således drabbas det aktiva området hos en sådan halvledarkomponent mycket mindre av penetrationseffekten. Följaktligen kan en halvledarkomponent med förbättrade egenskaper åstadkommas.
Enligt en utföringsform kan det första området innefatta p-dopat material och det andra området innefatta n-dopat material, eller vice versa, vilket därigenom bildar en pn-övergång.
De första och andra slags halvledarmaterialen kan skilja sig från varandra t.ex. med avseende på dopingnivå eller dopatomer (vilka därigenom bildar p-dopade eller n-dopade aktiva lager).
Enligt en utföringsform kan halvledarkomponenten innefatta en ur gruppen tillhörande en bipolär transistor, en diod, en MOSFET-transistor, en JF ET-transistor, en tyristor eller en bipolär transistor med isolerat styre.
Beträffande i synnerhet en bipolär transistor (BJT) kan, med föreliggande uppfinning, basområdets tjocklek minskas i större utsträckning än i jämförelse med tidigare kända bipolära transistorer, varigenom den bipolära transistorns strömförstärkning ökar samtidigt som en relativt hög genombrottsspänning bibehålls.
Enligt en utföringsform kan steget hos den trappliknande profilen som utgör basen hos strukturen (d.v.s. steget som anordnats närmast gränsytan mellan strukturen och den resterande delen av målsubstratet) innefatta en del av det första området och en del av det andra området, vilket t.ex. kan vara emitterområdet respektive basområdet hos en bipolär transistor.
Enligt en utföringsform av både den första och andra aspekten av uppfinningen är målsubstratet en halvledanNafer eller dylikt (d.v.s. en tunn skiva av ett halvledarmaterial) innefattande ett eller en kombination av 10 10 15 20 25 30 537 101 materialen kiselkarbid (SiC), kisel (Si), galliumarsenid (GaAs), indiumfosfid (lnP) och galliumnitrid (GaN). Målsubstratets material är företrädesvis lämpligt för olika typer av halvledarprocesser så att komponenten kan tillverkas.
I föreliggande ansökan menar man med uttrycket ”anisotrop” etsning en etsningsprocess som är riktningskänslig, d.v.s. att etsningen sker företrädesvis längs en specifik riktning eller inom ett specifikt intervall av riktningar. Anisotrop etsning erhåller väsentlig riktverkan och etsningen fortgår normalt snabbare i en vertikal riktning än i en horisontell riktning.
I föreliggande ansökan menar man med uttrycket ”isotrop” etsning en etsningsprocess som är densamma eller nästan densamma i alla (eller nästan alla) riktningar.
I föreliggande ansökan menar man vidare med uttrycket ”vertikal” eller ”nästan vertikal” riktning en riktning som är väsentligen vinkelrät mot målsubstratets yta.
Vidare, i ett förtydligande syfte, benämns iföreliggande ansökan en transistors "bas" eller basskikt ”basområdet” hos halvledarkomponenten eller den bipolära transistorn medan i ett annat (mer arkitektoniskt) sammanhang, används uttrycket ”bas” ibland för att definiera det lägre partiet eller botten av strukturen.
Ytterligare ändamål, särdrag hos, och fördelar med föreliggande uppfinning kommer att klargöras i följande beskrivning av föredragna utföringsformer, ritningar och bifogade krav. En fackman inom området förstår att olika särdrag hos föreliggande uppfinning kan kombineras för att skapa andra utföringsformer än de som beskrivs i det följande.
KORT BESKRIVNING AV RITNINGARNA Ovanstående, liksom ytterligare ändamål, särdrag hos och fördelar med föreliggande uppfinning kommer att klargöras i följande illustrativa, icke- begränsande detaljerade beskrivning av föredragna utföringsformer av föreliggande uppfinning med hänvisning till bifogade ritningar, på vilka: 11 10 15 20 25 30 537 101 fig. 1a-1d visar ett processflöde som illustrerar ett förfarande för utformning av en struktur i ett målsubstrat i enlighet med en exemplifierande utföringsform av föreliggande uppfinning, fig. 2a-2d visar ett processflöde som illustrerar ett förfarande för tillhandahållande av en trappliknande profil i ett maskeringsskikt i enlighet med en exemplifierande utföringsform av föreliggande uppfinning, fig. 3a-3d visar ett processflöde som illustrerar ett förfarande för tillhandahållande av en trappliknande profil i ett maskeringsskikt i enlighet med en annan exemplifierande utföringsform av föreliggande uppfinning. fig. 4 visar ett flödesdiagram för ett förfarande för utformning av en struktur i ett målsubstrat i enlighet med en exemplifierande utföringsform av föreliggande uppfinning, och fig. 5 visar ett schematiskt tvärsnitt av en vertikal bipolär transistor som en exemplifierande utföringsform av en halvledarkomponent enligt föreliggande uppfinning. Halvledarkomponenten kan tillhandahållas i enlighet med ett förfarande enligt föreliggande uppfinning.
Alla figurer är schematiska, inte nödvändigtvis skalenliga, och visar i allmänhet bara delar som är nödvändiga för att klargöra uppfinningen, varvid andra delar kan vara utelämnade eller bara föreslagna.
DETALJERAD BESKRIVNING Med hänvisning till figur 1a-1d visas ett processflöde som illustrerar ett förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent i enlighet med en exemplifierande utföringsform av föreliggande uppfinning.
Figur 1a-1d visar ett processflöde 1000 som illustrerar en exemplifierande utföringsform av förfarandet enligt föreliggande uppfinning varvid ett maskeringsskikt 120 tillhandahålls ovanpå ett målsubstrat 150 (figur 1a). Maskeringsskiktet 120 kan deponeras eller växas på målsubstratet 150.
Deponering av maskeringsskiktet 120 på målsubstratet 150 är emellertid föredraget eftersom målsubstratet kan innefatta ett antal lager på sin översta 12 10 15 20 25 30 537 101 yta, vilka lager är avsedda att användas som aktiva lager hos halvledarkomponenten som ska tillverkas. Tillväxt av maskeringsskiktet från målsubstratets material skulle annars förbruka åtminstone en del av målsubstratet och därigenom de aktiva lager som redan växts eller deponerats ovanpå det. Vidare, beträffande tillverkning i SiC i synnerhet, är det normalt föredraget att deponera maskeringsskiktet ovanpå målsubstratet eftersom tillväxt av tex. en oxid som maskeringsskikt kan leda till defekter vid gränsytan mellan oxiden och målsubstratet.
Vidare innefattar processflödet 1000 ett steg att tillhandahålla en trappliknande profil 122 i maskeringsskiktet 120 (figur 1b). Exempel på processflöden för tillhandahållande av den trappliknande profilen 122 i maskeringsskiktet 120 kommer att beskrivas med hänvisning till figur 2a-2d och 3a-3d i det följande.
Vidare innefattar processflödet 1000 ett steg att utföra anisotrop etsning av maskeringsskiktet 120 och målsubstratet 150 samtidigt (Figur 1c).
Under anisotrop etsning avlägsnas det område hos målsubstratet 150 som inte är övertäckt av maskeringsskiktet 120 (d.v.s. direkt exponerat för de kemiska ämnen som används i den anisotropa etsningsprocessen) från målsubstratet 150 och ett hål utformas därigenom i målsubstratet 150 i ett sådant område. På grund av anisotrop etsnings riktverkan etsas inte vertikala (eller nästan vertikala) sidoväggar, eller åtminstone etsas de väldigt lite, vilket därigenom bildar ett hål med vertikala (eller nästan vertikala) kanter eller sidoväggar. Ett steg hos den trappliknande profilen 124 utformas således i målsubstratet 150. Vidare, eftersom maskeringsskiktet 120 och målsubstratet 150 etsas samtidigt och maskeringsskiktet 120 har en trappliknande profil, utsätts områden hos målsubstratet 150 som inledningsvis är skyddade av maskeringsskiktet 120 i början av den anisotropa etsningsprocessen, för den anisotropa etsningsprocessen (d.v.s. exponeras för de kemiska ämnena som används i den anisotropa etsningsprocessen) senare under den anisotropa etsningsprocessen. Då avlägsnas material hos målsubstratet 150 i dessa områden. Figur 1c är en tredimensionell vy av målsubstratet 150 och 13 10 15 20 25 30 537 101 maskeringsskiktet 120 under den anisotropa etsningen varvid några av stegen hos den trappliknande profilen som tillhandahållits i maskeringsskiktet 120 har överförts till målsubstratet men inte alla. Ytterligare steg hos den trappliknande profilen 124 kan utformas i målsubstratet 150 genom vidare etsning av maskeringsskiktet 120 och målsubstratet 150. Följaktligen utformas en trappliknande profil 124 som innefattar ett flertal steg i målsubstratet 150 (figur 1d).
Den anisotropa etsningsprocessen kan företrädesvis väljas att etsa både materialet som utgör maskeringsskiktet 120 och materialet som utgör målsubstratet 150 så att samtidig etsning av maskeringsskiktet 120 och målsubstratet 150 tillhandahålls. Med andra ord har maskeringsskiktet 120 och målsubstratet 150 företrädesvis samma typ av kemi, d.v.s. att de kan etsas med samma typ av kemiska ämnen. Ett exempel kan vara en struktur som utformats i ett målsubstrat 150 gjort av SiC som med hjälp av ett maskeringsskikt 120 gjort av SiOZ och kemiska ämnen som innefattar gaser såsom tex. SFS och 02. Det torde inses att valet av maskeringsskiktet 120 och valet av etsningsprocessen beror på målsubstratets 150 material.
Maskeringsskiktets 120 material väljs så att det kan reagera med samma typ av kemi som målsubstratet och etsningsprocessen väljs för att tillhandahålla den önskade anisotropa etsningen i både maskeringsskiktet 120 och målsubstratet 150. Beträffande i synnerhet SiC som halvledarmaterial, används olika kemiska ämnen för de olika typerna av SiC (d.v.s. 3C-SiC, 6H- SiC eller 4H-SiC reagerar företrädesvis med olika typer av kemiska ämnen).
Målsubstratet 150 kan vara en halvledarskiva och förfarandet enligt föreliggande uppfinning kan tillämpas på alla sorters halvledarmaterial som innefattar minst en ur gruppen tillhörande kiselkarbid (SiC), kisel (Si), galliumarsenid (GaAs), indiumfosfid (lnP) och galliumnitrid (GaN).
För halvledarmaterial såsom t.ex. kiselkarbid (SiC) eller galliumarsenid (GaAs) är den anisotropa etsningsprocessen med fördel en torretsningsprocess, som vanligtvis innefattar plasmaetsning, reaktiv jonetsning (RIE-etsning), reaktivjonstrålesetsning, sputteretsning, induktivt 14 10 15 20 25 30 537 101 kopplad plasmaetsning (ICP-etsning), elektroncyklotronresonansetsning (ECR-etsning) och jonfräsning. Vanligtvis baseras dessa tekniker på samverkan (fysisk och/eller kemisk) mellan målsubstratet och de kemiska ämnena. Exempel på reaktiva gaser som används vid torretsning kan vara en eller en kombination av fluorkarboner, syre, klorgas, bortriklorid, och andra gaser. Med sådana typer av processer avlägsnas (fysiskt och/eller kemiskt) de partier av maskeringsskiktet 120 och målsubstratet 150 som exponeras för jonbestrålning. Den anisotropa etsningsprocessen kan också vara en våtetsningsprocess om den kan tillhandahålla den anisotropi som erfordras.
Dock resulterar vanligtvis våtetsning i isotrop etsning. Vidare reagerar kemiskt motståndskraftiga material, såsom SiC och GaAs, väldigt långsamt vid våtetsning.
Etsningshastigheten för utformning av den trappliknande profilen i målsubstratet genom anisotrop etsning kan väljas till att vara väsentligen densamma i målsubstratet 150 och i maskeringsskiktet 120. Vid sådana förhållanden överförs maskeringsskiktets 120 trappliknande profil 122 till målsubstratet 150 med förhållandet ett-till-ett (1:1). Dimensionerna hos stegen hos den trappliknande profilen 124 som utformats i målsubstratet 150 är därför väsentligen desamma som dimensionerna hos stegen hos den trappliknande profilen 122 som tillhandahållits i maskeringsskiktet 120.
Emellertid kan etsningshastigheten för utformning av den trappliknande profilen 124 i målsubstratet 150 genom anisotrop etsning väljas att vara snabbare för målsubstratet 150 än för maskeringsskiktet 120. Skillnaden i etsningshastighet kan karaktäriseras av etsningsprocessens så kallade ”selektivitet", vilken exempelvis kan representeras av ett förhållande såsom 2:1, 3:1, 4:1 eller liknande, eller till och med ett tal såsom 1,5 varvid målsubstratets 150 material etsas 1,5 gånger snabbare än maskeringsskiktets 120 material. I föreliggande exempel förstärker etsningsprocessens selektivitet den trappliknande profilen som utformats i målsubstratet 150. Stegen hos den trappliknande profilen 124 som utformats i 15 10 15 20 25 30 537 101 målsubstratet 150 är då mer utpräglade (högre dimensioner) än stegen hos den trappliknande profilen som tillhandahållits i maskeringsskiktet 120.
Alternativt kan etsningshastigheten för utformning av den trappliknande profilen 124 i målsubstratet 150 genom anisotrop etsning väljas till att vara långsammare för målsubstratet 150 än för maskeringsskiktet 120. Skillnaden i etsningshastighet kan också karaktäriseras av etsningsprocessens selektivitet, vilken kan t.ex. representeras av ett förhållande såsom 1:2, 1:3, 1:4 eller liknande, eller till och med ett tal såsom 0,33 varvid målsubstratets 150 material etsas ungefär tre gånger långsammare än maskeringsskiktets 120 material. I föreliggande exempel förminskar etsningsprocessens selektivitet topografin hos den i målsubstratet 150 utformade trappliknande profilen 124. Stegen hos den trappliknande profilen 124 som utformats i målsubstratet 150 är mindre utpräglade (mindre dimensioner) än stegen hos den trappliknande profilen 122 tillhandahållen i maskeringsskiktet 120.
Etsningsprocessens selektivitet kan bestämmas av etsningsprocessens parametrar såsom typen av kemiska ämnen, trycket i kammaren där etsningsprocessen äger rum, och temperaturen. För en etsningsprocess baserad på induktivt kopplad plasma kan parametrarna vara typen av kemiska ämnen, trycket i kammaren, effekten som tillförts till en spole som används för accelerering av plasmans joner mot målsubstratet som är anordnat på en så kallad platta och effekten som tillförs plattan. l illustreringssyfte resulterade följande experimentella data, d.v.s. en anisotrop etsningsprocess baserad på SFS som reaktiv gas utöver argon i volymförhållandet 3:1, ett tryck på 5 mT, en spoleffekt på 600 W och en platteffekt på 30 W, i en etsningshastighet på 100 nm/min för ett målsubstrat gjort av SiC och en etsningshastighet på 95 nm/min för ett maskeringsskikt gjort av SiOz. Vid dessa förhållanden är etsningshastigheterna för maskeringsskiktet och målsubstratet väsentligen desamma och en trappliknande profil som har nästan samma dimensioner som den trappliknande profilen som tillhandahållits i maskeringsskiktet utformas i målsubstratet. 16 10 15 20 25 30 537 101 Den resulterande strukturen som har utformats i målsubstratet 150 kan definieras som en fasadstruktur (eller mesastruktur om den innefattar mer än en sidovägg) som innefattar en trappliknande profil 124. Med andra ord innefattar strukturen minst en väsentligen lutande sidovägg 126 som har en trappliknande profil 124. Strukturen kan också definieras av en väsentligen plan översta yta 128 och minst en väsentligen lutande sidovägg 126 som innefattar den trappliknande profilen 124 (figur 1d). Således kan, även om vinkeln mellan den trappliknande profilens steg 130 som utgör strukturens bas (d.v.s. steget som är beläget närmast gränsytan mellan strukturen och den resterande delen av målsubstratet 150) och den resterande delen av målsubstratet 150 vara en rät vinkel (eller en vinkel nära 90°) såsom ses vid den lokala ”stegnivån”, strukturens sidovägg 126 vara väsentligt lutande från den plana översta ytan 128 mot strukturens bas så att den trappliknande profilen kan formas. Även om figur 1d visar en struktur innefattande bara en lutande sidovägg 126 som har en trappliknande profil, torde det inses att strukturen kan innefatta mer än en lutande sidovägg och att en sådan extra lutande sidovägg också kan innefatta en trappliknande profil. Strukturen kan därför vara väsentligen symetrisk (kring en väsentligen vertikal axel).
Med hänvisning till figurerna 2a-2d visas ett processflöde som illustrerar ett förfarande för tillhandahållande av en trappliknande profil i ett maskeringsskikt i enlighet med en exemplifierande utföringsform av föreliggande uppfinning.
Figur 2a-2d visar ett processflöde 2000 som illustrerar en exemplifierande utföringsform av förfarandet enligt föreliggande uppfinning varvid det översta lagret 130 tillhandahålls på maskeringsskiktet 120 (figur 2a). Det översta lagret kan t.ex. vara ett fotoresistmaterial som kan läggas på maskeringsskiktet (genom användning av standard-"spin-ofP-teknik). Det översta lagret 130 kan sedan mönstras med hjälp av litografitekniker såsom optisk fotolitografi, elektronstrålelitografi, röntgenlitografi, jonstrålelitografi eller nanoavtryckslitografi. Mönstret som utformats i det översta lagret 130 17 10 15 20 25 30 537 101 definierar den plana formen hos strukturen som utformats i målsubstratet 150, d.v.s. definierar de yttre dimensionerna (eller basens dimensioner) hos strukturen som ska utformas i målsubstratet 150.
Processflödet 2000 innefattar vidare en sekvens av etsningssteg. I föreliggande utföringsform innefattar sekvensen steg för växling mellan isotrop och anisotrop etsning av maskeringsskiktet 120. Höjden av ett steg hos maskeringsskiktets 120 trappliknande profil 122 definieras då av parametrar i stegen med isotrop och anisotrop etsning, och bredden av ett steg hos maskeringsskiktets 120 trappliknande profil 122 definieras av parametrarna i steget med isotrop etsning.
Processflödet 2000 innefattar ett steg med anisotrop etsning varvid den area hos maskeringsskiktet 120 som inte är täckt av det översta lagret 130 etsas bort, d.v.s. att maskeringsskiktets 120 material avlägsnas i dessa exponerade områden (figur 2b). En (nästan) vertikal kant eller vägg utformas sedan i maskeringsskiktet 120.
Processflödet 2000 innefattar vidare ett steg med isotrop etsning varvid maskeringsskiktet 120 etsas l (nästan) alla riktningar, d.v.s. horisontellt och vertikalt, inklusive ett område under det översta lagret 130 (figur 2c). Den tidigare utformade vertikala väggen flyttas således i sidled under det översta lagret 130.
Vidare kan processflödet 2000 innefatta ett ytterligare steg med anisotrop etsning för utformning av ytterligare en vertikal vägg i maskeringsskiktet 120 (figur 2d). Steget med anisotrop etsning som utförts i figur 2d är i princip ekvivalent med steget med anisotrop etsning som beskrivits med hänvisning till figur 2b. Olika parametrar (särskilt etsningstiden) kan emellertid användas om dimensionerna hos stegen hos den trappliknande profilen ska vara olika jämfört med varandra. Ett steg utformas således i maskeringsskiktet 120. Ovan nämnda sekvens med anisotrop etsning (figur 2b) och isotrop etsning (figur 2c) kan upprepas tills ett önskat antal steg har erhållits i maskeringsskiktet 120. 18 10 15 20 25 30 537 101 Plasmaetsning kan t.ex. användas för växling mellan anisotrop etsning och isotrop etsning av maskeringsskiktet 120. I en plasmaetsningsprocess genererar plasman reaktiva ämnen som används för kemisk etsning av material i omedelbar närhet till plasman. Om etsningen är helt (eller nästan helt) kemisk tenderar etsningen att bli isotrop. De kemiska reaktionerna med maskeringsskiktet kan emellertid drivas eller förstärkas av den kinetiska energin hos de inkommande jonerna och i såfall tenderar etsningen att bli riktad, d.v.s. anisotrop. Genom växling av parametrarna som används under plasmaetsning kan således etsningsprocessen växlas från isotrop etsning till anisotrop etsning och vice versa.
Med hänvisning till figur 3a-3d visas ett processflöde 3000 som illustrerar ett förfarande för tillhandahållande av en trappliknande profil 124 i ett maskeringsskikt 120 i enlighet med en annan exemplifierande utföringsform av föreliggande uppfinning.
Figur 3a-3d visar ett processflöde 3000 som illustrerar en annan exemplifierande utföringsform av förfarandet enligt föreliggande uppfinning varvid ett översta lager 130 tillhandahålls på maskeringsskiktet 120 (figur 3a).
Det översta lagret 130 är ekvivalent och kan tillhandahållas på ett motsvarande sätt som det översta lagret 130 som beskrivits med hänvisning till figur 2a. Ett mönster utformas i det översta lagret 130 för definiering av den plana formen (eller yttre dimensionerna) hos strukturen som sedan ska utformas i målsubstratet 150.
Processflödet 3000 innefattar vidare en sekvens av etsningssteg. I föreliggande utföringsform innefattar sekvensen ett steg med anisotrop etsning för etsning av maskeringsskiktet 120 och definiering av höjden av steget hos den trappliknande profilen i maskeringsskiktet 120. En (nästan) vertikal vägg eller kant utformas därigenom i maskeringsskiktet (figur 3b).
Den anisotropa etsningen väljs så att den företrädesvis etsar bort maskeringsskiktet 120 och inte påverkar (eller åtminstone påverkar obetydligt) det översta lagret 130. 19 10 15 20 25 30 537 101 Vidare innefattar sekvensen ett steg med isotrop etsning för reducering av storleken av det översta lagret 130 (figur 3c). Den isotropa etsningen väljs så att den företrädesvis etsar bort (en del av) det översta lagret 130 och inte påverkar (eller åtminstone väldigt lite) maskeringsskiktet 120. Minskningen av storleken (bredden) av det översta lagret 130 definierar bredden av nästa steg hos den trappliknande profilen som ska utformas i maskeringsskiktet 120. Eftersom minskningen av bredden av det översta lagret 130 utförs genom isotrop etsning minskas också höjden av det översta lagret. Således bestäms utgångstjockleken hos det översta lagret 130 som lagts på maskeringsskiktet 120 företrädesvis av det önskade antalet steg hos den trappliknande profilen och deras respektive storlekar.
Processflödet 3000 innefattar vidare ett efterföljande steg med anisotrop etsning av maskeringsskiktet 120 så att ytterligare en (nästan) vertikal vägg eller kant utformas i maskeringsskiktet 120. Ett steg utformas därmed i maskeringsskiktet 120 (figur 3d). Ovan nämnda sekvens (figur 3b och 3c) kan sedan upprepas tills ett önskat antal steg har erhållits i maskeringsskitet 120.
Den trappliknande profilen 122 som tillhandahållits i maskeringsskiktet 120 innefattar ett flertal steg, d.v.s. en följd av väsentligen vertikala och horisontella kanter.
Den trappliknande profilen 122 i maskeringsskiktet 120 kan med fördel utformas med hjälp av torretsningsprocesser istället för våtetsningsprocesser eftersom torretsningsprocesser tillhandahåller en noggrannare position av steget som bildar strukturens bas. Därmed underlättas efterföljande positionering av andra lager (eller kontakter) på målsubstratet. Däremot resulterar våtetsning vanligtvis i överetsning och strukturer med mindre väldefinierade kanter.
För en normal tjocklek på några få mikrometer för ett växt eller deponerat maskeringsskikt kan antalet steg hos den trappliknande profilen i maskeringsskiktet vara i storleksordningen 2-100, företrädesvis i storleksordningen 3-50 och, än mer företrädesvis, i storleksordningen 5-30. 20 10 15 20 25 30 537 101 Det önskade antalet steg kan variera som en funktion av den totala tjockleken hos maskeringsskiktet. Närmre bestämt konstruerar man företrädesvis höjden av ett steg (hos den trappliknande profilen som tillhandahållits i maskeringsskiktet eller den trappliknande profilen som utformats i målsubstratet) att vara mindre än ungefär 300 nm. Även med en ganska vertikal kant verkar visserligen dikeseffekten bli obetydlig om höjden av ett steg är mindre än 100 nm. Dessutom kan kanten eller det översta hörnet av ett steg rundas under den anisotropa etsningsprocessen (på grund av jonbestrålning), vilket därigenom ytterligare minskar dikeseffekten. Således observerar man väldigt lite dikeseffekt även för ett steg som har en höjd som är mindre än 300 nm, företrädesvis mindre än ungefär 200 nm.
Till exempel kan man, för ett 1 mikrometer tjockt maskeringsskikt av SiOz deponerat på ett SiC-målsubstrat, realisera en trappliknande profil med ungefär 20 steg. I föreliggande exempel kan antalet steg företrädesvis vara inom intervallet 5-30.
Det torde inses att de olika stegen hos den trappliknande profilen som utformats i målsubstratet (eller maskeringsskiktet) kan variera i storlek, d.v.s. två steg hos den trappliknande profilen behöver nödvändigtvis inte ha samma höjd och/eller samma bredd. Steget som utformar strukturens bas kan exempelvis med fördel vara lite bredare och högre än efterföljande steg (närmre den övre delen av strukturen).
I ovan beskrivna processflöden kan maskeringsskiktet 120 vara en hård mask som innefattar ett eller en kombination av materialen kiseldioxid (SiOg) och kiselnitrid (SiXNiH), vilka är exempel på material kompatibla med t.ex. kisel- och kiselkarbidmålsubstrat. Dock är inte maskeringsskiktets material nödvändigtvis begränsat till dessa specifika exempel.
Med hänvisning till figur 4 visas ett flödesdiagram för ett förfarande för utformning av en struktur i ett målsubstrat i enlighet med en exemplifierande utföringsform av föreliggande uppfinning. Även om detaljer och parametrar i de teknologiska processerna som används i vart och ett av stegen i flödesdiagrammet anförs som exempel i det följande, torde det inses att 21 10 15 20 25 30 537 101 förfarandet enligt föreliggande uppfinning inte är begränsat till sådana detaljer och parametrar och att de endast är tillhandahållna i illustrativa syften. De olika parametrarna i processerna kan väljas med tanke på den önskade strukturen som ska utformas eller den önskade halvledarkomponenten som ska tillverkas.
Figur 4 visar ett flödesdiagram 4000 varvid utgångsmaterialet eller målsubstratet 150 är en skiva gjord av ett halvledarmaterial (t.ex. SiC). Ett flertal aktiva lager kan tidigare ha växts eller deponerats ovanpå målsubstratet 150. l ett första steg 4100 i flödesdiagrammet 4000 tillhandahålls ett maskeringsskikt 120 på målsubstratet 150. Som ett exempel kan maskeringsskiktet 120 vara ett ungefär 1200 nm tjockt skikt av SiOZ deponerat på målsubstratet 150 genom plasmaförstärkt kemisk ångdeponering (PECVD).
Vid steg 4200 tillhandahålls sedan ett översta lager 130, t.ex. en fotoresist, på maskeringsskiktet 120. Det översta lagret mönstras sedan för definiering av den plana formen hos strukturen som sedan ska utformas i målsubstratet 150. Till exempel kan ett ungefär 2000 nm tjockt fotoresistlager deponeras på maskeringsskiktet 120. Följt av standarddelsteg som innefattar exponering, framkallning och hårdbakning av fotoresistlagret kan ett mönster utformas i fotoresistlagret.
Vid steg 4300 bearbetas maskeringsskiktet för tillhandahållande av en trappliknande profil i maskeringsskiktet, t.ex. i enlighet med processflödet 2000 som beskrivits med hänvisning till figurerna 2a-2d eller processflödet 3000 som beskrivits med hänvisning till figurerna 3a-3d. Med användning av processflödet 3000 som beskrivits med hänvisning till figurerna 3a-3d kan exempelvis ett första steg hos den trappliknande profilen med en höjd på ungefär 166 nm utformas i maskeringsskiktet 120 med hjälp av en reaktiv jonetsningsprocess (RIE-process), varvid plasman innefattar CH F3 som reaktiv gas i kombination med 02, trycket är ungefär 50 mT och effekten är ungefär 125 W, varigenom en etsningshastighet på ungefär 37 nm/min 22 10 15 20 25 30 537 101 uppnås. Ett första steg hos den trappliknande profilen kan därmed tillhandahållas. Sedan kan en sekvens innefattande en isotrop RIE-process för minskning av fotoresistlagrets storlek med ungefär 100 nm i en sidoriktning (horisontell riktning) utföras med 02 som aktiv gas, ett tryck på 200 mT och en effekt på 45 W, varigenom en etsningshastighet på ungefär 50 nm/min uppnås. Sekvensen kan även innefatta en anisotrop RIE-process för etsning av ett vertikalt steg på 110 nm i maskeringsskiktet av SiOg med CHF3 som reaktiv gas i kombination med 02 ivolymförhållandet 1021, ett tryck på 50 mT, en effekt på 125 W, varigenom en etsningshastighet på ungefär 37 nm/min uppnås. För ett 110 nm högt steg varar steget med anisotrop etsning i en period på ungefär 3 min. Sekvensen kan upprepas tre gånger, varigenom tre ytterligare steg utformas i maskeringsskiktet 120.
En annan efterföljande sekvens innefattande en isotrop RIE-process för etsning av fotoresistlagret och en anisotrop RIE-process för etsning av maskeringsskiktet kan utföras med olika parametrar. Alternativt kan endast parametrarna (eller några av parametrarna) i ett av etsningsstegen i sekvensen ändras. I föreliggande exempel kan etsningstiden för den anisotropa RIE-processen ändras från 3 till 4 minuter så att ett ungefär 150 nm högt steg utformas i maskeringsskiktet av SiOz (istället för ungefär 110 nm som i föregående sekvens). Denna andra sekvens kan upprepas fem gånger, varigenom fem ytterligare steg utformas i maskeringsskiktet 120.
Efter att den trappliknande profilen 122 har utformats i maskeringsskiktet 120 kan den resterande delen av det översta lagret 130 eventuellt avlägsnas från maskeringsskiktet 120 vid steg 4400. Det resterande fotoresistlagret kan exempelvis avlägsnas genom fotoresistborttagning (d.v.s. etsning) i 02.
Vid steg 4500 bearbetas målsubstratet 150 och maskeringsskiktet 120 i enlighet med processflödet 1000 som beskrivits ovan med hänvisning till figur 1a-1d, vilket därigenom resulterar i en struktur med en trappliknande profil 124 som utformats i målsubstratet 150. Även parametrarna i exemplen som är beskrivna ovan i samband med figur 1a-1d kan användas för 23 10 15 20 25 30 537 101 överföring av den trappliknande profilen som tillhandahållits i maskeringsskiktet 120 till målsubstratet 150, d.v.s. en anisotrop etsningsprocess baserad på induktivt kopplad plasma med SFS som reaktiv gas i kombination med argon i volymförhållandet 3:1, ett tryck på 5 mT, en spoleffekt på 600 W och en platteffekt på 30 W (resulterande i en etsningshastighet på 100 nm/min för SiC och en etsningshastighet på 95 nm/min för SiOg) i 10 min, varigenom ungefär 1000 nm etsas.
Eventuellt kan den resterande delen av maskeringsskiktet 120 avlägsnas från målsubstratet 150 vid steg 4600. Med ett maskeringsskikt gjort av SiOg som i föreliggande exempel kan den resterande delen av maskeringsskiktet 120 avlägsnas genom våtetsning, t.ex. i en vatten(- buffrad)-fluorväte-lösning (BHF eller HF).
Vid steg 4700 kan målsubstratet (med sin struktur) värmebehandlas vid hög temperatur för aktivering av målsubstratets 150 aktiva lagers dopatomer. Värmebehandling är fördelaktigt eftersom den trappliknande profilen 124 hos strukturen som utformats i målsubstratet 150 blir slätare.
Med hänvisning till figur 5 visas ett schematiskt tvärsnitt av en halvledarkomponent i enlighet med en utföringsform av föreliggande uppfinning.
Vanligtvis innefattar halvledarkomponenten 500 ett målsubstrat 550 innefattande ett första område 520 gjort av ett första slags halvledarmaterial och ett andra område 530 gjort av ett andra slags halvledarmaterial. De första och andra slags halvledarmaterialen är olika och de första och andra områdena 520 och 530 är intilliggande för bildande av ett aktivt område hos halvledarkomponenten. Vid övergången mellan de första och andra områdena 520 och 530 innefattar halvledarkomponenten en struktur som har en trappliknande profil. Det första området kan innefatta p-dopat material och det andra området kan innefatta n-dopat material, eller vice versa.
Närmre bestämt visar figur 5 ett schematiskt tvärsnitt av en vertikal bipolär transistor 500 av NPN-typ i enlighet med en utföringsform av föreliggande uppfinning. Den vertikala bipolära transistorn 500 av NPN-typ 24 10 15 20 25 30 537 101 innefattar ett kollektorområde 510, ett basområde 520 och ett emitterområde 530 anordnade på ett målsubstrat 550, varvid basområdet 520 är anordnat mellan kollektorområdet 510 och emitterområdet 530. Den vertikala bipolära transistorn 500 av NPN-typ innefattar även en kollektorkontakt 515 för elektrisk anslutning av kollektorområdet 510, en baskontakt 525 för elektrisk anslutning av basområdet 520 och en emitterkontakt 535 för elektrisk anslutning av emitterområdet 530.
I en exemplifierande men icke-begränsande utföringsform kan en lågresistiv n-typsdopad 3-tums- eller 4-tums-skiva av 4H-SiC användas som utgångsmaterial. Komponentprocessen baseras på en epitaxiellt växt NPN- struktur varvid kollektorområdet 510 är gjort av n-dopat halvledarmaterial, basområdet 520 är gjort av ett p-dopat halvledarmaterial och emitterområdet 530 är gjort av n-dopat halvledarmaterial. En 1200 V-klassad SiC-BJT kommer företrädesvis ha ett kollektorområde 510 med en dopkoncentration i mitten av 1015 cmß-området och en tjocklek inom intervallet 10-20 um. För basområdet 520 kan basdopingen vara i mitten av 1017 cmß-området och tjockleken inom intervallet 300 nm till 1 um. För emitterområdet 530 kan emitterdopingen vara i storleksordningen 1019 cm'3 och tjockleken inom intervallet 500 nm till 2 um.
En av de ovan beskrivna utföringsformerna av förfarandet enligt föreliggande uppfinning kan användas för utformning av strukturen som innefattar emitterområdet 530, basområdet 520 och kollektorområdet 510, d.v.s. för att konstruera emitter-bas-övergången och för att avsluta bas- kollektor-övergången. En vertikal skikttransistor av NPN-typ innefattar två pn- övergångar, en vid gränsen mellan kollektorområdet 510 och basområdet 520 och en annan vid gränsen mellan basområdet 520 och emitterområdet 530, vilka är två känsliga (aktiva) områden hos en bipolär transistor. Det är således föredraget att minska dikeseffekten i dessa områden. En första struktur som innefattar en trappliknande profil 524a kan vara utformad i målsubstratet vid gränsen mellan kollektorområdet 510 och basområdet 520 och en andra struktur som innefattar en trappliknande profil 524b kan vara utformad i 25 10 15 20 25 30 537 101 målsubstratet vid gränsen mellan basområdet 520 och emitterområdet 530.
De två strukturerna kan vara utformade i halvledarkomponenten 500 i enlighet med någon av ovan beskrivna exemplifierande utföringsformerna av föreliggande uppfinning.
Två separata steg för implantation av aluminiumjoner kan sedan användas för tillhandahållande av lågresistiva baskontakter, och för utformning av en övergångsavslutningsförlängning (JTE) med hög spänningsblockeringsförmåga. JTE-implantationsdosen är företrädesvis i storleksordningen 1013 cm* för att erhålla förbättrad blockeringsförmåga.
Värmebehandling för aktivering av implanterade dopatomer kan utföras vid temperaturer inom intervallet 1600°C till 1700°C. Ytpassivering av den trappliknande profilen 524a (se lager 522 i figur 5) som utformats vid gränsen mellan kollektorområdet 510 och basområdet 520 och av den trappliknande profilen 524b (se lager 532 i figur 5) som utformats vid gränsen mellan basområdet 520 och emitterområdet 530 kan tillverkas genom termisk oxidation av SiC under förbättrade förhållanden för att uppnå låga defektkoncentrationer vid gränsytan mellan SiC och SiOg- ytpassiveringslagret.
Ohmska (spärrfria) kontakter kan tillverkas till de n-typs-dopade emitter- och kollektorområdena 510 och 530 genom deponering av nickel följt av Värmebehandling vid en temperatur inom intervallet 800-1100°C. En ohmsk kontakt till det p-typs-dopade basområdet 520 kan tillverkas genom värmebehandling av en legering bestående av aluminium (Al) vid temperaturer i samma område som det som används för utformning av nickelkontakterna. Al kan deponeras ovanpå bas- respektive emitterkontakterna 525 och 535 för minskning av serieresistansen i metalliseringen och tillåtande av trådbondning till ovansidan av chipet. Ett metallsystem som innefattar nickel och guld kan deponeras på baksidan av chipet för att göra det kompatibelt med konventionell substratfästteknologi.
Såsom illustreras ifigur 5 kan strukturen som erhållits i målsubstratet 550 i enlighet med någon av ovan beskrivna exemplifierande utföringsformer 26 10 15 20 25 30 537 101 av föreliggande uppfinning verka som ett aktivt område hos halvledarkomponenten 500. l föreliggande exempel innefattar den trappliknande profilens 524b steg som bildar strukturens bas en del av emitterområdet 530 och en del av basområdet 520. Vid tillämpning av förfarandet enligt föreliggande uppfinning för tillverkning av en sådan BJT 500 erhålls väldigt liten dikeseffekt vid strukturens bas och penetrationseffekten reduceras. Konstruktion av en halvledarkomponent såsom en bipolär transistor med en struktur som innefattar en trappliknande profil vid övergången mellan två aktiva lager (pn-övergång) är därför fördelaktig.
Följaktligen, med föreliggande uppfinning, kan en BJT konstrueras med ett tunt basområde så att hög förstärkning uppnås samtidigt som BJT:ns elektriska genombrott bibehålls vid en hög nivå.
Mer generellt kan den trappliknande profilens 124 steg som bildar basen hos strukturen innefatta ett lager gjort av ett första slags halvledarmaterial och en del av ett lager gjort av ett andra slags halvledarmaterial. För en diod kan det första slags halvledarmaterialet vara ett p-dopat lager medan det andra slags halvledarmaterialet kan vara ett n- dopat material.
Det torde inses att höjden av steget vid vilket en pn-övergång är utformad företrädesvis kan vara välkontrollerad. I föreliggande exempel innefattar strukturens första steg (d.v.s. steget som bildar strukturens bas, vilket är beläget närmast gränsytan mellan strukturen och den resterande delen av målsubstratet) en pn-övergång vid gränsen mellan basområdet 520 och emitterområdet 530. Även om uppfinningen har beskrivits med hänvisning till specifika exemplifierande utföringsformer därav, kommer många olika ändringar, modifieringar och liknande att framgå för fackmannen. De beskrivna utföringsformerna är därför inte avsedda att begränsa uppfinningens omfattning, såsom definierats av de bifogade kraven. Även om hänvisning ofta gjorts till SiC iföreliggande ansökan, kan till exempel målmaterialet vara vilket sorts halvledarmaterial som helst. 27 10 537 101 Användningen av SiC är, dock, fördelaktig vid tillverkning av kopplingskomponenter på grund av dess höga elektriska genombrottsfält, höga termiska konduktivitet och högbottnade drifthastighet för elektroner. SiC är en bredbandgapshalvledare och kan med fördel användas vid tillverkning av komponenter för högeffekt-, högtemperatur- och högfrekvenstillämpningar.
Vidare, även om föreliggande uppfinning har beskrivits med hänvisning till en vertikal bipolär transistor av NPN-typ, för vilken förfarandet enligt föreliggande uppfinning är särskilt fördelaktigt eftersom det minskar dikeseffekten och därigenom penetrationseffekten, kan föreliggande uppfinning även tillämpas vid tillverkning av halvledarkomponenter såsom en diod, en MOSFET-transistor, en JFET-transistor, en tyristor, en bipolär transistor med isolerat styre, eller liknande. 28

Claims (1)

1. 0 15 20 25 30 537 101 PATENTKRAV . Förfarande för utformning av en struktur i ett målsubstrat (150) för tillverkning av en bipolär transistor (100) som innefattar ett emitterskikt, ett basskikt och ett kollektorskikt, varvid nämnda förfarande innefattar att: tillhandahålla ett maskeringsskikt (120) på målsubstratet (150); tillhandahålla en trappliknande profil (122) i maskeringsskiktet så att höjden av ett steg hos den trappliknande profilen är mindre än maskeringsskiktets tjocklek; och utföra samtidig anisotrop etsning av maskeringsskiktet och målsubstratet så att en struktur som har en trappliknande profil (124) utformas i målsubstratet, varvid nämnda förfarande är kännetecknat av att den trappliknande profilen i målsubstratet är anordnad i övergången mellan emitterskiktet och basskiktet hos den bipolära transistorn. _ Förfarande enligt krav 1, varvid den i målsubstratet utformade strukturen innefattar minst en sidovägg (126) som har ett flertal steg. . Förfarande enligt krav 1 eller 2, varvid höjden av ett steg hos den trappliknande profilen i maskeringsskiktet motsvarar mindre än en tredjedel av maskeringsskiktets tjocklek. _ Förfarande enligt något av kraven 1-3, vidare innefattande stegen att tillhandahålla ett översta lager (130) på maskeringsskiktet och utforma ett mönster i det översta lagret för att definiera den plana formen hos den i målsubstratet utformade strukturen. . Förfarande enligt något av kraven 1-4, varvid steget att tillhandahålla en trappliknande profil i maskeringsskiktet innefattar en sekvens av 29 10 15 20 25 30 537 101 etsningssteg. _ Förfarande enligt krav 5, varvid nämnda sekvens innefattar steg med isotrop och anisotrop etsning. Förfarande enligt krav 6, varvid höjden av ett steg hos den trappliknande profilen bestäms av parametrar i stegen med isotrop och anisotrop etsning, och bredden av ett steg hos den trappliknande profilen bestäms av parametrar i steget med isotrop etsning. _ Förfarande enligt krav 5, varvid nämnda sekvens innefattar ett steg med anisotrop etsning för bestämning av höjden av ett steg hos den trappliknande profilen i maskeringsskiktet och ett steg med isotrop etsning för reducering av det översta lagrets area, varigenom bredden av ett steg i den trappliknande profilen i maskeringsskiktet bestäms via efterföljande anisotrop etsning av maskeringsskiktet. Förfarande enligt något av föregående krav, varvid etsningshastigheten för utformning av den trappliknande profilen i målsubstratet genom anisotrop etsning väljs att vara väsentligen densamma för målsubstratet och för maskeringsskiktet, eller att vara antingen snabbare för målsubstratet än för maskeringsskiktet, eller långsammare för målsubstratet än för maskeringsskiktet. 10. Förfarande enligt något av föregående krav, varvid maskeringsskiktet 11. är en hård mask innefattande ett eller en kombination av materialen kiseldioxid (SiOz) och kiselnitrid (SiXNiH). Bipolär transistor innefattande ett målsubstrat (150, 550) med ett basområde (520) gjort av ett första slags halvledarmaterial och ett emitterområde (530) gjort av ett andra slags halvledarmaterial, varvid nämnda första och andra slags halvledarmaterial är olika och nämnda bas- och emitterområde är intilliggande för bildande av ett aktivt område hos nämnda bipolära transistor, kännetecknad av att den 30 537 101 bipolära transistorn innefattar en struktur som har en trappliknande profil i övergången mellan nämnda basområde och nämnda emitteromräde. 5 12. Bipolär transistor enligt krav 11, varvid nämnda basområde innefattar p-dopat material och nämnda emitteromräde innefattar n-dopat material, eller vice versa. 10 13. Bipolär transistor enligt nägot av kraven 11-12, varvid steget hos den trappliknande profilen som utgör basen hos strukturen innefattar en del av basområdet och en del av emitteromrädet. 14. Bipolär transistor enligt något av kraven 11-13, varvid målsubstratet 15 innefattar ett eller en kombination av materialen kiselkarbid (SiC), kisel (Si), galliumarsenid (GaAs), indiumfosfid (lnP) och galliumnitrid (GaN). 31
SE1050298A 2010-03-30 2010-03-30 Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent SE537101C2 (sv)

Priority Applications (6)

Application Number Priority Date Filing Date Title
SE1050298A SE537101C2 (sv) 2010-03-30 2010-03-30 Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent
KR1020127028454A KR20130030258A (ko) 2010-03-30 2011-03-29 반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법
CN2011800266048A CN103026459A (zh) 2010-03-30 2011-03-29 半导体装置和在目标基板中形成结构以制造半导体装置的方法
EP11712516.1A EP2553715B1 (en) 2010-03-30 2011-03-29 Semiconductor device and method of forming a staircase structure in a target substrate for manufacturing a semiconductor device
PCT/EP2011/054850 WO2011120979A1 (en) 2010-03-30 2011-03-29 Semiconductor device and method of forming a structure in a target substrate for manufacturing a semiconductor device
US13/629,174 US8748943B2 (en) 2010-03-30 2012-09-27 Bipolar junction transistor with stair profile

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE1050298A SE537101C2 (sv) 2010-03-30 2010-03-30 Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent

Publications (2)

Publication Number Publication Date
SE1050298A1 SE1050298A1 (sv) 2011-10-01
SE537101C2 true SE537101C2 (sv) 2015-01-07

Family

ID=44141223

Family Applications (1)

Application Number Title Priority Date Filing Date
SE1050298A SE537101C2 (sv) 2010-03-30 2010-03-30 Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent

Country Status (6)

Country Link
US (1) US8748943B2 (sv)
EP (1) EP2553715B1 (sv)
KR (1) KR20130030258A (sv)
CN (1) CN103026459A (sv)
SE (1) SE537101C2 (sv)
WO (1) WO2011120979A1 (sv)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349797B2 (en) 2011-05-16 2016-05-24 Cree, Inc. SiC devices with high blocking voltage terminated by a negative bevel
US9337268B2 (en) * 2011-05-16 2016-05-10 Cree, Inc. SiC devices with high blocking voltage terminated by a negative bevel
WO2013107508A1 (en) 2012-01-18 2013-07-25 Fairchild Semiconductor Corporation Bipolar junction transistor with spacer layer and method of manufacturing the same
JP6335795B2 (ja) 2012-02-06 2018-05-30 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 負ベベルにより終端した、高い阻止電圧を有するＳｉＣ素子
US9240359B2 (en) 2013-07-08 2016-01-19 Applied Materials, Inc. 3D NAND staircase CD control by using interferometric endpoint detection
JP2015032665A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
US9425265B2 (en) 2013-08-16 2016-08-23 Cree, Inc. Edge termination technique for high voltage power devices having a negative feature for an improved edge termination structure
US9601348B2 (en) * 2014-03-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9299580B2 (en) 2014-08-19 2016-03-29 Applied Materials, Inc. High aspect ratio plasma etch for 3D NAND semiconductor applications
KR20170086068A (ko) * 2014-11-18 2017-07-25 토요 탄소 가부시키가이샤 SiC 기판의 표면 처리 방법
US9496250B2 (en) * 2014-12-08 2016-11-15 Globalfoundries Inc. Tunable scaling of current gain in bipolar junction transistors
US20220165888A1 (en) * 2018-10-09 2022-05-26 National Technology & Engineering Solutions Of Sandia, Llc High Voltage Gallium Nitride Vertical PN Diode
JP2022527468A (ja) * 2019-03-28 2022-06-02 ラム リサーチ コーポレーション エッチングストップ層
CN111029373A (zh) * 2019-11-18 2020-04-17 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113161236A (zh) * 2021-03-12 2021-07-23 武汉高芯科技有限公司 一种薄膜刻蚀方法
CN114334621B (zh) * 2022-01-04 2023-08-11 广东芯粤能半导体有限公司 半导体结构、半导体器件及其制备方法
US20240006491A1 (en) * 2022-06-29 2024-01-04 Globalfoundries U.S. Inc. Bipolar transistor with stepped emitter

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878008A (en) 1974-02-25 1975-04-15 Us Navy Method of forming high reliability mesa diode
DE3879471T2 (de) * 1988-04-21 1993-09-16 Ibm Verfahren zur herstellung eines photoresistmusters und apparat dafuer.
US4957875A (en) * 1988-08-01 1990-09-18 International Business Machines Corporation Vertical bipolar transistor
US5236547A (en) * 1990-09-25 1993-08-17 Kabushiki Kaisha Toshiba Method of forming a pattern in semiconductor device manufacturing process
US5281500A (en) * 1991-09-04 1994-01-25 Micron Technology, Inc. Method of preventing null formation in phase shifted photomasks
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
WO1998034274A1 (en) 1997-02-03 1998-08-06 The Whitaker Corporation Self-aligned process for fabricating a passivating ledge in a heterojunction bipolar transistor
US5895269A (en) 1997-12-18 1999-04-20 Advanced Micro Devices, Inc. Methods for preventing deleterious punch-through during local interconnect formation
US6562251B1 (en) 2000-07-26 2003-05-13 Aiwa Co., Ltd. Chemical-mechanical contouring (CMC) method for forming a contoured surface using a stair-step etch
JP2008192857A (ja) 2007-02-05 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
SE532625C2 (sv) * 2007-04-11 2010-03-09 Transic Ab Halvledarkomponent i kiselkarbid
TW200843105A (en) 2007-04-25 2008-11-01 Promos Technologies Inc Vertical transistor and method for preparing the same
US8652763B2 (en) 2007-07-16 2014-02-18 The Board Of Trustees Of The University Of Illinois Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same
JP5372002B2 (ja) 2007-11-09 2013-12-18 クリー インコーポレイテッド メサ構造とメサ段差を含むバッファ層とを備えた電力半導体デバイス
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
US7759186B2 (en) * 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices

Also Published As

Publication number Publication date
WO2011120979A1 (en) 2011-10-06
KR20130030258A (ko) 2013-03-26
EP2553715B1 (en) 2015-07-15
US8748943B2 (en) 2014-06-10
SE1050298A1 (sv) 2011-10-01
CN103026459A (zh) 2013-04-03
US20130020611A1 (en) 2013-01-24
EP2553715A1 (en) 2013-02-06

Similar Documents

Publication Publication Date Title
SE537101C2 (sv) Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent
JP6135709B2 (ja) トレンチゲート型半導体装置の製造方法
JP5135879B2 (ja) 炭化珪素半導体装置の製造方法
JP5061506B2 (ja) 炭化珪素半導体装置の製造方法
US9536967B2 (en) Recessed ohmic contacts in a III-N device
CN103503152A (zh) 用于半导体器件的电极配置
JP5567830B2 (ja) 半導体装置の製造方法
TW201426997A (zh) 碳化矽溝槽式蕭基能障元件
US20090224354A1 (en) Junction barrier schottky diode with submicron channels
US11545362B2 (en) Manufacturing method of a semiconductor device with efficient edge structure
TWI620250B (zh) 保護溝渠側壁以形成選擇性磊晶半導體材料
US20080173875A1 (en) Self-aligned methods based on low-temperature selective epitaxial growth for fabricating silicon carbide devices
JP5583846B2 (ja) 半導体装置
TWI440096B (zh) 尚特基二極體及製造方法
JP2010135392A (ja) 半導体デバイス及び半導体デバイスの製造方法
CN109037074A (zh) 一种晶体管的制作方法
TW200405477A (en) Method for fabricating a self-aligned bipolar transistor and related structure
JP2022503888A (ja) 広バンド・ギャップ半導体デバイスを製造するときの高エネルギ注入中におけるマスキング・システムおよび方法
JP4539057B2 (ja) 半導体基板の製造方法
TW202203456A (zh) 半導體結構及其形成方法
US10177033B2 (en) Methods for forming a semiconductor device and semiconductor devices
JP2021012940A (ja) 半導体装置の製造方法
JP7294097B2 (ja) 半導体装置の製造方法
JP5353036B2 (ja) 半導体装置の製造方法