JP4539057B2

JP4539057B2 - 半導体基板の製造方法

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Publication number: JP4539057B2
Application number: JP2003298744A
Authority: JP
Inventors: 邦雄望月; 進岩本; 大輔岸本
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-08-22
Filing date: 2003-08-22
Publication date: 2010-09-08
Anticipated expiration: 2023-08-22
Also published as: JP2005072191A

Description

この発明は、半導体基板の製造方法に関し、特に第１導電型の半導体基板に形成されたトレンチ内に第２導電型の半導体をエピタキシャル成長させることにより、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板の製造方法に関する。

一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ^-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ^-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。

その一方で、高抵抗のｎ^-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ^-ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ^-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。

このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。

上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。

超接合半導体素子を製造するにあたっては、上述した並列ｐｎ接合構造を有する半導体基板が用いられる。そのような半導体基板を低コストで、かつ高良品率で量産する方法として、ｎ型半導体基板にトレンチを形成し、そのトレンチの内部をｐ型半導体よりなるエピタキシャル成長層で埋め込む方法が公知である。この方法では、図１６に示すように、ｐ型半導体２のエピタキシャル成長が終了すると、半導体基板１の表面に１〜数μｍの段差や、酸化膜３やポリシリコン４が残るため、基板表面を研磨して、酸化膜３やポリシリコン４を除去するとともに、平坦化する必要がある。

ところで、超接合半導体素子の製造に用いられる半導体基板には、ＭＯＳＦＥＴ等の半導体素子を形成する際のマスク合わせ用のターゲットとしてトレンチ（以下、ターゲットトレンチとする）が形成される。通常、このターゲットトレンチの深さは１μｍ以下であるため、従来の並列ｐｎ接合構造を有する半導体基板において上述した平坦化処理をおこなうと、研磨によりターゲットトレンチが消滅してしまう。その結果、基板表面にＭＯＳＦＥＴ等を形成する際に、ＭＯＳＦＥＴのパターンと並列ｐｎ接合構造のパターンとを合わせるのが困難になるという問題点がある。

ターゲットトレンチが平坦化処理の研磨により消滅するのを防ぐため、研磨により除去される表面層の厚さよりも深いターゲットトレンチを形成することが考えられる。しかし、そうすると、フォトリソグラフィー工程においてターゲットパターンによるレジストむらやレジスト残りが生じやすいという問題点がある。

また、並列ｐｎ接合構造を形成するためのトレンチ、すなわち本来のトレンチと、ターゲットトレンチとを同時に形成する場合、ターゲットトレンチがエピタキシャル成長層により埋め込まれるのを防ぐため、エピタキシャル成長をおこなう前に、ターゲットトレンチの内壁を酸化膜で被覆しておく必要がある。そのためには、一旦、本来のトレンチとターゲットトレンチの両方の内壁を酸化膜で被覆した後に、本来のトレンチの酸化膜を選択的に除去すればよい。しかし、その場合には、フォトリソグラフィー工程が増えるため、上述したレジストむらやレジスト残りが発生しやすくなるという問題点がある。

上記問題点の対策として、本発明者らは、平坦化処理時の研磨により除去される基板表面部分よりも深いターゲットトレンチを形成し、基板表面を所定の厚さだけ除去した時点で研磨を終了することにより、研磨後の基板表面にターゲットトレンチを残す方法を提案した（特願２００２−２２１７７８号）。しかし、その後、本方法で半導体基板の量産をおこなうと以下のような不具合があり、それが原因で歩留まりや工程処理能力の低下を招くことが判明した。

すなわち、この方法を適用してターゲットを形成する場合、研磨を終了させるための目標となるものがないため、あらかじめ予備実験等により最適な研磨時間を求めておき、その時間だけ研磨をおこなうことになる。したがって、研磨中にスラリーの供給量や研磨パッドの温度が予備実験等の条件からずれると、研磨量が一定にならず、研磨後に残るターゲットトレンチの深さにばらつきが生じることがわかった。

実際に上記先願にかかる方法により５００枚の半導体基板を用いてターゲットトレンチの形成および研磨をおこなった。その結果、２７枚の基板では研磨量が多すぎたため、ターゲットが消失しており、再生不可能であった。また、別の５９枚の基板ではターゲットトレンチの深さが１．５μｍ以上であり、追加研磨が必要であった。さらに、別の５５枚の基板ではターゲットトレンチの深さが１〜１．５μｍであり、自動でマスク合わせをおこなうには不適切な深さであるため、半導体素子を作製する際に手動でマスク合わせをおこなわなければならず、工程処理能力が大幅に低下した。

この発明は、上述した問題点を解消するため、研磨終了の目標となる研磨ストッパ膜を形成することにより適切な研磨量で研磨を終了させることを可能とし、それによって工程処理能力の高い半導体基板を高歩留まりで製造することができる半導体基板の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体基板の製造方法は、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、第１導電型の半導体基板にマスク合わせ用のターゲットとなる第１のトレンチを形成する工程と、前記第１のトレンチを絶縁膜で埋める工程と、前記絶縁膜をエッチングして前記第１のトレンチの底部にのみ前記絶縁膜を残す工程と、前記半導体基板に前記第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、を含むことを特徴とする。

この請求項１の発明によれば、第１のトレンチ内に絶縁膜が研磨ストッパ膜として残る。また、ターゲットが半導体基板と材質が異なる絶縁膜でできているので、ステッパによるターゲットの認識が容易である。

また、請求項２の発明にかかる半導体基板の製造方法は、請求項１に記載の発明において、前記第２導電型半導体のエピタキシャル成長後、前記半導体基板の表面を研磨し、前記第１のトレンチの底部にある前記絶縁膜が研磨面に出現した時点で研磨を停止して基板表面を平坦化する工程をさらに含むことを特徴とする。

この請求項２の発明によれば、第１のトレンチ内に研磨ストッパ膜として残る絶縁膜の厚さを調整することにより、適切な研磨量で研磨を終了させることができる。

また、請求項３の発明にかかる半導体基板の製造方法は、請求項１または２に記載の発明において、前記絶縁膜の厚さは、前記第１のトレンチの開口幅の１／２以上であることを特徴とする。

この請求項３の発明によれば、絶縁膜を第１のトレンチの開口幅の１／２以上の厚さで析出させることにより、第１のトレンチを絶縁膜で完全に埋めることができる。

また、上述した課題を解決し、目的を達成するため、請求項４の発明にかかる半導体基板の製造方法は、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、第１導電型の半導体基板にマスク合わせ用の第１のターゲットとなる第１のトレンチを形成する工程と、前記半導体基板に前記第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、前記半導体基板にマスク合わせ用の第２のターゲットとして、前記第１のトレンチよりも深く、かつ前記第２のトレンチよりも浅い第３のトレンチを形成する工程と、前記第３のトレンチを絶縁膜で埋める工程と、前記絶縁膜をエッチングして前記第３のトレンチの底部にのみ前記絶縁膜を残す工程と、を含むことを特徴とする。

この請求項４の発明によれば、第３のトレンチ内に絶縁膜が研磨ストッパ膜として残る。また、ターゲットが、半導体基板と材質が異なる絶縁膜でできているので、ステッパによるターゲットの認識が容易である。

また、請求項５の発明にかかる半導体基板の製造方法は、請求項４に記載の発明において、前記絶縁膜のエッチング後、前記半導体基板の表面を研磨し、前記第３のトレンチの底部にある前記絶縁膜が研磨面に出現した時点で研磨を停止して基板表面を平坦化する工程をさらに含むことを特徴とする。

この請求項５の発明によれば、第３のトレンチ内に研磨ストッパ膜として残る絶縁膜の厚さを調整することにより、適切な研磨量で研磨を終了させることができる。

また、請求項６の発明にかかる半導体基板の製造方法は、請求項４または５に記載の発明において、前記絶縁膜の厚さは、前記第３のトレンチの開口幅の１／２以上であることを特徴とする。

この請求項６の発明によれば、絶縁膜を第３のトレンチの開口幅の１／２以上の厚さで析出させることにより、第３のトレンチを絶縁膜で完全に埋めることができる。

また、請求項７の発明にかかる半導体基板の製造方法は、請求項５に記載の発明において、前記半導体基板の表面研磨により前記第１のトレンチを消失させることを特徴とする。

この請求項７の発明によれば、第１のトレンチが消失しても、第３のトレンチ内の絶縁膜がマスク合わせ用のターゲットとして残るので、これを利用することにより素子作製時に自動でマスク合わせをおこなうことができる。

本発明にかかる半導体基板の製造方法によれば、ターゲットトレンチ内に絶縁膜が研磨ストッパ膜として残るため、適切な研磨量で研磨を終了させることができるので、従来のようにターゲットトレンチの深さのばらつきが原因で歩留まりや工程処理能力が低下するのを防ぐことができる。また、ターゲットが半導体基板とは異なる材質でできているため、ステッパにより基板表面の段差を利用してターゲットを認識するという従来技術に比べて、ターゲットの認識が容易である。したがって、工程処理能力の高い半導体基板を高歩留まりで製造することができるいう効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体基板の製造方法の好適な実施の形態を詳細に説明する。

実施の形態１．
図１〜図７は、本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。まず、図１に示すように、低抵抗のｎ型シリコン半導体基板１１を用意し、その表面にトレンチエッチング用の酸化膜１２を形成する。なお、マスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図２に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１２の一部を除去し、半導体基板１１の、ターゲットトレンチの形成領域１３を露出させる。

ついで、図３に示すように、パターニングした酸化膜１２をマスクとしてプラズマエッチングやＲＩＥ（反応性イオンエッチング）や異方性ウェットエッチング等の異方性エッチングをおこない、第１のトレンチであるターゲットトレンチ１４を形成する。このターゲットトレンチ１４の深さは、特に限定しないが、たとえば後の平坦化処理時の研磨により除去される基板表面部分の厚さ（すなわち、研磨量）よりも１μｍ程度深ければよい。そして、酸化膜１２の表面上およびターゲットトレンチ１４内に絶縁膜であるＨＴＯ酸化膜１５を、ターゲットトレンチ１４の開口幅の半分以上の厚さとなるように析出させ、ターゲットトレンチ１４をＨＴＯ酸化膜１５で完全に埋める。

ついで、図４に示すように、酸化膜エッチャー等を用いてＨＴＯ酸化膜１５をエッチバックする。このエッチバック処理中に、基板表面上のＨＴＯ酸化膜１５および酸化膜１２が消失して半導体基板１１が露出すると、常時モニタしているプラズマ発光が変化する。この変化を検知することにより、半導体基板１１の表面上の酸化膜１２，１５がなくなったことを知ることができる。

プラズマ発光が変化した時点、すなわち基板表面上の酸化膜１２，１５がなくなったとされる時点から所定時間、ターゲットトレンチ１４内に残るＨＴＯ酸化膜１５をオーバーエッチングして除去し、ターゲットトレンチ１４の底部にのみＨＴＯ酸化膜１５を約１μｍの厚さで残す。このオーバーエッチング処理は、上述したように時間管理によって制御されるが、基板表面上の酸化膜１２，１５がなくなったとされる時点からの時間経過によりエッチング量を制御するので、精度よく処理することができる。

ついで、図５に示すように、再度、半導体基板１１の表面およびターゲットトレンチ１４内に酸化膜（窒化膜などの絶縁膜でもよい）１６を形成する。ついで、図５において図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１６の一部を除去し、半導体基板１１の、並列ｐｎ接合構造を形成するための超接合用トレンチの形成領域を露出させる。そして、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、第２のトレンチである超接合用トレンチ１７を形成する。

ついで、図６に示すように、減圧エピタキシャル法等によりｐ型半導体のエピタキシャル成長をおこない、超接合用トレンチ１７をｐ型半導体で埋めてｐ型半導体領域１８を形成する。このとき、減圧エピタキシャル法を用いているので、酸化膜１６上にはエピタキシャル膜が成長しない。ついで、ウェットエッチング法により酸化膜１６を除去して、半導体基板１１の表面を露出させる。

その際、ターゲットトレンチ１４内では酸化膜がＨＴＯ酸化膜１５と酸化膜１６の２層構造になっているため、ターゲットトレンチ１４内の酸化膜全体の厚さはＨＴＯ酸化膜１５と酸化膜１６を合わせた厚さとなり、半導体基板１１の表面を覆う酸化膜１６よりも厚い。そのため、ウェットエッチング中に半導体基板１１の表面が露出した時点、すなわち基板表面の酸化膜１６が消失した時点でエッチングを停止すれば、酸化膜１５、またはＨＴＯ酸化膜１５と酸化膜１６の一部がターゲットトレンチ１４の底部に残る。

ついで、図７に示すように、たとえばＣＭＰ（化学機械研磨）法等により基板表面を研磨して平坦化する。一般に、ＣＭＰ法によるシリコン半導体基板の研磨では、有機アルカリ等からなるスラリーを用い、化学的な作用を主として研磨をおこなうため、シリコンと酸化膜との選択比は高く、酸化膜はほとんど研磨されない。この特性を利用して、図７に示すように、ターゲットトレンチ１４内のＨＴＯ酸化膜１５が研磨面に出現した時点で研磨を停止する。このようにすれば、ターゲットトレンチ１４内の底部に残る酸化膜１５の厚さを調整するだけで、平坦化処理時の研磨を任意の位置で停止させることができる。

上述したように実施の形態１によれば、ターゲットトレンチ１４内にＨＴＯ酸化膜１５を研磨ストッパ膜として残すことにより任意の研磨量で研磨を終了させることができるので、従来のようにターゲットトレンチの深さのばらつきが原因で歩留まりや工程処理能力が低下するのを防ぐことができる。また、ターゲットがシリコンではなく、ＨＴＯ酸化膜１５でできているため、ステッパにより基板表面の段差を利用してターゲットを認識するという従来技術に比べて、ターゲットの認識が容易である。したがって、工程処理能力の高い半導体基板を高歩留まりで製造することができる。

これを検証するため、本発明者らは、実際に上述した実施の形態１にしたがってターゲットトレンチ１４内に１μｍの厚さのＨＴＯ酸化膜１５が残るように処理を施した５００枚の半導体基板を用意し、従来技術と同様にマスク合わせをおこなった。その結果、５００枚全ての半導体基板について自動でマスク合わせをおこなうことができた。また、５０枚の半導体基板についてＳＥＭ（走査型電子顕微鏡）でターゲット断面を観察したところ、ターゲットトレンチ１４内に残るＨＴＯ酸化膜１５（および酸化膜１６）の厚さは０．８３〜１．１２μｍであり、この範囲で研磨が停止していることが確認された。

なお、上述した実施の形態１では、減圧エピタキシャル成長法を用いて酸化膜１６上にエピタキシャル成長膜が堆積しない条件でエピタキシャル成長をおこなったが、酸化膜１６上にエピタキシャル成長膜が堆積する条件でエピタキシャル成長をおこなってもよい。その場合でも、平坦化処理時にターゲットトレンチ１４内の酸化膜１５が露出した時点で研磨が停止するので、同様の効果が得られる。

実施の形態２．
図８〜図１５は、本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。まず、図８に示すように、低抵抗のｎ型シリコン半導体基板２１を用意し、その表面に図示しないトレンチエッチング用の酸化膜（窒化膜などの絶縁膜でもよい）を形成する。そして、図示しないマスクを用い、フォトリソグラフィー技術によって、基板表面の酸化膜の一部を除去し、半導体基板２１の、第１のターゲットトレンチの形成領域を露出させる。ついで、パターニングした酸化膜をマスクとしてプラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、第１のトレンチである第１のターゲットトレンチ２２を形成し、基板表面の酸化膜を除去する。

ついで、図９に示すように、半導体基板２１の表面および第１のターゲットトレンチ２２内に酸化膜（窒化膜などの絶縁膜でもよい）２３を形成する。そして、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜２３の一部を除去し、半導体基板２１の、並列ｐｎ接合構造を形成するための超接合用トレンチの形成領域を露出させる。ついで、酸化膜２３をマスクとしてプラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、第２のトレンチである超接合用トレンチ２４を形成する。その後、ｐ型半導体のエピタキシャル成長をおこない、超接合用トレンチ２４をｐ型半導体で埋めてｐ型半導体領域２５を形成する。

ついで、図１０に示すように、酸化膜２３を除去した後、再度、半導体基板２１の表面および第１のターゲットトレンチ２２内に酸化膜（窒化膜などの絶縁膜でもよい）２６を形成する。そして、図１１に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜２６の一部を除去し、半導体基板２１の、第２のターゲットトレンチの形成領域２７を露出させる。

ついで、図１２に示すように、パターニングした酸化膜２６をマスクとしてプラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、第３のトレンチである第２のターゲットトレンチ２８を形成する。この第２のターゲットトレンチ２８の深さは、特に限定しないが、たとえば後の平坦化処理時の研磨により除去される基板表面部分の厚さ（すなわち、研磨量）よりも１μｍ程度深ければよい。

ついで、図１３に示すように、酸化膜２６を除去した後、再度、半導体基板２１の表面、第１のターゲットトレンチ２２および第２のターゲットトレンチ２８内に酸化膜（窒化膜などの絶縁膜でもよい）２９を、第２のターゲットトレンチ２８の開口幅の半分以上の厚さとなるように析出させ、第２のターゲットトレンチ２８を酸化膜２９で完全に埋める。なお、酸化膜２６を除去せずに、その上にさらに酸化膜２９を堆積してもよい。

ついで、図１４に示すように、酸化膜エッチャー等を用いて酸化膜２９（酸化膜２６がある場合には酸化膜２６，２９）をエッチバックする。このエッチバック処理においては、基板表面上の酸化膜２９（酸化膜２６がある場合には酸化膜２６，２９）が消失して半導体基板２１が露出したとされる時点から所定時間、第２のターゲットトレンチ２８内に残る酸化膜２９をオーバーエッチングして除去し、第２のターゲットトレンチ２８の底部にのみ酸化膜２９を約１μｍの厚さで残す。このオーバーエッチング処理は、上述したように時間管理によって制御されるが、基板表面上の酸化膜２９（酸化膜２６がある場合には酸化膜２６，２９）がなくなったとされる時点からの時間経過によりエッチング量を制御するので、精度よく処理することができる。

ついで、図１５に示すように、たとえばＣＭＰ法等により基板表面を研磨して平坦化する。その際、実施の形態１において説明したようにＣＭＰ法では酸化膜がほとんど研磨されないので、第２のターゲットトレンチ２８内の酸化膜２９が研磨面に出現した時点で研磨を停止する。このようにすることによって、第２のターゲットトレンチ２８内の底部に残る酸化膜２９の厚さを調整するだけで、平坦化処理時の研磨を任意の位置で停止させることができる。なお、図１５に示す例では、研磨により第１のターゲットトレンチ２２が消失しているが、第１のターゲットトレンチ２２が残っていても何ら問題はない。

上述したように実施の形態２によれば、第２のターゲットトレンチ２８内に酸化膜２９を研磨ストッパ膜として残すことにより任意の研磨量で研磨を終了させることができるので、実施の形態１と同様に歩留まりの低下や工程処理能力の低下を防ぐことができる。また、ターゲットが酸化膜２９でできているため、実施の形態１と同様にターゲットの認識が容易である。したがって、工程処理能力の高い半導体基板を高歩留まりで製造することができる。

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体にも適用可能である。

以上のように、本発明にかかる半導体基板の製造方法は、並列ｐｎ接合構造の耐圧構造を有するデバイスを製造する際に用いられる半導体基板の製造に有用であり、特に並列ｐｎ接合構造により高耐圧化と大電流容量化を両立させることができるＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の製造に適している。

本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態１により製造された半導体基板の一例を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。本発明の実施の形態２により製造された半導体基板の一例を示す縦断面図である。並列ｐｎ接合構造を有する半導体基板のエピタキシャル成長後の基板表面の様子を示す縦断面図である。

符号の説明

１１，２１第１導電型半導体基板
１４第１のトレンチ（ターゲットトレンチ）
１５絶縁膜（ＨＴＯ酸化膜）
１７，２４第２のトレンチ（超接合用トレンチ）
１８，２５第２導電型半導体（ｐ型半導体領域）
２２第１のトレンチ（第１のターゲットトレンチ）
２８第３のトレンチ（第２のターゲットトレンチ）
２９絶縁膜（酸化膜）

Claims

ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板にマスク合わせ用のターゲットとなる第１のトレンチを形成する工程と、
前記第１のトレンチを絶縁膜で埋める工程と、
前記絶縁膜をエッチングして前記第１のトレンチの底部にのみ前記絶縁膜を残す工程と、
前記半導体基板に前記第１のトレンチよりも深い第２のトレンチを形成する工程と、
前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、
を含むことを特徴とする半導体基板の製造方法。
前記第２導電型半導体のエピタキシャル成長後、前記半導体基板の表面を研磨し、前記第１のトレンチの底部にある前記絶縁膜が研磨面に出現した時点で研磨を停止して基板表面を平坦化する工程をさらに含むことを特徴とする請求項１に記載の半導体基板の製造方法。
前記絶縁膜の厚さは、前記第１のトレンチの開口幅の１／２以上であることを特徴とする請求項１または２に記載の半導体基板の製造方法。
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板にマスク合わせ用の第１のターゲットとなる第１のトレンチを形成する工程と、
前記半導体基板に前記第１のトレンチよりも深い第２のトレンチを形成する工程と、
前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、
前記半導体基板にマスク合わせ用の第２のターゲットとして、前記第１のトレンチよりも深く、かつ前記第２のトレンチよりも浅い第３のトレンチを形成する工程と、
前記第３のトレンチを絶縁膜で埋める工程と、
前記絶縁膜をエッチングして前記第３のトレンチの底部にのみ前記絶縁膜を残す工程と、
を含むことを特徴とする半導体基板の製造方法。
前記絶縁膜のエッチング後、前記半導体基板の表面を研磨し、前記第３のトレンチの底部にある前記絶縁膜が研磨面に出現した時点で研磨を停止して基板表面を平坦化する工程をさらに含むことを特徴とする請求項４に記載の半導体基板の製造方法。
前記絶縁膜の厚さは、前記第３のトレンチの開口幅の１／２以上であることを特徴とする請求項４または５に記載の半導体基板の製造方法。
前記半導体基板の表面研磨により前記第１のトレンチを消失させることを特徴とする請求項５に記載の半導体基板の製造方法。