CN109037074A - 一种晶体管的制作方法 - Google Patents
一种晶体管的制作方法 Download PDFInfo
- Publication number
- CN109037074A CN109037074A CN201810872540.7A CN201810872540A CN109037074A CN 109037074 A CN109037074 A CN 109037074A CN 201810872540 A CN201810872540 A CN 201810872540A CN 109037074 A CN109037074 A CN 109037074A
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- groove
- layer
- oxide layer
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000008859 change Effects 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims description 27
- 238000007254 oxidation reaction Methods 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 19
- 238000001312 dry etching Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000003628 erosive effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- -1 Preferably Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Abstract
本发明提供一种晶体管的制作方法，方法包括：提供第一导电类型的衬底和外延层；在所述外延层上表面形成氧化层；在所述氧化层和外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；刻蚀去除所述氧化层和栅氧化层；在所述外延层上表面形成多晶硅氧化层和外延层氧化层；在所述外延层上表面形成第二沟槽；在所述第二沟槽底部及侧壁形成第二导电类型的体区；在所述第二沟槽内形成第二导电类型的深体区；在所述体区和所述深体区形成第一导电类型的源区，本发明通过改变VDMOS的制作流程，形成精确的第二沟槽及第二沟槽形成的深体区，使器件的开启电压更加稳定，减小了体区电阻，提升了器件EAS能力，降低了生产制作的成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种新型半导体晶体管的制作方法。
背景技术
在功率应用设备中，VDMOS(Vertical Diffused Metal Oxide Semiconductor,垂直双扩散金属氧化物半导体场效应晶体管)是一种可以广泛使用的金属氧化物半导体场效应晶体管功率器件，其具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点，应用于开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面。VDMOS器件有一个非常重要的参数，EAS(Energy Avalanche Stress，单脉冲雪崩能量)，定义为单次雪崩状态下器件能够消耗的最大能量。功率器件工作时，在源极和漏极会产生较大的电压尖峰，必须考虑器件的雪崩能量。EAS能力也是衡量VDMOS器件的一个非常重要的参数。
一般器件的EAS失效有两种模式，热损坏和寄生三极管导通损坏。寄生三极管导通损坏是指器件本身存在一个寄生的三极管(外延层-体区-源区)，当器件关断时，源漏间的反向电流流经体区时，产生压降，如果此压降大于寄生三极管的开启电压，则此反向电流会因为三极管的放大作用将寄生三极管导通，导致失控，此时，栅极电压已不能关断VDMOS，从原理上来说，为防止失效产生，关键是防止寄生的三极管导通，为防止寄生的三极管导通，必须要减小体区电阻或者增大源区和体区的短接面积，目前的制作方法中，由于深体区距离沟道区较近，考虑到器件开启电压的问题，不能将深体区做的过浓或过深，这就给优化器件EAS能力带来了很大的困难。
发明内容
鉴于以上情况，本发明所要解决其技术问题采用以下的技术方案来实现。
本发明实施例提供一种晶体管的制作方法,包括：
提供第一导电类型的衬底和外延层；
在所述外延层上表面形成氧化层；
在所述氧化层和所述外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；
刻蚀去除所述氧化层和所述栅氧化层；
在所述外延层上表面形成多晶硅氧化层和外延层氧化层；
在所述外延层上表面形成第二沟槽；
在所述第二沟槽底部及侧壁形成第二导电类型的体区；
在所述第二沟槽内形成第二导电类型的深体区；
在所述体区和所述深体区形成第一导电类型的源区；
在所述外延层上表面形成介质层；
在所述晶体管的上表面形成源极金属层，在所述晶体管下表面形成漏极金属层。
进一步地，所述外延层通过掺杂第一导电类型的离子形成于所述衬底的上表面，所述外延层上表面通过干氧氧化形成所述氧化层。
进一步地，在所述氧化层和所述外延层上表面形成第一沟槽具体包括，所述氧化层进行光刻和刻蚀，并以刻蚀后的所述氧化层作为掩膜刻蚀形成所述第一沟槽。
进一步地，刻蚀去除所述氧化层和栅氧化层具体包括，通过湿法刻蚀去除所述外延层上表面的氧化层和所述外延层上表面第一沟槽内的栅氧化层。
进一步地，在所述外延层上表面形成多晶硅氧化层和外延层氧化层具体包括，所述外延层上表面凸出的多晶硅通过氧化工艺形成所述多晶硅氧化层，所述外延层经过氧化工艺其上表面同时形成所述外延层氧化层，所述外延层氧化层厚度小于所述多晶硅氧化层。
进一步地，在所述外延层上表面形成第二沟槽之前具体包括，通过干法刻蚀去除所述外延层上表面的所述外延层氧化层。
进一步地，在所述外延层上表面形成第二沟槽具体包括，所述第二沟槽形成于两个相邻的所述第一沟槽的中间。
进一步地，在所述第二沟槽内壁形成第二导电类型的体区具体包括，在所述第二沟槽底部及侧壁通过离子注入的方式形成所述体区，所述体区轻掺杂的离子类型为第二导电类型。
进一步地，形成所述体区后对所述体区进行热驱入，用于使离子扩散至栅氧化层侧壁。
进一步地，在所述第二沟槽内形成第二导电类型的深体区具体包括，所述第二沟槽填充第二导电类型的重掺杂外延形成深体区，对所述深体区沿晶体管上表面进行干法回刻，用于平坦化晶体管上表面。
本发明实施例的技术方案通过改变VDMOS的制作流程，通过光刻精确控制导电沟道的宽度，采用外延形成所述深体区减小体区电阻，提升了器件的EAS能力，提高了VDMOS的工作性能，降低了生产制作的成本。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
在附图中：
图1为本发明实施例所述的晶体管制作方法流程示意图；
图2为本发明实施例所述的衬底和外延层结构示意图；
图3为本发明实施例所述的刻蚀氧化层结构示意图；
图4为本发明实施例所述的第一沟槽结构示意图；
图5为本发明实施例所述的栅极结构结构示意图；
图6为本发明实施例所述的去除氧化层结构示意图；
图7为本发明实施例所述的多晶硅氧化层结构示意图；
图8为本发明实施例所述的刻蚀外延层氧化层结构示意图；
图9为本发明实施例所述的第二沟槽结构示意图；
图10为本发明实施例所述的体区结构示意图；
图11为本发明实施例所述的体区热驱入结构示意图；
图12为本发明实施例所述的深体区结构示意图；
图13为本发明实施例所述的源区结构示意图；
图14为本发明实施例所述的介质层结构示意图；
图15为本发明实施例所述的源极金属层结构示意图；
图16为本发明实施例所述的漏极金属层结构示意图。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。
通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。
有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。
以下结合图1-图16，对本发明实施例提供一种晶体管的制作方法进行详细说明，该方法包括：
S01：提供第一导电类型的衬底1和外延层2；
S02：在所述外延层上表面形成氧化层3；
S03：在所述氧化层3和所述外延层2上表面形成第一沟槽，其底部及侧壁形成栅氧化层4并填充多晶硅以形成栅极结构5；
S04：刻蚀去除所述氧化层3和所述栅氧化层4；
S05：在所述外延层上表面形成多晶硅氧化层6和外延层氧化层7；
S06：在所述外延层上表面形成第二沟槽；
S07：在所述第二沟槽底部及侧壁形成第二导电类型的体区8；
S08：在所述第二沟槽内形成第二导电类型的深体区9；
S09：在所述体区和所述深体区形成第一导电类型的源区10；
S010：在所述外延层上表面形成介质层11；
S011：在所述晶体管的上表面形成源极金属层12，在所述晶体管下表面形成漏极金属层13。
下面参照附图，对上述形成所述晶体管的具体方法加以详细阐述。
如图2所示，步骤S01：提供第一导电类型的衬底1和外延层2，具体的，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合，所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底为硅衬底，尤其所述衬底为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂磷元素或砷元素或两者的任意组合制成。
所述衬底1上进行第一导电类型的N型掺杂形成所述外延层2，所述外延层2的掺杂浓度和厚度不仅决定了器件的击穿电压，也影响了器件的导通电阻，高的击穿电压要求厚的轻掺杂的外延层，而低的导通电阻则要求薄的重掺杂的外延层，因此必须选择最佳的外延参数，使得满足击穿电压同时导通电阻较小，在一个实施例中，所述外延层2掺杂浓度小于所述衬底的掺杂浓度，使得外延层有一个较高的击穿电压，进而保护器件。
如图2所示，步骤S02：在所述外延层2上表面形成氧化层3，具体的，所述外延层2上表面通过氧化方法形成氧化层3，氧化方法包括干氧氧化、湿氧氧化、水汽氧化、掺氯氧化、氢氧合成氧化等，在本实施方式中优选干氧氧化，氧化温度为800℃-1000℃在氧化过程中，直接通入氧气进行氧化，通过干氧氧化生成的氧化层结构致密，均匀性和重复性好，对杂质掩蔽能力强，与光刻胶的附着性好等优点，所述氧化层3厚度由以下几个因素决定：器件的第一沟槽深度，所述氧化层作为后续刻蚀第一沟槽的掩膜，第一沟槽越深，其氧化层相应越厚；器件的第二沟槽深度，氧化层厚度决定后续多晶硅栅极的高度，进而决定了后续多晶硅氧化层的厚度；导电沟道的宽度，后续多晶硅氧化层的厚度决定了导电沟道的宽度。在本实施例中，所述氧化层厚度优选为4500A-5500A(Angstrom，埃)之间。
如图3-5所示，步骤S03：在所述氧化层3和所述外延层2上表面形成第一沟槽，其底部及侧壁形成栅氧化层4并填充多晶硅以形成栅极结构5，具体的，所述第一沟槽通过在外延层2上表面刻蚀形成，其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，使用的干法刻蚀具体为，在所述氧化层3的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述氧化层3的上表面形成光刻胶层，在所述光刻胶层上通过刻蚀所述氧化层3上表面，去除所述第一光刻胶层，形成氧化层掩膜窗口，以所述氧化层3为掩膜材料对所述外延层2进行刻蚀，所述氧化层3和所述外延层2上表面形成所述第一沟槽。所述第一沟槽底部及侧壁通过干氧氧化形成栅氧化层4，通过干氧氧化生成的栅氧化层结构致密，均匀性和重复性好，对杂质掩蔽能力强等优点。在所述第一沟槽进行多晶硅填充形成所述栅极结构，具体的，其填充方式包括常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相沉积法等，在本实施方式中，优选地为低压化学气相沉积法，其掺杂的多晶硅纯度高，均匀性强，填充多晶硅后，以所述氧化层3作为阻挡层，对多晶硅进行化学机械抛光或者干法回刻，仅保留第一沟槽内部的多晶硅，去除其他区域的多晶硅。
如图6所示，步骤S04：刻蚀去除所述氧化层3和所述栅氧化层，具体的，通过湿法刻蚀去除所述氧化层和所述外延层上表面的第一沟槽内的所述栅氧化层。
如图7所示，步骤S05：在所述外延层2上表面形成多晶硅氧化层6和外延层氧化层7，具体的，在所述外延层2凸出的所述多晶硅通过氧化方法形成所述多晶硅氧化层6，所述多晶硅为饱和重掺杂类型，所述重掺杂离子为第一导电类型或者第二导电类型，通常为第一导电类型的饱和重掺杂类型，所述多晶硅与所述外延层在相同的氧化条件下，所述多晶硅的氧化速率要比所述外延层表面单晶硅的氧化速率快2倍左右，因此，经过相同的氧化工艺后，所述多晶硅氧化层6厚度和宽度大致为2倍所述外延层氧化层7的厚度和宽度，在一个实施例中，所述外延层2表面生成5000A左右的氧化层，所述多晶硅生成10000A左右的氧化层，此时，所述凸出的多晶硅完全被氧化形成氧化层。
如图8所示，在执行步骤S06形成第二沟槽之前具体包括，所述外延层氧化层7进行刻蚀，去除外延层表面的氧化层，具体的，使用的方法为干法刻蚀，在所述外延层的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述外延层的上表面形成光刻胶层，所述光刻胶经过光刻后形成掩膜窗口，对所述光刻胶层进行干法刻蚀，去除所述外延层表面的氧化层。
如图9所示，步骤S06：在所述外延层2上表面形成第二沟槽，具体的，以所述多晶硅氧化层6为掩膜材料对所述外延层2进行干法刻蚀形成所述第二沟槽，在本实施方式中，优选地，通过干法刻蚀形成所述第二沟槽，所述干法刻蚀可以控制刻蚀图形和刻蚀速率，而且干法刻蚀的偏差非常小，干法刻蚀包括：光子束刻蚀、中子刻蚀和等离子刻蚀等多种形式。在半导体技术中，等离子刻蚀是干法刻蚀中最常用的技术。等离子体刻蚀采用射频技术，等离子体包括中性粒子、电子、活性自由基、带正电的粒子和带负电的离子。其中带正电离子的作用是在暗区电场的加速作用下，实现对目标的物理轰击，而活性自由基的作用则是吸附在目标表面上并与目标材料发生化学反应生成挥发性产物。物理轰击能够促进化学反应的进行，并通过溅射去除淀积在目标表面的反应副产物。所述第二沟槽形成于两个相邻的所述第一沟槽的中间，通过控制所述第二沟槽的刻蚀宽度，进而可以控制所述第二沟槽侧壁与相邻的所述第一沟槽侧壁的宽度，从而实现控制后续器件的导电沟道的宽度，通过精准光刻，使得干法刻蚀后的导电沟道的宽度更加精确，进而获得更加稳定的开启电压，并且通过刻蚀形成的所述第二沟槽后续生成所述深体区，通过计算并控制所述第二沟槽的宽度及深度，可以控制所述深体区的大小，进而可以准确计算并控制所述体区电阻的大小，从而提升器件的EAS能力。
如图10所示，步骤S07：在所述第二沟槽底部及侧壁形成第二导电类型的体区8，具体的，以所述外延层2上表面的多晶硅氧化层6作为掩膜对所述半导体进行离子注入工艺，注入的离子类型为轻掺杂的第二导电类型离子，通常为硼离子，采用倾角注入的方式，更具体的，使外延层上表面与注入离子束呈60°-80°左右的夹角β，进行四次离子的注入，而每注入完成一次，对晶体管向同一个方向进行90°的旋转，使得第二沟槽每一面侧壁都进行了一次离子注入形成体区8，注入形成所述体区8之后，通过干法刻蚀去除所述多晶硅氧化层6。
如图11所示，在执行步骤S07在所述第二沟槽底部及侧壁形成第二导电类型的体区8之后还包括，对所述体区8注入的P型离子进行高温驱入，具体的，在本实施例中，对注入第二导电类型的离子剂量和能量不做限定，对高温驱入的温度及时间也不做限定，所述高温驱入用于使体区的第二导电类型的离子扩散至第一沟槽的侧壁，用于增加后续源区7和体区8的接触面积。
如图12所示，步骤S08：在所述第二沟槽内形成第二导电类型的深体区9，具体的，通过外延工艺在所述第二沟槽内填充重掺杂第二导电类型单晶硅以形成深体区9，所述深体区9离子掺杂浓度更高，其电阻较低，而且其相较于体区8的体积更大，进而降低了整个体区的电阻，可以防止寄生的三极管导通，所述深体区用于减小体区电阻，进而提升了器件的EAS能力，再对所述深体区9进行干法回刻或者化学机械抛光平坦化所述深体区9上表面与所述外延层2上表面。
如图13所示，步骤S09：在所述体区8和所述深体区9形成第一导电类型的源区10，具体的，在所述外延层2的上表面制备掩膜材料，所述掩膜材料具体为光刻胶，光刻胶在所述外延层的上表面形成光刻胶层，在所述光刻胶层上通过注入第一导电类型的重掺杂离子形成源区10，所述源区10形成于所述体区8和所述深体区9上表面，增大了源区10与所述体区8的短接面积。
如图14所示，步骤S10：在所述外延层2上表面形成介质层11，具体的，所述外延层2上表面通过采用溅射或热氧化法或化学气相沉积工艺或其中的几种形成所述介质层11，所述介质层11通常由绝缘性较好的材料形成，例如，所述介质层的材料为氧化硅或氮化硅或氮氧化硅，用于保护器件不被污染并具有隔离的作用，在一个实施例中，通过溅射的方法在所述外延层上表面形成氧化硅的介质层11。
如图15所示，步骤S11：在所述晶体管的上表面形成源极金属层12，在所述晶体管下表面形成漏极金属层13，具体的，所述外延层2上表面通过溅射方法形成所述源极金属层12，所述晶体管下表面通过蒸发的方法形成所述漏极金属层13。
本发明实施例提供的一种晶体管的制作方法，通过光刻精确控制导电沟道的宽度，采用外延形成所述深体区减小体区电阻，提升了器件的EAS能力，提高了VDMOS的工作性能，降低了生产制作的成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶体管的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底和外延层；
在所述外延层上表面形成氧化层；
在所述氧化层和所述外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；
刻蚀去除所述氧化层和所述栅氧化层；
在所述外延层上表面形成多晶硅氧化层和外延层氧化层；
在所述外延层上表面形成第二沟槽；
在所述第二沟槽底部及侧壁形成第二导电类型的体区；
在所述第二沟槽内形成第二导电类型的深体区；
在所述体区和所述深体区形成第一导电类型的源区；
在所述外延层上表面形成介质层；
在所述晶体管的上表面形成源极金属层，在所述晶体管下表面形成漏极金属层。
2.根据权利要求1所述的制作方法，其特征在于，所述外延层通过掺杂第一导电类型的离子形成于所述衬底的上表面，所述外延层上表面通过干氧氧化形成所述氧化层。
3.根据权利要求1所述的制作方法，其特征在于，在所述氧化层和所述外延层上表面形成第一沟槽具体包括，所述氧化层进行光刻和刻蚀，并以刻蚀后的所述氧化层作为掩膜刻蚀形成所述第一沟槽。
4.根据权利要求1所述的制作方法，其特征在于，刻蚀去除所述氧化层和栅氧化层具体包括，通过湿法刻蚀去除所述外延层上表面的氧化层和所述外延层上表面第一沟槽内的栅氧化层。
5.根据权利要求1所述的制作方法，其特征在于，在所述外延层上表面形成多晶硅氧化层和外延层氧化层具体包括，所述外延层上表面凸出的多晶硅通过氧化工艺形成所述多晶硅氧化层，所述外延层经过氧化工艺其上表面同时形成所述外延层氧化层，所述外延层氧化层厚度小于所述多晶硅氧化层。
6.根据权利要求1所述的制作方法，其特征在于，在所述外延层上表面形成第二沟槽之前具体包括，通过干法刻蚀去除所述外延层上表面的所述外延层氧化层。
7.根据权利要求1所述的制作方法，其特征在于，在所述外延层上表面形成第二沟槽具体包括，所述第二沟槽形成于两个相邻的所述第一沟槽的中间。
8.根据权利要求1所述的制作方法，其特征在于，在所述第二沟槽内壁形成第二导电类型的体区具体包括，在所述第二沟槽底部及侧壁通过离子注入的方式形成所述体区，所述体区轻掺杂的离子类型为第二导电类型。
9.根据权利要求1所述的制作方法，其特征在于，形成所述体区后对所述体区进行热驱入，用于使离子扩散至栅氧化层侧壁。
10.根据权利要求1所述的制作方法，其特征在于，在所述第二沟槽内形成第二导电类型的深体区具体包括，所述第二沟槽填充第二导电类型的重掺杂外延形成深体区，对所述深体区沿晶体管上表面进行干法回刻，用于平坦化晶体管上表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810872540.7A CN109037074A (zh) | 2018-08-02 | 2018-08-02 | 一种晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810872540.7A CN109037074A (zh) | 2018-08-02 | 2018-08-02 | 一种晶体管的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109037074A true CN109037074A (zh) | 2018-12-18 |
Family
ID=64648938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810872540.7A Withdrawn CN109037074A (zh) | 2018-08-02 | 2018-08-02 | 一种晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109037074A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111370463A (zh) * | 2018-12-26 | 2020-07-03 | 深圳尚阳通科技有限公司 | 沟槽栅功率器件及其制造方法 |
| CN112993083A (zh) * | 2021-02-04 | 2021-06-18 | 华虹半导体(无锡)有限公司 | 超深光电二极管的制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030201483A1 (en) * | 2002-04-30 | 2003-10-30 | Nec Electronics Corporation | Vertical type MOSFET and manufacturing method thereof |
| CN103578992A (zh) * | 2012-07-25 | 2014-02-12 | 北大方正集团有限公司 | 一种集成vdmos芯片及其制作方法 |
| WO2015111386A1 (ja) * | 2014-01-24 | 2015-07-30 | 株式会社デンソー | 半導体装置の製造方法 |
| CN106158660A (zh) * | 2015-04-27 | 2016-11-23 | 北大方正集团有限公司 | 沟槽型vdmos制造方法 |
-
2018
- 2018-08-02 CN CN201810872540.7A patent/CN109037074A/zh not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030201483A1 (en) * | 2002-04-30 | 2003-10-30 | Nec Electronics Corporation | Vertical type MOSFET and manufacturing method thereof |
| CN103578992A (zh) * | 2012-07-25 | 2014-02-12 | 北大方正集团有限公司 | 一种集成vdmos芯片及其制作方法 |
| WO2015111386A1 (ja) * | 2014-01-24 | 2015-07-30 | 株式会社デンソー | 半導体装置の製造方法 |
| CN106158660A (zh) * | 2015-04-27 | 2016-11-23 | 北大方正集团有限公司 | 沟槽型vdmos制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111370463A (zh) * | 2018-12-26 | 2020-07-03 | 深圳尚阳通科技有限公司 | 沟槽栅功率器件及其制造方法 |
| CN112993083A (zh) * | 2021-02-04 | 2021-06-18 | 华虹半导体(无锡)有限公司 | 超深光电二极管的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104769723B (zh) | 沟槽栅功率半导体场效应晶体管 | |
| US6103578A (en) | Method for forming high breakdown semiconductor device | |
| KR102614549B1 (ko) | 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법 | |
| JP2009004668A (ja) | 半導体装置 | |
| TWI690081B (zh) | 引入外延層場闌區的反向傳導igbt及其製備方法 | |
| CN103219237B (zh) | 一种自对准绝缘栅双极型晶体管的制作方法 | |
| CN106711207B (zh) | 一种纵向沟道的SiC结型栅双极型晶体管及其制备方法 | |
| CN109216276B (zh) | 一种mos管及其制造方法 | |
| TWI673798B (zh) | 引入外延層場闌區的半導體元件 | |
| JPWO2012137412A1 (ja) | 半導体装置 | |
| CN108336152A (zh) | 具有浮动结的沟槽型碳化硅sbd器件及其制造方法 | |
| CN109037074A (zh) | 一种晶体管的制作方法 | |
| CN109119483A (zh) | 一种晶体管及其制作方法 | |
| CN103839990B (zh) | 一种igbt的缓冲层结构及其制作方法 | |
| CN111276540A (zh) | 沟槽栅功率mosfet及其制造方法 | |
| CN110010471A (zh) | 一种功率器件及其制作方法 | |
| CN109119342A (zh) | 一种功率器件及其制备方法 | |
| CN109148304A (zh) | 一种晶体管及其制作方法 | |
| CN116387154A (zh) | 一种载流子存储沟槽型双极晶体管结构及其制造方法 | |
| CN109037073A (zh) | 一种晶体管及其制作方法 | |
| CN104051524A (zh) | 半导体器件 | |
| CN210040206U (zh) | 一种新形式的功率金属氧化物半导体场效晶体管 | |
| CN113782445A (zh) | 超结器件及其制造方法 | |
| CN106876471A (zh) | 双槽umosfet器件 | |
| CN109300977A (zh) | 一种晶体管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20181218 |
|
| WW01 | Invention patent application withdrawn after publication |