CN109148304A - 一种晶体管及其制作方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，具体涉及一种新型半导体晶体管及其制造方法，所述晶体管通过减薄较厚的场氧化层，将降场层注入到晶体管次表面，然后再形成一个较薄的埋层，在降场层上方增加了一个导通电阻相对较低的导电沟道，使得上下两条导电沟道均可参与导电，从而减小了晶体管的导通电阻，提升了晶体管的电流驱动能力，提高了LDMOS的工作性能，降低了工艺的制造成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种新型半导体晶体管及其制作方法。
背景技术
在功率应用设备中，LDMOS(Laterally Diffused Metal Oxide Semiconductor,横向双扩散金属氧化物半导体场效应晶体管)，在高压功率集成电路中常采用高压LDMOS满足耐高压、实现功率控制等方面的要求，常用于射频功率电路。与晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显。为了增加击穿电压，在有源区和漏区之间有一个漂移区。
LDMOS中的漂移区是该类器件设计的关键，漂移区的杂质浓度比较低，因此，当LDMOS接高压时，漂移区由于是高阻，能够承受更高的电压。我们可以通过增加漂移区的长度以提高击穿电压，但是这会增加芯片面积和导通电阻。为达到不牺牲耐压的情况下降低导通电阻的目标，器件专家研究出了许许多多的新型结构，Double RESURF(DoubleReduced Surface Field，双重降低表面电场)技术就是其中的一种，但是在电子从源极出发，在栅极外加偏压顺着沟道底部流动，进入漂移区后，需要从降场层下方流动，从刚刚进入漂移区需要一个转向移动到降场层下方，这个电流路径拐弯的部分存在一个不小的电阻，这个电阻会受到底部衬底，以及右侧降场层的夹挤，存在一个JFET(Junction Field-Effect Transisto，结型场效应晶体管)效应，当电流越大，JFET夹挤效应越明显，电阻越大，影响晶体管的工作性能。
发明内容
鉴于以上情况，本发明为了解决其技术问题采用以下的技术方案来实现。
第一方面，本发明实施例提供一种晶体管的制作方法,包括：提供第一导电类型的衬底；在所述衬底上表面形成第二导电类型的阱区；在所述阱区上表面形成氧化层；在所述阱区上表面形成薄膜层；在有源区形成场氧化层；在所述衬底上表面形成第一导电类型的体区；在所述场氧化层通过湿法刻蚀形成薄场氧化层；在所述阱区内形成第一导电类型的降场层；在所述薄场氧化层下表面形成第二导电类型的埋层；在所述阱区上表面形成栅氧化层；在所述栅氧化层上表面形成多晶硅层。
进一步地，在所述半导体衬底表面形成第二导电类型的阱区具体包括，通过离子注入在所述衬底上表面形成第二导电类型的阱区。
进一步地，在所述阱区上表面形成薄膜层具体包括，所述薄膜层通过刻蚀露出有源区的氧化层，并对所述有源区的氧化层通过局部氧化隔离工艺形成所述场氧化层。
进一步地，在所述场氧化层通过湿法刻蚀形成薄场氧化层具体包括，对所述场氧化层进行湿法刻蚀形成所述薄场氧化层，用于减小场氧化层对后续离子注入深度的影响。
进一步地，在所述薄场氧化层下表面形成第二导电类型的埋层具体包括，通过离子注入工艺在所述场氧化层下表面注入第二导电类型的离子以形成所述埋层，用于减小漂移区的导通电阻。
第二方面，本发明实施例还提供一种晶体管，包括，第一导电类型的衬底；第二导电类型的阱区，形成于所述衬底上表面；氧化层，形成于所述阱区上表面；薄膜层，形成于所述阱区上表面；场氧化层，形成于有源区；第一导电类型的体区，形成于所述衬底上表面；薄场氧化层，形成于所述场氧化层；降场层，形成于所述阱区；第二导电类型的埋层，形成于所述薄场氧化层下表面；栅氧化层，形成于所述阱区上表面；多晶硅层，形成于所述栅氧化层上表面。
进一步地，所述场氧化层厚度大于所述氧化层厚度。
进一步地，所述埋层通过控制注入离子的能量，形成于所述薄场氧化层的下表面，用于减小漂移区的导通电阻。
进一步地，所述多晶硅层形成于所述栅氧化层上表面，位于所述体区和阱区之间。
进一步地，所述多晶硅层靠近有源区一侧不能位于所述降场层上方的所述薄场氧化层区域。
本发明实施例的技术方案通过优化LDMOS的制作流程，通过减薄较厚的场氧化层，将降场层注入到晶体管次表面，然后再形成一个较薄的埋层，在降场层上方增加了一个导通电阻相对较低的导电沟道，使得上下两条导电沟道均可参与导电，从而减小了晶体管的导通电阻，提升了晶体管的电流驱动能力，提高了LDMOS的工作性能，降低了工艺的制造成本。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
在附图中：
图1为本发明实施例所述的晶体管制作方法流程示意图；
图2为本发明实施例所述的衬底和阱区结构示意图；
图3为本发明实施例所述的场氧化层结构示意图；
图4为本发明实施例所述的体区结构示意图；
图5为本发明实施例所述的薄场氧化层结构示意图；
图6为本发明实施例所述的降场层及埋层结构示意图；
图7为本发明实施例所述的多晶硅层结构示意图。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。
通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。
有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。
以下结合图1-图7，对本发明实施例提供一种晶体管的制作方法进行详细说明，本发明实施例提供一种晶体管的制作方法，该制作方法包括：
S01：提供第一导电类型的衬底1；
S02：在所述衬底1上表面形成第二导电类型的阱区2；
S03：在所述阱区上表面形成氧化层3；
S04：在所述阱区上表面形成薄膜层4；
S05：在有源区形成场氧化层5；
S06：在所述衬底上表面形成第一导电类型的体区6；
S07：在所述场氧化层通过湿法刻蚀形成薄场氧化层7；
S08：在所述阱区内形成第一导电类型的降场层8；
S09：在所述薄场氧化层下表面形成第二导电类型的埋层9；
S10：在所述阱区上表面形成栅氧化层10；
S11：在所述栅氧化层上表面形成多晶硅层11；
下面参照附图，对上述形成所述晶体管的具体方法加以详细阐述。
如图2所示，步骤S01：提供第一导电类型的衬底1，具体的，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合，所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，尤其所述衬底1为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂磷元素或砷元素或两者的任意组合制成。
如图2所示，步骤S02：在所述衬底1上表面形成第二导电类型的阱区2，具体的，所述衬底1上进行第二导电类型的N型掺杂形成所述阱区2，阱区的掺杂浓度和厚度不仅决定了器件的击穿电压，也影响了器件的导通电阻，高的击穿电压要求厚的轻掺杂的阱区，而低的导通电阻则要求薄的重掺杂的阱区，因此必须选择最佳的外延参数，使得满足击穿电压同时导通电阻较小，在一个实施例中，所述阱区2掺杂浓度小于所述衬底1的掺杂浓度，使得阱区有一个较高的击穿电压，进而保护器件,在本发明的一个实施例中，所述阱区的注入元素为磷离子，注入剂量在1E12-1E13/cm2，注入能量在50kev-100kev，推进温度在1200℃-1250℃之间，推进时间在3-40小时之间，可以根据实际晶体管的耐压要求对推进时间进行调整，耐压要求越高，阱区的结深越深。
如图3所示，步骤S03：在所述阱区2上表面形成氧化层3，具体的，在所述阱区2上表面生长形成氧化层3，其中，氧化方法包括干氧氧化、湿氧氧化、水汽氧化、掺氯氧化、氢氧合成氧化等，在本实施方式中优选干氧氧化，氧化温度为800℃-1000℃在氧化过程中，直接通入氧气进行氧化，通过干氧氧化生成的氧化层结构致密，均匀性和重复性好，对杂质掩蔽能力强，与光刻胶的附着性好等优点。在本发明的一个实施例中，生成的氧化层3厚度为100A(Angstrom，埃)-300A之间。
如图3所示，步骤S04：在所述阱区2上表面形成薄膜层4，具体的，通过薄膜淀积工艺在所述阱区上表面生成氮化硅薄膜层4，其中，薄膜沉积包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺等，在本发明实施例中对具体的淀积工艺不做限定，但氮化硅膜层厚度为1000A-2000A之间，用于作为生成后续场氧化层的掩蔽层。
如图3所示，步骤S05：在有源区形成场氧化层5，具体的，以上述氮化硅膜层作为掩蔽膜通过局部氧化工艺在所述有源区形成场氧化层，在本发明的一个实施例中，通过湿法氧化在有源区形成一层较厚的场氧化层，场氧化层的厚度通常在4000A-8000A左右，用于起到隔离的作用，通过控制氧化的时间和温度控制场氧化层的厚度并减小鸟嘴效应的产生。
如图4所示，步骤S06：在所述衬底1上表面形成第一导电类型的体区6，具体的，所述体区6在阱区2上表面光刻、刻蚀和离子注入，对阱区上表面进行涂覆光刻胶然后光刻刻蚀出待注入离子的体区，以所述光刻胶作为掩蔽膜对所述阱区进行离子注入工艺，注入的离子通常为硼离子，注入浓度通常在1E13-2E14之间，推进温度通常在1050℃-1150℃之间，推进时间在1-3小时之间，最终结深在1-4um之间。所述体区6用于避免闩锁效应。
如图5所示，步骤S07：在所述场氧化层5通过湿法刻蚀形成薄场氧化层7，具体的，所述阱区2上表面进行涂覆光刻胶然后光刻刻蚀出待刻蚀的窗口，再以湿法刻蚀所述场氧化层5，在本发明的一个实施例中，通过采用缓冲氢氟酸溶液对所述场氧化层进行腐蚀，避免对下方的漂移区产生离子损伤，经过湿法刻蚀后，所述场氧化层底部保留500A-1000A的薄场氧化,7，这层薄场氧化层7可以保护漂移区表面的硅和二氧化硅界面态，不会对晶体管的电性能参数产生影响，并且，减小场氧化层对后续离子注入形成降场层和埋层深度的影响。
如图6所示，步骤S08：在所述阱区2内形成第一导电类型的降场层8，具体的，以上述光刻胶为掩蔽层，在上述光刻胶窗口进行高能离子注入形成降场层，在本发明的一个实施例中，离子注入的能力在300kev-500kev之间，注入剂量在9E11-9E12之间，注入深度在0.6um-1um左右，所述述降场层8用于提高晶体管的击穿电压以及降低晶体管的导通电阻。
如图6所示，步骤S09：在所述薄场氧化层1下表面形成第二导电类型的埋层9，具体的，在生成上述降场层8之后，接着在阱区2上表面再进行一次离子注入工艺生成第二导电类型的埋层9，在本发明的一个实施例中，注入的离子为砷离子，砷元素的扩散速率较慢，在后续的热过程中不会与下方的降场层扩散混合补偿，注入的剂量大约是降场层注入剂量的三分之一，注入能量通常在50Kev-100Kev之间，由于所述薄场氧化层厚度较小，埋层的注入能量较小，恰好能穿透所述薄场氧化层，所述埋层9降低晶体管漂移区的表面电阻，进而降低了晶体管的导通电阻，提升了晶体管的电流能力。
如图7所示，步骤S10：在所述阱区2上表面形成栅氧化层10，具体的，氧化方法包括干氧氧化、湿氧氧化、水汽氧化、掺氯氧化、氢氧合成氧化等，在本实施方式中优选干氧氧化，氧化温度为800℃-1000℃在氧化过程中，直接通入氧气进行氧化，通过干氧氧化生成的栅氧化层结构致密，均匀性和重复性好，对杂质掩蔽能力强，与光刻胶的附着性好等优点。
如图7所示，步骤S11：在所述栅氧化层10上表面形成多晶硅层11，具体的，在所述栅氧化层10上表面通过淀积工艺形成所述多晶硅层11，形成所述多晶硅层11之后对所述多晶硅层11进行刻蚀，所述多晶硅层11位于所述体区与所述阱区的漂移区之间，并且所述多晶硅层11靠近有源区的一侧不能位于降场层上方的薄场氧化层，避免多晶硅层边界产生强电场，从而使晶体管的耐压性降低。
后续的步骤同常规工艺一致，形成源区和漏区，薄膜淀积，光刻刻蚀接触孔，生长金属，光刻刻蚀，金属互联，晶体管制作完成。
本发明实施例提供的一种晶体管的制作方法，通过减薄较厚的场氧化层，将降场层注入到晶体管次表面，然后再形成一个较薄的埋层，在降场层上方增加了一个导通电阻相对较低的导电沟道，使得上下两条导电沟道均可参与导电，从而减小了晶体管的导通电阻，提升了晶体管的电流驱动能力，提高了LDMOS的工作性能，降低了工艺的制造成本。
本发明实施例提供一种晶体管，包括：
第一导电类型的衬底1；
第二导电类型的阱区2，形成于所述衬底上表面；
氧化层3，形成于所述阱区上表面；
薄膜层4，形成于所述阱区上表面；
场氧化层5，形成于有源区；
第一导电类型的体区6，形成于所述衬底1上表面；
薄场氧化层7，形成于所述场氧化层5；
降场层8，形成于所述阱区2；
第二导电类型的埋层9，形成于所述薄场氧化层7下表面；
栅氧化层10，形成于所述阱区2上表面；
多晶硅层11，形成于所述栅氧化层10上表面。
进一步地，所述场氧化层5厚度大于所述氧化层3厚度，通过控制氧化的时间和温度控制场氧化层的厚度并减小鸟嘴效应的产生，所述场氧化层5起到隔离的作用。
进一步地，所述埋层9通过控制注入离子的能量，形成于所述薄场氧化层7的下表面，用于减小漂移区的导通电阻，所述埋层9注入的离子为砷离子，砷元素的扩散速率较慢，在后续的热过程中不会与下方的降场层扩散混合补偿，注入的剂量大约是降场层注入剂量的三分之一，注入能量通常在50Kev-100Kev之间，由于所述薄场氧化层7厚度较小，埋层9的注入能量较小，恰好能穿透所述薄场氧化层7，所述埋层9降低晶体管漂移区的表面电阻，进而降低了晶体管的导通电阻，提升了晶体管的电流能力。
进一步地，所述多晶硅层11形成于所述栅氧化层10上表面，位于所述体区6和阱区2之间，具体的，在所述栅氧化层10上表面通过淀积工艺形成所述多晶硅层11，形成所述多晶硅层11之后对所述多晶硅层11进行刻蚀，所述多晶硅层11位于所述体区6与所述阱区2的漂移区之间，用于使多晶硅层靠近有源区的一侧不能位于降场层上方的薄场氧化层，避免多晶硅层边界产生强电场，从而使晶体管的耐压性降低。
进一步地，所述多晶硅层11靠近有源区一侧不能位于所述降场层8上方的所述薄场氧化层7区域。
本发明实施例提供的一种晶体管，通过减薄较厚的场氧化层，将降场层注入到晶体管次表面，然后再形成一个较薄的埋层，在降场层上方增加了一个导通电阻相对较低的导电沟道，使得上下两条导电沟道均可参与导电，从而减小了晶体管的导通电阻，提升了晶体管的电流驱动能力，提高了LDMOS的工作性能，降低了工艺的制造成本。
以上结合附图详细说明了本发明的技术方案，本发明通过优化LDMOS的制作流程，通过减薄较厚的场氧化层，将降场层注入到晶体管次表面，然后再形成一个较薄的埋层，在降场层上方增加了一个导通电阻相对较低的导电沟道，使得上下两条导电沟道均可参与导电，从而减小了晶体管的导通电阻，提升了晶体管的电流驱动能力，提高了LDMOS的工作性能。综上所述，本发明从优化晶体管的制作流程和改变晶体管的结构出发，通过形成上下两条导电沟道，减小了晶体管的导通电阻，提升了晶体管的电流驱动能力，提高了LDMOS的工作性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶体管的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第二导电类型的阱区；
在所述阱区上表面形成氧化层；
在所述阱区上表面形成薄膜层；
在有源区形成场氧化层；
在所述衬底上表面形成第一导电类型的体区；
在所述场氧化层通过湿法刻蚀形成薄场氧化层；
在所述阱区内形成第一导电类型的降场层；
在所述薄场氧化层下表面形成第二导电类型的埋层；
在所述阱区上表面形成栅氧化层；
在所述栅氧化层上表面形成多晶硅层。
2.根据权利要求1所述的制作方法，其特征在于，在所述半导体衬底表面形成第二导电类型的阱区具体包括，通过离子注入在所述衬底上表面形成第二导电类型的阱区。
3.根据权利要求1所述的制作方法，其特征在于，在所述阱区上表面形成薄膜层具体包括，所述薄膜层通过刻蚀露出有源区的氧化层，并对所述有源区的氧化层通过局部氧化隔离工艺形成所述场氧化层。
4.根据权利要求1所述的制作方法，其特征在于，在所述场氧化层通过湿法刻蚀形成薄场氧化层具体包括，对所述场氧化层进行湿法刻蚀形成所述薄场氧化层，用于减小场氧化层对后续离子注入深度的影响。
5.根据权利要求4所述的制作方法，其特征在于，在所述薄场氧化层下表面形成第二导电类型的埋层具体包括，通过离子注入工艺在所述场氧化层下表面注入第二导电类型的离子以形成所述埋层，用于减小漂移区的导通电阻。
6.一种晶体管，其特征在于，包括:
第一导电类型的衬底；
第二导电类型的阱区，形成于所述衬底上表面；
氧化层，形成于所述阱区上表面；
薄膜层，形成于所述阱区上表面；
场氧化层，形成于有源区；
第一导电类型的体区，形成于所述衬底上表面；
薄场氧化层，形成于所述场氧化层；
降场层，形成于所述阱区；
第二导电类型的埋层，形成于所述薄场氧化层下表面；
栅氧化层，形成于所述阱区上表面；
多晶硅层，形成于所述栅氧化层上表面。
7.根据权利要求6所述的晶体管，其特征在于，所述场氧化层厚度大于所述氧化层厚度。
8.根据权利要求6所述的晶体管，其特征在于，所述埋层通过控制注入离子的能量，形成于所述薄场氧化层的下表面，用于减小漂移区的导通电阻。
9.根据权利要求6所述的晶体管，其特征在于，所述多晶硅层形成于所述栅氧化层上表面，位于所述体区和阱区之间。
10.根据权利要求6所述的晶体管件，其特征在于，所述多晶硅层靠近有源区一侧不能位于所述降场层上方的所述薄场氧化层区域。
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Cited By (2)
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|---|---|---|---|---|
| CN111446299A (zh) * | 2020-05-11 | 2020-07-24 | 杰华特微电子（杭州）有限公司 | 一种ldmos器件及其制作方法 |
| CN114864681A (zh) * | 2022-07-11 | 2022-08-05 | 北京芯可鉴科技有限公司 | Nldmos器件、nldmos器件的制备方法及芯片 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752421A (zh) * | 2008-12-04 | 2010-06-23 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| CN103137692A (zh) * | 2011-12-02 | 2013-06-05 | 上海华虹Nec电子有限公司 | 高压ldmos器件及其制造方法 |
| CN103474466A (zh) * | 2013-09-13 | 2013-12-25 | 电子科技大学 | 一种高压器件及其制造方法 |
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