CN108695390A - 半导体器件及其制造方法 - Google Patents

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Abstract

在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2017年3月31日提交的、包括说明书、附图和摘要的日本专利申请号2017-069688的公开内容通过引用整体并入本文。
技术领域
本发明涉及半导体器件及其制造方法，并且具体地涉及有效应用于功率半导体器件的技术。
背景技术
为了在作为功率半导体器件的垂直功率MOSFET中保持耐压的同时抑制导通电阻，超级结结构的使用已经被检验。
例如，日本未审查的专利申请公开号2008-305927公开了具有超级结结构的半导体器件，其中n导电类型柱和p导电类型柱被交替布置。此外，在本公开中，PN柱层方面的增加可以进一步减小金属氧化物半导体场效应晶体管(MOSFET)的导通电阻并且增加MOSFET的耐压。此外，在n导电类型外延层的顶部表面上形成向前逐渐变细的沟槽，并且然后在沟槽的每一个中形成具有嵌入式外延层的p导电类型柱。
发明内容
本发明人研究并开发了具有超级结结构的垂直功率MOSFET，并且致力于检验功率MOSFET的性能的改善。在该过程中，发现如果在n型导电外延层的顶部表面上形成的每个凹槽中形成包括嵌入式外延层的p型柱状物状区域，则凹槽纵横比的增加可以改变p型柱状物区域的浓度，导致难以确保垂直功率MOSFET的耐压。
将通过本说明书和附图的描述来阐明其他问题和新的特性。
将如下简要描述本申请中公开的示例性实施例的概要：
在根据实施例的半导体器件中，嵌入在翅片周围凹槽中的器件隔离区域包括从凹槽的底部顺序堆叠的氧化硅膜和氮化硅膜，翅片包括构成MONOS存储器单元的FINFET。
根据本申请中公开的实施例，可以改善半导体器件的性能。
附图说明
图1是示意性地示出根据第一实施例的半导体器件的配置的平面图。
图2是示出根据第一实施例的半导体器件的配置的截面图。
图3是示出根据第一实施例的半导体器件的p型柱状物区域的配置的平面图。
图4是示出根据第一实施例的半导体器件的制造过程的截面图。
图5是用于解释图4之后的半导体器件的制造过程的截面图；
图6是用于解释图5之后的半导体器件的制造过程的截面图；
图7是用于解释图6之后的半导体器件的制造过程的截面图；
图8是用于解释图7之后的半导体器件的制造过程的截面图；
图9是用于解释图8之后的半导体器件的制造过程的截面图；
图10是用于解释图9之后的半导体器件的制造过程的截面图；
图11是用于解释图10之后的半导体器件的制造过程的截面图；
图12是用于解释图11之后的半导体器件的制造过程的截面图；
图13是示出根据第一实施例的半导体器件的经放大的截面图；
图14是示出根据第一实施例的修改的半导体器件的制造过程的截面图；
图15是用于解释图14之后的半导体器件的制造过程的截面图；
图16是示出根据第二实施例的半导体器件的配置的截面图；
图17是示出根据第二实施例的半导体器件的制造过程的截面图；
图18是用于解释图17之后的半导体器件的制造过程的截面图；
图19是用于解释图18之后的半导体器件的制造过程的截面图；
图20是用于解释图19之后的半导体器件的制造过程的截面图；
图21是用于解释图20之后的半导体器件的制造过程的截面图；
图22是用于解释图21之后的半导体器件的制造过程的截面图；
图23是示出根据第三实施例的半导体器件的制造过程的截面图；
图24是用于解释图23之后的半导体器件的制造过程的截面图；以及
图25是示出根据比较示例的半导体器件的截面图。
具体实施方式
为了便于解释，在以下实施例中将分开描述多个部分或实施例。除非另有说明，否则各部分或实施例彼此相关。例如，部分或实施例中的一个是对其他部分或实施例中的一些或全部的修改、应用、详细解释和补充说明。在下面的实施例中，除非另有说明，否则元素的数量(包括数量、数值、量和范围)不限于特定数量，或者理论上明确限于特定数量。因此，元素的数量可以大于或小于特定数量。
显然，除非另有说明或理论上明确要求，否则以下实施例的构成元素(包括元素步骤)并非总是必需的。类似地，除非另有说明或理论上明确排除，否则以下实施例中的组成元件的形状和位置关系基本上包括组成元素的接近或相似形状。这也适用于数值和范围。
下面将根据附图具体描述实施例。在以下实施例的全部说明图中，使用相同的附图标记表示具有相同功能的构件，并且省略其重复说明。在下面的实施例中，除非另有要求，否则原则上不会重复解释相同或相似的部分。
(第一实施例)
<半导体器件的结构的解释>
参考图1至图3，下面将描述根据第一实施例的半导体器件的结构。图1是示意性示出根据本实施例的半导体器件的配置的平面图。图2是示出根据本实施例的半导体器件的配置的截面图。图2的截面对应于例如图1中的A-A部分。本实施例的半导体器件(半导体元件)是垂直功率金属氧化物半导体场效应晶体管，即，MOS场效应晶体管(MOSFET)。MOSFET可以被称为金属绝缘体半导体场效应晶体管(MISFET)。图3是示出根据本实施例的半导体器件的p型柱状物区域的配置的平面图。
如图1所示，本实施例的半导体器件(半导体芯片)从顶部表面观察时在平面视图中呈矩形。本实施例的半导体器件具有单元区域CR、中间区域(也称为终止部分或终端部分)TR和外围区域PER。单元区域CR被设置在基本上矩形半导体器件的中心处，中间区域TR被设置在单元区域CR的外侧周围，并且外围区域PER被设置在中间区域TR的周围。参考图2，下面将讨论每个区域中的半导体器件的配置。
(1)单元区域CR的结构
如图2所示，单元区域CR具有功率MOSFET。功率MOSFET形成在半导体衬底1S上的外延层(半导体层)EPS的主表面上。在图2中，半导体衬底1S对应于n型半导体区域LR。换言之，在半导体衬底1S的内部形成n型半导体区域LR。
外延层EPS包括多个p型柱状物区域(也称为一个或多个p型柱)PC1和多个n型柱状物区域(也称为一个或多个n型柱)NC1。p型柱状物区域PC1和n型柱状物区域NC1在X方向上被交替设置。包括周期性布置的p型柱状物区域PC1和n型柱状物区域NC1的结构被称为超级结结构。如图3所示，从顶部表面观察时，p型柱状物区域PC1在平面视图中呈线状形状(沿Y方向具有长边的矩形)。
例如，该配置被设计为使得p型柱状物区域PC1的宽度(X方向上的尺寸)和深度(Y方向上的尺寸)等于n型柱状物区域NC1的宽度(X方向上的尺寸)和深度(Y方向的尺寸)。本申请的X方向和Y方向沿半导体衬底1S的顶部表面和外延层EPS的顶部表面延伸，以在平面视图中彼此交叉。而且，Z方向与X方向和Y方向(横向或水平方向)正交。换言之，Z方向是与半导体衬底1S的顶部表面和外延层EPS的顶部表面垂直的方向(长度方向、垂直方向、高度方向或深度方向)。
例如，n型柱状物区域NC1被成形为柱状物，并且包括掺杂有n型杂质(例如，磷(P)或砷(As))的半导体区域(外延层)。n型柱状物区域NC1的n型杂质浓度例如为而且，n型柱状物区域NC1具有例如Ω·cm的电阻率。n型柱状物区域NC1和半导体衬底1S构成功率MOSFET的漏极区域。n型柱状物区域NC1介于两个p型柱状物区域PC1之间。n型柱状物区域NC1之间的间隔等于p型柱状物区域PC1的宽度(X方向上的尺寸)。
例如，p型柱状物区域PC1被成形为柱状物并且包括掺杂有p型杂质(例如，硼(B))的半导体区域。p型柱状物区域PC1介于两个n型柱状物区域NC1之间。p型柱状物区域PC1之间的间隔等于n型柱状物区域NC1的宽度(X方向上的尺寸)。p型柱状物区域PC1的p型杂质浓度例如为而且，p型柱状物区域PC1具有例如2.3至4.5Ω·cm的电阻率。
功率MOSFET形成在包括周期性布置的p型柱状物区域PC1和n型柱状物区域NC1的结构(外延层EPS)的主表面上。
例如，p型柱状物区域PC1的顶部表面在X方向上宽度为5μm，n型柱状物区域NC1的顶部表面在X方向上宽度为6μm，并且p型柱状物区域PC1、n型柱状物区域NC1和外延层EPS在垂直方向(Z方向)上的厚度(深度)为60μm。换言之，p型柱状物区域PC1具有纵横比为12。这些尺寸等于p型柱状物区域PC2和PC3以及n型柱状物区域NC2和NC3的尺寸。
功率MOSFET具有设置在n型柱状物区域NC1上的栅极电极GE，其中栅极绝缘膜GOX插入在n型柱状物区域NC1和栅极电极GE之间。栅极绝缘膜GOX可以是例如氧化硅膜。例如，代替氧化硅膜，具有比氧化硅膜高的介电常数的高介电膜可以用作栅极绝缘膜GOX。栅极电极GE可以是例如多晶硅膜。
沟道区域CH被设置在栅极电极GE两侧上的p型柱状物区域PC1上。源极区域SR被设置为包含在沟道区域CH中。沟道区域CH包括掺杂有p型杂质(例如，硼(B))的半导体区域，并且源极区域SR包括掺杂有n型杂质(例如，磷(P)或砷(As))的半导体区域。如上所述，n型柱状物区域NC1和半导体衬底1S构成功率MOSFET的漏极区域。
如果电势被施加到功率MOSFET的栅极电极GE，则载流子(电子)通过形成在沟道区域CH中的反型层从源极区域SR流入漏极区域(n型柱状物区域NC1或半导体衬底1S(LR))中。换言之，电流通过形成在沟道区域CH中的反型层从漏极区域(n型柱状物区域NC1或半导体衬底1S(LR))流入源极区域SR中。
在Y方向上延伸的栅极电极GE、设置在栅极电极GE下方的n型柱状物区域NC1以及位于n型柱状物区域NC1两侧上的源极区域SR构成单位单元。单位单元以重复模式设置。并联耦合的单位单元形成功率MOSFET。
在源极区域SR的中心处，形成体接触区域BC，以从外延层EPS的顶部表面到达沟道区域CH。体接触区域BC包括掺杂有p型杂质(例如，硼(B))的半导体区域。体接触区域BC具有比沟道区域CH更高的杂质浓度。
栅极电极GE的顶部表面和两侧被覆盖有层间绝缘膜IL。层间绝缘膜IL可以是例如氧化硅膜。从体接触区域BC和体接触区域BC两侧的源极区域SR去除层间绝缘膜IL，以形成接触孔。源极电极SE设置在接触孔和层间绝缘膜IL上。源极电极SE可以是例如层压膜，层压膜包括由钛钨膜构成的阻挡导体膜和阻挡导体膜上由铝膜构成的主导体膜。
利用该配置，源极电极SE电耦合到源极区域SR并且还经由体接触区域BC电耦合到沟道区域CH。体接触区域BC具有确保与源极电极SE欧姆接触的功能。体接触区域BC的存在以相同的电势将源极区域SR和沟道区域CH电耦合。
因此，可以利用充当发射极区域的源极区域SR、充当基极区域的沟道区域CH以及充当集电极区域的n型柱状物区域NC1来抑制寄生npn双极晶体管的导通操作。换言之，源极区域SR与沟道区域CH之间在相同电势下的电耦合意味着寄生npn双极晶体管的发射极区域与基极区域之间不存在电位差。这可以抑制寄生npn双极晶体管的导通操作。
钝化膜PAS设置在源极电极SE上，以部分地覆盖源极电极SE。钝化膜PAS可以是例如氧化硅膜。源极电极SE从钝化膜PAS部分地暴露。此外，包括金属膜的漏极电极DE被设置在半导体衬底1S的背侧(与形成外延层EPS的主表面相对)。
(2)中间区域TR的结构
如图2所示，中间区域TR具有栅极引线部分GPU、栅极引线电极GPE、源极引线区域SPR和源极引线电极SPE。
栅极引线部分GPU和栅极引线电极GPE设置在半导体衬底1S上的外延层EPS上。源极引线区域SPR设置在外延层EPS上。
同样在中间区域TR中，周期性地设置p型柱状物区域PC2和n型柱状物区域NC2。换言之，如图3所示，在线性p型柱状物区域PC2和线性n型柱状物区域NC2(未示出)交替设置的矩形区域中，中央单元区域CR周围的区域充当中间区域TR。因此，线性p型柱状物区域PC2和线性n型柱状物区域NC2沿中间区域TR的Y方向侧(图3中的左侧和右侧)交替设置。此外，从单元区域CR延伸的线性p型柱状物区域PC2和线性n型柱状物区域NC2的端部沿中间区域TR的X方向侧(图3中的上侧和下侧)交替设置。
包括中间区域TR中的周期性布置的p型柱状物区域PC2和n型柱状物区域NC2的结构(外延层EPS)与包括单元区域CR中周期性布置的p型柱状物区域PC1和n型柱状物区域NC1的结构(外延层EPS)相同。
栅极引线部分GPU设置在外延层EPS上，其中栅极绝缘膜GOX插入在栅极引线部分GPU与外延层EPS之间。沟道区域CH也设置在栅极引线部分GPU下方。此外，层间绝缘膜IL被设置为覆盖栅极引线部分GPU的顶部表面和两侧。用于部分暴露栅极引线部分GPU的顶部表面的开口形成在层间绝缘膜IL的一部分上。栅极引线部分GPU可以是例如栅极电极GE的多晶硅膜。
栅极引线电极GPE设置在包括开口的层间绝缘膜IL上。与源极电极SE类似，栅极引线电极GPE可以是例如层压膜，层压膜包括由钛钨膜构成的阻挡导体膜以及在阻挡导体膜上由铝膜构成的主导体膜。
在该配置中，栅极引线部分GPU电耦合到多个栅极电极GE。施加到栅极引线电极GPE的栅极电压通过栅极引线部分GPU施加到栅极电极GE中的每一个。
从单元区域CR延伸的沟道区域CH形成在外延层EPS上。源极引线区域SPR被设置为包含在沟道区域CH中。与源极区域SR类似，源极引线区域SPR包括掺杂有n型杂质(例如，磷(P)或砷(As))的半导体区域。
层间绝缘膜IL被设置在外延层EPS的底部表面上，以覆盖沟道区域CH。在层间绝缘膜IL上形成开口，以暴露源极引线区域SPR。
源极引线电极SPE设置在包括开口的层间绝缘膜IL上。与源极电极SE类似，源极引线电极SPE可以是例如层压膜，层压膜包括由钛钨膜构成的阻挡导体膜和在阻挡导体膜上由铝膜构成的主导体膜。
同样在中间区域TR中，设置包括氧化硅膜的钝化膜PAS，以部分覆盖栅极引线电极GPE和源极引线电极SPE，并且栅极引线电极GPE的区域和源极引线电极SPE的区域部分地从钝化膜PAS暴露。
(3)外围区域PER的结构
如图2所示，在外围区域PER中形成场板电极(也称为电极或虚拟电极)FFP。
场板电极FFP设置在半导体衬底1S上的外延层EPS上。
同样在外围区域PER中，周期性地设置p型柱状物区域PC3和n型柱状物区域NC3。如图3所示，外围区域PER包围交替设置线性p型柱状物区域PC1和线性n型柱状物区域NC1的矩形区域(单元区域CR)以及交替设置线性p型柱状物区域PC2和线性n型柱状物区域NC2的矩形区域(中间区域TR)。此外，沿外围区域PER的Y方向侧(图3中的右侧和左侧)交替设置在Y方向上延伸的线性p型柱状物区域PC3和线性n型柱状物区域NC3。沿中间区域TR的X方向侧(图3中的上侧和下侧)交替设置在沿X方向上延伸的线性p型柱状物区域PC3和线性n型柱状物区域NC3。
外围区域PER中的p型柱状物区域PC3和n型柱状物区域NC3(外延层EPS)被设计为具有与单元区域CR和中间区域TR中的p型柱状物区域PC1、PC2和n型柱状物区域NC1、NC2相同的宽度。
场板电极FFP形成在外围区域PER(图2)的p型柱状物区域PC3和n型柱状物区域NC3(外延层EPS)上。场板电极FFP可以是例如诸如栅级电极GE的多晶硅膜。场板电极FFP被层间绝缘膜IL覆盖。包括氧化硅膜的钝化膜PAS设置在层间绝缘膜IL上。提供场板电极FFP可以减小电场浓度并且增加耐压。
场板电极FFP例如被设置在p型柱状物区域PC3与n型柱状物区域NC3之间的边界上，并且与p型柱状物区域PC3和n型柱状物区域NC3类似地被线性配置。
功率MOSFET被设置在周期性设置有p型柱状物区域(PC1)和n型柱状物区域(NC1)的结构(超级结结构)的主表面上。这可以在确保高耐压的同时减小导通电阻。
例如，如果在不使用超级结结构的情况下，将功率MOSFET设置在n型外延层的主表面上，则需要通过减小外延层的杂质浓度并将形成在外延层上的耗尽层延伸来确保耐压。
因此，为了获得高耐压，需要增加具有低杂质浓度的外延层的厚度。具有低杂质浓度的外延层的厚度越大，功率MOSFET的导通电阻越高。换言之，在功率MOSFET中，在耐压的增加和导通电阻的减小之间进行权衡。
在功率MOSFET设置在周期性设置有p型柱状物区域(PC1)和n型柱状物区域(NC1)的结构(超级结结构)的主表面上的情况下，耗尽层从p型柱状物区域(PC1)和n型柱状物区域(NC1)之间的边界区域横向延伸，即，pn结在垂直方向(Z方向)上延伸。因此，在超级结结构的功率MOSFET中，即使充当电流路径的n型柱状物区域NC1的杂质浓度增加，导通电阻的减小也将耗尽层从pn结(在垂直方向(Z方向)上延伸)横向延伸，从而确保耐压。
这样，包括周期性设置的p型柱状物区域(PC1)和n型柱状物区域(NC1)的结构可以在确保高耐压的同时减小导通电阻。
同样在中间区域TR和外围区域PER以及单元区域CR中，周期性地设置p型柱状物区域(PC2、PC3)和n型柱状物区域(NC2、NC3)，以围绕单元区域CR延伸耗尽层，由此提高耐压。
(4)与p型柱状物区域相邻的P型半导体区域PR1
本实施例的半导体器件的特征在于形成在n型柱(n型柱状物区域NC1至NC3)的两侧上的p型半导体区域PR1。p型半导体区域PR1形成在形成有n型柱状物区域NC1至NC3的n型柱中。半导体区域PR1具有p型导电性。换言之，p型半导体区域PR1不构成n型柱状物区域NC1至NC3。p型半导体区域PR1与和p型半导体区域PR1相邻的p型柱状物区域PC1、PC2或PC3一起构成p型柱状物区域。换言之，p型半导体区域PR1构成p型柱状物区域的一部分。p型半导体区域PR1的p型杂质浓度例如为约8×1015/cm3。换言之，p型半导体区域PR1具有与p型柱状物区域PC1至PC3相同的杂质浓度。
在单元区域CR中，在形成于n型柱两侧上的p型半导体区域PR1之间形成n型柱状物区域NC1。而且，在中间区域TR中，在形成于n型柱两侧上的p型半导体区域PR1之间形成n型柱状物区域NC2。而且，在外围区域PER中，在形成于n型柱两侧上的p型半导体区域PR1之间形成n型柱状物区域NC3。具体而言，在单元区域CR中，例如，在X方向上依次布置n型柱状物区域NC1、p型半导体区域PR1、p型柱状物区域PC1、p型半导体区域PR1、以及n型柱状物区域NC1。
从外延层EPS的顶部表面(n型柱状物区域NC1的顶部表面)到外延层EPS的厚度方向上的特定深度形成p型半导体区域PR1。p型半导体区域PR1不形成在p型柱状物区域PC1至PC3的底部附近。换言之，从n型柱的顶部表面到n型柱的厚度方向上的一定深度形成n型柱的每一侧上的p型半导体区域PR1。因此，在p型半导体区域PR1的下方，p型柱状物区域PC1与具有n型导电性的n型柱状物区域NC1直接接触。
换言之，在与p型柱状物区域PC1、PC2或PC3相邻的区域中，从与p型柱状物区域PC1、PC2或PC3的顶部表面相同的高度到p型柱状物区域PC1、PC2或PC3在Z方向上的特定深度形成p型半导体区域PR1。具体地，从外延层EPS的顶部表面到p型柱状物区域PC1、PC2或PC3的大约一半的深度形成p型半导体区域PR1。p型半导体区域PR1在Z方向上从上端部到下端部的深度例如为30μm。
p型半导体区域PR1在X方向上的宽度从p型半导体区域PR1的上端部到下端部基本上均匀。换言之，p型半导体区域PR1沿p型柱状物区域PC1、PC2或PC3的侧面延伸。p型半导体区域PR1沿图3中的p型柱状物区域PC1和PC2在Y方向上延伸。沿图3中在Y方向上延伸的p型柱状物区域PC3，p型半导体区域PR1在Y方向上延伸。在图3中省略p型半导体区域PR1。
<制造半导体器件的方法的说明>
参考图4至图14，下面将描述根据本实施例的制造半导体器件的方法。将进一步阐明根据本实施例的半导体器件的配置。图4至图14是示出根据本实施例的半导体器件的制造过程的截面图。通过使用被称为“沟槽填充”的方法来制造本实施例的半导体器件。
首先，如图4所示，将半导体衬底1S制备为具有在半导体衬底1S的主表面(前表面、顶部表面)上包括n型半导体层的外延层EPI。例如，通过利用n型杂质(例如，磷(P)或砷(As))掺杂单晶硅来形成半导体衬底1S。外延层EPI具有例如2.5×1015/cm3-3.5×1015/cm3的n型杂质浓度，并具有例如约60μm的厚度。而且，外延层EPI具有例如1.4至2.0Ω·cm的电阻率。
随后，如图5所示，在外延层EPI上形成光刻胶膜PR，然后将其暴露和处理。这在外延层EPI上的n型柱状物区域(NC1、NC3)的形成区域中形成光刻胶膜PR。换言之，在p型柱状物区域(PC1、PC3)的形成区域中将外延层EPI暴露。单元区域CR(包括中间区域TR)和外围区域PER可以同时或分开进行暴露(掩模转印(reticle transfer))。
随后，利用光刻胶膜PR作为掩模(防蚀刻掩模)来对外延层EPI进行蚀刻。这去除了p型柱状物区域(PC1、PC2和PC3)的形成区中的外延层EPI，从而形成凹槽(沟槽)DT1、DT2和DT3。这样，利用通过暴露和处理被机械加工成期望形状的光刻胶膜或硬掩模膜，将下膜加工成期望形状。该技术被称为图案化。
在该配置中，在单元区域CR中的外延层EPI上形成的凹槽被表示为DT1、在中间区域TR中的外延层EPI上形成的凹槽被表示为DT2、并且在外围区域PER的外延层EPI上形成的凹槽被表示为DT3。凹槽DT1和凹槽DT2在Y方向上线性延伸，并且凹槽DT3在Y方向或X方向上线性延伸。
例如，凹槽DT1、凹槽DT2和凹槽DT3的宽度(在X方向或Y方向上的尺寸)为约5μm并且深度(在Z方向上的尺寸)为约60μm。保留在凹槽DT1、凹槽DT2和凹槽DT3之间的外延层EPI形成线性n型柱状物区域NC1、NC2和NC3。例如，n型柱状物区域(NC1、NC2、NC3)的宽度(在X方向上的尺寸)为约6μm。n型柱状物区域(NC1、NC2、NC3)的深度(在Z方向上的尺寸)为约60μm。在该配置中，凹槽DT1至DT3到达半导体衬底1S的顶部表面。凹槽DT1至DT3可以不到达半导体衬底1S的顶部表面。
在该配置中，通过在沟槽的侧面上交替地重复蚀刻步骤和沉积步骤来形成深凹槽DT1至DT3，该沟槽通过蚀刻步骤被形成在外延层EPI的顶部表面上。蚀刻方法可以形成凹槽DT1、DT2和DT3，其中两侧相对于半导体衬底1S的顶部表面基本上成直角。具体地，由凹槽DT1的一侧和半导体衬底1S的顶部表面形成的角度θ1(图13)例如是89.3°。换言之，凹槽DT1至DT3的侧面基本上是垂直的，但是逐渐变细(向前逐渐变细)。
之后，如图6所示，利用充当掩模的光刻胶膜PR，通过相对于半导体衬底1S的顶部表面(外延层EPI的顶部表面)对角地在凹槽DT1至DT3的侧面上执行离子注入，在凹槽DT1至DT3的侧面上形成p型半导体区域PR1。换言之，p型杂质(例如，硼(B))被对角注入到外延层EPI中。因此，例如，杂质被注入到凹槽DT1至DT3的侧面的上半部分中，但是未被注入到凹槽DT1至DT3的侧面的下半部分中。而且，杂质不被注入到凹槽DT1至DT3的底部中。
因此，从凹槽DT1至DT3的侧面的上端部到凹槽DT1至DT3的侧面的某个深度形成p型半导体区域PR1。具体而言，从外延层EPI的顶部表面到凹槽DT1至DT3的半深度形成p型半导体区域PR1。从p型半导体区域PR1的上端部到下端部的深度在Z方向上例如为30μm。换言之，在该配置中，从n型柱状物区域NC1的上端部的高度到n型柱状物区域NC1的半高度形成p型半导体区域PR1。
离子注入步骤的注入条件包括例如40keV的注入能量和1.0×1011/cm2至3.0×1011/cm2的剂量。此外，在X方向(n型柱的横向方向)上，以与垂直方向(Z方向)成4至5°角的角度执行注入。在该情况下，在以4至5°角进行对角注入之后，也在相对侧上以相对于垂直方向呈4至5°角的角度执行注入，由此在n型柱的横向方向上，形成设置在n型柱的两个侧面的上部分上的p型半导体区域PR1。总之，在以一个方向进行对角注入之后，从平面图中旋转180°的位置对角地进行注入。换言之，也在相对于Y轴对称的方向上执行对角离子注入。
在该配置中，在形成p型半导体区域PR1之后，如后面将讨论的，在不进行用于激活p型半导体区域PR1的热处理的情况下，执行去除光刻胶膜PR的步骤、清洁步骤和外延生长步骤。
随后，如图7所示，通过灰化等去除光刻胶膜PR，然后执行清洁步骤。
之后，通过填充外延生长，在凹槽DT1、DT2和DT3中以及外延层EPI上形成p型外延层EP。换言之，外延层在掺杂有p型杂质的同时进行生长。此时，外延层EP从凹槽DT1、DT2和DT3的底部和侧面生长，以填充凹槽DT1、DT2和DT3。外延层EP也在凹槽之间的外延层EPI上生成并且在填充有外延层EP的凹槽DT1、DT2和DT3之上生长。外延层EP的p型杂质浓度例如为3.0×1015/cm3至6.0×1015/cm3。外延层EP具有例如2.3至4.5Ω·cm的电阻率。
在外延生长步骤中，半导体衬底1S与外延层EPI一起被加热到例如约1050至1100℃。简而言之，半导体衬底1S与外延层EPI一起被加热到至少1000℃。热量将p型半导体区域PR1中的p型杂质激活。也通过所执行的热处理来激活p型半导体区域PR1，以激活构成稍后将形成的功率MOSFET的源极区域。因此，在通过参考图6所描述的对角离子注入步骤形成p型半导体区域PR1之后，不需要在形成外延层EP的步骤中执行用于激活p型半导体区域PR1的热处理。换言之，可以省略热处理步骤。具体而言，在这种情况下，连续执行形成p型半导体区域PR1的步骤和形成外延层EP的步骤。
随后，如图8所示，通过化学机械抛光(CMP)等去除凹槽DT1、DT2和DT3上的外延层EP，形成填充有外延层EP的凹槽DT1、DT2和DT3。该步骤形成线性p型柱状物区域PC1、PC2和PC3。换言之，该步骤形成包括p型柱状物区域PC1、PC2和PC3以及n型柱状物区域NC1、NC2和NC3的外延层EPS。
在单元区域CR和中间区域TR中，这些步骤形成这样的结构：其中在X方向上周期性地并交替地设置在Y方向上延伸的线性p型柱状物区域PC1和在Y方向上延伸的线性n型柱状物区域NC1。在外围区域PER中，这些步骤形成在X方向上周期性地并交替地设置在Y方向上延伸的线性p型柱状物区域PC1和在Y方向上延伸的线性n型柱状物区域NC1的结构，以及在Y方向上周期性地且交替地设置在X方向上延伸的线性p型柱状物区域PC3和在X方向上延伸的线性n型柱状物区域NC3的结构(图3)。p型柱状物区域PC1至PC3的上半部分的侧面与p型半导体区域PR1接触。
随后，在外延层EPS的主表面上形成功率MOSFET、栅极引线部分GPU、栅极引线电极GPE、源极引线区域SPR、源极引线电极SPE、场板电极FFP等。
例如，如图9所示形成沟道区域CH。例如，通过例如光刻和蚀刻在沟道区域CH的形成区域中形成具有开口的掩模膜。随后，通过使用掩模膜作为掩模(注入阻碍掩模)注入杂质离子，形成沟道区域CH。例如，注入硼(B)等p型杂质离子作为杂质离子。因此，可以形成p型半导体区域作为沟道区域CH。
随后，去除掩模膜、在外延层EPS上形成栅极绝缘膜GOX、然后在栅极绝缘膜GOX上形成导体膜PF1。例如，外延层EPS的表面上的热氧化形成充当栅极绝缘膜GOX的氧化硅膜。之后，通过CVD等在氧化硅膜上沉积多晶硅膜。可以使用高介电膜(例如，具有比氧化硅膜高的介电常数的氧化铪膜)来代替充当栅极绝缘膜GOX的氧化硅膜。可以通过CVD等形成栅极绝缘膜GOX。
随后，如图10所示，在n型柱状物区域NC1上形成栅极电极GE。此外，在中间区域TR中形成栅极引线部分GPU。在p型柱状物区域PC3和n型柱状物区域NC3的pn结上形成场板电极FFP。例如，在导体膜PF1上形成光刻胶膜，以覆盖栅极电极GE的形成区域、栅极引线部GPU的形成区域以及场板电极FFP的形成区域。利用充当掩模的光刻胶膜将导体膜PF1蚀刻。
因此，形成栅极电极GE、栅极引线部分GPU和场板电极FFP。例如，类似于p型柱状物区域PC1而线性地形成栅极电极GE，并且栅极引线部分GPU被形成为电耦合到栅极电极GE。类似于p型柱状物区域PC3来线性地形成场板电极FFP。在该配置中，通过蚀刻来去除从单元区域CR中的栅极电极GE暴露的栅极绝缘膜GOX。同样在中间区域TR中，在稍后讨论的源极引线区域SPR的形成区域中通过蚀刻来去除栅极绝缘膜GOX。
随后，形成源极区域SR和源极引线区域SPR。例如，光刻胶膜(未示出)在外围区域PER和中间区域TR中覆盖不同于源极引线区域SPR的形成区域的区域，并且然后通过使用光刻胶膜和单元区CR的栅极电极GE作为掩模来注入n型杂质离子。例如，所注入的杂质离子是n型杂质离子(例如，磷(P)或砷(As))。这可以形成充当单元区域CR的栅极电极GE之间的源极区域SR的n型半导体区域。而且，可以在中间区域TR中形成充当源极引线区域SPR的n型半导体区域。形成在单元区域CR中的源极区域SR电耦合到形成在中间区域TR中的源极引线区域SPR。
之后，如图11所示，形成层间绝缘膜IL，以覆盖栅极电极GE、栅极引线部分GPU和场板电极FFP。例如，通过CVD在栅极电极GE上沉积氧化硅膜。之后，在层间绝缘膜IL上形成在体接触区域BC、栅极引线部分GPU和源极引线区域SPR的形成区域上具有开口的光刻胶膜(未示出)。随后，利用充当掩模的光刻胶膜，在单元区域CR的相邻栅极电极GE之间的源极区域SR上蚀刻层间绝缘膜IL，以形成开口。此时，执行过蚀刻来使得开口的底部低于外延层EPS的表面。这使得源极区域SR从开口底部的侧面暴露。在栅极引线部分GPU上和中间区域TR的源极引线区域SPR中蚀刻层间绝缘膜IL，以形成开口。
随后，形成光刻胶膜来覆盖中间区域TR和外围区域PER。利用充当掩模的光刻胶膜和层间绝缘膜IL，注入杂质离子来形成体接触区域BC。例如，所注入的杂质离子是p型杂质(例如，硼(B))。这可以形成充当体接触区域BC的p型半导体区域。体接触区域BC位于源极区域SR的中心处，并且体接触区域BC的底部到达沟道区域CH。体接触区域BC具有比沟道区域CH更高的杂质浓度。
之后，如图12所示，形成源极电极SE、栅极引线电极GPE和源极引线电极SPE。例如，在层间绝缘膜IL以及体接触区域BC、栅极引线部分GPU和源极引线区域SPR上形成金属膜。例如，通过溅射形成钛钨膜和钛钨膜上的铝膜的层压膜。随后，金属膜被图案化，以形成源极电极SE、栅极引线电极GPE和源极引线电极SPE。单元区域CR的源极电极SE被电耦合到源极区域SR和体接触区域BC。中间区域TR的栅极引线电极GPE被电耦合到栅极引线部分GPU。中间区域TR的源极引线电极SPE被电耦合到源极引线区域SPR。
随后，形成钝化膜PAS来覆盖源极电极SE、栅极引线电极GPE和源极引线电极SPE。例如，通过CVD在源极电极SE、栅极引线电极GPE和源极引线电极SPE上沉积氧化硅膜。之后，钝化膜PAS被图案化来部分暴露源极电极SE、栅极引线电极GPE和源极引线电极SPE。所暴露的部分充当外部连接区域(例如，栅极焊盘和源极焊盘)。
之后，在半导体衬底1S的背侧之上注入n型杂质离子，以形成n型半导体区域(低电阻区域)LR。n型半导体区域LR的形成可以减小后续讨论的漏极电极DE与n型柱状物区域(NC1、NC2、NC3)之间的连接电阻。n型半导体区域(低电阻区域)LR从半导体衬底1S的背侧延伸到凹槽(DT1、DT2和DT3)的底部。n型半导体区域LR具有例如约1.0×1016/cm3的n型杂质浓度和例如约1至2μm的厚度。
随后，在半导体衬底1S的背侧上形成漏极电极DE。例如，通过溅射或蒸发在半导体衬底1S的背侧上形成金属膜。这可以形成由金属膜制成的漏极电极DE。栅极电极GE、源极区域SR和漏极电极DE构成功率MOSFET。
通过上述过程可以形成本实施例的半导体器件。
如在本实施例中所讨论的，如果通过沟槽填充来形成p型柱状物区域(PC1、PC2和PC3)和n型柱状物区域(NC1、NC2和NC3)，则p型柱状物区域和n型柱状物区域之间的间隔可以小于“多外延法”中的间隔。这可以减小导通电阻并增加耐压。此外，在生产量方面，“沟槽填充”优于“多外延方法”。
<本实施例的效果的说明>
参考图13以及示出了比较示例的半导体器件的图25，下面将描述本实施例的效果。图13是示出本实施例的半导体器件的放大的截面图。图25是示出比较示例的半导体器件的截面图。图13仅示出了半导体衬底1S、n型柱状物区域NC1、p型柱状物区域PC1以及p型半导体区域PR1，省略了其他结构。图25是示出对应于图2的区域的截面图。仅在没有p型半导体区域PR1(图2)的情况下，图25中所示的比较示例的半导体器件与本实施例的半导体器件不同。
在具有超级结结构的垂直功率MOSFET中，期望在Z方向上增加n型柱状物区域和p型柱状物区域之间的距离(厚度)。这是因为所增加的距离意味着可能包含耗尽层的区域的延伸，导致功率MOSFET的耐压增加。此外，在具有超级结结构的垂直功率MOSFET中，由于以下原因，需要在横向方向(X方向)上减小n型柱状物区域和p型柱状物状区域的宽度：除了半导体器件的尺寸减小，充当功率MOSFET的电流路径的n型柱状物区域的宽度的减小允许在功率MOSFET的关断期间，n型柱状物区域容易地容纳在X方向上从所暴露的p型柱状物区域延伸到n型柱状物区域的耗尽层，从而有助于确保耐压。
只要n型柱状物区域和p型柱状物区域具有小的宽度，那么即使n型柱状物区域和p型柱状物区域具有高杂质浓度，在功率MOSFET的关断时段期间，也可以包含耗尽层，从而保持耐压。如果可以在充当功率MOSFET的电流路径的n型柱状物区域中增加杂质浓度，则n型柱状物区域可以具有较低的电阻，以减小功率MOSFET的导通电阻和功耗。这可以改进半导体器件的性能。因此，通过增加n型柱状物区域和p型柱状物区域的纵横比可以改进半导体器件的性能。
然而，如果根据图7所示的外延生长步骤在以图5的步骤形成的凹槽中形成外延层，则凹槽的高纵横比可能导致难以控制外延层嵌入凹槽中的p型杂质浓度。换言之，可能难以控制包括外延层的p型柱状物区域的杂质浓度。在具有超级结结构的垂直功率MOSFET中，为了获得期望的耐压，需要将p型柱状物区域形成为具有某个范围内的p型杂质浓度。这是因为相邻的p型和n型柱状物区域之间的非常大的浓度差无法保持功率MOSFET的耐压。
在图25的比较示例中，p型柱状物区域PC1的纵横比被增加到12。例如，假设p型柱状物区域PC1在X方向上具有宽度3μm，并且n型柱状物区域NC1在X方向上具有宽度3μm，则可以增加p型和n型柱状物区域的纵横比。纵横比的增加可能改变p型柱状物区域PC1的浓度，从而增加p型柱状物区域PC1的p型杂质浓度可能偏离容差(电荷平衡余量)的可能性。换言之，不幸的是，在半导体器件的制造过程中，半导体器件可能变得不可靠并且可能降低产量。在这种情况下，电荷平衡余量是p型柱状物区域PC1中p型杂质浓度的容差。当p型柱状物区域PC1具有在容差内的p型杂质浓度时，可以确保功率MOSFET的期望的耐压。
本发明人发现，当与p型柱状物区域的一侧形成接近垂直方向(相对于半导体衬底的顶部表面)的角度的情况相比，p型柱状物区域的一侧形成更大角度时，电荷平衡余量增加。换言之，具有逐渐变细的侧面的p型柱状物区域中的p型杂质浓度的容差大于竖直位置中p型柱状物区域的p型杂质浓度的容差。这可以改进半导体器件的可靠性和正在制造的半导体器件的产量。因此，只要p型柱状物区域的一侧形成接近半导体衬底1S的顶部表面的角度的角度，即使p型柱状物区域的纵横比的增加可以改变p型柱状物区域的杂质浓度，也容易确保半导体器件的耐压。
然而，如果以p型柱状物区域填充的凹槽的侧面以更接近由半导体衬底1S的顶部表面形成的角度的角度而形成，则难以减小p型柱状物区域和n型柱状物区域的宽度。在以接近垂直方向的角度形成凹槽的侧面的蚀刻方法的情况下，可能难以改变蚀刻方法。
因此，如图2所示，本实施例中的p型半导体区域PR1形成在与p型柱状物区域PC1的侧面的上半部分相邻的n型柱中，以沿p型柱状物区域PC1的侧面延伸。由于p型半导体区域PR1构成p型柱状物区域的一部分，因此，图2中所示的结构允许p型柱状物的侧面逐渐变细。因此，包括p型柱状物区域PC1以及在p型柱状物区域PC1的两侧上的p型半导体区域PR1的p型柱状物区域的顶部表面在X方向上具有比p型柱状物区域的底部更大的宽度。换言之，p型半导体区域PR1的底部在X方向上的宽度小于p型柱状物区域PC1的顶部表面在X方向上的宽度以及与p型柱状物区域PC1的侧面相邻的两个p型半导体区域PR1的顶部表面在X方向上的宽度的总距离。
图13是示出P型柱状物的经放大的截面图。在图2中，p型柱状物区域PC1的侧面沿垂直方向延伸。但是，如图13所示，p型柱状物区域PC1的实际侧面逐渐变细。例如，由p型柱状物区域PC1的一侧与半导体衬底1S的顶部表面形成的角度θ1例如为89.3°。p型柱状物区域PC1与p型柱状物区域PC1包括半导体区域PR1的一侧的角度θ2例如为89.0°。
图13示出了p型柱状物区域PC1以及p型柱状物区域PC1包括p型半导体区域PR1的有效侧面。虚线指示连接p型柱状物区域PC1的下端部(角部)和p型半导体区域PR1的下端部(角部)的平面的位置。换言之，在本实施例中，p型半导体区域PR1被形成为具有与虚线接触的一个端部。在虚线内形成p型半导体区域PR1。
p型半导体区域PR1被形成为使得在X方向上，p型柱状物区域的顶部表面的宽度基本上大于p型柱状物区域的底部的宽度。因此，p型柱状物区域的一侧的角度θ2可以小于角度θ1。换言之，可以增加由p型柱状物区域的一侧和p型柱状物区域的底部形成的角度，使得p型柱状物区域的一侧的角度接近于半导体衬底1S的顶部表面的角度。
因此，如图2所示，在不改变被形成为填充p型柱状物区域PC1的凹槽DT1(图5)的形状的情况下，形成为p型柱状物区域的一部分的p型半导体区域PR1可以增加p型柱状物区域PC1中的p型杂质浓度。这可以在确保半导体器件的耐压的同时容易地增加p型柱状物区域的纵横比。因此，具有超级结结构的垂直功率MOSFET可以具有更高的耐压和更低的电阻，由此改进半导体器件的性能。
在本实施例的半导体器件中，使用类似于外延层EPI的、由硅(Si)制成的外延层EP(图7)代替绝缘膜来填充图5中所示的凹槽DT1至DT3。该配置可以防止不同材料之间出现应力。在凹槽DT1至DT3中，与绝缘膜相比，硅膜可以增加半导体元件的耐压。
<修改>
参考图14和图15，下面将描述根据第一实施例的修改的半导体器件及其制造方法。图14和图15是示出根据第一实施例的修改的半导体器件的制造过程的截面图。在以下说明中，在外延层的顶部表面上形成p型半导体区域来改进雪崩击穿电阻。
在根据本修改方案的半导体器件的制造过程中，如图14所示，在图4至图6的步骤之后，通过对角离子注入p型杂质(例如，硼(B))，在凹槽DT1至DT3的侧面的上端部附近形成p型半导体区域PR2。在外延层EPI的顶部表面和凹槽DT1至DT3的侧面的上端部上形成p型半导体区域PR2。与p型半导体区域PR1相比，p型半导体区域PR2具有更高的杂质浓度和更小的深度。在n型柱中，在形成于n型柱的两侧上的p型半导体区域PR2之间，在X方向上形成n型柱状物区域NC1。在X方向上，p型半导体区域PR2具有比p型半导体区域PR1更大的宽度。在该配置中，执行离子注入，以在外延层EPI的顶部表面(代替凹槽DT1至DT3的侧面)上形成p型半导体区域PR2。
随后的步骤类似于图7至图12的步骤。这可以形成图15所示的本修改的半导体器件。在以上说明中，在形成p型半导体区域PR1之后，形成p型半导体区域PR2。在图5的步骤之后，可以在图6的步骤(形成p型半导体区域PR1的步骤)之前形成p型半导体区域PR2。在图15的单元区域CR中，p型半导体区域PR2与沟道区域CH重叠。在中间区域TR中，为了简化起见，未示出与沟道区域CH重叠的p型半导体区域PR2。
在本修改中，通过形成p型半导体区域PR2，p型柱状物区域的侧面的上端部上的p型杂质浓度增加。雪崩击穿可能发生在外延层EPS的顶部表面上的pn结处。即使在大量的载流子的情况下发生雪崩击穿，在外延层EPS的顶部表面上形成充当具有高杂质浓度的中性区域的p型半导体区域PR2，使得p型半导体区域PR2吸收载流子。这可以防止由雪崩击穿引起的中断。换言之，可以改进雪崩击穿电阻。(第二实施例)
在第一实施例中形成的平面功率MOSFET包括在外延层的平坦顶部表面上形成的栅极电极，其中栅极绝缘膜插入栅极电极和外延层之间。功率MOSFET可以是包括沟槽栅极电极的沟槽MOSFET，沟槽栅极电极嵌入在外延层的顶部表面上形成的凹槽中。参考图16至图22，下面将描述根据第二实施例的半导体器件及其制造方法。图16是示出根据第二实施例的半导体器件的截面图。图17至图22是示出根据第二实施例的半导体器件的制造过程的截面图。
如图16所示，本实施例的半导体器件是具有沟槽栅极电极的超级结结构的垂直功率MOSFET。漏极电极DE、半导体衬底1S、外延层EPS和p型半导体区域PR1的配置类似于第一实施例的配置。在单元区域CR中，凹槽DT4形成在也充当外延层EPS的顶部表面的n型柱状物区域NC1的顶部表面上。在凹槽DT4中，利用插入在凹槽DT4与栅极电极TG之间的栅极绝缘膜GOX形成沟槽栅极电极TG。凹槽DT4和栅极电极TG被图案化，以在Y方向上延伸。具有比栅极电极TG小的深度的沟道区域CH形成在外延层EPS处于X方向上彼此相邻的凹槽DT4之间的顶部表面上。栅极绝缘膜GOX包括例如氧化硅膜。栅极电极TG包括例如多晶硅膜。沟道区域CH是p型半导体区域。
在沟道区域CH的顶部表面上，充当p型半导体区域的体接触区域BC形成在比沟道区域CH的深度小的深度处。在体接触区域BC和凹槽DT4之间，在沟道区域CH的顶部表面上形成充当n型半导体区域的源极区域SR。换言之，在外延层EPS处于X方向上彼此相邻的凹槽DT4之间的顶部表面上，顺序地设置源极区域SR、体接触区域BC和源极区域SR。栅极电极TG、源极区域SR和漏极电极DE构成沟槽栅极功率MOSFET。
中间区域TR和外围区域PER的结构类似于第一实施例的结构。此外，除了在外延层EPS上不存在栅极绝缘膜GOX和栅极电极GE(图2)的情况之外，单元区域CR的外延层EPS上的结构类似于第一实施例。具体而言，在单元区域CR的外延层EPS上形成层间绝缘膜IL，并且贯穿层间绝缘膜IL的源极电极SE被耦合到源极区域SR和体接触区域BC的顶部表面。
参考图17至图22，下面将描述根据本实施例的制造半导体器件的方法。图17至图22是示出根据第二实施例的半导体器件的制造过程的截面图。
首先，通过图4至图8的步骤在半导体衬底1S上形成外延层EPS。
随后，如图17所示，通过光刻和离子注入来注入p型杂质(例如，硼(B))，以在单元区域CR和中间区域TR中的外延层EPS的顶部表面上形成沟道区域CH。沟道区域CH具有比p型半导体区域PR1小的深度。
之后，如图18所示，通过光刻和干法蚀刻在n型柱状物区域NC1的顶部表面上形成凹槽DT4。凹槽DT4的深度大于沟道区域CH的深度，并且小于p型半导体区域PR1的深度。不在n型柱状物区域NC2和NC3的顶部表面上形成凹槽DT4。然后，在外延层EPS的表面上形成包括例如氧化硅膜的栅极绝缘膜GOX。例如通过热氧化而形成栅极绝缘膜GOX。在外延层EPS的顶部表面以及凹槽DT4的侧面和底部之上形成栅极绝缘膜GOX。
随后，如图19所示，在凹槽DT4中形成栅极电极，其中栅极电极TG介于凹槽DT4和栅极电极GE之间。而且，栅极引线部分GPU形成在中间区域TR中。此外，场板电极FFP形成在p型柱状物区域PC3和n型柱状物区域NC3的pn结上。在该配置中，通过CVD等在外延层EPS上形成包括例如多晶硅膜的导体膜。之后，形成光刻胶膜来覆盖栅极引线部分GPU的形成区域以及场板电极FFP的形成区域。使用光刻胶膜作为掩模来蚀刻导体膜。由此，形成栅极电极TG、栅极引线部分GPU和场板电极FFP。
此时，在单元区域CR中，导体膜在外延层EPS的顶部表面上被完全去除，并且仅保留在作为栅极电极TG的凹槽DT4中。而且，在凹槽DT4的外部，栅极绝缘膜GOX被移除，由此暴露外延层EPS的顶部表面。这可以将栅极绝缘膜GOX和栅极电极TG留在凹槽DT4中。
随后，如图20所示，通过光刻和离子注入将N型杂质(例如，磷(P)或砷(As))注入到单元区CR中的沟道区域CH的顶部表面，在小于沟道区域CH的深度的深度处形成充当n型半导体区域的源极区域SR。在这种情况下，在X方向上靠近凹槽DT4形成源极区域SR。然而，在相邻凹槽DT4之间，与凹槽DT4相邻的源极区域SR彼此分离。
之后，如图21所示，执行与图11相同的步骤来形成层间绝缘膜IL和体接触区域BC。体接触区域BC的深度大于源极区域SR的深度，并且小于沟道区域CH的深度。在相邻的凹槽DT4之间，体接触区域BC形成在与凹槽DT4分离的位置处。换言之，在相邻凹槽DT4之间，体接触区域BC形成在相邻源极区域SR之间的沟道区域CH的顶部表面上。
随后，如图22所示，执行与图12相同的步骤来形成源极电极SE、栅极引线电极GPE、源极引线电极SPE、n型半导体区域(低电阻区域)LR和漏极电极DE。栅极电极TG、源极区域SR和漏极电极DE构成沟槽栅极功率MOSFET。由此，可以形成本实施例的半导体器件。
根据本实施例，在具有超级结结构的沟槽栅极功率MOSFET中，通过形成与p型柱状物区域PC1相邻的p型半导体区域PR1，可以使得p型柱状物区域的侧面逐渐变细。因此，可以获得与第一实施例相同的效果。
(第三实施例)
在第一实施例中，通过在作为p型柱状物区域的一部分的n型柱中进行一次离子注入而在凹槽的每一侧上形成p型半导体区域。这基本上倾斜了p型柱状物区域的侧面。在第三实施例中，两次或更多次执行离子注入，以在凹槽的每一侧上形成多个p型半导体区域。
参考图23和图24，下面将描述根据第三实施例的半导体器件及其制造方法。图23和图24是示出根据第三实施例的半导体器件的制造过程的截面图。
在根据本实施例的半导体器件的制造过程中，首先，执行图4至图6的步骤，以形成穿透半导体衬底1S上的外延层EPI、然后穿透p型半导体区域PR1的凹槽DT1至DT3。
随后，如图23所示，利用光刻胶膜PR充当掩模，在凹槽DT1至DT3的侧面上相对于半导体衬底1S的顶部表面对角地执行离子注入。这在凹槽DT1至DT3的侧面上形成p型半导体区域PR3。具体而言，在该配置中，将杂质(例如，硼(B))对角地注入到外延层EPI。因此，例如，在凹槽DT1至DT3的侧面上，不将杂质注入到从凹槽的下端部至上端部的高度的四分之三处的区域，而是将杂质注入到例如从凹槽的上端部到下端部的高度的四分之一处的区域。不将杂质注入到凹槽DT1至DT3的底部。
因此，从凹槽DT1至DT3的侧面的上端部到凹槽DT1至DT3的侧面的某个深度形成p型半导体区域PR3。p型半导体区域PR3具有比p型半导体区域PR1小的深度。具体而言，从外延层EPI的顶部表面至相当于从每个凹槽DT1至DT3的上端部到下端部约四分之一高度的深度，形成p型半导体区域PR3。p型半导体区域PR3在从凹槽的上端部到下端部的Z方向上具有例如15μm的深度。换言之，在该配置中，从n型柱状物区域NC1的上端部的高度到n型柱状物区域NC1的高度的四分之一处的位置，形成p型半导体区域PR3。
离子注入步骤的注入条件包括例如40keV的注入能量和1.0×1011/cm2-3.0×1011/cm2的剂量。此外，在X方向(n型柱的横向方向)上以与垂直方向(Z方向)呈9°的角度执行注入。换言之，与用于形成p型半导体区域PR3的对角注入的角度相比，用于形成p型半导体区域PR1的对角注入的角度相对于半导体衬底1S的顶部表面(外延层EPI的顶部表面)更接近于直角。在这种情况下，在以9°进行对角注入之后，也在相对侧上以相对于垂直方向呈9°的角度执行注入。因此，在横向方向上，在n型柱的两侧的上部形成p型半导体区域PR3。
在X方向上，p型半导体区域PR3的宽度大于p型半导体区域PR1的宽度。换言之，距离凹槽DT1至DT3的侧面，p型半导体区域PR3比p型半导体区域PR1更深。用于形成p型半导体区域PR1的离子注入能量等于用于形成p型半导体区域PR3的离子注入能量。然而，与用于形成p型半导体区域PR1的离子注入的注入角度相比，用于形成p型半导体区域PR3的离子注入的注入角度相对于凹槽DT1至DT3的侧面更接近垂直方向，使得相对于凹槽DT1至DT3的侧面，p型半导体区域PR3比p型半导体区域PR1更深。
仅在图13所示的虚线内形成p型半导体区域PR3。换言之，类似于p型半导体区域PR1，p型半导体区域PR3被形成为下端部与虚线接触。虚线将p型半导体区域PR1或PR3的下端部(即，与填充有p型柱状物区域PC1的凹槽D1分离的位置)与凹槽D1的下端部连接。p型半导体区域的下端部和凹槽的下端部位于直线上。这样形成的p型半导体区域PR1和PR3构成了p型柱状物区域，并且基本上倾斜了p型柱状物区域的一侧。
在该配置中，在形成p型半导体区域PR3之后，在不进行用于激活p型半导体区域PR3的热处理的情况下，执行图7中如下所述的去除光刻胶膜PR的步骤、清洁步骤和外延生长步骤。
之后，可以通过与图7至图12的步骤相同的步骤来形成图24的本实施例的半导体器件。如图24所示，相邻的p型半导体区域PR1和PR3形成在n型柱的每一侧面上。p型半导体区域PR1形成在p型半导体区域PR3的下方。
p型半导体区域PR1和PR3可以彼此部分重叠。在这种情况下，p型半导体区域PR1和PR3均形成在外延层EPS的顶部表面上。p型半导体区域PR1在p型半导体区域PR3下方的区域中与p型柱状物区域PC1部分相邻。此外，在X方向上，由p型柱状物区域PC1形成的p型半导体区域PR3比p型半导体区域PR1部分更长。
p型半导体区域PR1和PR3形成在其中形成有n型柱状物区域NC1、和n型柱状物区域NC2和NC3的n型柱中。半导体区域具有p型导电性。换言之，p型半导体区域PR1和PR3不构成n型柱状物区域NC1至NC3。p型半导体区域PR3具有例如约8×1015/cm3的p型杂质浓度。换言之，p型半导体区域PR3具有与p型柱状物区域PC1至PC3相同的杂质浓度。
在单元区域CR中，在形成于n型柱的相应侧面上的p型半导体区PR3之间形成n型柱状物区域NC1。同样在中间区域TR中，在形成于n型柱的相应侧面上的p型半导体区域PR3之间形成n型柱状物区域NC2。而且，在外围区域PER中，在形成于n型柱的相应侧面上的p型半导体区域PR3之间形成n型柱状物区域NC3。换言之，例如在单元区域CR中，在X方向上顺序设置n型柱状物区域NC1、p型半导体区域PR3、p型柱状物区域PC1、p型半导体区域PR3以及n型柱状物区域NC1。
从p型半导体区域PR3的上端部到下端部，p型半导体区域PR3在X方向上的宽度基本上均匀。换言之，p型半导体区域PR3沿p型柱状物区域PC1、PC2或PC3的侧面延伸。而且，p型半导体区域PR3沿图3所示的p型柱状物区域PC1或PC2在Y方向上延伸。此外，p型半导体区域PR3沿p型柱状物区域PC3在Y方向上延伸，p型柱状物区域PC3图3中沿Y方向延伸。在图3中，未示出p型半导体区域PR3。
与第一实施例不同，构成p型柱状物区域的p型半导体区域可以如本实施例所述的形成在不同的深度处。因此，包括图24中的p型半导体区域PR1和PR3以及p型柱状物区域PC1的整个p型柱状物区域可以接近于从p型柱状物区域PC1侧面朝向半导体衬底1S的顶部表面侧倾斜的形状。与第一实施例相比，这可以增加p型柱状物区域PC1的p型杂质浓度变化的容差(电荷平衡余量)。因此，即使p型柱状物区域的纵横比的增加可能改变p型柱状物区域的杂质浓度，也容易确保半导体器件的耐压。换言之，外延层EPS的厚度容易增加，并且n型柱状物NC1和p型柱状物区域PC1的宽度容易减小，由此改进半导体器件的性能。
根据前述实施例具体描述了由本发明人完成的本发明。显然，本发明不限于这些实施例，并且可以在不脱离本发明的范围的情况下以各种方式进行改变。
例如，第二实施例和第三实施例可以组合。
备选地，可以在第三实施例的半导体器件中形成作为第一实施例的修改描述的p型半导体区域PR2(图15)。在这种情况下，p型半导体区域PR2在X方向上具有比p型半导体区域PR3(图24)更大的宽度，并且比p型半导体区域PR3具有更小的深度。
在前述实施例中，描述了由硅(Si)制成的衬底和包括外延层的半导体器件。半导体器件可以由碳化硅(SiC)代替Si制成。换言之，半导体衬底、p型柱状物区域、以及n型柱状物区域可以由SiC制成。

Claims (14)

1.一种半导体器件，包括：
半导体层；
第一导电类型的多个第一柱以及第二导电类型的多个第二柱，所述第二导电类型是所述第一导电类型的相反的导电类型，所述第一柱和所述第二柱形成在所述半导体层中；
在所述半导体层之上形成的半导体元件；以及
所述第一导电类型的第一半导体区域，所述第一半导体区域形成在所述第二柱的侧面之上，
其中所述第一柱和所述第二柱在第一方向上交替布置，
其中所述第一半导体区域在所述第一方向上被形成在所述第二柱的侧面之上，并且
其中所述第一半导体区域被形成为从所述第二柱的所述侧面的上端部到所述第二柱的某个深度。
2.根据权利要求1所述的半导体器件，
其中所述第一柱的底部在所述第一方向上具有比所述第一柱在所述第一方向上的宽度以及与所述第一柱的两个侧面邻近的所述第一半导体区域的顶部表面在所述第一方向上的宽度的总距离更小的宽度。
3.根据权利要求1所述的半导体器件，还包括所述第一导电类型的第二半导体区域，所述第二半导体区域在与所述第一柱相邻的区域中被形成在所述第二柱的顶部表面上，
其中所述第二半导体区域具有比所述第一半导体区域更小的深度，并且
其中所述第二半导体区域具有比所述第一半导体区域更高的杂质浓度。
4.根据权利要求1所述的半导体器件，还包括所述第一导电类型的第三半导体区域，所述第三半导体区域被形成在所述第二柱的所述侧面上，
其中所述第三半导体区域具有比所述第一半导体区域更小的深度，并且
其中所述第三半导体区域在所述第一方向上具有比所述第一半导体区域更大的宽度。
5.根据权利要求1所述的半导体器件，其中所述第一半导体区域下方的所述第一柱与所述第二柱接触。
6.根据权利要求3所述的半导体器件，其中所述半导体层由碳化硅制成。
7.根据权利要求1所述的半导体器件，其中所述半导体元件是包括嵌入沟槽中的栅极电极的场效应晶体管，所述沟槽在所述半导体层的顶部表面上形成。
8.一种制造半导体器件的方法，包括以下步骤：
(a)在第一导电类型的半导体层之上形成多个第一沟槽；
(b)通过将与所述第一导电类型相反的第二导电类型的杂质以相对于所述半导体层的顶部表面的第一角度对角地注入所述第一沟槽的侧面，而在所述第一沟槽的所述侧面上形成所述第二导电类型的第一半导体区域；
(c)通过以所述第二导电类型的半导体填充所述第一沟槽而在所述第一沟槽中形成第一柱，以及在所述第一柱之间形成包括所述半导体层的第二柱；以及
(d)在所述半导体层之上形成半导体元件，
其中所述第一半导体区域被形成为从所述第二柱的侧面的上端部到所述第二柱的某个深度。
9.根据权利要求8所述的制造半导体器件的方法，还包括以下步骤：
(b1)在步骤(a)之后，在步骤(c)之前，通过将所述第二导电类型的所述杂质以相对于所述半导体层的所述顶部表面呈第二角度的角度对角地注入所述第一沟槽的所述侧面，而在所述半导体层的所述顶部表面之上形成所述第二导电类型的第一半导体区域；
其中所述第二半导体区域具有比所述第一半导体区域更大的深度，并且
其中所述第二半导体区域具有比所述第一半导体区域更高的杂质浓度。
10.根据权利要求8所述的制造半导体器件的方法，还包括以下步骤：
(b2)在步骤(a)之后，在步骤(c)之前，通过将与所述第一导电类型相反的所述第二导电类型的所述杂质以相对于所述半导体层的所述顶部表面的第三角度对角地注入所述第一沟槽的所述侧面，而在所述第一沟槽的所述侧面之上形成所述第二导电类型的第三半导体区域；
其中相对于所述半导体层的所述顶部表面，所述第一角度比所述第三角度更接近直角；
其中所述第三半导体区域具有比所述第一半导体区域更大的深度，并且
其中所述第三半导体区域在第一方向上具有比所述第一半导体区域更大的宽度，所述第一柱和所述第二柱沿所述第一方向而被布置。
11.根据权利要求8所述的制造半导体器件的方法，
其中在步骤(c)中，所述半导体层被加热到至少1000℃。
12.根据权利要求11所述的制造半导体器件的方法，
其中连续执行步骤(b)和步骤(c)。
13.根据权利要求8所述的制造半导体器件的方法，
其中所述第一柱和所述第二柱由碳化硅制成。
14.根据权利要求8所述的制造半导体器件的方法，
其中所述半导体元件是包括嵌入在第二沟槽中的栅极电极的场效应晶体管，所述第二沟槽形成在所述半导体层的顶部表面之上。
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