JP2018018849A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2018018849A
JP2018018849A JP2016145289A JP2016145289A JP2018018849A JP 2018018849 A JP2018018849 A JP 2018018849A JP 2016145289 A JP2016145289 A JP 2016145289A JP 2016145289 A JP2016145289 A JP 2016145289A JP 2018018849 A JP2018018849 A JP 2018018849A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
channel
channel region
implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016145289A
Other languages
English (en)
Other versions
JP6687476B2 (ja
Inventor
貴博 森川
Takahiro Morikawa
貴博 森川
渡辺　直樹
Naoki Watanabe
直樹 渡辺
広行 吉元
Hiroyuki Yoshimoto
広行 吉元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2016145289A priority Critical patent/JP6687476B2/ja
Priority to US15/625,178 priority patent/US10453949B2/en
Priority to CN201710540955.XA priority patent/CN107658335B/zh
Priority to DE102017212709.0A priority patent/DE102017212709A1/de
Publication of JP2018018849A publication Critical patent/JP2018018849A/ja
Application granted granted Critical
Publication of JP6687476B2 publication Critical patent/JP6687476B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】
高い耐圧と低いオン抵抗を両立した、高性能の縦型ＤＭＯＳＦＥＴを提供する。
【解決手段】
半導体基板の表面に形成され、第１導電型を有するチャネル領域と、半導体基板の表面において、第１導電型とは異なる第２導電型を有し、チャネル領域と接するように形成されたソース領域と、半導体基板の表面において、ソース領域とは反対側にチャネル領域に接するように形成された、第２導電型を有するＪＦＥＴ領域と、を有する単位セルが複数にわたって規則的に配置されたアクティブ領域を具備した半導体装置であって、チャネル領域は、半導体基板の表面において、第１チャネル領域と、不純物濃度が第１チャネル領域よりも高い第２チャネル領域から構成されていることを特徴とする半導体装置が開示される。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、ワイドギャップ半導体を用いたパワー半導体スイッチングデバイスにより構成される半導体装置およびその製造方法に適用して有効な技術に関するものである。
近年，地球温暖化や化石燃料の供給不安が問題となる中で，エネルギーの有効利用を促進するための技術であるパワーエレクトロニクスが注目されている。パワーエレクトロニクス機器は，電力の変換や制御を担っており，そのキーとなるパワー半導体デバイスの性能向上が求められている。
パワー半導体デバイスは、古くから珪素（Ｓｉ）基板が用いられてきた。Ｓｉ系パワー半導体デバイスは現在に至るまで低損失化や性能向上が図られてきた結果、そのデバイス性能がＳｉの材料物性で決まる理論限界に近づきつつあり、今後の更なる性能向上は困難な状況になってきている。
このような状況の中で、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）を用いた低損失パワー半導体デバイスが盛んに研究されている。炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約１桁大きく、ドリフト層を薄くできるため、ワイドギャップ半導体を用いたパワー半導体デバイスは、Ｓｉ系パワー半導体デバイスと比較してオン抵抗の低抵抗化、したがって低損失化が可能である。
従来から用いられているパワーＭＯＳＦＥＴの一例として、縦型２重拡散ＭＯＳ(ＤＭＯＳ，Double diffused Metal Oxide Semiconductor）ＦＥＴについて説明する。
図１は典型的なＤＭＯＳＦＥＴ半導体チップの上面図である。半導体チップの外周縁部には終端領域１００１が設けられている。終端領域の内側には、アクティブ領域１００２とゲートパッド領域１００３が設けられている。アクティブ領域１００２は、ＭＯＳＦＥＴ構造を構成する単位セルが多数に亘って規則的に配置されている。
図２は典型的な縦型ＤＭＯＳＦＥＴ構造の単位セルの要部断面図である。Ｎ＋型のＳｉＣ基板１０１の主面上に、同じくＳｉＣからなるエピタキシャル層１０２が設けられ、エピタキシャル層１０２の上にはゲート絶縁膜２２１とゲート電極２２２が形成されている。ゲート電極２２２の表面及び側面は層間絶縁膜２３１で被覆されており、層間絶縁膜２３１に開口されたソースコンタクト領域２３０においてエピタキシャル層１０２の表面に接するソース電極２３２が形成されている。ＳｉＣ基板１０１の裏面には、ドレイン電極１０３が設けられている。
エピタキシャル層１０２の表面付近には、Ｐ型ボディ領域２０１が形成されている。Ｐ型ボディ領域２０１の内部には、Ｎ型ソース領域２１１、および、Ｐ型ボディ領域２０１よりも高い濃度でＰ型不純物を含むＰ＋型ボディコンタクト領域２０２が形成されており、Ｎ型ソース領域２１１およびＰ＋型ボディコンタクト領域２０２の表面に接して、ソース電極２３２が形成されて電気的に接続されている。したがって、Ｎ型ソース領域２１１とＰ＋型ボディコンタクト領域２０２の間は、ソース電極２３２を介して電気的に短絡されている。
ゲート電極２２２に正電圧が印加されると、Ｐ型ボディ領域２０１の表面側のゲート絶縁膜２２１が接する部分にチャネル領域が形成され、Ｎ型ソース領域２１１からチャネルを通じてドレイン電極１０３に向かって電子が流れる。このようにゲート電極２２２に電圧を印加することによってスイッチング動作を行なう。単位セルは、ソース電極２３２を共有しながら複数にわたってアクティブ領域内に規則的に密に配置されており、電気的には並列接続された形となっている。並列数、すなわち、敷き詰められた単位セルの数を多くし、アクティブ領域内に配置されるチャネル領域の幅を長くすることにより、ＭＯＳＦＥＴチップ全体として低抵抗化が実現できる。
図３に、アクティブ領域内に配置される、単位セルの上面レイアウトの例を示す。典型的には図３Ａおよび図３Ｂに示したものが用いられている。図３Ａおよび図３Ｂでは、ＤＭＯＳＦＥＴ構造のうちエピタキシャル層１０２の表面に形成されたＮ型ソース領域２１１、Ｐ型ボディ領域２０１の表面のチャネル領域、Ｐ＋型ボディコンタクト領域２０２、およびソースコンタクト領域２３０の上面視図を示している。
図３Ａの単位セル１０１１は細長い帯状であり、チャネル領域は帯の長さ方向に沿って形成されている。図２に示した単位セル１０１１の断面構造は、図３Ａの切断線Ｘ−Ｘ’における断面を示している。
図３Ｂの単位セルは四角形状であり、四角形の四辺に沿ってチャネル領域が形成されている。図２に示した単位セルの断面構造は、図３Ｂに示した切断線Ｘ−Ｘ’および切断線Ｙ−Ｙ’における断面を示している。四角形状セルは、帯状セルに比べてアクティブ領域内に配置されるチャネル幅が長くできるため、導通状態の抵抗低減の観点では、四角形状セルの方が有利である。
特開２００９−１４７３８１号公報
ＳｉＣ系ＤＭＯＳＦＥＴの製造において、Ｎ型ソース領域及びＰ型ボディ領域等のＤＭＯＳＦＥＴ構造の形成は、選択的なイオン注入によって行なう。この不純物イオン注入にあたっては、Ｎ型ソース領域及びＰ型ボディ領域それぞれに対してリソグラフィを行ない、別々のマスクを用いて注入を行なうことが通例である。
Ｎ型ソース領域とＰ型ボディ領域のイオン注入に別々のマスクを用いる場合、２回のリソグラフィ工程におけるマスクの重ね合せが製造上の障害となる。ステッパを用いた場合、典型的には０．１〜０．３μｍの合せずれを生じる。また、露光量や温度の小さな変化によって、現像後に形成されるレジストマスクの寸法がシフトすることもある。チャネル長は通例１μｍ未満であるので、重ね合せずれや寸法シフトによって生じるデバイス性能の変化やばらつきが無視できない。
また、低いオン抵抗を得るためにはチャネル長を短くするほうが好ましいが、短くなりすぎるとパンチスルーが発生してしまい、所定の耐圧を保持できない不良となる。したがって、合せずれによってチャネル長が短くなったとしても、パンチスルーが発生しないように充分なマージンを持ってチャネル長の中心値を設計しておく必要があるが、それはオン抵抗やスイッチング損失の増大に繋がることになる。
上に述べた重ね合せずれの問題に対して、１回のみのリソグラフィ工程でボディ領域とソース領域を形成する、いわゆる自己整合プロセスが提案されている。自己整合プロセスによれば、上記２回の露光により生じる合せずれや寸法シフトの影響を受けずにチャネル長を規定でき、短チャネル、低オン抵抗のＭＯＳＦＥＴを、ばらつき無く製造することができる。
自己整合プロセスの一例として、特許文献１には、ソース領域とチャネル領域を同一のマスクでイオン注入する、縦型ＭＯＳＦＥＴの製造方法が開示されている。しかし、特許文献１に記載された製造方法では、以下のような問題点がある。
特許文献１の方法によれば、テーパー形状を有するマスク材を用い、基板表面の法線方向からソース領域のＮ型不純物の注入を行ない、さらに、基板法線方向に対して傾斜した角度でＰ型不純物の注入を行なうことによって、マスクの下に侵入するような形でチャネルを形成している。マスク下部にイオンを深く打ちこんでチャネルを形成するためには、マスク開口部の輪郭線に対して垂直な方向から注入することが効率的である。この方法は、図３Ａのような帯状の単位セルに対しては有効である。しかしながら、例えば、図３Ｂのような四角形状の単位セルにおいては、四角形の４つの辺に、各辺から垂直な方向からイオン注入した場合、コーナーの部分には必ずしも十分な不純物が注入されない。コーナー部分の不純物濃度が薄いと、所定の耐圧を保持できない等の不具合が生じる。
本発明は、上記の課題を鑑みてなされたものであり、より低いオン抵抗を有し、かつ、信頼性の高い炭化珪素半導体装置と、より簡便な製造方法を提供することを目的とする。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。
本願にて開示される発明のうち、代表的なものを簡単に説明すれば次の通りである。
半導体基板の表面に形成され、第１導電型を有するチャネル領域と、半導体基板の表面において、第１導電型とは異なる第２導電型を有し、チャネル領域と接するように形成されたソース領域と、半導体基板の表面において、ソース領域とは反対側にチャネル領域に接するように形成された、第２導電型を有するＪＦＥＴ領域と、を有する単位セルが複数にわたって規則的に配置されたアクティブ領域を具備した半導体装置であって、チャネル領域は、半導体基板の表面において、第１チャネル領域と、不純物濃度が第１チャネル領域よりも高い第２チャネル領域から構成されていることを特徴とする。
本発明の半導体素子の製造方法は、半導体基板上にマスクを形成する工程と、マスクを遮蔽膜として第１導電型の不純物を注入するソース注入工程と、マスクを遮蔽膜として第１導電型とは異なる第２導電型の不純物を注入するチャネル注入工程とを有し、チャネル注入工程は、半導体基板の法線方向から傾斜した方向から、半導体基板を９０度ステップで回転させて４回の注入を行なうことを特徴とする。
本発明の半導体装置によれは、高い耐圧と低いオン抵抗を両立した、高性能の縦型ＤＭＯＳＦＥＴを提供できる。また、本発明の半導体装置の製造方法によれば、１回のみのリソグラフィで形成されたマスクを用いて、ソース領域およびベース領域を自己整合的に形成した高性能のＭＯＳＦＥＴを作製することができる。
典型的なＳｉＣパワーＭＯＳＦＥＴチップの上面模式図。 典型的なＳｉＣパワーＭＯＳＦＥＴの単位セルの要部断面図。 従来技術によるＳｉＣパワーＭＯＳＦＥＴの単位セルの一例を示す上面視図。 従来技術によるＳｉＣパワーＭＯＳＦＥＴの単位セルの一例を示す上面視図。 本発明の実施の形態１に係るＳｉＣパワーＭＯＳＦＥＴの単位セルのレイアウトを示す上面視図。 本発明の実施の形態１に係るＳｉＣパワーＭＯＳＦＥＴの、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施の形態１に係るＳｉＣパワーＭＯＳＦＥＴの、Ｘ２−Ｘ２’切断面の単位セルの断面図。 本発明の実施の形態１に係るＳｉＣパワーＭＯＳＦＥＴの、Ｘ３−Ｘ３’切断面の単位セルの断面図。 本発明の実施の形態１に係るＳｉＣパワーＭＯＳＦＥＴの、Ｘ４−Ｘ４’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造の一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図６Ａに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図６Ｂに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図６Ｂに続く一工程における、Ｘ２−Ｘ２’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図６Ｂに続く一工程における、Ｘ３−Ｘ３’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図６Ｂに続く一工程における、Ｘ４−Ｘ４’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図６Ｂに続く一工程における、単位セルのレイアウトを示す上面視図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図７Ａに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図７Ｅに続く一工程における、単位セルのレイアウトを示す上面視図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｂに続く一工程における、単位セルのレイアウトを示す上面視図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｃに続く一工程における、単位セルのレイアウトを示す上面視図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｄに続く一工程における、単位セルのレイアウトを示す上面視図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｄに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｄに続く一工程における、Ｘ２−Ｘ２’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｄに続く一工程における、Ｘ３−Ｘ３’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図８Ｄに続く一工程における、Ｘ４−Ｘ４’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図９Ａに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図１０Ａに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図１０Ｂに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図１０Ｃに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施形態１に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の図１０Ｄに続く一工程における、Ｘ１−Ｘ１’切断面の単位セルの断面図。 本発明の実施の形態２に係るＳｉＣパワーＭＯＳＦＥＴの単位セルのレイアウトを示す上面視図。 本発明の実施の形態３に係るＳｉＣパワーＭＯＳＦＥＴの単位セルのレイアウトを示す上面視図。 本発明の実施の形態４に係るＳｉＣパワーＭＯＳＦＥＴの単位セルのレイアウトを示す上面視図。 本発明の実施の形態５に係るＳｉＣパワーＭＯＳＦＥＴの単位セルのレイアウトを示す上面視図。 本発明の実施形態５に係るＳｉＣパワーＭＯＳＦＥＴの製造方法の一工程における、単位セルのレイアウトを示す上面視図。
実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
≪１．実施の形態１の炭化珪素半導体装置の構造≫
本発明の実施の形態１による炭化珪素半導体装置の構造について図４および図５Ａ〜Ｄを用いて説明する。
図４は本発明のＳｉＣパワーＭＯＳＦＥＴのアクティブ領域に配置された複数の単位セルの上面視図である。
図５Ａ〜ＤはＳｉＣパワーＭＯＳＦＥＴの要部断面図である。図４に示した切断線Ｘ１−Ｘ１’、Ｘ２−Ｘ２’、Ｘ３−Ｘ３’、Ｘ４−Ｘ４’における断面図が、それぞれ、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄに対応している。また、ユニットセルが敷き詰められたアクティブ領域のさらに外側には、終端領域が設けられている。
図５Ａに示す断面構造について説明する。Ｎ＋型のＳｉＣ基板１０１の主面上に、所定のドーパント濃度と膜厚を持つＮ−型ＳｉＣからなるエピタキシャル層１０２が設けられ、エピタキシャル層１０２の表面の一部にはゲート絶縁膜２２１と、さらにゲート絶縁膜２２１の上にはゲート電極２２２が設けられている。また、エピタキシャル層１０２の表面の一部には、ソース電極２３２が設けられている。また、ＳｉＣ基板１０１の裏面には金属からなるドレイン電極１０３を備えている。
エピタキシャル層１０２の表面付近には、Ｐ型のチャネル領域２０１ａが形成されている。Ｐ型のチャネル領域２０１ａの内部には、Ｎ型ソース領域２１１、および、Ｐ型ボディ領域２０１よりも高い濃度でＰ型不純物を含むＰ＋型ボディコンタクト領域２０２が形成されている。エピタキシャル層１０２の表面から離れた、Ｎ型ソース領域２１１およびＰ＋型ボディコンタクト領域２０２の下側には、Ｐ型ボディ領域２０１が形成されており、同じくＰ型の導電型を持つＰ＋型ボディコンタクト領域２０２を介してソース電極２３２と電気的に接続されている。単位セル１０１１はほぼ正方形状となっている。
図４に示した上面視図に示したように、隣接する単位セル１０１１間では、Ｎ型ソース領域２１１、Ｐ型のチャネル領域２０１ａ、２０１ｂ、およびＰ型ボディ領域２０１は離間されておらず、互いに接続されている。Ｎ型ソース領域２１１の縁部を囲むようにチャネル領域２０１ａ、２０１ｂが設けられているが、チャネル領域は、不純物濃度の低い第１チャネル領域２０１ａと、不純物濃度が第１チャネル領域２０１ａよりも高い第２チャネル領域２０１ｂによって構成されている。また、第１チャネル領域２０１ａと第２チャネル領域２０１ｂは、閉領域の輪郭部を形成しているが、この閉領域の内部はＪＦＥＴ領域２０４となっている。図５Ｂ、図５Ｃ、図５Ｄに各切断線における断面図を示すが、図５Ｂおよび図５Ｃでは第１チャネル領域２０１ａと第２チャネル領域２０１ｂの両方が含まれている。
ここで、ＪＦＥＴ領域とは、縦型ＭＯＳＦＥＴにおいて、Ｐ型ボディ領域２０１の間にある、狭窄されたＮ型領域のことを指している。具体的には、基板上にＮ型のエピタキシャル層１０２が残っている部分であるが、エピタキシャル層１０２に対してＮ型不純物の濃度を少し濃くすることもある。これは、狭窄されているので、電流が流れにくいため、抵抗を下げる目的からである。作用的には、正のドレイン電圧をかけると、ＪＦＥＴ領域側に空乏層が広がっていく。図４に示すように、本実施例ではＪＦＥＴ領域２０４は、チャネル領域２０１ａ、２０１ｂで囲まれている。よって、チャネル幅が長くできるため、導通状態の抵抗低減の観点では有利である。
≪２．実施の形態１の炭化珪素半導体装置の製造方法≫
本発明の実施の形態１に係る炭化珪素半導体装置の製造方法について図６Ａから図１０Ｅを用いて工程順に説明する。以下の説明に当たっては、図５Ａの断面に対応する部分を主に図示し、必要に応じて、図５Ｂ、図５Ｃ、図５Ｄに対応する断面、および図４に対応する上面図も示す。
≪２−１．ボディ領域の形成≫
図６Ａの断面図に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０１の主面上に、ｎ−型の導電型を有するＳｉＣからなるエピタキシャル層１０２を形成する。ｎ＋型のＳｉＣ基板１０１には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
ＳｉＣからなるエピタキシャル層１０２は、ＳｉＣ基板１０１の表面（第１主面）に、例えばエピタキシャル法によって形成することが出来る。エピタキシャル層１０２は、素子の仕様によって決まる所定の厚さとドーパント濃度を有している。エピタキシャル層１０２の厚さは、例えば３〜３０μｍの範囲である。また、エピタキシャル層１０２に添加されているｎ型ドーパントは、例えば窒素であり、このドーパント濃度は例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。
図６Ｂに示すように、ｎ−型のエピタキシャル層１０２の表面上にマスク材を堆積し、パターニングを行なうことにより、マスク３０１を形成した後、Ｐ型ボディ領域２０１がエピタキシャル層１０２の表面から離れたところに埋込まれて形成されるように、Ｐ型不純物６０１を注入する。
マスク３０１の材料としてフォトレジストを使用する場合は、フォトレジストを塗布した後、公知のリソグラフィ法によってパターニングすることによって、マスクを形成することが出来る。
マスク３０１の材料として、ＳｉＯ２を用いる場合は、ＳｉＯ２を堆積した後、さらにフォトレジストを塗布し、公知のリソグラフィ法によってレジストパターンを形成する。さらにレジストパターンをエッチングマスクとして、例えば反応性イオンエッチング法によりＳｉＯ２をエッチングした後、フォトレジストを除去することでマスクを得ることが出来る。マスク３０１の厚さは、イオンの注入を遮蔽するために充分な厚さであり、例えば１．０〜５．０μｍとすることができる。
注入するＰ型不純物としては、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることが出来る。これによりエピタキシャル層１０２の素子形成領域にＰ型ボディ領域２０１を形成できる。Ｐ型ボディ領域２０１の底面側の、エピタキシャル層１０２の表面からの深さは、例えば０．５〜２．０μｍ程度とすることができる。Ｐ型ボディ領域２０１の表面側の、エピタキシャル層１０２の表面からの深さは、例えば０．２〜０．５μｍ程度とし、表面におけるＰ型不純物の濃度は１×１０１７以下となるようにする。また、Ｐ型ボディ領域２０１のドーパント濃度は、例えば１×１０１６から１×１０１９ｃｍ−３の範囲である。
≪２−２．ソース領域の形成≫
図７Ａに示すように、次に、マスク３０１を除去した後、さらに別のマスク３１１を形成し、Ｎ型不純物７０１をイオン注入し、Ｎ型ソース領域２１１を形成する。Ｎ型不純物としては窒素（Ｎ）や燐（Ｐ）を用いることが出来る。Ｎ型ソース領域２１１の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲とすることができる。Ｎ型ソース領域２１１の、エピタキシャル層１０２の表面からの深さは、例えば０．０１〜０．２μｍ程度とすることができる。
図７Ｂ〜Ｅは、図７Ａの工程時の状態を示す。上面図は図７Ｅのようになる。マスク３１１で覆われた部分と、マスク３１１で覆われていないため形成されたＮ型ソース領域２１１が見られる。図７Ｅに示した切断線Ｘ１−Ｘ１’、Ｘ２−Ｘ２’、Ｘ３−Ｘ３’、Ｘ４−Ｘ４’における断面図が、それぞれ、図７Ａ、図７Ｂ、図７Ｃ、図７Ｄとなる。Ｐ型ボディ領域２０１はエピタキシャル層１０２の表面から離れたところに埋め込まれて形成されているため、上面図においては、Ｐ型ボディ領域２０１は図示しない。
≪２−３．チャネル領域の形成≫
図８Ａ(a)に示すように、Ｘ１−Ｘ１’断面において、図７の工程と同じマスク３１１を用い、基板面の法線からＸ１に向かって傾斜させた方向からＰ型不純物８０１を注入する。具体的には、図７の工程では図８Ａ(b)のように、基板面８０２に対して垂直にＮ型不純物７０１を注入したが、図８Ａ(a)の工程では、図８Ａ(c)のように、Ｘ１−Ｘ１’断面において基板面に対して鋭角θをなすようにしてＰ型不純物８０１を注入する。このとき、角度θは、Ｐ型不純物８０１の注入方向と基板面がなす角のうち、マスク３１１と反対側の角度により定義することにする。これによって、マスク３１１で遮蔽された部分の一部にＰ型不純物が侵入し、Ｐ型のチャネル領域（第１チャネル領域）２０１aが形成される。ここで、チャネル注入工程において、注入方向と半導体基板の法線方向のなす傾斜角は１５°以上４５°以下とした。すなわち、θは４５°以上７５°以下となる。
図８Ｂは図８Ａの不純物注入の結果を示す平面図である。図８Ｂに示すように、Ｎ型ソース領域２１１の縁の一辺に沿って、紙面縦方向に第１チャネル領域２０１ａが形成される。第１チャネル領域２０１ａは、マスク３１１の下に形成されている。
注入するＰ型不純物としては、例えば、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることが出来る。注入の傾斜角は１５〜４５度とすることができる。また、マスクを透過してエピタキシャル層１０２まで不純物を到達させるために、注入の加速エネルギーは最大で、３００ｋｅＶから１５００ｋｅＶとすることが望ましい。
続いて、今度は、同じ傾斜角で、基板面の法線からＹに向かって傾斜させた方向からＰ型不純物を注入する。
図８ＣにＰ型不純物注入の結果を示す。この注入により、Ｎ型ソース領域２１１の縁のさらに別の一辺に沿って、紙面横方向にマスク３１１の下に新たに第１チャネル領域２０１ａが形成されるとともに、すでに図８Ｂにおいて形成されていた第１チャネル領域２０１ａの一部にも重ねて不純物が注入され、より高濃度の第２チャネル領域２０１ｂとなる。
図８Ｄと図８Ｅに続く工程による変化を示す。続いて、同じ傾斜角で基板面の法線からＸ１’に向かって傾斜させた方向からＰ型不純物を注入すると図８Ｄのようになり、さらに続いて、同じ傾斜角で基板面の法線からＹ’に向かって傾斜させた方向からＰ型不純物を注入すると図８Ｅのようになる。
図９Ａ〜Ｄには、図８Ｅの各切断線における断面図を示す。図８Ｅに示した切断線Ｘ１−Ｘ１’、Ｘ２−Ｘ２’、Ｘ３−Ｘ３’、Ｘ４−Ｘ４’における断面図が、それぞれ、図９Ａ〜Ｄとなる。２回目以降のイオン注入工程において、すでに形成されている第１チャネル領域２０１ａの一部に重複してイオン注入される部分があり、不純物濃度の高い第２チャネル領域２０１ｂとなる。結果的に、第２チャネル領域２０１ｂの不純物濃度は、第１チャネル領域２０１ａの不純物濃度の、１．６倍以上２．５倍以下程度の濃度となる。
４回の注入において、傾斜させる方向のみ異なるだけで、傾斜角や注入イオン種、加速エネルギー、注入量等の条件は同じでよい。ただし、基板面の結晶方位に応じて注入の深さが異なるような場合は、各方向によって傾斜角等の注入条件を変更して、４方向に形成されるチャネルの長さや不純物濃度が同じになるように調整することができる。以上の工程により、基板表面にソース領域とチャネル領域が形成された。
≪２−４．ボディコンタクト領域の形成≫
次に、マスク３１１を除去した後、別のマスク３２１を形成し、マスク３２１を遮蔽膜としてＰ型不純物１１０１をイオン注入し、Ｐ＋型ボディコンタクト領域２０２を形成する。
図１０Ａは、図９ＡのＸ１−Ｘ１’断面図において、Ｐ＋型ボディコンタクト領域２０２形成時の様子を示す。Ｐ＋型ボディコンタクト領域は、Ｎ型ソース領域２１１の内部側面に接するように形成される。Ｐ型不純物としては、アルミニウム（Ａｌ）またはホウ素（Ｂ）を用いることができる。Ｐ＋型ボディコンタクト領域２０２の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。Ｐ＋型ボディコンタクト領域２０２の、エピタキシャル層１０２の表面からの深さは、例えば０．１〜０．４μｍ程度である。
図１０Ｂのように、図１０Ａのマスク３２１を除去した後、熱処理を施すことによってイオン注入した不純物が活性化される。図面上では省略されているが、活性化熱処理の前にエピタキシャル層１０２の表面および裏面上に、例えば厚さ０．０５μｍ程度の炭素（Ｃ）からなる表面被服膜を堆積してもよい。この表面被服膜は、活性化熱処理の際にエピタキシャル層１０２の表面やＳｉＣ基板１００の裏面が荒れるのを防止する効果がある。活性化熱処理後は、表面被服膜を例えば酸素プラズマ処理によって除去する。
≪２−５．電極の形成その他≫
図１０Ｃ〜Ｅにより、図１０ＢのＸ１−Ｘ１’断面図における、その後の工程を説明する。
図１０Ｃに示すように、エピタキシャル層１０２の表面にゲート絶縁膜２２１およびｎ型不純物をドープしたゲート電極膜２２２を形成する。ゲート絶縁膜２２１は、例えば熱ＣＶＤ法により形成された二酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜２２１の厚さは、例えば０．０２〜０．２μｍとすることができる。ゲート電極膜２２２は、例えば、ｎ型多結晶シリコン膜からなり、熱ＣＶＤ法によって形成することが出来る。ゲート電極２２２の厚さは、例えば０．２〜０．５μｍ程度である。また、多結晶シリコンは、多結晶状態で堆積してもよいし、アモルファス状態で堆積した後に熱処理によって多結晶化させてもよい。
図１０Ｄのように、マスク３２１を形成して、ゲート電極２２２をドライエッチング法により加工する。
続いて、マスク３２１を除去した後、ゲート電極２２２およびゲート絶縁膜２２１を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜２３１を形成する。さらに、マスク３３１を用いて、層間絶縁膜２３１およびゲート絶縁膜２２１をドライエッチングにより加工して、Ｎ型ソース領域２１１の表面の一部およびＰ＋型ボディコンタクト領域２０２の表面に達するコンタクトホールを形成する。
図１０Ｅは、コンタクトホールを形成した状態を示す。次に、図示は省略するが、別のマスクを形成して、層間絶縁膜２３１をドライエッチング法により加工して、ゲート電極２２２の上面に達するコンタクトホールを形成する。
続いて、次に、Ｎ型ソース領域２１１の一部およびＰ＋型ボディコンタクト領域２０２のそれぞれの表面に形成されたコンタクトホール、およびゲート電極２２２に達する開口部（図示は省略）が設けられた層間絶縁膜２３１上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。
続いて、金属膜を加工することにより、Ｎ型ソース領域２１１の一部およびＰ＋型ボディコンタクト領域２０２と電気的に接続するソース電極２３２、および、ゲート電極２２２と電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース電極２３２およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
説明は省略するが、ＳｉＣ基板の裏面には、金属からなるドレイン電極１０３が形成される。また、ドレイン電極１０３とＳｉＣ基板１０１の裏面との電気的接触を取るために、ＳｉＣ基板の裏面にＮ型の不純物を高濃度に注入した領域、および、シリサイド層を形成することができる。
以上の工程によって図５Ａ〜Ｄに示したＭＯＳＦＥＴの構造を得ることが出来る。
図１１に、本発明の第２の実施形態に係るＳｉＣ−ＭＯＳＦＥＴの単位セルの上面図を示す。本実施の形態２の例が、実施の形態１の例と異なっている点は、ＪＦＥＴ領域２０４が正方形状に形成され、ＪＦＥＴ領域２０４の四方の外側に形成されているＮ型ソース領域２１１にソースコンタクト領域２３０が形成されている。つまり、ソースコンタクト領域２３０を内包するＮ型ソース領域２１１が互いにコーナーを重ねるように、チェッカーボード状に配置されている。
正方形状のＪＦＥＴ領域２０４の外側には、第１チャネル領域２０１ａおよび第１チャネル領域よりも不純物濃度が高い第２チャネル領域２０１ｂが形成されている。正方形状のＪＦＥＴ領域２０４の４つの辺に沿って第１チャネル領域２０１ａが形成されており、４つの頂点に接して第２チャネル領域２０１ｂが形成されている。
本実施例ではチャネルに隣接するＮ型ソース領域２１１にソースコンタクト領域２３０が形成されているため、ソースコンタクト領域２３０からチャネル領域２０１ａ、２０１ｂまでの抵抗を低くすることが出来る。一方で、ソースコンタクト領域２３０を内包するＮ型ソース領域２１１は大きくなるため、結果的にＪＦＥＴ領域２０４の長さが大きくなる。したがって、本実施例は、実施の形態１と比べると、より高耐圧を要する用途において有利である。高耐圧の場合は、ＪＦＥＴ領域２０４の不純物濃度が低く、抵抗が高くなりやすいため、ＪＦＥＴ領域の長さを大きくする必要があるためである。一方で、実施の形態１の例では、ＪＦＥＴ領域の抵抗は低いが、ゲート酸化膜に印加される電界が高くなりやすい、比較的低耐圧の用途において有利となる。
本実施例のＭＯＳＦＥＴの製造にあたっては、実施の形態１の製造方法と同様の方法を用いることが出来る。
図１２に本発明の第３の実施形態に係るＳｉＣ−ＭＯＳＦＥＴの単位セルの上面図を示す。本実施の形態２の例が、実施の形態２の例と異なっている点は、ソースコンタクト領域２３０を内包するＮ型ソース領域２１１が正方形状ではなく長方形状となっており、従って、単位セル１０１１も長方形状となっている。Ｎ型ソース領域２１１は実施の形態２の場合と同じく、互いにコーナーを重ねるように、チェッカーボード状に配置されている。
本実施の形態２の例とは異なり、ＪＦＥＴ領域２０４も長方形状となっているが、ＪＦＥＴ領域２０４の外側には、第１チャネル領域２０１ａおよび第１チャネル領域よりも不純物濃度が高い第２チャネル領域２０１ｂが形成されている。長方形状のＪＦＥＴ領域２０４の４つの辺に沿って第１チャネルが形成されており、４つの頂点に接して第２チャネル領域が形成されている。
本実施例では、実施の形態２と同様にチャネルに隣接するＮ型ソース領域２１１にソースコンタクト領域２３０が形成されているため、ソースコンタクト領域２３０からチャネルまでの抵抗を低くすることが出来る。ＪＦＥＴ領域は長方形状となっており、長方形の短辺の長さを短くすることにより、ＪＦＥＴ領域の抵抗は高くなるが、ゲート酸化膜に印加される電界は小さくでき、より高い信頼性が得られる。チャネル幅は、実施の形態１よりも小さくなるが、コンタクトからチャネルまでの抵抗が低くできるため、長方形の長辺と短辺の長さの調整によって、より低いオン抵抗を実現することが出来る。
本実施例のＭＯＳＦＥＴの製造にあたっては、実施の形態１の製造方法と同様の方法を用いることが出来る。
図１３に本発明の第４の実施形態に係るＳｉＣ−ＭＯＳＦＥＴの単位セルの上面図を示す。本実施の形態４では、図３Ａに示した帯状単位セルにおいて、互いの隣り合う単位セルの間をソース領域で架橋した形となっており、架橋しているソースに隣接する部分にも横方向にチャネル領域が設けられている。したがって、ＪＦＥＴ領域２０４は閉領域の長方形状となっており、ＪＦＥＴ領域２０４の外側には、第１チャネル領域２０１ａおよび第１チャネル領域よりも不純物濃度が高い第２チャネル領域２０１ｂが形成されている。長方形状のＪＦＥＴ領域２０４の４つの辺に沿って第１チャネル領域２０１ａが形成されており、４つの頂点に接して第２チャネル領域２０１ｂが形成されている。図では、Ｐ＋型ボディコンタクト領域２０２が縦方向に並んで点在するように示したが、縦方向に長い帯状のＰ＋型ボディコンタクト領域としてもよい。
本実施例は、ＪＦＥＴ領域の長さ（図１３におけるＬｊ）が、架橋領域の幅（図１３におけるＬｐ）よりも長い場合は、図３Ａに示した帯状単位セルよりもチャネル幅が大きくなる。においてより高耐圧を要する用途において有利である。したがって、ＪＦＥＴ部の不純物濃度が低く、ＪＦＥＴ部の長さを大きくする必要がある、より高い耐圧を要する用途において有利である。
本実施例のＭＯＳＦＥＴの製造にあたっては、実施の形態１の製造方法と同様の方法を用いることが出来る。
図１４は、本発明の第５の実施形態に係るＳｉＣ−ＭＯＳＦＥＴの単位セルの上面図を示す。本実施の形態５では、ソース領域は互いに離間されており、また、八角形となっている。ただし、正八角形ではなく、辺の長さは２種類で、長い辺と短い辺が交互に接続された形、つまり正方形の４つの頂点付近を切り落としたような八角形となっている。長い辺に接して第１チャネル領域２０１ａが形成されており、短いほうの辺に接して、第１チャネル領域２０１ａよりも高い不純物濃度を有する第２チャネル領域２０１ｂが形成されている。さらに、第１チャネル領域２０１ａのチャネル長Ｌ１は、第２チャネル領域２０１ｂのチャネル長Ｌ２に比べて長くなっている。
本実施例のＭＯＳＦＥＴの製造にあたっては、実施の形態１の製造方法と同様の方法を用いることが出来る。
図１５に、特にチャネル領域形成時の一工程における上面視図を示す。実施の形態１と同様の方法で、八角形状の開口部を有するマスクを形成した上で、基板法線方向から傾斜した方向からＰ型不純物を注入すると、図１５のようにチャネル部が形成される。このとき、短辺に接した部分のチャネル長Ｌ２は、長辺に接した部分のチャネル長Ｌ１に比べて短くなり、おおよそＬ１≒Ｌ２×√２の長さとなる。４回の注入を行なうと、短辺に接するチャネル領域は２回重複して注入されることになり、長辺に沿った第１チャネルよりも高い不純物濃度を有する第２チャネル領域が形成される。４回の注入の結果、例えば、第１チャネル領域２０１ａのチャネル長Ｌ１は、第２チャネル領域２０１ｂのチャネル長Ｌ２の１．１倍以上１．７倍以下となる。
本発明は、主に高電圧・大電流用に使用されるパワー半導体素子に広く利用され得る。本発明によれば、自己整合的に形成されたチャネルを有する、高信頼・高性能の縦型ＤＭＯＳＦＥＴ構造を製造することができる。特に、チャネル長が２μｍ以下の短チャネルＤＭＯＳＦＥＴから構成されたパワー半導体素子に適用すると有利である。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
１００１ 終端領域
１００２ アクティブ領域
１００３ ゲートパッド領域
１０１１ 単位セル
１０１ ＳｉＣ基板
１０２ エピタキシャル層
１０３ ドレイン電極
２０１ Ｐ型ボディ領域
２０１ａ 第１チャネル領域
２０１ｂ 第２チャネル領域
２０２ Ｐ＋型ボディコンタクト領域
２０４ ＪＦＥＴ領域
２１１ Ｎ型ソース領域
３０１、３１１、３２１、３３１ マスク
２２１ ゲート絶縁膜
２２２ ゲート電極
２３０ ソースコンタクト領域
２３１ 層間絶縁膜
２３２ ソース電極

Claims (15)

  1. 半導体基板の表面に形成され、第１導電型を有するチャネル領域と
    第１導電型とは異なる第２導電型を有し、前記半導体基板の表面において、前記チャネル領域と接するように形成されたソース領域と
    前記半導体基板の表面において、前記チャネル領域を挟んで前記ソース領域とは反対側に前記チャネル領域を接するように形成された、第２導電型を有するＪＦＥＴ領域と、
    を有する単位セルが複数にわたって規則的に配置されたアクティブ領域を具備した半導体装置であって、
    前記チャネル領域は、半導体基板の表面において、第１チャネル領域と、不純物濃度が第１チャネル領域よりも高い第２チャネル領域から構成されている、
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２チャネル領域の不純物濃度は、前記第１チャネル領域の不純物濃度の１．６倍以上２．５倍以下となっている、
    ことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記単位セルは長方形または正方形となっている、
    ことを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記ＪＦＥＴ領域は矩形の領域となっており、
    前記ＪＦＥＴ領域の辺に沿って前記第１チャネル領域が形成され、
    前記ＪＦＥＴ領域の頂点に接して前記第２チャネル領域が形成されている、
    ことを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記ＪＦＥＴ領域は、前記チャネル領域によって囲まれている、
    ことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記単位セルを構成する前記ソース領域は、互いに隣り合う単位セル間で離間されており、かつ、八角形の形状を有する、
    ことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記八角形を構成する辺の長さは、２種または３種であり、最も長い辺に沿って前記第１チャネル領域が形成され、最も短い辺に沿って前記第２チャネル領域が形成されている、
    ことを特徴とする半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第１チャネル領域のチャネル長は、前記第２チャネル領域のチャネル長の１．１倍以上１．７倍以下である、
    ことを特徴とする半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記チャネル領域と前記ソース領域の少なくとも一部の上に形成された、ゲート絶縁膜と、
    前記ゲート絶縁膜の少なくとも一部の上に形成された、ゲート電極と、
    前記ソース領域の下に形成された、第１導電型を有するボディ領域と、
    前記ボディ領域に接し、不純物濃度が前記ボディ領域より高い第１導電形を有するボディコンタクト領域と、
    前記ボディコンタクト領域に接するソース電極と、
    半導体基板の前記表面と反対側の面に形成された、ドレイン電極と、を有する、
    ことを特徴とする半導体装置。
  10. 半導体基板上にマスクを形成する工程と、
    前記マスクを遮蔽膜として第１導電型の不純物を注入するチャネル注入工程と、
    前記マスクを遮蔽膜として第１導電型とは異なる第２導電型不純物を注入するソース注入工程と、を有し、
    前記チャネル注入工程は、前記半導体基板の法線方向から傾斜した方向から、半導体基板を９０度毎に回転させて４ステップの注入を行なう、
    ことを特徴とする、半導体装置の製造方法。
  11. 前記チャネル注入工程を構成する４ステップの注入工程の際に、第２ステップ以降の注入においては、それ以前のステップで既に注入されている領域の一部にさらに重ねて注入を行なう、
    ことを特徴とする、請求項１０に記載の半導体装置の製造方法。
  12. 前記マスクの上面視図は、複数の単位セルが、Ｘ方向および前記Ｘ方向に直交するＹ方向に繰り返されるように規則的に二次元行列状に配置されたパターンを有し、
    前記チャネル注入工程の傾斜の方向は、前記Ｘ方向およびＹ方向に平行である、
    ことを特徴とする、請求項１０に記載の半導体装置の製造方法。
  13. 前記単位セルは長方形状または正方形状を有しており、
    前記単位セルの一辺の方向は、前記チャネル注入工程におけるイオン入射方向と平行になっている、
    ことを特徴とする、請求項１２に記載の半導体装置の製造方法。
  14. 前記チャネル注入工程において、４ステップの注入は、傾斜角、不純物の種類、注入エネルギー、注入ドーズ量は同一で、回転角のみが異なる、
    ことを特徴とする、請求項１０に記載の半導体装置の製造方法。
  15. 前記チャネル注入工程において、注入方向と半導体基板の法線方向のなす傾斜角は１５°以上４５°以下である、
    ことを特徴とする、請求項１０に記載の半導体装置の製造方法。
JP2016145289A 2016-07-25 2016-07-25 半導体装置およびその製造方法 Active JP6687476B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016145289A JP6687476B2 (ja) 2016-07-25 2016-07-25 半導体装置およびその製造方法
US15/625,178 US10453949B2 (en) 2016-07-25 2017-06-16 Semiconductor device and method of manufacturing the same
CN201710540955.XA CN107658335B (zh) 2016-07-25 2017-07-05 半导体装置及其制造方法
DE102017212709.0A DE102017212709A1 (de) 2016-07-25 2017-07-25 Halbleitervorrichtung und Verfahren zu deren Herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016145289A JP6687476B2 (ja) 2016-07-25 2016-07-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2018018849A true JP2018018849A (ja) 2018-02-01
JP6687476B2 JP6687476B2 (ja) 2020-04-22

Family

ID=60890422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016145289A Active JP6687476B2 (ja) 2016-07-25 2016-07-25 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US10453949B2 (ja)
JP (1) JP6687476B2 (ja)
CN (1) CN107658335B (ja)
DE (1) DE102017212709A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114203825B (zh) * 2021-12-13 2023-03-24 无锡新洁能股份有限公司 一种垂直型碳化硅功率mosfet器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0687506B2 (ja) * 1988-03-18 1994-11-02 三洋電機株式会社 パワーｍｏｓｆｅｔ
EP0689239B1 (en) * 1994-06-23 2007-03-07 STMicroelectronics S.r.l. Manufacturing process for MOS-technology power devices
JP5368140B2 (ja) 2003-03-28 2013-12-18 三菱電機株式会社 ＳｉＣを用いた縦型ＭＯＳＦＥＴの製造方法
JP4938157B2 (ja) * 2009-10-22 2012-05-23 パナソニック株式会社 半導体装置およびその製造方法
US9214572B2 (en) * 2013-09-20 2015-12-15 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
WO2015198468A1 (ja) * 2014-06-27 2015-12-30 三菱電機株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
US10453949B2 (en) 2019-10-22
CN107658335A (zh) 2018-02-02
US20180026127A1 (en) 2018-01-25
DE102017212709A1 (de) 2018-01-25
CN107658335B (zh) 2020-09-29
JP6687476B2 (ja) 2020-04-22

Similar Documents

Publication Publication Date Title
JP6919159B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP4980663B2 (ja) 半導体装置および製造方法
US5723890A (en) MOS type semiconductor device
US20150179764A1 (en) Semiconductor device and method for manufacturing same
TWI553861B (zh) High withstand voltage semiconductor device
JP4078391B2 (ja) 半導体素子およびその製造方法
US20080079078A1 (en) Insulated-gate semiconductor device
JP2012059943A (ja) 半導体装置
JP2008227441A (ja) 半導体装置およびその製造方法
JP2009016482A (ja) 半導体装置およびその製造方法
CN102694011A (zh) 半导体器件
KR20150107558A (ko) 반도체 장치 및 그 제조 방법
JP2019161103A (ja) 半導体装置
US20210043765A1 (en) Silicon carbide semiconductor device and manufacturing method of same
JP2008300420A (ja) 半導体装置及び半導体装置の製造方法
US20080197381A1 (en) Semiconductor device and method for manufacturing same
JP6687476B2 (ja) 半導体装置およびその製造方法
CN108695390B (zh) 半导体器件及其制造方法
JP5876008B2 (ja) 半導体装置
JP6029330B2 (ja) 半導体装置およびその製造方法
US20150364585A1 (en) Power semiconductor device
JP5266829B2 (ja) 半導体装置及びその製造方法
CN110521002B (zh) 半导体器件及其制造方法
KR102251761B1 (ko) 전력 반도체 소자
JP6681809B2 (ja) 半導体装置、および、半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190924

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190926

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200402

R150 Certificate of patent or registration of utility model

Ref document number: 6687476

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150