CN107658335A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，以兼得高耐压和低通态电阻的高性能的垂直DMOSFET。公开的一种半导体装置具备规则地配置有多个单位元件的有源区域，该单位元件具备：沟道区域，其形成于半导体基板的表面，且具有第一导电型；源极区域，其具有与第一导电型不同的第二导电型，且与沟道区域相接地形成在半导体基板的表面；以及JFET区域，其在与源极区域相反的一侧与沟道区域相接地形成在半导体基板的表面，且具有第二导电型，该半导体装置的特征在于，上述沟道区域在半导体基板的表面上由第一沟道区域和杂质浓度比第一沟道区域高的第二沟道区域构成。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及适用于由利用宽禁带半导体的功率半导体开关器件构成的半导体装置及其制造方法而有效的技术。
背景技术
近年来，全球变暖化、化石燃料的供给不安成为问题，而作为用于促进能量的有效利用的技术的功率电子学受到瞩目。功率电子设备承担电力的变换、控制，而要求成为其核心的功率半导体器件的性能提高。
作为功率半导体器件以往使用硅(Si)基板。Si类功率半导体器件至今为止谋求低损耗化、性能提高，其结果，其器件性能接近由Si的材料物性所决定的理论极限，处于今后的进一步的性能提高变得困难的状况。
在这样的状况中，积极研究使用碳化硅(SiC)、氮化镓(GaN)的低损耗功率半导体器件。碳化硅(SiC)、氮化镓(GaN)与硅(Si)相比击穿场强大约1位，能够使漂移层变薄，所以使用宽禁带半导体的功率半导体器件与Si类功率半导体器件相比能够实现通态电阻的低电阻化，因此实现低损耗化。
作为从以往使用的功率MOSFET的一个例子，对垂直双扩散MOS(DMOS，Doublediffused Metal Oxide Semiconductor：双扩散金属氧化物半导体)FET进行说明。
图1是典型的DMOSFET半导体芯片的俯视图。在半导体芯片的外周缘部设置有终端区域1001。在终端区域的内侧设置有有源区域1002和栅极垫区域1003。有源区域1002中构成MOSFET构造的单位元件有规则地配置有多个。
图2是典型的垂直DMOSFET构造的单位元件的主要部分剖视图。N+型的SiC基板101的主面上设置有相同地由SiC构成的外延层102，在外延层102上形成有栅极绝缘膜221和栅电极222。栅电极222的表面以及侧面被层间绝缘膜231覆盖，在层间绝缘膜231开口的源极接触区域230中形成有与外延层102的表面接触的源电极232。在SiC基板101的背面设置有漏电极103。
在外延层102的表面附近形成有P型基体(body)区域201。在P型基体区域201的内部形成有N型源极区域211以及与P型基体区域201相比以高浓度包含P型杂质的P+型基体接触区域202，与N型源极区域211以及P+型基体接触区域202的表面相接地形成有源电极232而电连接。因此，N型源极区域211和P+型基体接触区域202之间经由源电极232电短路。
若对栅电极222施加正电压，则在P型基体区域201的表面侧的与栅极绝缘膜221相接的部分形成沟道区域，电子从N型源极区域211通过沟道而朝向漏电极103流动。这样通过对栅电极222施加电压来进行开关动作。单位元件共享源电极232并且在有源区域内有规则地密实地配置有多个，并且电性上并联连接。通过将并联数，即，铺设的单位元件的数量增加，将配置在有源区域内的沟道区域的宽度增加，而能够实现MOSFET芯片整体的低电阻化。
图3表示配置在有源区域内的、单位元件的上表面布局的例。典型地使用图3A以及图3B所示的布局。图3A以及图3B中，示出DMOSFET构造中形成于外延层102的表面的N型源极区域211、P型基体区域201的表面的沟道区域、P+型基体接触区域202以及源极接触区域230的俯视图。
图3A的单位元件1011呈细长的带状，沟道区域沿着带的长度方向形成。图2所示的单位元件1011的剖面构造表示图3A的切断线X－X’的剖面。
图3B的单位元件呈四方形，沿着四方形的四边形成有沟道区域。如图2所示的单位元件的剖面构造表示图3B所示的切断线X1－X1’以及切断线Y－Y’的剖面。四方形元件与带状元件相比能够增大有源区域内配置的沟道宽度，所以在导通状态的电阻减少的观点上，四方形元件有利。
现有技术文献
专利文献
专利文献1：日本特开2009－147381号公报
发明内容
发明所要解决的课题
SiC系DMOSFET的制造中，N型源极区域以及P型基体区域等的DMOSFET构造的形成是通过选择性的离子注入来进行。在该杂质离子注入时，对N型源极区域以及P型基体区域分别进行光刻，利用各自的掩膜来进行注入是常例。
在N型源极区域和P型基体区域的离子注入使用各自的掩膜的情况下，两次光刻工序中的掩膜的重叠在制造上成为障碍。在使用步进曝光装置(stepper)的情况下，典型地产生0.1～0.3μm的对合偏离。另外，也有由于曝光量、温度的小变化，而显影后形成的抗蚀掩模的尺寸变化的情况。沟道长一般小于1μm，所以由于重叠偏离、尺寸变化而产生的器件性能的变化、差别是不能忽略的。
另外，为了得到低的通态电阻而优选缩短沟道长，然而如果过短则产生击穿，而成为不能保持预定的耐压的不良。因此，即使由于对合偏离而沟道长变短，也需要具有不产生击穿的充分的余量来设计沟道长的中心值，然而这导致通态电阻、开关损耗的增大。
关于如上所述的重叠偏离的问题，提出了以一次光刻工序形成基体区域和源极区域的所谓的自对准工艺。根据自对准工艺，不受上述两次曝光而产生的对合偏离、尺寸变化的影响而能够规定沟道长，所以能够无偏差地制造短沟道、低通态电阻的MOSFET。
作为自对准工艺的一个例子，在专利文献1公开了将源极区域和沟道区域用相同的掩膜来注入离子的垂直MOSFET的制造方法。然而，在专利文献1记载的制造方法中，有以下的问题点。
根据专利文献1的方法，利用具有锥形形状的掩膜材料料，从基板表面的法线方向进行源极区域的N型杂质的注入，并且，以相对于基板法线方向倾斜的角度来进行P型杂质的注入，从而以侵入掩膜下的方式形成沟道。为了在掩膜下部较深地射入离子来形成沟道，从与掩膜开口部的轮廓线垂直的方向注入是高效的。该方法对于图3A所示的带状的单位元件是有效的。然而，例如，在图3B所示的四方形的单位元件中，对于四方形的四个边，从与各边垂直的方向注入离子的情况下，在角部未必能够注入充分的杂质。如果角部的杂质浓度小，则产生不能保持预定的耐压等的不良情况。
本发明是鉴于上述的课题来完成，其目的在于提供具有更低的通态电阻并且可靠性高的碳化硅半导体装置、更简便的制造方法。本发明的上述以及其它的目的、新的特征通过本说明书的记载以及附图更加清楚。
用于解决课题的方案
本申请中公开的发明中，简单说明代表性的内容如下。
一种半导体装置，其具备规则地配置有多个单位元件的有源区域，该单位元件具有：沟道区域，其形成于半导体基板的表面，且具有第一导电型；源极区域，其具有与第一导电型不同的第二导电型，且与沟道区域相接地形成在半导体基板的表面；以及JFET区域，其隔着沟道区域而在与源极区域相反的一侧与沟道区域相接地形成在半导体基板的表面，且具有第二导电型，上述半导体装置的特征在于，沟道区域在半导体基板的表面，具有第一沟道区域和杂质浓度比第一沟道区域高的第二沟道区域。
一种半导体装置的制造方法，其特征在于，具有：在半导体基板上形成掩膜的工序；将掩膜作为遮挡膜而注入第一导电型的杂质的沟道注入工序；以及将掩膜作为遮挡膜而注入与第一导电型不同的第二导电型的杂质的源极注入工序，沟道注入工序是从相对于半导体基板的法线方向倾斜的方向，使半导体基板以90度为单位旋转而进行四步骤的注入。
根据本发明的半导体装置，能够提供兼得高耐压和低通态电阻的高性能的垂直DMOSFET。另外，根据本发明的半导体装置的制造方法，能够利用仅通过一次光刻而形成的掩膜，来制造自对准地形成源极区域以及基底区域的高性能的MOSFET。
附图说明
图1是典型的SiC功率MOSFET芯片的俯视示意图。
图2是典型的SiC功率MOSFET的单位元件的主要部分剖视图。
图3A是表示以往技术的SiC功率MOSFET的单位元件的一个例子的俯视图。
图3B是表示以往技术的SiC功率MOSFET的单位元件的一个例子的俯视图。
图4是表示本发明的实施方式1的SiC功率MOSFET的单位元件的布局的俯视图。
图5A是本发明的实施方式1的SiC功率MOSFET的X1－X1’剖面的单位元件的剖视图。
图5B是本发明的实施方式1的SiC功率MOSFET的X2－X2’剖面的单位元件的剖视图。
图5C是本发明的实施方式1的SiC功率MOSFET的X3－X3’剖面的单位元件的剖视图。
图5D是本发明的实施方式1的SiC功率MOSFET的X4－X4’剖面的单位元件的剖视图。
图6A是本发明的实施方式1的SiC功率MOSFET的制造的一工序中的X1－X1’剖面的单位元件的剖视图。
图6B是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图6A的工序中的X1－X1’剖面的单位元件的剖视图。
图7A是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图6B的工序中的X1－X1’剖面的单位元件的剖视图。
图7B是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图6B的工序中的X2－X2’剖面的单位元件的剖视图。
图7C是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图6B的工序中的X3－X3’剖面的单位元件的剖视图。
图7D是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图6B的工序中的X4－X4’剖面的单位元件的剖视图。
图7E是表示本发明的实施方式1的SiC功率MOSFET的制造方法的接着图6B的工序中的单位元件的布局的俯视图。
图8A是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图7A工序中的X1－X1’剖面的单位元件的剖视图。
图8B是表示本发明的实施方式1的SiC功率MOSFET的制造方法的接着图7E的工序中的单位元件的布局的俯视图。
图8C是表示本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8B的工序中的单位元件的布局的俯视图。
图8D是表示本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8C的工序中的单位元件的布局的俯视图。
图8E是表示本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8D工序中的单位元件的布局的俯视图。
图9A是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8D的工序中的X1－X1’剖面的单位元件的剖视图。
图9B是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8D的工序中的X2－X2’剖面的单位元件的剖视图。
图9C是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8D的工序中的X3－X3’剖面的单位元件的剖视图。
图9D是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图8D的工序中的X4－X4’剖面的单位元件的剖视图。
图10A是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图9A的工序中的X1－X1’剖面的单位元件的剖视图。
图10B是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图10A的工序中的X1－X1’剖面的单位元件的剖视图。
图10C是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图10B的工序中的X1－X1’剖面的单位元件的剖视图。
图10D是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图10C的工序中的X1－X1’剖面的单位元件的剖视图。
图10E是本发明的实施方式1的SiC功率MOSFET的制造方法的接着图10D的工序中的X1－X1’剖面的单位元件的剖视图。
图11是表示本发明的实施方式2的SiC功率MOSFET的单位元件的布局的俯视图。
图12是表示本发明的实施方式3的SiC功率MOSFET的单位元件的布局的俯视图。
图13是表示本发明的实施方式4的SiC功率MOSFET的单位元件的布局的俯视图。
图14是表示本发明的实施方式5的SiC功率MOSFET的单位元件的布局的俯视图。
图15是表示本发明的实施方式5的SiC功率MOSFET的制造方法的一工序中的单位元件的布局的俯视图。
图中：
1001—终端区域；1002—有源区域；1003—栅极垫区域；1011—单位元件；101—SiC基板；102—外延层；103—漏电极；201—P型基体区域；201a—第一沟道区域；201b—第二沟道区域；202—P+型基体接触区域；204—JFET区域；211—N型源极区域；301、311、321、331—掩膜；221—栅极绝缘膜；222—栅电极；230—源极接触区域；231—层间绝缘膜；232—源电极。
具体实施方式
使用实施方式、附图来详细地进行说明。然而，本发明并不能限定于以下所示的实施方式的记载内容来解释。作为本领域技术人员容易理解在不脱离本发明的思想、主旨的范围内，能够变更其具体的结构。
在以下说明的发明的结构中，在不同的附图中，对于相同部分或者具有相同的功能的部分共用相同的附图标记，并省略重复的说明。
本说明书等中的“第一”，“第二”，“第三”等的记载是为了识别结构要素而添加，未必限定数目或者顺序。另外，用于识别结构要素的编号是以上下文为单位使用，在一个上下文中使用的编号未必在其它的上下文中表示相同的结构。另外，并不妨碍以某编号识别的结构要素兼具以其它的编号识别的结构要素的功能。
为了便于理解，有时附图等中所示的各结构的位置、大小、形状、范围等不表示实际的位置、大小、形状、范围等。因此，本发明不限定于附图等中公开的位置、大小、形状、范围等。
本说明书中以单数形式表示的结构要素只要没有特别指出，也包含复数形式。
(实施例1)
1.实施方式1的碳化硅半导体装置的构造
使用图4以及图5A～5D说明本发明的实施方式1的碳化硅半导体装置的构造。
图4是配置在本发明的SiC功率MOSFET的有源区域的多个单位元件的俯视图。
图5A～5D是SiC功率MOSFET的主要部分剖视图。图4所示的切断线X1－X1’、X2－X2’、X3－X3’、X4－X4’的剖视图分别与图5A、图5B、图5C、图5D对应。另外，在铺设有单元元件的有源区域的进一步外侧设置有终端区域。
对图5A所示的剖面构造进行说明。在N+型的SiC基板101的主面上，设置有由具有预定的掺杂浓度和膜厚的N－型SiC构成的外延层102，在外延层102的表面的一部分设置有栅极绝缘膜221，在栅极绝缘膜221上设置有栅电极222。另外，在外延层102的表面的一部分设置有源电极232。另外，在SiC基板101的背面具备由金属构成的漏电极103。
在外延层102的表面附近形成有P型的沟道区域201a。P型的沟道区域201a的内部形成有N型源极区域211以及比P型基体区域201以高浓度包含P型杂质的P+型基体接触区域202。在从外延层102的表面分离的N型源极区域211以及P+型基体接触区域202的下侧形成有P型基体区域201，经由相同地具有P型的导电型的P+型基体接触区域202而与源电极232电连接。单位元件1011几乎为正方形。
如图4所示的俯视图所示，在邻接的单位元件1011间，N型源极区域211、P型的沟道区域201a、201b以及P型基体区域201不分离而相互连接。以包围N型源极区域211的缘部的方式设置沟道区域201a、201b，而沟道区域由杂质浓度低的第一沟道区域201a和杂质浓度比第一沟道区域201a高的第二沟道区域201b构成。另外，第一沟道区域201a和第二沟道区域201b形成闭区域的轮廓部，而该闭区域的内部成为JFET区域204。图5B、图5C、图5D表示各切断线的剖视图，而图5B以及图5C中包含第一沟道区域201a和第二沟道区域201b的双方。
这里，JFET区域是指在垂直MOSFET中，处于P型基体区域201之间的狭窄的N型区域。具体而言，是在基板上N型的外延层102残留的部分，也有使外延层102的N型杂质的浓度稍微浓的情况。其目的在于，由于狭窄，所以电流不易流动，因而使电阻降低。其作用是，若施加正的漏极电压，则耗尽层扩散至JFET区域侧。如图4所示，在本实施例中JFET区域204被沟道区域201a、201b包围。因此，能够延长沟道宽度，在导通状态的电阻减少的观点上有利。
2.实施方式1的碳化硅半导体装置的制造方法
使用图6A到图10E，按工序顺序说明本发明的实施方式1的碳化硅半导体装置的制造方法。以下的说明中，主要图示与图5A的剖面对应的部分，根据需要，也示出与图5B、图5C、图5D对应的剖面以及与图4对应的俯视图。
2－1.基体区域的形成
如图6A的剖视图所示，在N+型的4H－SiC基板101的主面上形成由具有n－型的导电型的SiC构成的外延层102。在n+型的SiC基板101中导入n型杂质。该n型杂质例如为氮(N)，该n型杂质的杂质浓度例如为1×1018～1×1021cm－3的范围。
由SiC构成的外延层102能够在SiC基板101的表面(第一主面)上例如用外延法来形成。外延层102具有根据元件的规格来决定的预定的厚度和掺杂浓度。外延层102的厚度例如为3～30μm的范围。另外，添加到外延层102的n型掺杂剂例如为氮，该掺杂浓度例如为1×1014～1×1017cm－3的范围。
如图6B所示，在n－型的外延层102的表面上堆积掩膜材料，刻画图案，来形成掩膜301后，注入P型杂质601，以使P型基体区域201埋入于外延层102的从表面分离的地方而形成。
作为掩膜301的材料使用光致抗蚀剂的情况下，在涂敷光致抗蚀剂后，利用公知的光刻法来刻画图案，从而能够形成掩膜。
作为掩膜301的材料，使用SiO2的情况下，堆积SiO2后，进一步涂敷光致抗蚀剂，利用公知的光刻法来形成抗蚀剂图案。并且将抗蚀剂图案作为蚀刻掩膜，例如通过反应性离子蚀刻法来蚀刻SiO2后，去除光致抗蚀剂从而得到掩膜。掩膜301的厚度是用于遮挡离子的注入而充分的厚度，例如为1.0～5.0μm。
作为注入的P型杂质例如能够使用铝(Al)或者硼(B)。由此能够在外延层102的元件形成区域形成P型基体区域201。P型基体区域201的底面侧的离外延层102的表面的深度例如能够为0.5～2.0μm左右。P型基体区域201的表面侧的离外延层102的表面的深度例如为0.2～0.5μm左右，表面的P型杂质的浓度为1×1017以下。另外，P型基体区域201的掺杂浓度例如为1×1016到1×1019cm－3的范围。
2－2.源极区域的形成
如图7A所示，接下来，去除掩膜301后，进一步形成其它的掩膜311，离子注入N型杂质701，形成N型源极区域211。作为N型杂质能够使用氮(N)、磷(P)。N型源极区域211的杂质浓度例如为1×1017～1×1021cm－3的范围。N型源极区域211的离外延层102的表面的深度例如能够为0.01～0.2μm左右。
图7B～7E表示图7A的工序时的状态。俯视图如图7E。看到被掩膜311覆盖的部分和没有被掩膜311覆盖而形成的N型源极区域211。图7E所示的切断线X1－X1’、X2－X2’、X3－X3’、X4－X4’的剖视图分别为图7A、图7B、图7C、图7D。P型基体区域201被埋入于外延层102的从表面分离的地方而形成，所以俯视图中，P型基体区域201未图示。
2－3.沟道区域的形成
如图8A(a)所示，X1－X1’剖面中，使用与图7的工序相同的掩膜311，从相对于基板面的法线朝向X1倾斜的方向注入P型杂质801。具体而言，在图7的工序中如图8A(b)所示，相对于基板面802垂直地注入N型杂质701，然而在图8A(a)的工序中，如图8A(c)所示，X1－X1’剖面中相对于基板面成锐角θ地注入P型杂质801。此时，角度θ定义为P型杂质801的注入方向和基板面所成的角中，与掩膜311相反侧的角度。由此，被掩膜311遮挡的部分的一部分侵入P型杂质，形成P型的沟道区域(第一沟道区域)201a。这里，在沟道注入工序中，注入方向和半导体基板的法线方向所成的倾斜角为15°以上45°以下。即，θ为45°以上75°以下。
图8B是表示图8A的杂质注入的结果的俯视图。如图8B所示，沿着N型源极区域211的边缘的一边，在纸面纵向形成第一沟道区域201a。第一沟道区域201a形成于掩膜311下。
作为注入的P型杂质，例如能够使用铝(Al)或者硼(B)。注入的倾斜角能够为15～45度。另外，为了使杂质透过掩膜而到达外延层102，优选注入的加速能量最大为300keV到1500keV。
接着，这次从以相同的倾斜角相对于基板面的法线朝向Y倾斜的方向注入P型杂质。
图8C表示P型杂质注入的结果。通过该注入，沿着N型源极区域211的边缘的另一边，在纸面横向上在掩膜311下形成新的第一沟道区域201a，并与已经在图8B中形成的第一沟道区域201a的一部分重叠地注入杂质，成为更高浓度的第二沟道区域201b。
图8D和图8E表示接下来的工序带来的变化。接着，如果从以相同的倾斜角从基板面的法线朝向X1’倾斜的方向注入P型杂质则如图8D所示，接着，如果从以相同的倾斜角从基板面的法线朝向Y’倾斜的方向注入P型杂质则如图8E所示。
图9A～9D表示图8E的各切断线的剖视图。图8E所示的切断线X1－X1’、X2－X2’、X3－X3’、X4－X4’的剖视图分别为图9A～9D。在第二次之后的离子注入工序中，存在与已经形成的第一沟道区域201a的一部分重复地注入离子的部分，成为杂质浓度高的第二沟道区域201b。其结果，第二沟道区域201b的杂质浓度成为第一沟道区域201a的杂质浓度的1.6倍以上2.5倍以下左右的浓度。
在四次注入中，可以仅使倾斜的方向不同，而使倾斜角、注入离子种类、加速能量、注入量等的条件相同。然而，在根据基板面的结晶方位而注入的深度不同的情况下，可以根据各方向变更倾斜角等的注入条件，从而调整为四个方向上形成的沟道的长度、杂质浓度相同。根据以上的工序，在基板表面形成源极区域和沟道区域。
2－4.基体接触区域的形成
接下来，去除掩膜311后，形成其它的掩膜321，将掩膜321作为遮挡膜而离子注入P型杂质1101，形成P+型基体接触区域202。
图10A表示在图9A的X1－X1’剖视图中，P+型基体接触区域202形成时的情况。P+型基体接触区域以与N型源极区域211的内部侧面相接的方式形成。作为P型杂质能够使用铝(Al)或者硼(B)。P+型基体接触区域202的杂质浓度例如为1×1019～1×1021cm－3的范围。P+型基体接触区域202的离外延层102的表面的深度例如为0.1～0.4μm左右。
如图10B所示，在去除图10A的掩膜321后，实施热处理而使离子注入的杂质活化。虽然附图上省略，然而可以在活化热处理前在外延层102的表面以及背面上例如堆积由厚度0.05μm左右的碳(C)构成的表面覆盖膜。该表面覆盖膜具有在活化热处理时防止外延层102的表面、SiC基板101的背面变得粗糙的效果。活化热处理后将表面覆盖膜例如通过氧等离子体处理来除去。
2－5.其它电极的形成
利用图10C～10E，说明图10B的X1－X1’剖视图中之后的工序。
如图10C所示，在外延层102的表面形成栅极绝缘膜221以及掺杂N型杂质的栅电极膜222。栅极绝缘膜221例如由利用热CVD法形成的二氧化硅(SiO2)膜构成。栅极绝缘膜221的厚度例如能够为0.02～0.2μm。栅电极膜222例如由N型多晶硅膜构成，能够利用热CVD法来形成。栅电极222的厚度例如为0.2～0.5μm左右。另外，多晶硅可以在多晶状态下堆积，也可以在非晶体状态下堆积后通过热处理来进行多晶化。
如图10D所示，形成掩膜321，通过干式蚀刻法来加工栅电极222。
接着，去除掩膜321后，以覆盖栅电极222以及栅极绝缘膜221的方式例如利用等离子体CVD法来形成层间绝缘膜231。并且，使用掩膜331，利用干式蚀刻来加工层间绝缘膜231以及栅极绝缘膜221，形成到达N型源极区域211的表面的一部分以及P+型基体接触区域202的表面的接触孔。
图10E表示形成接触孔的状态。接下来，虽然省略图示，然而形成其它的掩膜，利用干式蚀刻法来加工层间绝缘膜231，形成到达栅电极222的上表面的接触孔。
接下来，在形成于N型源极区域211的一部分以及P+型基体接触区域202各自的表面的接触孔、以及设置有到达栅电极222的开口部(图示省略)的层间绝缘膜231上堆积金属膜，该金属膜例如为由钛(Ti)膜和氮化钛(TiN)膜和铝(Al)膜构成的层叠膜。
接着，通过加工金属膜，形成与N型源极区域211的一部分以及P+型基体接触区域202电连接的源电极232、以及与栅电极222电连接的栅极布线用电极(图示省略)。其后，源电极232以及栅极布线用电极(图示省略)分别与外部布线电连接。
虽然省略说明，然而在SiC基板的背面形成由金属构成的漏电极103。另外，为了得到漏电极103和SiC基板101的背面的电接触，能够在SiC基板的背面形成高浓度注入N型的杂质的区域以及硅化物层。
通过以上的工序能够得到图5A～5D所示的MOSFET的构造。
(实施例2)
图11表示本发明的第二实施方式的SiC－MOSFET的单位元件的俯视图。本实施方式2的例与实施方式1的例的不同点在于，JFET区域204形成为正方形，在形成于JFET区域204的四方的外侧的N型源极区域211形成有源极接触区域230。换句话说，将源极接触区域230内包的N型源极区域211以角部相互重叠的方式配置为棋盘状。
在正方形的JFET区域204的外侧形成有第一沟道区域201a以及比第一沟道区域杂质浓度高的第二沟道区域201b。沿着正方形的JFET区域204的四个边形成有第一沟道区域201a，与四个顶点相接地形成有第二沟道区域201b。
本实施例中在与沟道邻接的N型源极区域211形成有源极接触区域230，所以能够降低从源极接触区域230到沟道区域201a、201b的电阻。另一方面，将源极接触区域230内包的N型源极区域211变大，其结果JFET区域204的长度变大。因此，本实施例与实施方式1相比，在需要更高的耐压的用途中有利。这是因为高耐压的情况下，JFET区域204的杂质浓度低，电阻容易变高，所以需要增大JFET区域的长度。另一方面，在实施方式1的例中，JFET区域的电阻低，然而施加于栅极氧化膜的电场容易变高，所以在比较低耐压的用途中有利。
对于本实施例的MOSFET的制造，能够使用与实施方式1的制造方法相同的方法。
(实施例3)
图12表示本发明的第三实施方式的SiC－MOSFET的单位元件的俯视图。本实施方式3的例与实施方式2的例的不同点在于，将源极接触区域230内包的N型源极区域211不是正方形而是长方形，因此，单位元件1011也为长方形。N型源极区域211与实施方式2的情况相同，以角部相互重叠的方式配置为棋盘状。
与本实施方式2的例不同，JFET区域204也为长方形，然而在JFET区域204的外侧形成有第一沟道区域201a以及比第一沟道区域杂质浓度高的第二沟道区域201b。沿着长方形的JFET区域204的四个边形成有第一沟道，与四个顶点相接地形成有第二沟道区域。
本实施例中，与实施方式2相同地在与沟道邻接的N型源极区域211形成有源极接触区域230，所以能够降低从源极接触区域230到沟道的电阻。JFET区域呈长方形，通过缩短长方形的短边的长度，JFET区域的电阻变高，然而能够减小施加于栅极氧化膜的电场，得到更高的可靠性。沟道宽度比实施方式1变小，但是能够降低从接触区域到沟道的电阻，所以通过调整长方形的长边和短边的长度，能够实现更低的通态电阻。
对于本实施例的MOSFET的制造，能够使用与实施方式1的制造方法相同的方法。
(实施例4)
图13表示本发明的第四实施方式的SiC－MOSFET的单位元件的俯视图。本实施方式4中，成为在图3A所示的带状单位元件中，将相互邻接的单位元件间以源极区域架桥的方式，在与架桥的源极邻接的部分也在横向上形成有沟道区域。因此，JFET区域204成为闭区域的长方形，在JFET区域204的外侧形成有第一沟道区域201a以及比第一沟道区域杂质浓度高的第二沟道区域201b。沿着长方形的JFET区域204的四个边形成有第一沟道区域201a，与四个顶点相接地形成有第二沟道区域201b。图中，示出P+型基体接触区域202在纵向分散地排列，然而也可以为纵向上长的带状的P+型基体接触区域。
本实施例中，JFET区域的长度(图13中的Lj)比架桥区域的宽度(图13中的LP)长的情况下，与图3A所示的带状单位元件相比沟道宽度变大。因此在需要更高耐压的用途中有利。因此，在JFET部的杂质浓度低，需要增大JFET部的长度的，需要更高耐压的用途中有利。
对于本实施例的MOSFET的制造，能够使用与实施方式1的制造方法相同的方法。
(实施例5)
图14是表示本发明的第五实施方式的SiC－MOSFET的单位元件的俯视图。本实施方式5中，源极区域相互分离，而且，呈八角形。但是，不是正八角形，而是边的长度为两种，长边和短边交替地连接的方式，换句话说成为将正方形的四个顶点附近切掉的八角形。与长边相接地形成有第一沟道区域201a，与短边相接地形成有具有比第一沟道区域201a高的杂质浓度的第二沟道区域201b。并且，第一沟道区域201a的沟道长L1比第二沟道区域201b的沟道长L2长。
对于本实施例的MOSFET的制造，能够使用与实施方式1的制造方法相同的方法。
图15表示特别是沟道区域形成时的一工序的俯视图。利用与实施方式1相同的方法，形成具有八角形状的开口部的掩膜后，从与基板法线方向倾斜的方向注入P型杂质，则如图15所示形成沟道部。此时，与短边相接的部分的沟道长L2比与长边相接的部分的沟道长L1短，大约为L1≈L2×√2的长度。如果进行四次注入，则与短边相接的沟道区域重复两次注入，从而形成具有比沿着长边的第一沟道高的杂质浓度的第二沟道区域。四次注入的结果，例如，第一沟道区域201a的沟道长L1成为第二沟道区域201b的沟道长L2的1.1倍以上1.7倍以下。
本发明广泛地适用于主要使用于高电压·大电流用的功率半导体元件。根据本发明，能够制造具有自对准地形成的沟道的高可靠性·高性能的垂直DMOSFET构造。特别是，适用于由沟道长2μm以下的短沟道DMOSFET构成的功率半导体元件。
本发明不限于上述的实施方式，包含各种变形例。例如，可以将某实施例的结构的一部分置换为其它的实施例的结构，另外，也可以在某实施例的结构上添加其它的实施例的结构。另外，也可以针对各实施例的结构的一部分，将其它的实施例的结构追加·削除·置换。
晶体管的“源极”、“漏极”的功能可以在采用不同极性的晶体管的情况、电路动作中电流的方向变化的情况等下更换。因此，本说明书中，“源极”、“漏极”的术语可以更换来使用。
本说明书等中“电极”、“布线”的术语并不是功能上限定这些的结构要素。例如，“电极”有作为“布线”的一部分使用的情况，反过来也相同。并且，“电极”、“布线”的术语也包含多个“电极”、“布线”成为一体形成的情况等。

Claims (15)

1.一种半导体装置，其具备规则地配置有多个单位元件的有源区域，该单位元件具有：
沟道区域，其形成于半导体基板的表面，且具有第一导电型；
源极区域，其具有与第一导电型不同的第二导电型，且与上述沟道区域相接地形成在上述半导体基板的表面；以及
JFET区域，其隔着上述沟道区域而在与上述源极区域相反的一侧与上述沟道区域相接地形成在上述半导体基板的表面，且具有第二导电型，
上述半导体装置的特征在于，
上述沟道区域在半导体基板的表面，具有第一沟道区域和杂质浓度比第一沟道区域高的第二沟道区域。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第二沟道区域的杂质浓度为上述第一沟道区域的杂质浓度的1.6倍以上2.5倍以下。
3.根据权利要求1所述的半导体装置，其特征在于，
上述单位元件呈长方形或者正方形。
4.根据权利要求1所述的半导体装置，其特征在于，
上述JFET区域为矩形的区域，
沿着上述JFET区域的边形成有上述第一沟道区域，
与上述JFET区域的顶点相接地形成有上述第二沟道区域。
5.根据权利要求1所述的半导体装置，其特征在于，
上述JFET区域被上述沟道区域包围。
6.根据权利要求1所述的半导体装置，其特征在于，
构成上述单位元件的上述源极区域在彼此相邻的单位元件间分离，并且具有八角形的形状。
7.根据权利要求6所述的半导体装置，其特征在于，
构成上述八角形的边的长度为两种或者三种，沿着最长的边形成有上述第一沟道区域，沿着最短的边形成有上述第二沟道区域。
8.根据权利要求6所述的半导体装置，其特征在于，
上述第一沟道区域的沟道长为上述第二沟道区域的沟道长的1.1倍以上1.7倍以下。
9.根据权利要求1所述的半导体装置，其特征在于，具有：
栅极绝缘膜，其形成于上述沟道区域和上述源极区域的至少一部分之上；
栅电极，其形成于上述栅极绝缘膜的至少一部分之上；
基体区域，其形成于上述源极区域之下，且具有第一导电型；
基体接触区域，其与上述基体区域相接，且杂质浓度比上述基体区域高并具有第一导电型；
源电极，其与上述基体接触区域相接；以及
漏电极，其形成于半导体基板的与上述表面相反一侧的面。
10.一种半导体装置的制造方法，其特征在于，具有：
在半导体基板上形成掩膜的工序；
将上述掩膜作为遮挡膜而注入第一导电型的杂质的沟道注入工序；以及
将上述掩膜作为遮挡膜而注入与第一导电型不同的第二导电型的杂质的源极注入工序，
上述沟道注入工序是从相对于上述半导体基板的法线方向倾斜的方向，使半导体基板以90度为单位旋转而进行四步骤的注入。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在进行构成上述沟道注入工序的四步骤的注入工序时，在第二步骤以及第二步骤之后的注入中，与在之前的步骤中已经注入的区域的一部分进一步重叠地进行注入。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，
上述掩膜的俯视图具有多个单位元件在X方向以及与上述X方向正交的Y方向上重复规则地配置为二维矩阵状的图案，
上述沟道注入工序的倾斜的方向与上述X方向以及Y方向平行。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，
上述单位元件呈长方形或者正方形，
上述单位元件的一边的方向与上述沟道注入工序中的离子入射方向平行。
14.根据权利要求10所述的半导体装置的制造方法，其特征在于，
上述沟道注入工序中，四步骤的注入的倾斜角、杂质的种类、注入能量、注入剂量相同，仅旋转角不同。
15.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在上述沟道注入工序中，注入方向和半导体基板的法线方向所成的倾斜角为15°以上45°以下。
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