JPS61125088A - 双方向性電力ｆｅｔ - Google Patents
双方向性電力ｆｅｔInfo
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- JPS61125088A JPS61125088A JP60168458A JP16845885A JPS61125088A JP S61125088 A JPS61125088 A JP S61125088A JP 60168458 A JP60168458 A JP 60168458A JP 16845885 A JP16845885 A JP 16845885A JP S61125088 A JPS61125088 A JP S61125088A
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電力スイッチング半導体、特（横型の双方向性
電力ＭＯ８ＦＥＴ （金属酸化物半導体電界効果トラン
ジスタ）等に関するものである。
電力ＭＯ８ＦＥＴ （金属酸化物半導体電界効果トラン
ジスタ）等に関するものである。
（従来の技術）
大電力スイッチング用の半導体素子としては、３種類の
有望な候補案が知られている。そのうち２種類はバイポ
ーラ型（２極性）である。これは２タイプのキャリア、
つまシ多数キャリアと少数キャリアの流れによるもので
ある。第３の案は二二ボーラ型（単極性）であシ、多数
キャリア電流のみによるものである。
有望な候補案が知られている。そのうち２種類はバイポ
ーラ型（２極性）である。これは２タイプのキャリア、
つまシ多数キャリアと少数キャリアの流れによるもので
ある。第３の案は二二ボーラ型（単極性）であシ、多数
キャリア電流のみによるものである。
初めの２案はサイリスタと２極性トランジスタである。
サイリスタは逆方向の高電圧を遮断することができるが
、＊方向のオン状態では、定電圧源（１接合部降下）お
よび負の温度係数を持つ抵抗、つ−！シ温度の上昇につ
れて低下する抵抗によシ特徴づけられる。２極性トラン
ジスタは層方向のオン状態で、単に負の温度係数を持つ
抵抗として特徴づけることができる。
、＊方向のオン状態では、定電圧源（１接合部降下）お
よび負の温度係数を持つ抵抗、つ−！シ温度の上昇につ
れて低下する抵抗によシ特徴づけられる。２極性トラン
ジスタは層方向のオン状態で、単に負の温度係数を持つ
抵抗として特徴づけることができる。
第５の案の電界効果トランジスタ（ＦＥＴ）は、専ら多
数キャリア素子である。その抵抗は電子の移動度を通し
て温度に関係する。その抵抗は正の温度係数を持つ。つ
まり抵抗はＴ３／２に比例する。電子の移動度はシリコ
ンにおいてホールの移動度の２．５倍の大きさなので、
ｎチャネル素子によりオン状態での抵抗は低下する。
数キャリア素子である。その抵抗は電子の移動度を通し
て温度に関係する。その抵抗は正の温度係数を持つ。つ
まり抵抗はＴ３／２に比例する。電子の移動度はシリコ
ンにおいてホールの移動度の２．５倍の大きさなので、
ｎチャネル素子によりオン状態での抵抗は低下する。
さらにＭＯ８素子によジオン状態での導電性が向上する
ので、この素子は接合部空乏層型（ＪＦＥＴ）よシ一般
に導電性が高い。さらに、（オン状態での低抵抗用に）
チャネル長が最短となり実装密度が高くなることが望ま
しいので、現在のところ電力スイッチングの分野では縦
型電力ＭＯ８ＦＥＴが最も優位にある。
ので、この素子は接合部空乏層型（ＪＦＥＴ）よシ一般
に導電性が高い。さらに、（オン状態での低抵抗用に）
チャネル長が最短となり実装密度が高くなることが望ま
しいので、現在のところ電力スイッチングの分野では縦
型電力ＭＯ８ＦＥＴが最も優位にある。
現在市販されているＭＯＳＦＥＴの性能仕様は、上記の
最低条件より約１桁低い。現在ある２種類のデザインは
８ Ｉ ＰＭＯ８素子とＨＥＸＦｇＴ素子であり、これ
に関しては以下に詳しく説明する。
最低条件より約１桁低い。現在ある２種類のデザインは
８ Ｉ ＰＭＯ８素子とＨＥＸＦｇＴ素子であり、これ
に関しては以下に詳しく説明する。
ＭＯＳＦＥＴは一般に原則的な電流の方向にょって２通
りに区分することができる。つまり縦型（垂直型）と横
型（側方型）である。縦型に関しては主に２ｓ類の形状
、つまりブレイナー（ＨＥＸＦＥＩＴ、 ＴＭ０１．
ＳＩＰＭＯ８等）と非ブレイナー （ＶＭＯ８，ＵＭＯ
８等）がある。横型に対するこれら縦型素子の利点は、
ドレイン接点がチップの底部上に配置されることである
。従って、一定のチップ領域に対してより高い電流定格
（よシ高い実装密度）が可能である。その結果、電力Ｍ
Ｏ８ＦＥＴはほぼ全て縦型で設計されてきた。
りに区分することができる。つまり縦型（垂直型）と横
型（側方型）である。縦型に関しては主に２ｓ類の形状
、つまりブレイナー（ＨＥＸＦＥＩＴ、 ＴＭ０１．
ＳＩＰＭＯ８等）と非ブレイナー （ＶＭＯ８，ＵＭＯ
８等）がある。横型に対するこれら縦型素子の利点は、
ドレイン接点がチップの底部上に配置されることである
。従って、一定のチップ領域に対してより高い電流定格
（よシ高い実装密度）が可能である。その結果、電力Ｍ
Ｏ８ＦＥＴはほぼ全て縦型で設計されてきた。
典型的な非ブレイナー縦型素子の断面図が図１に示して
あり、ＶＭＯＳ構造２を表わしている。
あり、ＶＭＯＳ構造２を表わしている。
開始材料はｎ−エピタキシャル層６ｔ−持りｎ＋シリコ
ン・ウェーハ４である。ｐおよびｎ拡散が連続的に行わ
れ、層８および１０を生じる。
ン・ウェーハ４である。ｐおよびｎ拡散が連続的に行わ
れ、層８および１０を生じる。
溝が異方性状にエツチングされ、Ｖ字溝１２を生じる。
溝に酸化絶縁層１４が形成され、七の後ゲート金属部１
６が蒸着される。ソース金属部１８が上部表面上に蒸着
され、ドレイン電極金属部２０が下部表面に蒸着される
。
６が蒸着される。ソース金属部１８が上部表面上に蒸着
され、ドレイン電極金属部２０が下部表面に蒸着される
。
ＦＥＴのチャネル２２は７字溝の端に沿ってｐ領域８を
通る。ゲート電極１６にソース電極１８から見て正の電
圧を印加すると、ｐ領域８内の電子がチャネル２２に誘
引されて、チャネル２２の導電性タイプがｎ型に反転す
る。このようになると電子がソース領域１０からチャネ
ル領域２２を通ってドレイン領域４へと流れる。
通る。ゲート電極１６にソース電極１８から見て正の電
圧を印加すると、ｐ領域８内の電子がチャネル２２に誘
引されて、チャネル２２の導電性タイプがｎ型に反転す
る。このようになると電子がソース領域１０からチャネ
ル領域２２を通ってドレイン領域４へと流れる。
従って、電流はドレイン電［２０から、ドレイン領域４
、チャネル２２、ソース領域１０を通って、ソース電極
１８へと流れる。
、チャネル２２、ソース領域１０を通って、ソース電極
１８へと流れる。
ＶＭＯＳデザインの主要な利点には、有効チャネル長が
極めて短かく、？ソース拡散層１０とｐ体数散層８の深
さの差によって決定されるということがある。拡散技術
は十分に進歩している・ので、寸法は非常に厳密に調節
できる。従ってチャネル抵抗を最大仕様値に近づけるこ
とができる。
極めて短かく、？ソース拡散層１０とｐ体数散層８の深
さの差によって決定されるということがある。拡散技術
は十分に進歩している・ので、寸法は非常に厳密に調節
できる。従ってチャネル抵抗を最大仕様値に近づけるこ
とができる。
ＶＭＯＳまたけＵＭＯ８（）ランケージオンのあるＶＭ
Ｏ８）デザインの１タイプに、ノツチ化ＭＯ８ＦＥＴ構
造がある。これは「電力ＭＯ８ＦＥＴの特性研究Ｊ 、
０．Ｈｕ、ＩＩＪ：Ｂ電子素子会議、論文ＯＨ１４６１
−３／７９．００００−０５８５等で示されている。１
ミクロンという狭いノツチ化溝は異方性状エツチングに
よるものである。これはＩＥＢＥ ） ９ ｙｆｌ シ
ｖ ｙ、Ｍｏｌ 、ＦＳＤ −２５、＋１０．１９７８
年１０月、訃よびｒＵＭＯ８（１１ｏ）シリコン・トラ
ンジスタＪ 、 ＡｍｍａｒおよびＲｏ ｇｅ ｒ ｓ
、トランザクシロンＩＩＪＥ％ＦｉＤ−２７，１９８０
年５月、９０７−９１４ページ等で示されている。
Ｏ８）デザインの１タイプに、ノツチ化ＭＯ８ＦＥＴ構
造がある。これは「電力ＭＯ８ＦＥＴの特性研究Ｊ 、
０．Ｈｕ、ＩＩＪ：Ｂ電子素子会議、論文ＯＨ１４６１
−３／７９．００００−０５８５等で示されている。１
ミクロンという狭いノツチ化溝は異方性状エツチングに
よるものである。これはＩＥＢＥ ） ９ ｙｆｌ シ
ｖ ｙ、Ｍｏｌ 、ＦＳＤ −２５、＋１０．１９７８
年１０月、訃よびｒＵＭＯ８（１１ｏ）シリコン・トラ
ンジスタＪ 、 ＡｍｍａｒおよびＲｏ ｇｅ ｒ ｓ
、トランザクシロンＩＩＪＥ％ＦｉＤ−２７，１９８０
年５月、９０７−９１４ページ等で示されている。
代替構造は図２のＤＭＯ８（二重拡散金属酸化半導体）
ＦＥＴ２４である。ｎ 開始材料２６にはｎ−エピタキ
シャル層２８があり、この層内にｐおよびｎ＋拡散によ
って領域３０．３２が形成される。ＦＥＴチャネル領域
３４は上部表面に形成され、その上に絶縁層５６が蒸着
され。
ＦＥＴ２４である。ｎ 開始材料２６にはｎ−エピタキ
シャル層２８があり、この層内にｐおよびｎ＋拡散によ
って領域３０．３２が形成される。ＦＥＴチャネル領域
３４は上部表面に形成され、その上に絶縁層５６が蒸着
され。
その後ゲート金属部５８が形成される。ゲート電極５Ｂ
にソース電極４０に比して正の電圧を印加すると、ｐ型
頭域３０内の電子はゲート方向へ誘引され、上部表面に
集中するので、導電性のタイプをチャネル領域３４に沿
ってｎ型に反転させる。従って電流は、点線で示すよう
にドレイン電極４２から領域２６および２８を通り、次
にチャネル領域３４およびソース領域３２を通ってソー
ス電極４０へと流れる。
にソース電極４０に比して正の電圧を印加すると、ｐ型
頭域３０内の電子はゲート方向へ誘引され、上部表面に
集中するので、導電性のタイプをチャネル領域３４に沿
ってｎ型に反転させる。従って電流は、点線で示すよう
にドレイン電極４２から領域２６および２８を通り、次
にチャネル領域３４およびソース領域３２を通ってソー
ス電極４０へと流れる。
ＶＭＯ８，ＵＭＯＳオ！ヒＤＭＯ８１子［、ＴｈイテＨ
１ｐ体とｎ ソースの拡散は酸化シリコン・カバリング
層の同じホールを通って行われる。その結果、 ＤＭＯ
ｉ９ＦＥＴの実効チャネル長も拡散層の深さの差によっ
て調節される。側方浸透は垂直浸透の約８０蚤である。
１ｐ体とｎ ソースの拡散は酸化シリコン・カバリング
層の同じホールを通って行われる。その結果、 ＤＭＯ
ｉ９ＦＥＴの実効チャネル長も拡散層の深さの差によっ
て調節される。側方浸透は垂直浸透の約８０蚤である。
ＭＯ８素子の動作仕様の安定性には、スレシュホールド
電圧、つまりドレイン・ソース間の導通を開始させるの
に必要なゲート電圧値の制御が含まれる。このパラメー
タは、チャネル領域のすぐ上のシリコンの表面状態や、
図１の層１４や図２の３６のような２酸化シリコン８ｉ
０２の純度に強く影響される。酸素の熟成喪中に塩化水
素がシステム内に取り入れられ、残留ガスの除去剤とし
て働くので、非常に純粋な素材が得られる。
電圧、つまりドレイン・ソース間の導通を開始させるの
に必要なゲート電圧値の制御が含まれる。このパラメー
タは、チャネル領域のすぐ上のシリコンの表面状態や、
図１の層１４や図２の３６のような２酸化シリコン８ｉ
０２の純度に強く影響される。酸素の熟成喪中に塩化水
素がシステム内に取り入れられ、残留ガスの除去剤とし
て働くので、非常に純粋な素材が得られる。
特に問題となる元素はナトリウムである。その理由は、
酸素中のｎ＋イオンはｎチャネル素子のスレシュホール
ドを減少させる傾向があり。
酸素中のｎ＋イオンはｎチャネル素子のスレシュホール
ドを減少させる傾向があり。
このイオンが多すぎるとターン・オフを完全に阻止する
ことがあるからである。アルミニウムのゲート金属をゲ
ート駿素上に直接配置した場合、このイオンがアルミニ
ウム中にあると、２酸化シリコン中（このイオンが移動
し、素子の性能を低下させる。これはＶＭＯ８，ＵＭＯ
８およびＤＭＯ＆素子に当てはまる。
ことがあるからである。アルミニウムのゲート金属をゲ
ート駿素上に直接配置した場合、このイオンがアルミニ
ウム中にあると、２酸化シリコン中（このイオンが移動
し、素子の性能を低下させる。これはＶＭＯ８，ＵＭＯ
８およびＤＭＯ＆素子に当てはまる。
しかし、トランジスタを３側御の豊富表多結晶質シリコ
ン（ポリシリコンま几はポリＳｔ ）ゲートで製造する
と、この素材用の技術により、はるかにスレシュホール
ドが安定し、はるか（純度の高いゲートの製造が可能で
ある。この技術ｔ−用イタＶＭＯ８オ！ ヒＤＭＯ８（
）（ＥＸＦＥＴ）素子の例が図５および４に示されてい
る。図５は図４の構造の上面図で、）（ＥＸの輪郭を示
す。ゲート電極結線はウェーハの端沿いに付ける。
ン（ポリシリコンま几はポリＳｔ ）ゲートで製造する
と、この素材用の技術により、はるかにスレシュホール
ドが安定し、はるか（純度の高いゲートの製造が可能で
ある。この技術ｔ−用イタＶＭＯ８オ！ ヒＤＭＯ８（
）（ＥＸＦＥＴ）素子の例が図５および４に示されてい
る。図５は図４の構造の上面図で、）（ＥＸの輪郭を示
す。ゲート電極結線はウェーハの端沿いに付ける。
ＶＭＯＳ構造は垂直型非ブレイナー・ユニットに分類さ
れる。 ｆ（ＥＸＦＥＴ構造は垂直型ブレイナー・ユニ
ットである。
れる。 ｆ（ＥＸＦＥＴ構造は垂直型ブレイナー・ユニ
ットである。
別の垂直型ブレイナー・ユニットは、図６に示した８
Ｉ ＰＭＯＳ構造である。図７ではｎ−エピタキシャル
層４４が？基板４６上に成長している。エピタキシャル
層４４の厚さと比抵抗は、ブレークオーバー電圧とオン
状態の抵抗の組合せによって決定される。標準の写真食
刻技術を用いて、ｐ＋層４８（ボロン）を約２〜５ミク
ロン、エピタキシャル層に埋め込む。次にウェーハから
古い２酸化シリコンを除去し、通常は塩化水素雰囲気中
で、新しく砥端にクリーンな５０から６０ナノメータの
２酸化シリコン層を成長させる。次に多結晶質シリコン
をウェーハの上部にＬＰＯＶＤ （低圧化学蒸着）法を
用いて蒸着させる。次に多シリコン層全体にｎ を拡散
し、３側御によって残留ナトリウムイオンを除去してゲ
ート材料の比抵抗を低下させる手段を与えるか、これは
、なおアルミニウムより４０００倍高い。ポリシリコン
・５価燐（８ｉ／ｐ ）層の表面全体Ｖこ、故意に上部
表面に損傷を与えるために、イオン打込みによって衝撃
を与える。
Ｉ ＰＭＯＳ構造である。図７ではｎ−エピタキシャル
層４４が？基板４６上に成長している。エピタキシャル
層４４の厚さと比抵抗は、ブレークオーバー電圧とオン
状態の抵抗の組合せによって決定される。標準の写真食
刻技術を用いて、ｐ＋層４８（ボロン）を約２〜５ミク
ロン、エピタキシャル層に埋め込む。次にウェーハから
古い２酸化シリコンを除去し、通常は塩化水素雰囲気中
で、新しく砥端にクリーンな５０から６０ナノメータの
２酸化シリコン層を成長させる。次に多結晶質シリコン
をウェーハの上部にＬＰＯＶＤ （低圧化学蒸着）法を
用いて蒸着させる。次に多シリコン層全体にｎ を拡散
し、３側御によって残留ナトリウムイオンを除去してゲ
ート材料の比抵抗を低下させる手段を与えるか、これは
、なおアルミニウムより４０００倍高い。ポリシリコン
・５価燐（８ｉ／ｐ ）層の表面全体Ｖこ、故意に上部
表面に損傷を与えるために、イオン打込みによって衝撃
を与える。
光抵抗材をＳｉ／ｐ上に配置し、成長させ、エツチング
する。上部は損傷のため下部より速くエツチングされる
ので、その結果図８のように先細りする。この先細シし
たゲート配置により、その後の注入がシリコン・ゲート
酸化表面まではより均一となる。
する。上部は損傷のため下部より速くエツチングされる
ので、その結果図８のように先細りする。この先細シし
たゲート配置により、その後の注入がシリコン・ゲート
酸化表面まではより均一となる。
ここで、図９に示すように、注意深く制御してイオンを
少量注入したｐ領域５２が加わり、これがチャネル領域
となる。注入後、埋め込まれた拡散層はこの層をウェー
７・表面の下部１ミクロンの位置へ動かす。上述したよ
うに８ｉ／ｐゲートガンの機能を果たすので、酸化膜マ
スキングは必要でない。ここでｎ＋ンソー領域５４を、
Ｓｉ／ｐゲート格子構造の同じ開口部を通してイオン注
入する。ｐ＋領域４８が計ソース領域５４より大きく、
ｎ ソース領域５４の深さが通常α４ミクロンとなるよ
うに不純物濃度を選択する。図６のように重低温酸化層
５６を付着し１次にオーム単位前後のアルミニウム・ス
テップによりドレイン電極５８とソース電極６０を産み
出す。
少量注入したｐ領域５２が加わり、これがチャネル領域
となる。注入後、埋め込まれた拡散層はこの層をウェー
７・表面の下部１ミクロンの位置へ動かす。上述したよ
うに８ｉ／ｐゲートガンの機能を果たすので、酸化膜マ
スキングは必要でない。ここでｎ＋ンソー領域５４を、
Ｓｉ／ｐゲート格子構造の同じ開口部を通してイオン注
入する。ｐ＋領域４８が計ソース領域５４より大きく、
ｎ ソース領域５４の深さが通常α４ミクロンとなるよ
うに不純物濃度を選択する。図６のように重低温酸化層
５６を付着し１次にオーム単位前後のアルミニウム・ス
テップによりドレイン電極５８とソース電極６０を産み
出す。
上記のように、電力ＭＯ８ＦＥｔＴはほとんど垂直型で
設計される。他の横型の通常クラスのＭＯ８ＦｇＴの例
を図１１に示す。
設計される。他の横型の通常クラスのＭＯ８ＦｇＴの例
を図１１に示す。
横方ＭＯ８ＦＦＪＴ １５２にはｎ＋エピタキシャル層
６４を含む基板があり、拡散ｐ領域６６、ｎ＋ソソー領
域６８、および？ドレイン領域７゜が同層内にある。ゲ
ート電極７２にソース電極７４から見て正の電圧を印加
すると、ｐ領域６６の電子が基板の上部表面に誘引され
、導電性タイプをチャネル領域７６に沿ってｎ型に反転
させ、これによって電子がソース６８から、チャネル７
６、ドリフト領域８ｏを通ってドレイン７０に流れるの
で、電流はドレイン電極７８からチャネル７６を通って
ソース電極７４に流れる。横型素子６２の主な利点は集
積化した形状の作成が容易なことで、この場合すべての
導線がアクセスできる。
６４を含む基板があり、拡散ｐ領域６６、ｎ＋ソソー領
域６８、および？ドレイン領域７゜が同層内にある。ゲ
ート電極７２にソース電極７４から見て正の電圧を印加
すると、ｐ領域６６の電子が基板の上部表面に誘引され
、導電性タイプをチャネル領域７６に沿ってｎ型に反転
させ、これによって電子がソース６８から、チャネル７
６、ドリフト領域８ｏを通ってドレイン７０に流れるの
で、電流はドレイン電極７８からチャネル７６を通って
ソース電極７４に流れる。横型素子６２の主な利点は集
積化した形状の作成が容易なことで、この場合すべての
導線がアクセスできる。
前述した当直型ＭＯ８ＦＥＴと同様に、図１１０横型Ｍ
Ｏ８ＦＦｉＴ ６２も単一方向性である。
Ｏ８ＦＦｉＴ ６２も単一方向性である。
上記の各側は機能向上モード素子用のものであることが
分る。電子の移動性はシリコン内のホールの移動性の１
５倍の大きさなので、最も一般的なチャネルはｎ型であ
る。オン状態でのチャネル抵抗は、半導体の初期導電性
の改良可能な程度によって決まる。従って、ゲート電圧
が大きくなると、一般にオン状態での抵抗が下がる。素
子を空乏層モード・エニノトとして製造すると、ゼロ・
ゲート・信号で生じるオン状態での抵抗は、開始材料の
導電性によって固定される。オン状態での抵抗減少はあ
ってもごくわずかで、これはゲート電圧の印加に影響さ
れる。開始時の比抵抗は、オフ状態でのＳ断電圧を高く
しておくために、高くなければならないので、現在製造
されている空乏層モード素子のオン状態での抵抗は、電
力ＦｇＴ開発における重要な競争者としては大きすぎる
と考えられる。
分る。電子の移動性はシリコン内のホールの移動性の１
５倍の大きさなので、最も一般的なチャネルはｎ型であ
る。オン状態でのチャネル抵抗は、半導体の初期導電性
の改良可能な程度によって決まる。従って、ゲート電圧
が大きくなると、一般にオン状態での抵抗が下がる。素
子を空乏層モード・エニノトとして製造すると、ゼロ・
ゲート・信号で生じるオン状態での抵抗は、開始材料の
導電性によって固定される。オン状態での抵抗減少はあ
ってもごくわずかで、これはゲート電圧の印加に影響さ
れる。開始時の比抵抗は、オフ状態でのＳ断電圧を高く
しておくために、高くなければならないので、現在製造
されている空乏層モード素子のオン状態での抵抗は、電
力ＦｇＴ開発における重要な競争者としては大きすぎる
と考えられる。
この見地により、電流ＪＦｇＴはすべて空乏層モード素
子であるので、ＪＦＩ１８Ｔ構造は電力スイッチング用
としては重大に考えられてこなかった。
子であるので、ＪＦＩ１８Ｔ構造は電力スイッチング用
としては重大に考えられてこなかった。
（発明が解決しようとする問題点）
上記従来例において、バイポーラ型では、「電流ひずみ
」効果のために、２極性素子を並列に接続して大電流定
格を調整するのは極めて困難である。複数の素子を並列
に接続し、そのうちひとつが他よりわずかに多い電ｉ全
通した場合、それは加熱し、その抵抗は減少する。その
結果さらに多くの電流が流れ、ますます加熱する。通常
はこの素子が熱破壊して、他の素子に過電負荷がかかる
結果となる。一般に負帰環を安定させる方法である安定
抵抗を用いない限り、電流ひずみのためこの素子は並列
に接続できない。この抵抗はさらにオン状態での総抵抗
を増加させるので、非常に望ましくない。他にもサイリ
スタが誤りてｄｖ／ｄｔ トリガしたり、２極性トラン
ジスタには２次降伏の問題とい゛う欠点がある。
」効果のために、２極性素子を並列に接続して大電流定
格を調整するのは極めて困難である。複数の素子を並列
に接続し、そのうちひとつが他よりわずかに多い電ｉ全
通した場合、それは加熱し、その抵抗は減少する。その
結果さらに多くの電流が流れ、ますます加熱する。通常
はこの素子が熱破壊して、他の素子に過電負荷がかかる
結果となる。一般に負帰環を安定させる方法である安定
抵抗を用いない限り、電流ひずみのためこの素子は並列
に接続できない。この抵抗はさらにオン状態での総抵抗
を増加させるので、非常に望ましくない。他にもサイリ
スタが誤りてｄｖ／ｄｔ トリガしたり、２極性トラン
ジスタには２次降伏の問題とい゛う欠点がある。
また、従来のＦＥＴはバイポーラトランジスタに比べ大
電力を扱えるものは少なく、低電流回路ブレーカあるい
はコンタクタに取りて替る犬電力用スイッチング半導体
素子においては、その性能条件が厳しく、穏当な仕様で
さえ遮断能力が４００ボルトそれに対応してオン状態で
の抵抗が０．０５オーム、交流電流定格が実効値２０ア
ンペアの値を要求している。さらに、システムは破損せ
ず［５，０００アンペアの故障電流を断続できねばなら
ない。加えて、製造費は回路ブレーカ−やコンタクタの
費用以下でなければならないという問題がある。
電力を扱えるものは少なく、低電流回路ブレーカあるい
はコンタクタに取りて替る犬電力用スイッチング半導体
素子においては、その性能条件が厳しく、穏当な仕様で
さえ遮断能力が４００ボルトそれに対応してオン状態で
の抵抗が０．０５オーム、交流電流定格が実効値２０ア
ンペアの値を要求している。さらに、システムは破損せ
ず［５，０００アンペアの故障電流を断続できねばなら
ない。加えて、製造費は回路ブレーカ−やコンタクタの
費用以下でなければならないという問題がある。
このような点において、従来例として示された図１から
１１を概観すると、いずれの場合においてもトランジス
タがドレインからソースへの逆方向の電圧を維持しない
ことがわかる。各素子は、（図示したｎチャネル素子に
関して）ドレインがソースから見て負の場合に唯一の接
合部降下がドレインとソースを分離するという点で単方
向性である。多くの用途で、これらの素子は効果的に用
いられている。しかし交流ライン電圧によってドレイン
・ソース間を駆動する場合には、双方向性のデザインが
必須のものとなる。ここでも、図１から１１の素子の形
状を見ると、単方向性のデザインの理由が素子を３端子
素子として用いる、つまりドレインとゲートの電圧の双
方が共通のソース点に設定されることから生じたことが
わかる。ソース電極は（ゲート復帰接点となるため）ｎ
＋ソソー領域および２層領域に接触している必要がある
。このようＫしてｐｎエピタキシャル接合部の遮断動作
が無効になる。
１１を概観すると、いずれの場合においてもトランジス
タがドレインからソースへの逆方向の電圧を維持しない
ことがわかる。各素子は、（図示したｎチャネル素子に
関して）ドレインがソースから見て負の場合に唯一の接
合部降下がドレインとソースを分離するという点で単方
向性である。多くの用途で、これらの素子は効果的に用
いられている。しかし交流ライン電圧によってドレイン
・ソース間を駆動する場合には、双方向性のデザインが
必須のものとなる。ここでも、図１から１１の素子の形
状を見ると、単方向性のデザインの理由が素子を３端子
素子として用いる、つまりドレインとゲートの電圧の双
方が共通のソース点に設定されることから生じたことが
わかる。ソース電極は（ゲート復帰接点となるため）ｎ
＋ソソー領域および２層領域に接触している必要がある
。このようＫしてｐｎエピタキシャル接合部の遮断動作
が無効になる。
たとえば、図１を見ると、素子２でＰ領域８に分離電極
があり、ソース金属部１８がｎソース領域１０にのみ接
触していると、双方向性ＦＥＴとなる。ｎ領域６とＰ領
域８の遮断能力が不均一なために、非常に不均衡になる
。同様に図１１では、ｐ領域６６に分離電極がちクソー
ス金属部７４がソース領域６８にのみ接触していると、
双方性ＦＥＴとなるが、ｎ領域６４とＰ領域６６の遮断
能力が不均一なために、非常に不均衡になる。従って、
新しい形状と、おそらく技術とが必要となるであろう。
があり、ソース金属部１８がｎソース領域１０にのみ接
触していると、双方向性ＦＥＴとなる。ｎ領域６とＰ領
域８の遮断能力が不均一なために、非常に不均衡になる
。同様に図１１では、ｐ領域６６に分離電極がちクソー
ス金属部７４がソース領域６８にのみ接触していると、
双方性ＦＥＴとなるが、ｎ領域６４とＰ領域６６の遮断
能力が不均一なために、非常に不均衡になる。従って、
新しい形状と、おそらく技術とが必要となるであろう。
上記問題点を解消するためＫ、本発明は、ゲート電極手
段の電位が制御された状態で第１、第２ソース領域間に
いずれの方向へも電流を流すことができ、かつチャネル
領域間の単一ドリフト領域が不要な導電性タイプの反転
を防止して電圧遮断機能を向上させた双方向性電力ＦＥ
Ｔを提供することを目的としている。
段の電位が制御された状態で第１、第２ソース領域間に
いずれの方向へも電流を流すことができ、かつチャネル
領域間の単一ドリフト領域が不要な導電性タイプの反転
を防止して電圧遮断機能を向上させた双方向性電力ＦＥ
Ｔを提供することを目的としている。
（問題点を解決するための手段）
上記目的を達成するため、本発明の双方向性電力Ｆ Ｈ
Ｔはｐ又はｎのいずれか一方の導電性タイプ半導体の第
１、第２ソース領域と、各ソース領域とそれぞれ接合部
を形成し、かつソース領域と異なる他方の導電性タイプ
半導体の第１、第２チャネル領域と、各チャネル領域と
接合部を形成し、一方の導電性タイプ半導体の単一ドリ
フト領域と、第１、第２チャネル領域の近傍に配置し、
各チャネル領域の導電性タイプの一部を反転させるのに
必要な電界を形成するためのゲート電極手段とを備え、 更に、前記ドリフト領域との接合部を形成し、他方の導
電性タイプ半導体の下部層と、前記チャネル領域間の単
一ドリフト領域をほぼ空乏化し、そこからの移動キャリ
アをすべて実質的に排除するため前記接合部に逆バイア
スをかける手段とを具備していることを特徴としている
。
Ｔはｐ又はｎのいずれか一方の導電性タイプ半導体の第
１、第２ソース領域と、各ソース領域とそれぞれ接合部
を形成し、かつソース領域と異なる他方の導電性タイプ
半導体の第１、第２チャネル領域と、各チャネル領域と
接合部を形成し、一方の導電性タイプ半導体の単一ドリ
フト領域と、第１、第２チャネル領域の近傍に配置し、
各チャネル領域の導電性タイプの一部を反転させるのに
必要な電界を形成するためのゲート電極手段とを備え、 更に、前記ドリフト領域との接合部を形成し、他方の導
電性タイプ半導体の下部層と、前記チャネル領域間の単
一ドリフト領域をほぼ空乏化し、そこからの移動キャリ
アをすべて実質的に排除するため前記接合部に逆バイア
スをかける手段とを具備していることを特徴としている
。
（作 用）
上記構成としたことＫより、ＦＥＴのオフ状態時に基板
と下部層間の接合部が逆バイアスされることになり、各
チャネル領域間の単一ドリフト領域部において移動キャ
リアが排除されて空乏層化された状態となる。このため
、不要な導電性タイプの反転がなくなり、単一ドリフト
領域はＦＥＴの双方向における遮断電圧を維持できる０ （実 施 例） 本発明の実施例を図面に基づいて説明する。
と下部層間の接合部が逆バイアスされることになり、各
チャネル領域間の単一ドリフト領域部において移動キャ
リアが排除されて空乏層化された状態となる。このため
、不要な導電性タイプの反転がなくなり、単一ドリフト
領域はＦＥＴの双方向における遮断電圧を維持できる０ （実 施 例） 本発明の実施例を図面に基づいて説明する。
図１２は本発明に従って構成した双方向性ＰＥＴ構造の
概略図である。ＦＥＴ １０２には一方向導電性を持つ
半導体材料でできた基板１０４と上部表面１０６がある
。望ましい例としては、基板１０４は、２層１０８等の
半導体材料でできたベース層上に成長したｎ−エピタキ
シャル層である。
概略図である。ＦＥＴ １０２には一方向導電性を持つ
半導体材料でできた基板１０４と上部表面１０６がある
。望ましい例としては、基板１０４は、２層１０８等の
半導体材料でできたベース層上に成長したｎ−エピタキ
シャル層である。
２酸化シリコン絶縁層１２２を上部表面１０６上に成長
させ、次に、ポリシリコン・ゲート電極１５８ｔｌ−蒸
着し、２酸化シリコン上部絶縁層１４２が後に形成され
ている。
させ、次に、ポリシリコン・ゲート電極１５８ｔｌ−蒸
着し、２酸化シリコン上部絶縁層１４２が後に形成され
ている。
１対のｐタブ領域１１０．１１２ｔ−１上部表面１０６
上にある２酸化シリコンおよびポリシリコン層に形成さ
れた断面凹部の孔１１８．１２０ を通って、基板１０
４内に拡散させる。ｎ＋領域１１４．１１６を、上記の
二重拡散法と同様に、それぞれ同じ孔１１８．１２０を
通りて、各ｐタブ領域１１０．１１２内に拡散させる。
上にある２酸化シリコンおよびポリシリコン層に形成さ
れた断面凹部の孔１１８．１２０ を通って、基板１０
４内に拡散させる。ｎ＋領域１１４．１１６を、上記の
二重拡散法と同様に、それぞれ同じ孔１１８．１２０を
通りて、各ｐタブ領域１１０．１１２内に拡散させる。
ｎ＋領域１１４は、分離マスキング法により、あるいは
上記の８ ＩＰＭ）８法に従りて、ｐタブ領域１１０の
中央部１２４には形成できない。ｐタブ１１２の中央部
１２６についても同様である。ｐおよびｎ＋の拡散は双
方とも同じ孔を通して行われ、従って酸化層の端１２８
は整ったものとなる。拡散パラメータがｐ端１５０とｎ
＋端１３２の側方浸透を制御し、これらの端が、次にそ
の間にあるチャネル領域１３４の側方長を制御する。チ
ャネル領域１３６に関しても同様である０ ゲート電極１３８は上部表面１０６で一定間隔で絶縁配
置され、両チャネル領域１５４．１３６問および基板１
０４の中央部１４０を横断して延び、この基板はチャネ
ル領域間を上部表面へと上方に延びる。金属部１４４．
１４６は開口部１１８．１２０に蒸着され、各ソース領
域１１４．１１６と各タブ領域１１０．１１２にオーミ
ック接触する。金属部１４６．１４８は、ゲート電極１
３８によりて制御され素子を通って流れる電流の、主電
極となる。
上記の８ ＩＰＭ）８法に従りて、ｐタブ領域１１０の
中央部１２４には形成できない。ｐタブ１１２の中央部
１２６についても同様である。ｐおよびｎ＋の拡散は双
方とも同じ孔を通して行われ、従って酸化層の端１２８
は整ったものとなる。拡散パラメータがｐ端１５０とｎ
＋端１３２の側方浸透を制御し、これらの端が、次にそ
の間にあるチャネル領域１３４の側方長を制御する。チ
ャネル領域１３６に関しても同様である０ ゲート電極１３８は上部表面１０６で一定間隔で絶縁配
置され、両チャネル領域１５４．１３６問および基板１
０４の中央部１４０を横断して延び、この基板はチャネ
ル領域間を上部表面へと上方に延びる。金属部１４４．
１４６は開口部１１８．１２０に蒸着され、各ソース領
域１１４．１１６と各タブ領域１１０．１１２にオーミ
ック接触する。金属部１４６．１４８は、ゲート電極１
３８によりて制御され素子を通って流れる電流の、主電
極となる。
ゲート電極１３８［ソース領域１１４および主端子１４
４から見て正の電圧を印加すると、ｐ領域１１Ｇの電子
が上部表面１０６に誘引され、従ってチャネル領域１３
４の導電性タイプがｎ型に反転する。主端子１４６が主
端子１４４から見て正である場合は、電流が瞬間的にｐ
領域１１２から順方向にバイアスされたｐｎ接合部１４
８を介してドリフト領域１４０［入り、次にチャネル１
５４を通りてソース１１４および端子１４４に流れる。
４から見て正の電圧を印加すると、ｐ領域１１Ｇの電子
が上部表面１０６に誘引され、従ってチャネル領域１３
４の導電性タイプがｎ型に反転する。主端子１４６が主
端子１４４から見て正である場合は、電流が瞬間的にｐ
領域１１２から順方向にバイアスされたｐｎ接合部１４
８を介してドリフト領域１４０［入り、次にチャネル１
５４を通りてソース１１４および端子１４４に流れる。
ゲート１３８はドリフト領域１４０上をこれに沿つて延
びているので、多数キャリアすなわち電子は上部表面１
０６に誘引され、従って導電性が向上する。電流がＦＥ
Ｔを流れ始めた途端に１主端子間の電圧が低下し、これ
により他方のＦＥＴチャネル１５６下方にあるｐタブ領
域１１２の部分１１３も含めてＦＥＴの様ざまな部分の
電位が低下する。
びているので、多数キャリアすなわち電子は上部表面１
０６に誘引され、従って導電性が向上する。電流がＦＥ
Ｔを流れ始めた途端に１主端子間の電圧が低下し、これ
により他方のＦＥＴチャネル１５６下方にあるｐタブ領
域１１２の部分１１３も含めてＦＥＴの様ざまな部分の
電位が低下する。
従って、部分１１３はゲート１３８から見て負となり、
これＫよって、正のゲート１６８が電子を上部表面１０
６の方へ誘引し、チャネル１３６の導電性タイプをｎｕ
に反転させるので、チャネル１３６は導通する。従って
、順方向にバイアスされたｐｎ接合部１４８ｉｉ、第２
チャネル１３６がターン・オンされるまで、瞬間的にの
み導通する。
これＫよって、正のゲート１６８が電子を上部表面１０
６の方へ誘引し、チャネル１３６の導電性タイプをｎｕ
に反転させるので、チャネル１３６は導通する。従って
、順方向にバイアスされたｐｎ接合部１４８ｉｉ、第２
チャネル１３６がターン・オンされるまで、瞬間的にの
み導通する。
ＦＥＴ １０２の主電流通路は、主端子１４６から、ソ
ース１１６、チャネル１６６、ドリフト領域つまりドレ
イン１４０、チャネル１５４、ソース１１４を通りて主
端子１４４へ至る。
ース１１６、チャネル１６６、ドリフト領域つまりドレ
イン１４０、チャネル１５４、ソース１１４を通りて主
端子１４４へ至る。
本構造は双方向性なので、ゲート１３８がソース１１６
から見て正の場合は、電流が主端子１４４から主端子１
４６へと流れる。ｐ領域１１２の電子は、上部表面１０
６の上方にあるゲート端子１３８によってこの上部表面
の方へ誘引されるので、チャネル領域１３６がｎ型に反
転し、従って電子＝ はｎソース１１６からチャネル１３６を通りでドリフト
領域１４０へ流れ得る。端子１４４が端子１４６から見
て正の場合、電流が、チャネル１５４がターン・オンさ
れるまで、瞬間的にｐ領域１１０から順方向にバイアス
されたｐｎ接合部１３０を介して流れる。従りて、主電
流通路は主端子１４４から、ソース１１４、チャネル１
３４、ドリフト領域１４０、チャネル１３６、ソース１
１６を通りて端子１４６へ至る。
から見て正の場合は、電流が主端子１４４から主端子１
４６へと流れる。ｐ領域１１２の電子は、上部表面１０
６の上方にあるゲート端子１３８によってこの上部表面
の方へ誘引されるので、チャネル領域１３６がｎ型に反
転し、従って電子＝ はｎソース１１６からチャネル１３６を通りでドリフト
領域１４０へ流れ得る。端子１４４が端子１４６から見
て正の場合、電流が、チャネル１５４がターン・オンさ
れるまで、瞬間的にｐ領域１１０から順方向にバイアス
されたｐｎ接合部１３０を介して流れる。従りて、主電
流通路は主端子１４４から、ソース１１４、チャネル１
３４、ドリフト領域１４０、チャネル１３６、ソース１
１６を通りて端子１４６へ至る。
ゲート端子１３８にゲート電位が非印加時°に、チャネ
ル領域１５４．１３６はｐ型となり、素子は遮断オフ状
態となる。主端子１４４から主端子１４６への電流は接
合部１４８によって遮断される。
ル領域１５４．１３６はｐ型となり、素子は遮断オフ状
態となる。主端子１４４から主端子１４６への電流は接
合部１４８によって遮断される。
主端子１４６から主端子１４４への逆方向への電流は接
合部１５０によって遮断される。基板１０４内のドリフ
ト領域１４０はＦＥＴの各側面に共通するドレインとし
て働き、領域が大きいため高電圧（耐えられる。これに
関しては後に詳述する。
合部１５０によって遮断される。基板１０４内のドリフ
ト領域１４０はＦＥＴの各側面に共通するドレインとし
て働き、領域が大きいため高電圧（耐えられる。これに
関しては後に詳述する。
従って、本双方向性ＦＥＴ １０２には、ｐ又はｎのい
ずれか一方の導電性タイプをもつ半導体材料でできた第
１ソース領域１１４、他方の導電性タイプをもつ半導体
材料でできて第１ソース領域１１４との接合部１３２を
形成する第１チャネル領域１３４、一方の導通性タイプ
をもつ半導体材料でできて第１チャネル領域１３４との
別の接合部１５０を形成するドリフト領域１４０、他方
の導−電性タイプをもちドリフト領域１４０との接合部
１４８を形成する第２チャネル領域１３６、および一方
の導電性タイプをもち第２チャネル領域１３６との接合
部を形成する第２ソース領域１１６、とが含まれること
がわかる。
ずれか一方の導電性タイプをもつ半導体材料でできた第
１ソース領域１１４、他方の導電性タイプをもつ半導体
材料でできて第１ソース領域１１４との接合部１３２を
形成する第１チャネル領域１３４、一方の導通性タイプ
をもつ半導体材料でできて第１チャネル領域１３４との
別の接合部１５０を形成するドリフト領域１４０、他方
の導−電性タイプをもちドリフト領域１４０との接合部
１４８を形成する第２チャネル領域１３６、および一方
の導電性タイプをもち第２チャネル領域１３６との接合
部を形成する第２ソース領域１１６、とが含まれること
がわかる。
ゲート電極手段１５８は第１、第２チャネル領域１３４
．１３６の近傍に蒸着され、第１、第２チャネル領域１
３４．１３６の少なくとも一部で導電性を反転させるの
に十分な強度の電界を生じる電位の印加に適している。
．１３６の近傍に蒸着され、第１、第２チャネル領域１
３４．１３６の少なくとも一部で導電性を反転させるの
に十分な強度の電界を生じる電位の印加に適している。
第１、第２ソース領域１１４，１１６にいずれかの極性
の電圧を印加すると、電流は、ゲート電極手段１３８の
電位の制御下で、このソース領域間をそれぞれ対応する
方向に流れ得る。
の電圧を印加すると、電流は、ゲート電極手段１３８の
電位の制御下で、このソース領域間をそれぞれ対応する
方向に流れ得る。
チャネル領域１３４．１３６は、チャネル領域間をＦＥ
Ｔの上部表面１０６へと上方へ延びるドリフト領域１４
０によって、横に一定間隔で区分される。ソース領域１
１４．１１６は上部表面１０６に沿つて横に一定間隔で
区分され、チャネル領域１５４．１３６およびドリフト
領域１４０は、ソース領域１１４．１１６間に蒸着され
る。
Ｔの上部表面１０６へと上方へ延びるドリフト領域１４
０によって、横に一定間隔で区分される。ソース領域１
１４．１１６は上部表面１０６に沿つて横に一定間隔で
区分され、チャネル領域１５４．１３６およびドリフト
領域１４０は、ソース領域１１４．１１６間に蒸着され
る。
望ましい形では、ゲート電極手段１３８は、上部表面１
０６１Ｃ沿つて横に延びてその上で絶縁層１２２により
一定間隔で区分された連続ゲート電極端子を含む。ゲー
ト電極１５８は第１チャネル領域１３４、次にドリフト
領域１４Ｇ、さらに第２チャネル領域１３６を介して延
びる。
０６１Ｃ沿つて横に延びてその上で絶縁層１２２により
一定間隔で区分された連続ゲート電極端子を含む。ゲー
ト電極１５８は第１チャネル領域１３４、次にドリフト
領域１４Ｇ、さらに第２チャネル領域１３６を介して延
びる。
主電極手段１４４．１４６は、埋め込まれた各ｎ型ソー
ス領域１１４．１１６の一方とそれぞれ導通連絡し、一
方の主電極に他方から見て負の電圧が印加された時には
、一方の主電極は電子流源として働き、一方の主電極に
他方の主電極から見て正の電圧が印加された時には、一
方の主電極は陽極として働く。ゲート電極１３８は、電
位の印加時にチャネル領域１３４．１３６内に制御可能
な電界を産み出すので、一定間隔で区分されたソース領
域１１４．１１６間でいずれかの方向に流れる電流は、
ゲート電極１３８の電位を制御することにより、制御可
能である。
ス領域１１４．１１６の一方とそれぞれ導通連絡し、一
方の主電極に他方から見て負の電圧が印加された時には
、一方の主電極は電子流源として働き、一方の主電極に
他方の主電極から見て正の電圧が印加された時には、一
方の主電極は陽極として働く。ゲート電極１３８は、電
位の印加時にチャネル領域１３４．１３６内に制御可能
な電界を産み出すので、一定間隔で区分されたソース領
域１１４．１１６間でいずれかの方向に流れる電流は、
ゲート電極１３８の電位を制御することにより、制御可
能である。
双方向性ＦＥＴ１０２を使用して交流電力を制御するこ
とができる。図１２は、ＦＥＴの主端子１４４．１４６
を介して接続された負荷１５２と交流電源１５４の概略
図である。ゲート端子１３８はスイッチ手段１５８を通
してゲート電位源１５６に接続される。ＦＥＴ１０２の
オン状態では、スイッチ１５８が閉じるので、ゲート端
子１３８に一定の極性の電位が印加される。
とができる。図１２は、ＦＥＴの主端子１４４．１４６
を介して接続された負荷１５２と交流電源１５４の概略
図である。ゲート端子１３８はスイッチ手段１５８を通
してゲート電位源１５６に接続される。ＦＥＴ１０２の
オン状態では、スイッチ１５８が閉じるので、ゲート端
子１３８に一定の極性の電位が印加される。
交流電源１５４が駆動すると、主端子１４６が主端子１
４４から見て正である時に、ゲート端子１３８は、ｐ領
域１１０に接続された端子１４４とソース領域１１４か
ら見て正となる０従りて、チャネル１５４はｎ型に反転
し、導通する。つまり電流が正の主端子１４６から、ソ
ース領域１１６、チャネル１３６、ドリフト領域１４０
、チャネル１５４、ソース１１４を通りて負の端子１４
４を流れ、負荷１５２を通る。
４４から見て正である時に、ゲート端子１３８は、ｐ領
域１１０に接続された端子１４４とソース領域１１４か
ら見て正となる０従りて、チャネル１５４はｎ型に反転
し、導通する。つまり電流が正の主端子１４６から、ソ
ース領域１１６、チャネル１３６、ドリフト領域１４０
、チャネル１５４、ソース１１４を通りて負の端子１４
４を流れ、負荷１５２を通る。
交流電源１５４の他方の半サイクル時には、主端子１４
４が主端子１４６から見て正となり、これによりてゲー
ト端子１３８は、負の端子１４６に接続されたｐ領域１
１２とソース領域１１２から見て正となる。従りてチャ
ネル１３６が導通し、電流が正の端子１４４からソース
１１４、チャネル１３４、ドリフト領域１４０、チャネ
ル１３６を通りてソース１１６および端子１４６へ流れ
る０望ましい形では、ゲート１５８が素子１０２のオフ
状態時にフローティングできる。これにより、スイッチ
１５８がオフの時に１ゲート１５８がソース１１４まだ
は１１６の一方と同じ電位基準レベルに設定された場合
に比べ、オフ状態での遮断電圧が高まる。
４が主端子１４６から見て正となり、これによりてゲー
ト端子１３８は、負の端子１４６に接続されたｐ領域１
１２とソース領域１１２から見て正となる。従りてチャ
ネル１３６が導通し、電流が正の端子１４４からソース
１１４、チャネル１３４、ドリフト領域１４０、チャネ
ル１３６を通りてソース１１６および端子１４６へ流れ
る０望ましい形では、ゲート１５８が素子１０２のオフ
状態時にフローティングできる。これにより、スイッチ
１５８がオフの時に１ゲート１５８がソース１１４まだ
は１１６の一方と同じ電位基準レベルに設定された場合
に比べ、オフ状態での遮断電圧が高まる。
本技術で十分認識できるように、他のゲーティング手法
および技術も、言うまでもなく可能である。たとえば、
ゲートの駆動は、ソース１５４から適切なスレシェオー
ルドや保護回路を通して供給される交流電源で行える、
あるいは各サイクルの一定の点に計時された交流ライノ
からフェーズ・ロック・ループ等の同期回路を通して行
える。または光学的あるいは他の方法で分離したゲート
電力源で行うことができる。
および技術も、言うまでもなく可能である。たとえば、
ゲートの駆動は、ソース１５４から適切なスレシェオー
ルドや保護回路を通して供給される交流電源で行える、
あるいは各サイクルの一定の点に計時された交流ライノ
からフェーズ・ロック・ループ等の同期回路を通して行
える。または光学的あるいは他の方法で分離したゲート
電力源で行うことができる。
ゲーティング手法の望ましい１例は、１９８４年１０月
１６日に公布した米国特許番号４，４７７．７４２で示
されたものである。ここでは、電源がＦＥＴゲート間の
共通点に接続され、その共通なゲート点はレジスタおよ
び１対のダイオードを通して主電極の負の最大値に設定
される。負荷と交流源も、本技術でよく知られているよ
つに様ざまな方法で接合できる。たとえば、交流源は絶
縁型トランスを通してＦＥＴＫ結合できる。
１６日に公布した米国特許番号４，４７７．７４２で示
されたものである。ここでは、電源がＦＥＴゲート間の
共通点に接続され、その共通なゲート点はレジスタおよ
び１対のダイオードを通して主電極の負の最大値に設定
される。負荷と交流源も、本技術でよく知られているよ
つに様ざまな方法で接合できる。たとえば、交流源は絶
縁型トランスを通してＦＥＴＫ結合できる。
しい実施例である。図１３は、上部にマトリックス・パ
ターンまたはアレイで集積化した複数の双方向性ＦＥＴ
をもつ半導体チップ２０２の上面図である。主端子２０
４（ＴＩ）、２０６（Ｔ２）は、図１２の端子１４４．
１４６に対応し、平行する細長い端子ストラップ２０４
ａ、２０６．により、指がかみ合うように延び、複数の
ＦＥＴを相互接続する。ゲート端子２１２は各側面へ延
び、図１４の２１２＆のような連続的なワツフル状のパ
ターンによりて、図１２の１３８に当たる様ざまなゲー
トを相互接続する。
ターンまたはアレイで集積化した複数の双方向性ＦＥＴ
をもつ半導体チップ２０２の上面図である。主端子２０
４（ＴＩ）、２０６（Ｔ２）は、図１２の端子１４４．
１４６に対応し、平行する細長い端子ストラップ２０４
ａ、２０６．により、指がかみ合うように延び、複数の
ＦＥＴを相互接続する。ゲート端子２１２は各側面へ延
び、図１４の２１２＆のような連続的なワツフル状のパ
ターンによりて、図１２の１３８に当たる様ざまなゲー
トを相互接続する。
図１４は図１３で輪郭を描いた部分の拡大図である。図
１５は図１４１７（示したものの断面図でおる。図１５
の基板２１４は、ｐ型ベース層、、゛ ２１６上に成長し７Ｔｈｎ″″工ピタキシヤル層による
ものである。複数のｐ拡散層がワツフル状の酸化パター
ン２２４で規定されたように、ｐタブ領域２１８．２２
０，２２２等を形成する。図１４の２１８ｍ、２２０Ｂ
、２２２５１等で示したように１このｐタブの境界線が
基板内の複数のセルを規定する。このセルは複数の行や
列として配置される。セルによりて形成される複数の双
方向性ＦＥＴは主端子２０４ａ、２０６ｍ間で並行に接
続される。
１５は図１４１７（示したものの断面図でおる。図１５
の基板２１４は、ｐ型ベース層、、゛ ２１６上に成長し７Ｔｈｎ″″工ピタキシヤル層による
ものである。複数のｐ拡散層がワツフル状の酸化パター
ン２２４で規定されたように、ｐタブ領域２１８．２２
０，２２２等を形成する。図１４の２１８ｍ、２２０Ｂ
、２２２５１等で示したように１このｐタブの境界線が
基板内の複数のセルを規定する。このセルは複数の行や
列として配置される。セルによりて形成される複数の双
方向性ＦＥＴは主端子２０４ａ、２０６ｍ間で並行に接
続される。
ｎ＋拡散はｐタブ領域で形成されたセルにより行われ、
ｎ＋ソソー領域２２６．２２８．２３０等を形成する。
ｎ＋ソソー領域２２６．２２８．２３０等を形成する。
図１４の２５２．２５４．２３６等で指定された領域は
マスキングあるいはその他の方法で（たとえば既述の８
ＩＰＭＯ８法に従って）処理され、その下方でのｎ＋拡
散を防止し、および／またはｐ＋拡散をその下方で行い
、図１５の２５８゜２４０．２４２等のｐ＋領領域形成
する。このｐ＋領領域９７１部と連続結晶体を成すもの
であり、上部表面２４４へと上方へ延びる。
マスキングあるいはその他の方法で（たとえば既述の８
ＩＰＭＯ８法に従って）処理され、その下方でのｎ＋拡
散を防止し、および／またはｐ＋拡散をその下方で行い
、図１５の２５８゜２４０．２４２等のｐ＋領領域形成
する。このｐ＋領領域９７１部と連続結晶体を成すもの
であり、上部表面２４４へと上方へ延びる。
ポリシリコン・ゲート２１２ａは、酸化物２２４上に蒸
着され、図１５で示したように延びる２酸化シリコン絶
縁層２４６で覆われる。拡散は開口部２４８．２５０．
２５２等を通して行われ、この開口部には蒸着された主
端子ストラップ金属部もあシ、ソース領域２２６とｐタ
ブ領域２１Ｂに抵抗接触する主端子２０４ 、、および
ソース領域２２Ｂとｐタブ領域に抵抗接触する主端子２
０６ａを産み出す。
着され、図１５で示したように延びる２酸化シリコン絶
縁層２４６で覆われる。拡散は開口部２４８．２５０．
２５２等を通して行われ、この開口部には蒸着された主
端子ストラップ金属部もあシ、ソース領域２２６とｐタ
ブ領域２１Ｂに抵抗接触する主端子２０４ 、、および
ソース領域２２Ｂとｐタブ領域に抵抗接触する主端子２
０６ａを産み出す。
ゲート端子２１２ａＩＣソース領域２２６から見て正の
電圧を印加すると、ｐタブ領域２１８の電子がゲート端
子２１２ａの下方にある上部表面２４４に誘引され、チ
ャネル領域２５４に沿つて導電性タイプをｎ凰に反転さ
せるので、電子はソース２２６からチャネル２５４を通
りてドレインつまりドリフト領域２５６に流れる。この
ドリフト領域は基板２１４の一部で、ｐタブ領域２１８
．２２０間を上部表面２４４へと上方へ延びる。主端子
２０６ａが主端子２０４ａから見て正である場合、電流
がｐ領域２２０から瞬間的に順方向くバイアスされたｐ
ｎ接合部２５８を介してドリフト領域２５６へ流れ、チ
ャネル領域２５４を通りてソース２２６および端子２０
４ａへと流れる。前述のように、電流がＦＥＴを流れ始
めた途端、主端子間の電圧が低下し、チャネル２６０の
下方にあるｐりプ領域２２０の部分２６１（図示省略）
を含めＦＥＴの様々な領域の電位が低減する。従って部
分２６１がゲート２１２ｇから見て負となり、これによ
って正のゲート２１２．が電子を上部表面２４４の方へ
誘引し、チャネル２６０の導電性タイプをｎ型に反転さ
せるので、チャネル２６０は導通する。従って順方向に
バイアスされたｐｎ接合部２５８は、第２チャネル２６
０がターン・オンされるまで瞬間的に導通する。次に、
ＦＥＴ０主電流通路は主端子２０６ａから、ソース２２
８、チャネル２６０１ ドレインつまりドリフト領域２
５６、チャネル２５４、ソース２２６を通って主端子２
０４ａへ至る。主端子２０４ａが主端子２０６ａから見
て正の場合は、電流が同じ通路を逆方向へ流れる。
電圧を印加すると、ｐタブ領域２１８の電子がゲート端
子２１２ａの下方にある上部表面２４４に誘引され、チ
ャネル領域２５４に沿つて導電性タイプをｎ凰に反転さ
せるので、電子はソース２２６からチャネル２５４を通
りてドレインつまりドリフト領域２５６に流れる。この
ドリフト領域は基板２１４の一部で、ｐタブ領域２１８
．２２０間を上部表面２４４へと上方へ延びる。主端子
２０６ａが主端子２０４ａから見て正である場合、電流
がｐ領域２２０から瞬間的に順方向くバイアスされたｐ
ｎ接合部２５８を介してドリフト領域２５６へ流れ、チ
ャネル領域２５４を通りてソース２２６および端子２０
４ａへと流れる。前述のように、電流がＦＥＴを流れ始
めた途端、主端子間の電圧が低下し、チャネル２６０の
下方にあるｐりプ領域２２０の部分２６１（図示省略）
を含めＦＥＴの様々な領域の電位が低減する。従って部
分２６１がゲート２１２ｇから見て負となり、これによ
って正のゲート２１２．が電子を上部表面２４４の方へ
誘引し、チャネル２６０の導電性タイプをｎ型に反転さ
せるので、チャネル２６０は導通する。従って順方向に
バイアスされたｐｎ接合部２５８は、第２チャネル２６
０がターン・オンされるまで瞬間的に導通する。次に、
ＦＥＴ０主電流通路は主端子２０６ａから、ソース２２
８、チャネル２６０１ ドレインつまりドリフト領域２
５６、チャネル２５４、ソース２２６を通って主端子２
０４ａへ至る。主端子２０４ａが主端子２０６ａから見
て正の場合は、電流が同じ通路を逆方向へ流れる。
マトリックスψプレイの各セル２１８ ａ、 ２２０ａ
。
。
２２２ａ等には右方部があり、これが同じ行の右ｌｌ１
Ｉ＃）のセルの左方部と組み合わされて横型ＦＥＴを形
成する。同様に、各セルには左方部があり、これが同じ
行の左隣りのセルの右方部と組み合わされて横ｆｉＦＥ
Ｔを形成する。たとえば、図１５ではセル２２０ ａＫ
右方部２２１があり、セル２２２ａの左方部２２５とと
もに横型ＦＥＴ２６２を形成する。同様にセル２２０
ａＫは左方部２２５があり、セル２１８ａの右方部２２
７とともに横型ＦＥＴ２６４を形成する。ＦＥＴ ２６
２．２６４はそれぞれ双方向性である。
Ｉ＃）のセルの左方部と組み合わされて横型ＦＥＴを形
成する。同様に、各セルには左方部があり、これが同じ
行の左隣りのセルの右方部と組み合わされて横ｆｉＦＥ
Ｔを形成する。たとえば、図１５ではセル２２０ ａＫ
右方部２２１があり、セル２２２ａの左方部２２５とと
もに横型ＦＥＴ２６２を形成する。同様にセル２２０
ａＫは左方部２２５があり、セル２１８ａの右方部２２
７とともに横型ＦＥＴ２６４を形成する。ＦＥＴ ２６
２．２６４はそれぞれ双方向性である。
図１５に示すように、各セル、たとえばセル２２０ａに
は基板２１４内にｐタブ領域があり、側方、次に上方へ
上部表面２４４へと延び、左右の境界を形成して、基板
２１４との左右の接合部、たとえば２５８．２６６を規
定する。ソース領域２２Ｂには左右の部があり、側方、
次に上方へ上部表面２４４へと延び、タブ領域２２０の
左右の上方拡張部との左右の接合部２６８．２７Ｇを規
定する。タブ領域２２０の左右の上方拡張部は、上部表
面２４４のすぐ下に左右のＦＥ’Ｉ’チャネル２６０．
２７２を形成する。ソース領域２２８の左右の部も互い
の方向へ横へ延び、次に上部表面２４４へと上方へ延び
るので、タブ領域２２０の中間部２４０はソース領域２
２８の左右の部の間の上部表面２４４へと上方へ延びる
。図１５に示すように、チャネル領域は、各ソース領域
の少なくとも周辺の一部に横へ延びる各ｐタブ領域の一
部であ′る０ 主端子２０６ａは、上方へ延びる中間タブ領域部２４０
を代替セルの中間タブ領域部と抵抗接触させる。他方の
主端子２０４ａは、図１５に示すように、上方へ延びる
中間タブ領域２３８を代替セルの残りの配置セットと抵
抗接触させる。ゲート端子２１２ａは上部表面２４４上
で激化物２２４により、ワツフル状またはマトリックス
・ノくターンで絶縁される。各ゲート端子部２１２ａは
左方セルの２５４等の右方ＦＥＴチャネルの上方でそれ
を介して延び、次に、セル間の基板２１４０２５６等の
上方へ延びるドリフト部を介し、右方セルの２６０等の
左方ＦＥＴチャネルを介して延びる０ ゲート端子アレイ下方の２５６等の基板の上方へ延びる
部も同様に１ワツフル状のノくターンを生じ、マトリッ
クス・アレイのセルの行や列を分離する０２４０等の中
間タブ領域部は、各セル内で中央の右か左へずれるので
、主端子接続的も同様に各セル内で右か左へずれる。
は基板２１４内にｐタブ領域があり、側方、次に上方へ
上部表面２４４へと延び、左右の境界を形成して、基板
２１４との左右の接合部、たとえば２５８．２６６を規
定する。ソース領域２２Ｂには左右の部があり、側方、
次に上方へ上部表面２４４へと延び、タブ領域２２０の
左右の上方拡張部との左右の接合部２６８．２７Ｇを規
定する。タブ領域２２０の左右の上方拡張部は、上部表
面２４４のすぐ下に左右のＦＥ’Ｉ’チャネル２６０．
２７２を形成する。ソース領域２２８の左右の部も互い
の方向へ横へ延び、次に上部表面２４４へと上方へ延び
るので、タブ領域２２０の中間部２４０はソース領域２
２８の左右の部の間の上部表面２４４へと上方へ延びる
。図１５に示すように、チャネル領域は、各ソース領域
の少なくとも周辺の一部に横へ延びる各ｐタブ領域の一
部であ′る０ 主端子２０６ａは、上方へ延びる中間タブ領域部２４０
を代替セルの中間タブ領域部と抵抗接触させる。他方の
主端子２０４ａは、図１５に示すように、上方へ延びる
中間タブ領域２３８を代替セルの残りの配置セットと抵
抗接触させる。ゲート端子２１２ａは上部表面２４４上
で激化物２２４により、ワツフル状またはマトリックス
・ノくターンで絶縁される。各ゲート端子部２１２ａは
左方セルの２５４等の右方ＦＥＴチャネルの上方でそれ
を介して延び、次に、セル間の基板２１４０２５６等の
上方へ延びるドリフト部を介し、右方セルの２６０等の
左方ＦＥＴチャネルを介して延びる０ ゲート端子アレイ下方の２５６等の基板の上方へ延びる
部も同様に１ワツフル状のノくターンを生じ、マトリッ
クス・アレイのセルの行や列を分離する０２４０等の中
間タブ領域部は、各セル内で中央の右か左へずれるので
、主端子接続的も同様に各セル内で右か左へずれる。
たとえば図１４の行２７４のように１セルの第１行で各
セルの主端子接続点が中心より左へあると、左方に配向
する。たとえば行２７６のように、セルの第２行で各セ
ルの主端子接続点が中心より右へあると、右方に配向す
る。主端子２０４ａ、２０６＆は、図１４のように、行
に垂直に列の形で延びる。上述し、図１５１Ｃ示したよ
うＫ、主端子ストラップは互いの方向へ平行に指がかみ
合うように延びる。各ストラップは図１４でセル２１８
ａと２２０ａにまたがるＴ１ストラップ２０４＆で示し
たように、隣りあうセルの部にまたがるのに十分な幅が
ある。各ストラップは、図１５のようにゲート端子上で
２酸化シリコン層２４６によって絶縁される。図１４に
示すように、主端子ストラップ２０４ａは、その下方に
ある左方配向セル２７８と第１行２７４の部分２８０で
抵抗接触し、次に右方配向セル２１８ａと第２行２７６
のストラップの下にある部分２４８とオーミック接触す
る。
セルの主端子接続点が中心より左へあると、左方に配向
する。たとえば行２７６のように、セルの第２行で各セ
ルの主端子接続点が中心より右へあると、右方に配向す
る。主端子２０４ａ、２０６＆は、図１４のように、行
に垂直に列の形で延びる。上述し、図１５１Ｃ示したよ
うＫ、主端子ストラップは互いの方向へ平行に指がかみ
合うように延びる。各ストラップは図１４でセル２１８
ａと２２０ａにまたがるＴ１ストラップ２０４＆で示し
たように、隣りあうセルの部にまたがるのに十分な幅が
ある。各ストラップは、図１５のようにゲート端子上で
２酸化シリコン層２４６によって絶縁される。図１４に
示すように、主端子ストラップ２０４ａは、その下方に
ある左方配向セル２７８と第１行２７４の部分２８０で
抵抗接触し、次に右方配向セル２１８ａと第２行２７６
のストラップの下にある部分２４８とオーミック接触す
る。
図１２の下部層１０８はドリフト領域１４０とＯ接合部
３００を形成する。下部層１０４はドリフト領域１４０
を含み、真性ｎ型、ｎυの方向へ軽くドーピングされた
半導体材料で形成されている。
３００を形成する。下部層１０４はドリフト領域１４０
を含み、真性ｎ型、ｎυの方向へ軽くドーピングされた
半導体材料で形成されている。
逆方向バイアス接合部３００には手段が講じられ、ドリ
フト領域１４０をほぼ空乏層化＆ＣＬ、そこから移動キ
ャリアをほぼ全て排除し、オフ状態でゲート１３８の下
方にある上部表面の下でこれにそって不要な導電性の反
転を防止するようになっている。これによってオフ状態
での電圧遮断能力が向上する。ドリフト領域１４０の真
性ｎｕ型材料により、接合部３００を介する非常に小さ
い逆バイアスの電位で、ドリフト領域１４０を上部表面
１０６まで空乏化することができる。図１２の実施例で
は、バイアス無効手段が電圧源５０２およびスイッチ３
０４を含む。オフ状態ではスイッチ３０４は閉じる。ソ
ース３０２は接合部５００に逆方向バイアスをかける。
フト領域１４０をほぼ空乏層化＆ＣＬ、そこから移動キ
ャリアをほぼ全て排除し、オフ状態でゲート１３８の下
方にある上部表面の下でこれにそって不要な導電性の反
転を防止するようになっている。これによってオフ状態
での電圧遮断能力が向上する。ドリフト領域１４０の真
性ｎｕ型材料により、接合部３００を介する非常に小さ
い逆バイアスの電位で、ドリフト領域１４０を上部表面
１０６まで空乏化することができる。図１２の実施例で
は、バイアス無効手段が電圧源５０２およびスイッチ３
０４を含む。オフ状態ではスイッチ３０４は閉じる。ソ
ース３０２は接合部５００に逆方向バイアスをかける。
基板１０４は真性ｎｕ型に軽くドーピングされているの
で、ドリフト領域１４（］はほぼ空乏化され、移動キャ
リアはチャネル領域１５４．１３６間でここからほぼす
べて排除される。従りて、単一ドリフト領域１４０は両
方向のオフ状態の遮断電圧を維持するばかりでなく、オ
フ状態の電圧遮断機能の向上にも役立つ。この運出は、
キャリアがないためにこれに沿つて不要な導電性の反転
を防止するからであるＯ 図１５では、基板２１４は真性ｎｕ型へドーピングされ
、ｐ下部層２１６と基板２１４の間の接合部３０６はオ
フ状態でソース３０２によシ逆方向にバイアスされる。
で、ドリフト領域１４（］はほぼ空乏化され、移動キャ
リアはチャネル領域１５４．１３６間でここからほぼす
べて排除される。従りて、単一ドリフト領域１４０は両
方向のオフ状態の遮断電圧を維持するばかりでなく、オ
フ状態の電圧遮断機能の向上にも役立つ。この運出は、
キャリアがないためにこれに沿つて不要な導電性の反転
を防止するからであるＯ 図１５では、基板２１４は真性ｎｕ型へドーピングされ
、ｐ下部層２１６と基板２１４の間の接合部３０６はオ
フ状態でソース３０２によシ逆方向にバイアスされる。
これＫより２５６等の複数の単一ドリフト領域が両方向
でオフ状態の遮断電圧を維持でき、オフ状態での電圧遮
断機能を向上させる。単一ドリフト領域２５６は両方向
のオフ状態の遮断電圧を維持するので、ドリフト領域空
乏層通路の全長を大幅に短縮するが、これがないと、そ
れぞれ１方向のみの遮断電圧を維持する２個の背中合わ
せのドリフト領域が必要である。従りて、本発明はチッ
プの利用効率を向上させ、単位側方面積あたり３個から
４個ＦＥＴを増加させるものである。これによって側方
実装密度が大幅に向上し、さらに単位側方面積あたり、
電力能力のさらに高いＦＥＴを増加させる。
でオフ状態の遮断電圧を維持でき、オフ状態での電圧遮
断機能を向上させる。単一ドリフト領域２５６は両方向
のオフ状態の遮断電圧を維持するので、ドリフト領域空
乏層通路の全長を大幅に短縮するが、これがないと、そ
れぞれ１方向のみの遮断電圧を維持する２個の背中合わ
せのドリフト領域が必要である。従りて、本発明はチッ
プの利用効率を向上させ、単位側方面積あたり３個から
４個ＦＥＴを増加させるものである。これによって側方
実装密度が大幅に向上し、さらに単位側方面積あたり、
電力能力のさらに高いＦＥＴを増加させる。
特許請求の範囲内で種々の変更が可能であることが分る
。
。
（発明の効果）
以上説明したことから明らかなように１本発明は基板と
下部層間の接合部がＦ Ｅ Ｔのオフ状態時逆バイアス
されることにより、チャネル領域間の単一ドリフト領域
を空乏化して移動キャリアの存在をなくすので不要な導
電性タイプの反転がなくなりオフ状態時雨方向の遮断電
圧機能を向上させることができる。
下部層間の接合部がＦ Ｅ Ｔのオフ状態時逆バイアス
されることにより、チャネル領域間の単一ドリフト領域
を空乏化して移動キャリアの存在をなくすので不要な導
電性タイプの反転がなくなりオフ状態時雨方向の遮断電
圧機能を向上させることができる。
まだ、ドリフト領域空乏層通路の全長を短縮するので横
方向単位面積当りの実装密度を向上させることができる
。
方向単位面積当りの実装密度を向上させることができる
。
図１から図１１は従来技術を示す。
図１はＶＭＯ８ＦＥＴの概略断面図である。
図２はＤＭＯ８ＦＥＴの概略断面図である。
図５は多シリコン・ゲートのあるＶＭＯ８ＦＥＴの概略
断面図である。 図４は多シリコン・ゲート（ＨＥＸ ＦＥＴ ）のある
ＤＭＯ８ＦＥＴの概略断面図である。 図５は、ＨＥＸの輪郭を示した、図４の構造の上面図で
ある。 程を概略的に示す断面口で゛ア３゜ 図１１は側方Ｍ０８ＦＥＴの概略断面図でおる。 図１２から図１５は本発明を示す０ 図１２は、本発明に従って製造され、ＥＦＥＴと呼ばれ
る、双方向性横型電力Ｆ’ＥＴ構造の概略断面図である
。 図１３は、上部にマトリックス・アレイで複数の双方向
性ＦＥＴが集積化された半導体チップの概略上面図であ
る。 図１４は、図１３で輪郭を示した部分の拡大図である。 図１５は、図１４の１５−ｌ＋５惺・Ｎレー毎に沿って
見た断面図である。 １０２ ・ＦＥＴ Ｉ Ｑ４−・・基板１０６
・・・上部表面 １０８・・・９層１１０．１１２・
・・ｐタブ領域 １１４．１１６・・・ｎ領域（ソース領域）１１Ｂ、１
２０・・・孔 １２４．１２６・・・中央部１５４．
１５６・・・チャネル領域 １５８・・・ゲート電極 １４０・・・ドリフト領域１
４４．１４６・・・金属部（主電極）１６０．１４８・
・・接合部 ２０２−０゜半導体チップ ２０４・・・主端子２１２
．２１２・・・ゲート端子 ３００．５０６・・・接合部 （ほか１名）
断面図である。 図４は多シリコン・ゲート（ＨＥＸ ＦＥＴ ）のある
ＤＭＯ８ＦＥＴの概略断面図である。 図５は、ＨＥＸの輪郭を示した、図４の構造の上面図で
ある。 程を概略的に示す断面口で゛ア３゜ 図１１は側方Ｍ０８ＦＥＴの概略断面図でおる。 図１２から図１５は本発明を示す０ 図１２は、本発明に従って製造され、ＥＦＥＴと呼ばれ
る、双方向性横型電力Ｆ’ＥＴ構造の概略断面図である
。 図１３は、上部にマトリックス・アレイで複数の双方向
性ＦＥＴが集積化された半導体チップの概略上面図であ
る。 図１４は、図１３で輪郭を示した部分の拡大図である。 図１５は、図１４の１５−ｌ＋５惺・Ｎレー毎に沿って
見た断面図である。 １０２ ・ＦＥＴ Ｉ Ｑ４−・・基板１０６
・・・上部表面 １０８・・・９層１１０．１１２・
・・ｐタブ領域 １１４．１１６・・・ｎ領域（ソース領域）１１Ｂ、１
２０・・・孔 １２４．１２６・・・中央部１５４．
１５６・・・チャネル領域 １５８・・・ゲート電極 １４０・・・ドリフト領域１
４４．１４６・・・金属部（主電極）１６０．１４８・
・・接合部 ２０２−０゜半導体チップ ２０４・・・主端子２１２
．２１２・・・ゲート端子 ３００．５０６・・・接合部 （ほか１名）
Claims (13)
- （１）ｐ又はｎのいずれか一方の導電性タイプを持つ半
導体材料でできた第１ソース領域と、該第１ソース領域
との接合部を形成し、前記半導体材料と異なる他方の導
電性タイプを持つ半導体材料でできた第１チャネル領域
と、前記一方の導電性タイプに軽くドーピングされ、該
第１チャネル領域との接合部を形成し、半導体材料でで
きた単一ドリフト領域と、該ドリフト領域との接合部を
形成し、 前記他方の導電性タイプの半導体材料でできた第２チャ
ネル領域と、 該第２チャネル領域との接合部を形成し、 前記一方の導電性タイプの半導体材料でできた第２ソー
ス領域と、 前記第１および第２チャネル領域の近傍に配置され、該
第１および第２チャネル領域の少なくとも一部の導電性
タイプを反転させるのに十分な強度の電界を形成する電
位の印加に適したゲート電極手段とを備えており、 いずれかの極性の電圧を前記第１および第２ソース領域
に印加した時、該ゲート電極手段の電位が制御された状
態で前記ソース領域間にそれぞれ対応する各方向へ電流
を流すことができ、 前記単一ドリフト領域が両方向のオフ状態での遮断電圧
を維持してドリフト領域空乏層通路の全長を大幅に短縮
し、更に 該ドリフト領域との接合部を形成し、前記他方の導電性
タイプの半導体材料でなる下部層と、 該チャネル領域間の前記単一ドリフト領域をほぼ空乏化
し、そこからの移動キャリアをすべて実質的に排除し、
オフ状態時、前記チャネル領域間に沿って不要な導電性
タイプの反転を防止して電圧遮断機能を向上させるため
の前記接合部に逆バイアスをかける手段とを具備してな
る双方向性電力ＦＥＴ。 - （２）チャネル領域が、該チャネル領域間をＦＥＴの上
部表面へと上方へ延びるドリフト領域によって横方向に
一定間隔で区分されることを特徴とする特許請求の範囲
第１項に記載した双方向性電力ＦＥＴ。 - （３）ソース領域が上部表面に沿って一定間隔で配置さ
れ、チャネル領域およびドリフト領域が該ソース領域間
に配置されることを特徴とする特許請求の範囲第２項に
記載した双方向性電力ＦＥＴ。 - （４）チャネル領域が他方の導電性タイプの各タブ領域
の一部であって、少なくとも各ソース領域の周辺の一部
に横に延び、かつ一対の主電極が各ソース領域とそれに
対応した各タブ領域に接続されて、ソースおよびチャネ
ル領域の各々にオーミック的に短絡していることを特徴
とする特許請求の範囲第３項に記載した双方向性電力Ｆ
ＥＴ。 - （５）ゲート電極手段が、上部表面に沿って横に延び、
該表面上で絶縁層により一定間隔で配置された連続ゲー
ト電極で構成され、該ゲート電極が第１チャネル領域、
次にドリフト領域、さらに第２チャネル領域を通って延
びることを特徴とする特許請求の範囲第４項に記載した
双方向性電力ＦＥＴ。 - （６）上部表面を持つ一方の導電性タイプの半導体材料
でできた基板と、 該上部表面に沿った基板内に他方の導電性タイプをもつ
第１タブ領域と、 該上部表面に沿って横に一定間隔で配置された該第１タ
ブ領域内の一方の導電性タイプをもつ第１および第２ソ
ース領域部と、 該第１タブ領域から該上部表面に沿って横に一定間隔で
配置された基板内の他方の導電性タイプをもつ第２タブ
領域と、 該上部表面に沿って横に一定間隔で配置された該第２タ
ブ領域内の一方の導電性タイプをもつ第３および第４ソ
ース領域部と、 一方の導電性タイプに軽くドーピングされた半導体材料
でなり、該第１、第２タブ領域間の該基板に形成され、
該第１タブ領域との接合部と該第２タブ領域との接合部
を形成し、両方向のオフ状態での遮断電圧を維持してド
リフト領域空乏層通路の全長を短縮するとともに横方向
実装密度を増大させ、さらにＦＥＴの集積を可能にし、
単位側方面積あたりの電力機能を向上させる第１単一ド
リフト領域と、 該単一ドリフト領域間に第５、第６および 第７、第８等のソース領域部と第２等の単一ドリフト領
域を持つ該基板内の第３、第４等のタブ領域と、 該上部表面上で絶縁されて一定間隔で配置され、該第２
ソース領域部と基板間の該第１タブ領域の一部を通過し
て延び、次に該第１、第２タブ領域間の該基板の一部、
さらに該基板と第３ソース領域部間の該第２タブ領域の
一部を通過する第１ゲート電極と、 該上部表面上で絶縁されて一定間隔で配置され、該第４
ソース領域部と基板間の該第２タブ領域の一部を通過し
て延び、次に該第２、第３タブ領域間の該基板の一部、
さらに該基板と第５ソース領域部間の該第３タブ領域の
一部を通過する第２ゲート電極と、 第３、第４等のゲート電極と、 該第１、第２ソース領域部および両ソース領域部間の該
第１タブ領域の一部にオーミック接続した第１主電極と
、 該第３、第４ソース領域部および両ソース領域部間の該
第２タブ領域の一部にオーミック接続した第２主電極と
、 第３、第４等の主電極と、 該第１ゲート電極の一定のゲート電位が一定の極性のキ
ャリアを誘引して該第１、第２チャネル領域を一方の導
電性タイプに反転して電流が該第１、第２主電極間でい
ずれの方向にも流れ得るようにしてある前記上部表面に
沿った第１チャネル領域で構成された該基板と第２ソー
ス領域部間の該第１タブ領域の一部と、該上部表面に沿
った第２チャネル領域で構成された該第３ソース領域と
基板間の該第２タブ領域の一部と、 該第２ゲート電極の一定のゲート電位が一 定の極性のキャリアを誘引して該第３、第４チャネル領
域を一方の導電性タイプに反転し、電流が該第２、第３
主電極間でいずれの方向にも流れ得るように、第３チャ
ネル領域で構成された該基板と第４ソース領域部間の該
第２タブ領域の一部と、第４チャネルで構成された該第
５ソース領域部と基板間の該第３タブ領域の該一部等と
、で構成される双方向性電力ＦＥＴ。 - （７）各ゲート電極と互にオーミック接続されたゲート
端子手段と、 第１、第３、第５等の主電極と互にオーミック接続され
た第１主端子手段と、 第２、第４等の主電極と互にオーミック接続された第２
主端子手段とからなる特許請求の範囲第６項に記載した
双方向性電力ＦＥＴ。 - （８）第１、第２主端子手段が交流負荷ラインを介して
接続可能で、 ゲート端子手段がゲート電位源に接続可能であって、 該ゲート端子手段が該交流ラインの第１半サイクル時に
一方の主端子手段から見て正となり、該交流ラインの第
２半サイクル時に他方の主端子手段から見て正となり、 該交流ラインの第１半サイクル時に、電流が他方の主端
子手段から、奇数次のソース領域、偶数次のチャネル領
域、タブ領域間を上方へ延びる基板の一部、奇数次の該
チャネル領域、偶数次の該ソース領域を通って、一方の
主端子手段へ流れ、 該交流ラインの第２半サイクル時に、電流が一方の主端
子手段から、偶数次の該ソース領域、奇数次の該チャネ
ル領域、該タブ領域間を上方へ延びる該基板の一部、偶
数次の該チャネル領域、奇数次の該ソース領域を通りて
、他方の主端子手段へ流れることを特徴とする特許請求
の範囲第７項に記載した双方向性電力ＦＥＴ。 - （９）一方の導電性タイプをもつ基板で構成された半導
体チップと、 基板上にその上部表面に沿ってマトリックス・アレイを
形成する横に一定間隔で配置された複数のセルと、次の
右隣りのセルの左方部とともに横型ＦＥＴを形成する右
方部を持つ各該セルと、次の左隣りのセルの右方部とと
もに横型ＦＥＴを形成する左方部を持つ各該セルと、一
方の導電性タイプに軽くドーピングされた半導体材料で
でき、各該セル間の該基板で形成され、両方向のオフ状
態での遮断電圧をそれぞれ維持してドリフト領域空乏層
通路の全長を短縮し、横方向単位面積当りの実装密度を
増大させる複数の単一ドリフト領域と、上方に延びる中
間タブ領域部を該上部表面で代替セルの中間タブ領域部
と相互にオーミック接続させる第１主端子手段と、 残りの代替セルであるとともに上方に延び る該中間タブ領域部を相互にオーミック接続する第２主
端子手段と、 該基板の上部表面上でワッフル状のパターン内で絶縁さ
れ、それぞれ左方セルの右方ＦＥＴチャネル、次に該セ
ル間を上方に延びる該基板の一部、さらに右方セルの左
方ＦＥＴチャネルの上にあってそれを介して延び、同様
に下方で該基板の上へ延びる部分がワッフル状のパター
ンを形成して該マトリックス・アレイ内で該セルの行と
列を分離するゲート端子手段から構成される複数横型Ｆ
ＥＴの集積化構造を有する双方向性電力ＦＥＴであって
、各セルが、 該基板内で他方の導電性タイプをもち、横方向次に上部
表面へ上方に延びて、該基板との左右の接合部を限定す
る左右の境界を形成するタブ領域と、 該タブ領域内で一方の導電性タイプをもち、横方向、次
に上部表面へ上方に延びて、該タブ領域の左右の上方拡
張部との左右の接合部を限定するソース領域手段と、 該上部表面のすぐ下方で左右のＦＥＴチャネルを形成す
る該タブ領域の左右の該拡張部と、 該タブ領域の中間部が左右の該ソース領域部間の該上部
表面へと上方に延びるようにと、互いの方向へ延びて次
に該上部表面へと上方へ延びる左右の該ソース領域部と
からなることを特徴とする双方向性電力ＦＥＴ。 - （１０）上方へ延びる中間タブ領域部がセルの中央から
いずれか一方へずれ、かつ主端子接続点も同様に各セル
内でいずれか一方へずれセルの第１行では、各セルの主
端子接続点が中心の左方で、左方配向となり、 セルの第２行では、各セルの主端子接続点が中心の右方
で右方配向となることを特徴とする特許請求の範囲第９
項に記載した双方向性電力ＦＥＴ。 - （１１）第１、第２主端子手段が行に垂直となる列状に
延び、該第１、第２主端子手段が複数の端子手段により
指がかみ合うように互いの方向へ平行に延び、各ストラ
ップが行を介して垂直に延びて各行の隣接するセルの部
分に跨がるほどの幅があり、各ストラップがゲート端子
手段上で絶縁され、特定のストラップが第１行でその下
の左方配向セルとオーミック接続し、次に第２行でその
下の右方配向セルとオーミック接続することを特徴とす
る特許請求の範囲第１０項に記載した双方向性電力ＦＥ
Ｔ。 - （１２）ゲート端子手段が一定の極性キャリアを誘引し
、一定のゲート電位に応じてチャネル領域を一方の導電
性タイプに反転し、電流が第１、第２主端子手段間をい
ずれの方向にも流れ得ることを特徴とする特許請求の範
囲第１１項に記載した双方向性電力ＦＥＴ。 - （１３）主端子手段が交流負荷ラインを介して接続可能
で、 ゲート端子手段がゲート電位源に接続可能であり、 該ゲート端子手段は、該交流ラインの第１半サイクル時
に該第１主端子手段から見て正となり、該交流ラインの
第２半サイクル時に該第２主端子手段から見て正となっ
ており、該交流ラインの第１半サイクル時に、電流が該
第２主端子手段から、右方セルの左方ソース領域部、右
方セルの左方ＦＥＴチャネル、該セル間の該基板の該上
方拡張部、左方セルの右方ＦＥＴチャネル、左方セルの
右方ソース領域部を通って該第１主端子手段へ流れ、該
交流ラインの第２半サイクル時に、電流が該第１主端子
手段から、左方セルの右方ソース領域部、左方セルの右
方ＦＥＴチャネル、セル間の該基板の上方拡張部、右方
セルの左方ＦＥＴチャネル、右方セルの左方ソース領域
部を通って該第２主端子手段へ流れることを特徴とする
特許請求の範囲第１２項に記載した双方向性電力ＦＥＴ
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67237984A | 1984-11-16 | 1984-11-16 | |
| US672379 | 1984-11-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125088A true JPS61125088A (ja) | 1986-06-12 |
Family
ID=24698300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60168458A Pending JPS61125088A (ja) | 1984-11-16 | 1985-07-30 | 双方向性電力ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0185837A1 (ja) |
| JP (1) | JPS61125088A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977569A (en) * | 1996-09-24 | 1999-11-02 | Allen-Bradley Company, Llc | Bidirectional lateral insulated gate bipolar transistor having increased voltage blocking capability |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199774A (en) * | 1978-09-18 | 1980-04-22 | The Board Of Trustees Of The Leland Stanford Junior University | Monolithic semiconductor switching device |
| US4574209A (en) * | 1982-06-21 | 1986-03-04 | Eaton Corporation | Split gate EFET and circuitry |
-
1985
- 1985-06-25 EP EP85107804A patent/EP0185837A1/en not_active Withdrawn
- 1985-07-30 JP JP60168458A patent/JPS61125088A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0185837A1 (en) | 1986-07-02 |
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