JPH033390B2 - - Google Patents

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JPH033390B2
JPH033390B2 JP56140465A JP14046581A JPH033390B2 JP H033390 B2 JPH033390 B2 JP H033390B2 JP 56140465 A JP56140465 A JP 56140465A JP 14046581 A JP14046581 A JP 14046581A JP H033390 B2 JPH033390 B2 JP H033390B2
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semiconductor device
layer
layered
layer portion
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Maria Yosefu Baesu Henrikasu
Arunorudasu Atsuperusu Yohannesu
Uiremu Rudeikuhyuitsue Adorianusu
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Publication of JPH033390B2 publication Critical patent/JPH033390B2/ja
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Description

【発明の詳細な説明】 本発明は、第１導電形の基板領域と、該基板領
域上に備えられた表面に隣接する層状半導体領域
とを具える半導体本体を有し、前記層状半導体領
域はその少なくとも一部の厚さにおいて第２導電
形であつて前記基板領域とｐ−ｎ接合を形成して
おり、前記層状半導体領域の表面に半導体回路素
子の少なくとも一つの区域を備えており、前記層
状半導体領域の第２導電形の、原子／単位表面積
での全体の正味のドーピング量を、前記ｐ−ｎ接
合に逆方向電圧を印加した時このｐ−ｎ接合の降
伏電圧より低いある電圧で少なくとも前記層状半
導体領域の一部分内にこのｐ−ｎ接合から前記層
状半導体領域の表面まで空乏区域が延在するよう
な少ない量となしてある半導体装置に関するもの
である。
ここで、“正味のドーピング量（nett doping）”
とは代数学的意味で理解すべきであつて、例えば
ｎ形領域は正のｎ形ドーピング濃度を有している
がしかし負のｐ形ドーピング濃度を有していると
もいえる。
さらに、動作状態において、例えば基板に平行
に流れる電流のために、前記ｐ−ｎ接合を横切る
全ての点で同一逆電圧が存在する必要はない点に
留意すべきである。
このような電流によつて生ずる電圧降下のた
め、例えば、層状半導体領域は逆電圧が高い場所
では表面にまで完全に空乏化されかつ逆電圧が低
い場所では表面にまで完全には空乏化されない状
態が生じ得る。本質的には空乏化は表面電界強度
（surface field strength）が高い場所での層状半
導体領域の厚さ全体にわたつて生ずるべきであ
る。
前述した種類の半導体装置（いわゆる
“RESURF”装置、尚“RESURF”とは“低減
された表面電界（Reduced Surface Field）”の
略称である）は刊行物：「Philips Journal of
Research」、Vol.35、No.１、1980、pp.1〜13の記
載から既知である。
かかる装置は本願人によるオランダ国特許出願
第7800582号、第7807834号及び第7807835号及び
対応する米国特許出願第004003号及び第004004号
にも記載されている。これら既知装置の層状半導
体領域はほぼ均質にドーピングされている。
前述の刊行物にも記載されているように、前述
した種類の半導体装置中のｐ−ｎ接合の降伏電圧
は著しく高いかも知れず、（ｐ−ｎ接合が平らで
かつ無限に伸びているとみなした）一次元的に計
算された値に極めて近いか又はこれに等しいかも
知れない。その原因はｐ−ｎの接合の逆方向電圧
が高いと、表面での電界強度は層状領域の完全な
空乏化によつて著しく低減することである。
しかしながら、層状領域の正味のドーピング量
は比較的少なくなければならないので、斯様な半
導体装置の、均質にドーピングされた層状領域を
経て電流を流がす能力はやや小さい。ドーピング
濃度を高めることはこの場合の解決策とはならな
い。なぜならばその場合には高電圧であつても層
状領域を最早完全に空乏化することが出来ず、従
つてｐ−ｎ接合の降伏電圧を低減してしまうから
である。
上述した既知装置の他の欠点は、第１導電形の
活性区域（例えばトランジスタのベース区域）が
層状半導体領域中に存在するときは、ある情況の
下では基板領域から前記活性区域まで空乏区域が
拡がるいわゆるつきぬけ現象が生じてしまうこと
である。この現象は特にエミツタホロワへの応用
の際に生じる。
さらに、加えて、前述した既知装置ではエピタ
キシヤル層のドーピングと厚さの変化が容易に生
じこれが電気特性に重大な影響を及ぼし得るの
で、これら既知装置の再現性が度々困難となる。
本発明の目的の一つは既知装置に生ずる前述し
た欠点を無くすか少なくとも著しく減少させるこ
とにある。
従つて、本発明の目的は装置中に生じて表面に
平行に層状領域を経て流れる電流に対する抵抗を
既知の構造の“RESUR”装置における抵抗より
も著しく低減させてありしかも“つきぬけ現象”
の生ずるおそれを無くしたような前述した種類の
半導体装置を提供するにある。
本発明は特にこの目的の達成は層状領域の厚さ
方向における適切なドーピングプロフイールを使
用することによつて図ることができるという事実
の認識に基づいて成されたものである。
従つてこの目的の達成のため、本発明は、第１
導電形の基板領域と、該基板領域上に備えられた
表面に隣接する層状半導体領域とを具える半導体
本体を有し、前記層状半導体領域はその少なくと
も一部の厚さにおいて第２導電形であつて前記基
板領域とｐ−ｎ接合を形成しており、前記層状半
導体領域の表面に半導体回路素子の少なくとも一
つの区域を備えており、前記層状半導体領域の第
２導電形の、原子／単位表面積での全体の正味の
ドーピング量を、前記ｐ−ｎ接合に逆方向電圧を
印加した時このｐ−ｎ接合の降伏電圧より低いあ
る電圧で少なくとも前記層状半導体領域の一部分
内にこのｐ−ｎ接合から前記層状半導体領域の表
面まで空乏区域が延在するような少ない量となし
てある半導体装置において、前記層状半導体領域
のうち少なくとも前記の一部分が、前記の層状半
導体領域の前記の表面に垂直な方向で、互いに異
なる平均的な正味のドーピング濃度とした少なく
とも２つの層部分を具えていることを特徴とす
る。
本発明を使用することによつて、横方向電流が
装置に生ずる場合には、全体のドーピング量の大
部分をこれら電流を通す層部分中に与え、よつて
電気抵抗を著しく低減させることが出来ると共に
その場合であつても全体の正味のドーピング量は
非常に少ないので層状領域の完全な空乏化をｐ−
ｎ接合の降伏電圧よりも十分に低い逆方向電圧で
達成することが出来る。
その上さらに、本発明を使用する場合には、表
面領域に隣接する層部分に層状領域の残りの部分
よりも高い平均的なドーピング濃度を与えること
によつて、上述したような基板領域からの“つき
ぬけ現象”の生ずるおそれを回避することが出来
る。
本発明の特に重要な他の好適実施例によれば、
層状半導体領域は前記基板領域に隣接した第２導
電形の少なくとも１個の第１層部分と、該第１層
部分の上に備えられた第１導電形の少なくとも１
個の第２層部分とを具え、第１導電形の層部分は
前記基板領域の電位とほぼ等しい電位の部分に接
続されており、さらに表面に隣接した上側層部分
自体を前記ｐ−ｎ接合に印加された降伏電圧より
も低いある電圧で、完全に空乏化せしめるための
手段を備えるようになすことが出来る。その結
果、基板領域に隣接する層部分の平均ドーピング
濃度を基板領域から表面にまで唯一の導電形を有
している層状領域の場合におけるよりも一層高く
選定し得る。それは少なくとも１個の層部分が２
つの平行なｐ−ｎ接合又はｐ−ｎ接合部分間に存
在するために、この層部分が少なくとも２つの側
部から空乏化されるためである。この実施例を、
交互に導電形の異なる順次に重ねた数個の層部分
から成り、第２導電形の層部分を、例えば半導体
区域を経てほぼ同一の電位の部分に相互に接続さ
せて成る層状半導体領域に拡張することが出来
る。前述した上側層部分はこの明細書では最終の
ｐ−ｎ接合と表面との間の層部分を意味するもの
と解する。
前述の手段は好ましくは最終層部分の十分に低
いドーピング濃度に存する。このようにする代わ
りに、上側層部分から分離されかつこの上側層部
分の下側にある層部分の電位にほぼ等しい電位に
接続されたフイールド電極を用いることも出来
る。
この第１導電形の層部分を基板領域とほぼ同じ
電位にする簡単な方法は第１導電形の半導体区域
（例えば前述した分離領域）によつて前述の層部
分を基板領域に接続することである。しかしなが
ら、他の方法を用いることも出来ること明らかで
ある。“ほぼ同じ電位”とはこの場合には最大で
も数ｐ−ｎ接合拡散電圧（数ボルト）の電位差を
意味するものである。
ある応用の場合には、層状領域が基板に隣接し
ている第２導電形の第１層部分をその上に存在す
る第１導電形の表面に隣接している第２層部分か
ら成る場合には、第２層部分を局部的にさえぎる
ようにすることが有益となり得る。
特に高い表面電界強度が層状半導体領域の縁で
生ずるような装置では、異なる正味のドーピング
濃度をもつた前述の層部分が半導体領域の縁にま
で延在するようになすのが好ましい。
多くの“RESURE”装置の場合のように、本
発明は、基板領域に隣接する層状領域の少なくと
も第２導電形の部分のドーピング濃度を基板領域
のドーピング濃度よりも高くした場合に、最も関
係がある。
以下、図面につき本発明の実施例を説明する。
尚、図は概略的に示したものであつて実際の寸法
に比例した寸法で示したものではない。さらに一
般に対応する部分には同一参照番号を付して示
す。また、同一導電形の半導体領域には同一方向
の斜線を付して示す。
第１，３，４，６，８及び９図において、表面
上の、接触窓が設けられる酸化物層は図示の簡単
化のため省略してある。
第１図は本発明による半導体装置の一部分を断
面として示す部分的斜視図である。半導体本体１
この例では珪素は第１導電形（この場合にはｐ形
となる）の基板領域４及びこの領域上に存在しか
つ表面２に隣接している層状半導体領域３とを具
えている。この層状領域３のうち少なくとも基板
領域４に隣接している部分をｎ形としかつ、この
例では、約4.5×1014原子／cm3のドーピング濃度
（抵抗率約30Ω・cm）を有する基板領域よりもさ
らに高濃度にドーピングされている。この例で
は、層状領域３全体がｎ導電形であり、この領域
と基板領域４とでｐ−ｎ接合５を形成している。
層状半導体領域３の島状部分３Ａの横方向を分
離領域６によつて制限し、この例ではこの分離領
域を表面２から層状領域３の厚さ全体にわたり延
在しているｐ形半導体区域によつて形成する。
この島状領域内には半導体回路素子を設ける
が、この場合にはこの回路素子をｎ形ソース及び
ドレイン区域７及び８とｐ形ゲート電極区域９と
を有する接合形電界効果トランジスタ（JFET）
として得る。層状半導体領域３の全体のｎ形の正
味ドーピング量（overall ｎ−type nett
doping）、すなわち、領域３の厚さ全体にわたる
単位表面積当りの全体のドナー原子数から全体の
アクセプタ原子数を引いた量は非常に少なくｐ−
ｎ接合５に逆方向に電圧を印加した時、降伏電圧
よりも低い電圧において既に空乏区域が基板４か
ら表面２までへと領域３の厚さ全体にわたつて延
在するほどのものである。この場合には、この正
味のドーピング量は1.2×1012原子／cm2である。
その結果、ｐ−ｎ接合に高い逆方向電圧を印加す
ると、前述した刊行物に十分に説明されているよ
うに、表面２での電界強度が著しく低減する。そ
の結果、ｐ−ｎ接合５の降伏電圧を著しく高い値
とすることが出来、この場合、ｐ−ｎ接合の降伏
電圧は分離領域６と領域３Ａとの間のｐ−ｎ接合
の縁での表面降伏によつてではなく基板のドーピ
ング量によつて実質的に定まる。
領域３のドーピング量が均一であるときは、前
述した空乏状態の結果抵効率は比較的高い。この
例では領域３の全体の厚さは約2.5μｍであり、ド
ーピングが均一である場合に全体のドーピング量
が1.2×1012原子／cm2とすると、この領域は4.8×
1015原子／cm3のドーピング濃度をもたらしこれは
約1.2Ω・cmの抵抗率に対応する。
このような高抵抗率によつて、電界効果トラン
ジスタの導通状態において、ゲート電極区域９と
基板領域４との間のチヤンネル領域中に不所望に
高い直列抵抗を生じ得る。
この欠点を除去するか又は少なくとも著しく低
減させるため、本発明によれば領域３を均質なド
ーピングとしない。この領域３を、第１図に示す
ように、破線１０によつて分離される２つの重ね
られた層部分３Ａ１及び３Ａ２に分割することが
出来る。この場合、層部分３Ａ１は層部分３Ａ２
よりも高い平均的な正味のドーピング濃度を有し
ている。従つて島状領域３Ａは表面に垂直な方向
に不均質なドーピング・プロフイルを有する。こ
の例では、層部分３Ａ１の厚さを1.4μｍ、層部分
３Ａ２の厚さを1.1μｍとしている。層部分３Ａ１
の平均ドーピング濃度は7.2×1015原子／cm3（全
体のドーピング量は1012原子／cm2）であり、層部
分３Ａ２の平均ドーピング濃度は1.8×1015原
子／cm3（全体のドーピング量は２×1011原子／
cm2）である。従つて既に説明したように、領域３
の全体の、正味のドーピング量は1.2×1012原
子／cm2であるが、層部分３Ａ１の平均ドーピング
濃度は均質にドーピングした場合よりも著しく高
い。このように、ソース及びドレトン電極間で電
流が流れるところの層部分３Ａ１中に、全ドーピ
ング量のうちのより多くの部分を集中させること
によつて、直列抵抗を著しく低減することが出来
る。
この不均質なドーピング濃度を種々の既知方法
で得ることが出来る。第一実施例によれば、層部
分３Ａ１および３Ａ２を夫々エピタキシヤル成長
層で形成することが出来る。第２実施例によれ
ば、表面の下側のある距離のところに最大濃度が
存在するように一回のイオン・インプランテーシ
ヨンによつて或いは順次の複数回のイオン・イン
プランテーシヨン・ステツプによつて、層状領域
３の不均質なドーピングを得ることが出来る。さ
らにはまた、例えば、砒素がインプランテーシヨ
ンされた層部分３Ａ１とその上にエピタキシヤル
成長によつて得たより低くドーピングされた層部
分３Ａ２とを有する組合わせを使用してもよい。
所要に応じ拡散法を用いてもよい。所望の不均質
なドーピング・プロフイルを得る方法は本発明に
とつて重要ではなく当業者が既知の利用可能な方
法から適当に選択出来る。
この例では、基板中に砒素イオンのインプラン
テーシヨンを行ない、その後にこれら砒素イオン
を通常の熱処理によつて活性化しかつ結晶の損傷
を取り除く。次に、普通のエピタキシヤル成長法
を用いるが、このようにして得られたインプラン
テーシヨンされた表面層上に1.1μｍの厚さのｎ形
珪素層３Ａ２をエピタキシヤル堆積させる。次に
普通の方法でp+分離拡散領域６を設け、次にｐ
形ゲート電極区域９及びｎ形ソース及びドレイン
区域７及び８を別個の拡散工程で設け、これらの
全てを約1.1μｍの深さにまで設ける。
図示の簡略化のため、第１図を対称的に示して
いるが、図面のスペースを節約するため、ゲート
電極区域９とソース区域７との間の距離を、ゲー
ト電極区域と高電圧で作動されるドレイン区域８
との間の距離よりも、短かくしてある。ソース区
域からドレイン区域の方向にみて、分離区域６と
ソース区域７との間の距離は約10μｍ、ソース区
域７とゲート電極区域９との間の距離は5μｍ、
ゲート電極区域とドレイン区域８との間の距離は
30μｍ及びドレイン区域８と分離区域６との間の
距離も30μｍであつた。またソース区域からドレ
イン区域の方向におけるソース及びドレイン区域
７及び８、及びゲート電極９の寸法は夫々10μｍ
であつた。
第２図はゲート電圧ゼロの状態でのドレイン電
流をソース及びドレイン区域間の電圧の関数とし
て示した電気特性曲線図である。曲線Ａは第１図
の電界効果トランジスタに対する特性を示す。ピ
ンチオフ電圧VPは6.7Vである。曲線Ｂは寸法及
びピンチオフ電圧は同じであるが1.2×1012原
子／cm2の全体のドーピング量で均質にドーピング
された層状領域３を有している電界効果をトラン
ジスタに対する特性を示す。このように本発明に
よるドーピング・プロフイールを使用することに
よつて、層状領域３の厚さを同一のままにして、
飽和電流が210ｍＡにから300ｍＡに上昇すること
がわかつた。これら両者の場合において、ソース
−ドレイン降伏電圧は約430Vであつて一次元的
に計算された降伏電圧の理論値450Vに近い。こ
れは層状領域３が前述の降伏電圧に達するかなり
前に完全に空乏化されるからである。
前述した実施例においては、エピタキシヤル層
３Ａ２を使用しているけれども、ドーピングをイ
ンプランテーシヨンされた層３Ａ１中に主として
集中させているために、この層の厚さ及びドーピ
ングの局所的変化は均質にドーピングされたエピ
タキシヤル層状領域の場合におけるよりも特性
（ピンチオフ電圧、飽和電流）に与える影響は比
較的小さい。
第３図に断面図として線図的に示したような構
造の電界効果トランジスタによつて、さらに良好
な結果を得ることが出来る。この構造は第１図の
構造と実質的に同一であるが、相違する点は層状
領域３Ａのどの箇所においても同一導電形を有し
ているというのではなく、ｐ形領域４と隣接した
ｎ導電形の第１層部分３Ａ１と、その上に横たわ
つているｐ導電形の第２層部分３Ａ２から成つて
おり、これら両層部分３Ａ１および３Ａ２がｐ−
ｎ接合を形成する点にある。この第２層部分３Ａ
２は表面２と隣接し、従つて上側層部分を形成す
る。この層部分３Ａ２は分離領域６を経て基板領
域４に接続されており、従つてこの層部分はこの
基板領域とほぼ同電位にある。層部分３Ａ１及び
３Ａ２を組合わせた層部分３Ａの全体にわたるｎ
形の正味の全ドーピング量（原子／cm2）は非常に
少ないので、ｐ−ｎ接合５に逆方向電圧を印加し
た時この接合５の層部分３Ａ１及び３Ａ２が、こ
のｐ−ｎ接合５の降伏電圧よりも低いある電圧で
表面２まで完全に空乏化される。このｎ形層部分
３A1はｐ−ｎ接合５及びｐ−ｎ接合３１の両方
から空乏化されると共にｐ−ｎ接合３１及び５を
接続するｐ−ｎ接合３２から横方向に空乏化され
る。上側層部分３Ａ２はｐ−ｎ接合３１からのみ
空乏化される；これがため、好ましくは、この層
部分３A2自体もまたこの層が降伏電圧よりも低
いｐ−ｎ接合５，３２，３１に対する逆方向電圧
で十分に空乏化されるようなｐ形の、低ドーピン
グ量を有すべきである。また、上側層部分３Ａ２
を、この層３Ａ２とは絶縁層１０１によつて分離
されかつ下側層部分３Ａ１とほぼ同電位の例えば
区域８に接続されているフイールド電極（field
electrode）100によつて、層部分の下側からのみ
ならず上側からも空乏化するようになすことも可
能である。この構成を第３図に破線によつて示し
てある。
この電界効果トランジスタでの出発材料をｐ形
ドーピング濃度が５×1014原子／cm3の基板とし
た。厚さが約5μｍでかつ平均ドーピング濃度が
９×1015原子／cm3であるｎ形エピタキシヤル層を
基板に堆積させた。このエピタキシヤル層中に、
3.1×1012イオン／cm2の量の硼素のインプランテ
ーシヨンにより、3μｍの深さのｐ形層を形成し
た。従つて層部分３A1の厚さは約2μｍであり、
その全体の、ｎ形の正味のドーピング量（ドーピ
ング濃度（原子／cm3）に厚さｄ（cm）を掛け合わ
せた量）は約1.8×1012ドナー原子／cm2である。
この層部分３A2の厚さは約3μｍであり、その全
体のｐ形の正味のドーピング量は3.1×1012−（３
×10-4）・（９×1015）＝４×1011原子／cm3であり、
その平均的な正味のｐ形のドーピング濃度は
3.1×1012／３×10-4−９×1015＝1.3×1015原子／cm3
である。
層部分３Ａ１及び３Ａ２が一緒になつた全体の、
ｎ形の正味のドーピング量は1.8×1012−４×1011
＝1.4×1012原子／cm2であり、これは十分に小さ
くて空乏化条件を満たすものである。
ｎ形ソース及びドレイン区域７及び８、及びｐ
形電極区域９を、例えば拡散又はイオンインプラ
ンテーシヨンによつて設けることが出来、その場
合区域７及び８のしみ込みの深さを層部分３Ａ２
の厚さに少なくとも等しくする必要がある。
下側層部分すなわち第１層部分３Ａ１と上側層
部分すなわち第２層部分３Ａ２とを組合わせた層
部分３Ａのドナー原子／cm2での全体のドーピング
量を決定する際に第２層部分３Ａ２のドーピング
量が負の符号をもつようにするため第２層部分３
Ａ２を第１層部分３Ａ１の導電形とは反対の導電
形となし、及び第１層部分３Ａ１をいくつかの側
部から空乏化するので、第１層部分３Ａ１の平均
ドーピング濃度を両層部分３Ａ１及び３Ａ２が同
一導電形を示す場合におけるよりも高いかも知れ
ない。第３図のタイプの電界効果トランジスタは
第２図のＡ及びＢで示す曲線に対応する電界効果
トランジスタと同一のピンチオフ電圧を有してお
りかつ同じ降伏電圧及び幾何的形状配置をもつて
おり、この電界効果トランジスタの特性を第２図
に曲線Ｃで示す。この場合の飽和電流は400ｍＡ
である。
本発明は電界効果トランジスタに限定されるも
のではなくバイポーラ半導体装置にも適用出来
る。第４図は、例えば、ベース、エミツタ及びコ
レクタ接続部Ｂ，Ｅ及びＣを有するバイポーラ高
電圧トランジスタを示す。このコレクタ区域をｎ
導電形の、島状のかつ層状の半導体領域３Ａによ
つて形成し、この領域３Ａを低ドープトｐ形基板
領域４上に位置させると共にこの領域３Ａをｐ形
分離区域６によつて囲んでいる。ｐ導電形ベース
区域４１を分離区域６に接続する。ｎ形エミツタ
区域４２をこのベース区域４１中に設け、ｎ形領
域３Ａを高ドープトｎ形コレクタ接触区域４３に
よつて接触させる。この領域３Ａの全体の正味の
ドーピング量は著しく少ないのでこの領域は降伏
電圧よりも低いｐ−ｎ接合５に対する逆方向電圧
において既にこの接合５から表面２まで完全に空
乏化される。領域３Ａに均質にドーピングを行な
う斯様なバイポーラトランジスタは前述の刊行物
「Philips Journal of Research」の第５図に記載
されている。斯様なトランジスタによればコレク
タ・ベース降伏電圧は高くこれは基板領域４のド
ーピング量（doping）によつて実質的に定まる。
空乏化条件によつて要求されるコレクタ領域の
比較的低いドーピング量のために、コレクタ接触
区域４３と、ｐ−ｎ接合５に隣接するコレクタ領
域の一部を経たベース区域４１の下側のコレクタ
領域３Ａとの間の抵抗はやや大きく、従つてこの
タイプの既知トランジスタは電流を流す能力が比
較的小さい。さらに追加して、ｎ形コレクタ領域
３Ａがｐ形基板領域４よりも高い正の電圧にある
ような回路の適用例、例えば、エミツタホロワ回
路の場合には、ベース区域４１とコレクタ接触区
域４３との間の領域３Ａが表面２まで空乏化され
る前に、ベベース区域４１と基板４との間の領域
３Ａがｐ−ｎ接合５から（つきぬけ現象により）
完全に空乏化することが出来、その結果降伏電圧
が低減される。
本発明によれば、第１図の実施例に示した様に
コレクタ領域３Ａを２つの層部分３Ａ１及び３Ａ
２から形成し、これら両層部分をｎ導電形とする
が、電流が流れる基板隣接層部分３Ａ１はその上
側の層部分３Ａ２よりも高い平均質な正味のドー
ピング濃度を有している。その結果、コレクタ直
列抵抗は低減されているが、降伏電圧はコレクタ
領域３Ａを均質にドーピングした場合とほぼ等し
い高い値に留まつておりかつ“つきぬけ現象”の
生ずるおそれを回避し得る。所望の電流利得に従
がつて本発明の範囲内で厚さ及びドーピング
（dopings）を所要の如く選定することが出来る。
第１図及び第４図の例では、電流が流れる層部
分が基板と接しているので、基板隣接層部分３Ａ
１を表面隣接層部分３Ａ２より一層高濃度にドー
ピングしてある。しかし必らずしも常にこういう
場合であるとは限らない。例えば、絶縁ゲート電
界効果トランジスタの場合には、電流が流れる層
部分が表面に隣接している。第５図に略線的に断
面図で示す例はRESURF原理に従つて構成され
たＤ−MOSTタイプの斯様な電界効果トランジ
スタであり、すなわちこのトランジスタは、ｐ−
ｎ接合５に逆方向電圧を印加した時この接合の降
伏電圧に到達する前にｎ導電形島状領域３Ａが表
面２まで既に空乏化されるものである。この装置
はラインMM′に関して対称的であつて、ゲート
電極５１を半導体の表面２との間に薄いゲート酸
化物層５２が存在しており、ｐ形チヤンネル領域
５３及びｎ形ソース区域５４を領域３Ａ中の同一
窓を経て拡散形成し、及び高ドープトｎ形区域５
５をドレイン区域として設けている。ソース区域
５４及びチヤンネル領域５３を導電層５６によつ
て短絡し、ドレイン区域５５を導電層５７によつ
て接触させる。
この装置では領域３Ａの電流が流れる部分は表
面に位置しており、これがため、この場合には本
発明によれば領域３Ａは基板に隣接している第１
層部分３Ａ１と、この第１層部分３Ａ１よりも平
均的な正味のドーピング濃度が高くかつ表面２に
接した第２層部分３Ａ２とから成つている。先の
実施例における場合と同様に原子／cm2での、領域
３Ａの全体の正味のドーピング量は、最大でも、
表面までの空乏化がｐ−ｎ接合５の降伏電圧より
低い電圧で生ずるという条件に適した最大値に等
しいようにすべきである。例えば、領域３Ａ全体
に対する正味ドーピング量を全体で1012ドナー原
子／cm2とすると、層部分３Ａ２は1μｍの厚さで
８×1015原子／cm3（従つて８×1011原子／cm2の全
体の正味のドーピング量）の平均ドーピング濃度
を有し得ると共に層部分３Ａ１は2μｍの厚さで
1015原子／cm3（従つて２×1011原子／cm2の全体の
正味のドーピング量）の平均ドーピング濃度を有
し得る。従つて、主として電流が流れる層部分３
Ａ２は領域３Ａが均質にドーピングされている
（この場合そのドーピング濃度は1012／３×10-4＝3.3 ×1015原子／cm3）場合よりも著しく高いドーピン
グ濃度を有する。
第６図は本発明による装置の別の実施例を示す
断面図であり、この装置はRESURFタイプのバ
イポーラ高電圧トランジスタであつて層状領域３
Ａを２つの反対導電形の層部分すなわちｎ形層部
分３Ａ１とｐ形層部分３Ａ２とから形成してい
る。このトランジスタはｐ形ベース区域６１とｎ
形エミツタ区域６２を具えてあいる。この変形さ
れた実施例では、表面２と隣接しているｐ形の第
２層部分３Ａ２に対しｐ形分離領域６とベース区
域６１との間において、コレクタ区域を局部的に
割り込ませ、このコレクタ区域を層部分３Ａ２を
経て第１層部分３Ａ１中へと延在させている。第
３図の実施例における場合のように、ｐ形層部分
３Ａ２の下側のｎ形層部分３Ａ１を比較的高濃度
にドーピングし得るが、それにもかかわらず、層
部分３Ａ１及び３Ａ２は降伏電圧よりも低いｐ−
ｎ接合５間電圧で表面２まで空乏化される。その
結果、動作状態ではベース区域６１は通常は基板
４とほぼ同電位であるので、ｐ−ｎ接合５従つて
コレクタ−ベース接合の降伏電圧を高くすること
が出来ると共に、それにもかかわらず層部分３Ａ
１が比較的高ドーピング濃度を有するためにコレ
クタ直列抵抗は低い。この例では、層部分３Ａ２
のドーピングを十分に低くして降伏電圧よりも低
いある電圧で前述の層部分の全体の空乏化を生ず
るようにする必要がある。また第６図に示すトラ
ンジスタはエミツタ及びコレクタを共に基板４に
対して高電圧とするエミツタホロワ回路に使用し
て好適である。
第７図は絶縁ゲート電界効果トランジスタの一
実施例を示す平面図であり、第７Ａ図および第７
Ｂ図はその断面図を夫々示し、この電界効果トラ
ンジスタでは、第３図及び第６図の実施例の場合
のように、ｐ形基板４上に存在するｎ形の第１層
部分３Ａ１と、これに重畳されたｐ形の表面隣接
層部分３Ａ２とを有している層状半導体領域３Ａ
を使用している。第７図に示す装置は第５図のト
ランジスタのように、Ｄ−MOSTタイプの電界
効果トランジスタであり、ｎ形ソース及びドレイ
ン区域７１及び７２を有しこれらは接続部Ｓ及び
Ｄを夫々備え、さらに接続部Ｇを備えたゲート電
極７３及びｐ形チヤンネル領域７４を有してい
る。本発明によれば、ｐ形層部分３Ａ２及びｎ形
層部分３Ａ１のドーピングは第３図及び第６図に
示す実施例における場合と同一の条件を満たす必
要がある。この場合にはｐ形層部分３Ａ２を必ず
しも全ての箇所でチヤンネル領域７４にまで続け
て設けなくてもよい。その理由はこの場合にはゲ
ート電極の範囲外に位置する層３Ａ２の部分中に
は電流チヤンネルを形成することが出来ないた
め、電界効果トランジスタが作動しないからであ
る。これがため、この層部分３Ａ２の多くの場所
においてチヤンネル領域７４にまで延在しておら
ず、この層部分は領域７４のそばのこれらの場所
において表面まで延在している第１層部分３Ａ１
によつてさえぎられている。第７図の平面図に示
すように、この目的のため層部分３Ａ２に穴７５
を設ける。これら穴と穴との間の層部分３Ａ２
は、この層部分３Ａ２が一般には好ましくない浮
き状態とならないように、ブリツジ部７６を経て
領域７４に接続して留まつている。第７Ａ図は第
７図のAA′線上に沿つて取つて示した断面図で、
これらの場所ではＤ−MOSTは作動する。第７
Ｂ図は第７図のBB′線上に沿つて取つて示した断
面図で、これらの場所ではソース接続部Ｓからド
レイン接続部Ｄへと電流は流れずＤ−MOSTは
動作しない。さらに、第７図のドーピングプロフ
イールは領域３Ａ２と４との間の層部分３Ａ１の
双方向空乏化によつて第３図及び第６図の実施例
と同じ利点を有し、前述の層部分３Ａ１のドーピ
ング濃度を比較的高くし得ると共に直列抵抗を比
較的小さくし得る。このＤ−MOSTもまたエミ
ツタホロワ回路に使用し得る。
第８図は交互に導電形の異なる２個以上の順次
の層部分をもつた層状領域３Ａを有する装置の一
例を示す断面図であり、この図に示すように、例
えば相補形の、接合形電界効果トランジスタ
（JFET）をもつた集積回路を構成することが出
来る。
同図において、n+ソース及びドレイン区域８
１及び８２（これらの接続部S1及びD1）と、p+
ゲート電極区域８３と、ｎ形チヤンネル領域３Ａ
１とを有するトランジスタ（JFET）は左側にあ
る。横方向をp+分離拡散領域６によつて制限さ
れた層状半導体領域の島状部分３Ａをｎ形第１層
部分３Ａ１、ｐ形第２層部分３Ａ２及びｎ形第３
層部分３Ａ３から形成してある。この場合にもま
た領域３Ａは、これがｐ−ｎ接合５の降伏電圧に
到達する前にｐ形基板４から表面２まで完全に空
乏化されるような、正味のドーピング量（原子／
cm2）を有している。この目的のため、最終すなわ
ち第３層部分である表面隣接層部分３Ａ３自体
が、これをｐ−ｎ接合５の降伏が生ずる前に第２
層部分３Ａ２から表面にまで空乏化出来るよう
な、低いドーピング量を有するようになす。第８
図に破線で示すように、ゲート電極区域８３を半
導体本体内及び層部分３Ａ２内でｐ形分離領域６
に接続してこの領域を経て接続部G1に接続する。
図の右側にある対応する層状半導体領域３
A′を層部分３Ａ１，３Ａ２及び３Ａ３と夫々同
一の半導体層の部分を夫々形成する層部分３
A′１，３A′２及び３A′３から構成している。こ
れら層部分のドーピングもまた同一の条件を満た
している。図に示すように、相補形トランジスタ
（JFET）はp+ソース及びドレイン区域８４及び
８５（これらの接続部を夫S2及びD2とする）、n+
ゲート電極区域８６（その接続部をG2とする）
及びｐ形チヤンネル領域３A′２を有しており、
この相補形トランジスタ（JFET）を島状領域３
A′中に設けている。ｎ形チヤンネル部分３A′３
及び３A′１を環状ｎ形区域８７を経て一緒に接
続する。このように、共に高電圧に好適である２
つの相補形の、接合形電界効果トランジスタを同
一半導体本体中に得る。これらｎ形層部分を区域
８１及び８７を経て同一電位の部分に接続し、こ
れらｐ形層部分を区域６を経て同一電位部分に接
続するので、層部分３Ａ１及び３Ａ２はもとより
層部分３A′１及び３A′２は垂直方向に２つの側
から空乏化される。これに対し層部分３Ａ３及び
３A′３は下側からのみ空乏化されるにすぎない。
また空乏化は全ての層部分の縁において分離領域
６からも生ずる。
上述した実施例においては、分離領域６は常に
半導体区域からなつているが、ある場合にはその
代わりに絶縁材料によつて形成した分離領域を使
用することも可能である。例えば、第９図に示す
変更された実施例は、分離領域９６を（部分的
に）皿状穴に埋め込んだパターンとした酸化珪素
によつて形成している点以外は全ての点において
第１図の実施例と等しい。この分離領域９６はあ
る場合には完全に省略してよく、その場合には分
離領域を溝によつて形成してメサ構造を得る。
層状領域３Ａを降伏の発生する十分前に既に完
全に空乏化するためにこの層状領域が満たさなけ
ればならないその寸法及び正味のドーピング濃度
の条件（いわゆる“RESURF”条件）について
は前述したオランダ特許出願及び刊行物
「Philips Journal of Reserch」に記載されてい
る。これらによると、正味のドーピング濃度（原
子／cm3）と前述の領域３Ａの厚さｄ（cm）との積
は所定の限界値以下でなければならず、この限界
値は特に基板領域４のドーピングに依存する。珪
素に対しては、少なくとも1014原子／cm3であつて
最大でも1015原子／cm3の通常の基板ドーピング濃
度とする場合には、層状領域３Ａの全正味ドーピ
ング量Ｎ×ｄは約1012原子／cm2、好ましくは、少
なくとも８×1011原子／cm2に等しく及び最大でも
1.5×1012原子／cm2であるべきである。
本発明は上述した実施例にのみ限定されるもの
ではない。例えば、珪素の代わりに例えばゲルマ
ニウム或いは砒化ガリウムのような他の好適な半
導体材料を用いてもよい。さらに、各実施例にお
いて、全ての半導体領域の導電形を（同時に）反
対導電形に置換してもよい。本発明は各層部分の
ドーピングに関する前述の条件を満たす条件の下
で“RESURF”タイプの全ての半導体装置に適
用し得る。また全ての実施例において、電気接続
部を図に示すようにする必要はない。例えば第１
図の装置おいては、ゲート電極区域９を基板４か
ら電気的に分離してもよい。装置の基板領域を
（第２）ゲート電極として使用しない限りにおい
ては、これら基板領域を所要に応じて接地するか
又は他の任意の基準電位点に接続してもよい。本
発明の範囲を逸脱することなく多くの変更又は変
形を行ない得ること明らかである。
【図面の簡単な説明】
第１図は本発明による装置の一実施例を一部分
を断面として示した部分的な略図的斜視図、第２
図は本発明による装置の電気特性を従来装置の電
気特性と対比して示す電気特性曲線図、第３図は
本発明による別の装置の一実施例を示す略図的断
面図、第４図は本発明によるさらに他の装置の一
実施例を一部分を断面として示した部分的な略図
的斜視図、第５図は本発明によるＤ−MOSトラ
ンジスタの一実施例を示す略図的断面図、第６図
は本発明によるさらに他の装置の一実施例を一部
分を断面として示した部分的な略図的斜視図、第
７図〜第７Ｂ図は本発明による他のＤ−MOSト
ランジスタの一実施例を夫々示す平面図及び断面
図、第８図は本発明による相補形JFETを有する
集積回路の一実施例を示す略図的断面図、第９図
は第１図に示す装置の変更例を示す線図である。 １……半導体本体、２……表面、３……半導体
領域、３Ａ，３A′……島状領域、３Ａ１，３Ａ
２，３Ａ３，３A′１，３A′２，３A′３……層部
分、４……基板領域、５，３１，３２……ｐ−ｎ
接合、６，９６……分離領域、７，５４，７１，
８１，８４……ソース区域、８，７２，８２，８
５……ドレイン区域、９，８３……ゲート電極区
域、４１，６１……ベース区域、４２，６２……
エミツタ区域、４３……コレクタ接触区域、５
１，７３……ゲート電極、５２……酸化物層、５
３，７４……チヤンネル領域、５５，８７……区
域、５６，５７……導電層、６３……コレクタ区
域、７５……穴、７６……ブリツジ部、１００…
…フイールド電極、１０１……絶縁層。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電形の基板領域と、該基板領域上に備
    えられた表面に隣接する層状半導体領域とを具え
    る半導体本体を有し、前記層状半導体領域はその
    少なくとも一部の厚さにおいて第２導電形であつ
    て前記基板領域とｐ−ｎ接合を形成しており、前
    記層状半導体領域の表面に半導体回路素子の少な
    くとも一つの区域を備えており、前記層状半導体
    領域の第２導電形の、原子／単位表面積での全体
    の正味のドーピング量を、前記ｐ−ｎ接合に逆方
    向電圧を印加した時このｐ−ｎ接合の降伏電圧よ
    り低いある電圧で少なくとも前記層状半導体領域
    の一部分内にこのｐ−ｎ接合から前記層状半導体
    領域の表面まで空乏区域が延在するような少ない
    量となしてある半導体装置において、前記層状半
    導体領域のうち少なくとも前記の一部分が、前記
    の層状半導体領域の前記の表面に垂直な方向で、
    互いに異なる平均的な正味のドーピング濃度とし
    た少なくとも２つの層部分を具えていることを特
    徴とする半導体装置。 ２ 前記層状半導体領域のうち少なくとも第２導
    電形とした部分を前記基板領域よりも高濃度にド
    ーピングしてあることを特徴とする特許請求の範
    囲第１項に記載の半導体装置。 ３ 互いに異なる正味のドーピング濃度をもつた
    前記少なくとも２つの層部分は前記層状半導体領
    域の縁まで延在していることを特徴とする特許請
    求の範囲第１項または第２項に記載の半導体装
    置。 ４ 前記層状半導体領域を完全に第２導電形とし
    たことを特徴とする特許請求の範囲第１〜３項の
    いずれか一項に記載の半導体装置。 ５ 前記少なくとも２つの層部分のうち最大平均
    ドーピング濃度を有する層部分が基板領域に隣接
    していることを特徴とする特許請求の範囲第４項
    に記載の半導体装置。 ６ 前記最大平均ドーピング濃度を有する層部分
    は基板にインプランテーシヨンされた第２導電形
    の層によつて形成されていることを特徴とする特
    許請求の範囲第５項に記載の半導体装置。 ７ 前記少なくとも２つの層部分のうち最大平均
    ドーピング濃度を有する層部分が前記層状半導体
    領域の表面に隣接していることを特徴とする特許
    請求の範囲第４項に記載の半導体装置。 ８ 前記層状半導体領域は前記基板領域に隣接し
    た第２導電形の少なくとも１個の第１層部分と、
    該第１層部分の上に備えられた第１導電形の少な
    くとも１個の第２層部分とを具え、第１導電形の
    層部分は前記基板領域の電位とほぼ等しい電位の
    部分に接続されており、さらに前記層状半導体領
    域の表面に隣接した上側層部分自体を、前記ｐ−
    ｎ接合にまたがつて印加され降伏電圧よりも低い
    ある電圧で、完全に空乏化せしめるための手段を
    具えることを特徴とする特許請求の範囲第１〜３
    項のいずれか一項に記載の半導体装置、 ９ 前記手段は前記上側層部分を十分に低いドー
    ピング濃度にするようになつていることを特徴と
    する特許請求の範囲第８項に記載の半導体装置。 １０ 前記上側層部分からは絶縁層によつて分離
    されかつ前記上側層部分の下側にある層部分の電
    位にほぼ等しい電位の部分に接続されたフイール
    ド電極によつて前記手段を形成して成ることを特
    徴とする特許請求の範囲第８項に記載の半導体装
    置。 １１ 第１導電形の前記層部分は第１導電形の半
    導体区域によつて前記基板領域に接続されている
    ことを特徴とする特許請求の範囲第８項に記載の
    半導体装置。 １２ 前記層状半導体領域は交互に導電形の異な
    る多数の順次の層から成り、第２導電形の層部分
    はほぼ同一電位の部分に相互に接続されているこ
    とを特徴とする特許請求の範囲第８項に記載の半
    導体装置。 １３ 前記第２層部分は前記層状半導体領域の表
    面に隣接していることを特徴とする特許請求の範
    囲第８項に記載の半導体装置。 １４ 前記第２層部分は局部的に分断しているこ
    とを特徴とする特許請求の範囲第１３項に記載の
    半導体装置。 １５ 前記層部分のうちの少なくとも１つがエピ
    タキシヤル成長層によつて形成されていることを
    特徴とする特許請求の範囲第１〜１４項のいずれ
    か一項に記載の半導体装置。 １６ 前記層状半導体領域は島状でありかつ、前
    記層状半導体領域の表面から該層状半導体領域の
    ほぼ厚さ全体にわたり延在している分離領域によ
    つて横方向を制限されていることを特徴とする特
    許請求の範囲第１〜１５項のいずれか一項に記載
    の半導体装置。 １７ 前記分離領域は第１導電形の半導体区域に
    よつて形成されてることを特徴とする特許請求の
    範囲第１６項に記載の半導体装置。 １８ 前記分離領域は前記半導体本体中に少なく
    とも部分的に埋込まれた電気絶縁材料のパターン
    によつて形成されていることを特徴とする特許請
    求の範囲第１６項に記載の半導体装置。 １９ 前記基板領域は少なくとも1014原子／cm3及
    び最大でも1011原子／cm3のドーピング濃度を有
    し、及び前記層状半導体領域の全体の正味のドー
    ピング量は少なくとも８×1011原子／m2及び最大
    でも1.5×1012原子／m2であることを特徴とする
    特許請求の範囲第１〜１８項のいずれか一項に記
    載の半導体装置。 ２０ 前記層状半導体領域に接合形電界効果トラ
    ンジスタ（JFET）のチヤンネル領域を形成して
    いることを特徴とする特許請求の範囲第１〜１９
    項のいずれか一項に記載の半導体装置。 ２１ 前記層状半導体領域はラテラルの自己整合
    絶縁ゲート形電界効果トランジスタ（DMOST）
    のドレイン区域及びチヤンネル区域に隣接してい
    ることを特徴とする特許請求の範囲第１〜１９項
    のいずれか一項に記載の半導体装置。 ２２ 前記層状半導体領域はバイポーラトランジ
    スタのコレクタ領域に属していることを特徴とす
    る特許請求の範囲第１〜１９項のいずれか一項に
    記載の半導体装置。
JP56140465A 1980-09-08 1981-09-08 Semiconductor device Granted JPS5778168A (en)

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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2090053B (en) * 1980-12-19 1984-09-19 Philips Electronic Associated Mesfet
NL8103218A (nl) * 1981-07-06 1983-02-01 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
US4783688A (en) * 1981-12-02 1988-11-08 U.S. Philips Corporation Schottky barrier field effect transistors
US4942440A (en) * 1982-10-25 1990-07-17 General Electric Company High voltage semiconductor devices with reduced on-resistance
US4626879A (en) * 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
EP0115098B1 (en) * 1982-12-27 1987-03-18 Koninklijke Philips Electronics N.V. Lateral dmos transistor device having an injector region
NL8302092A (nl) * 1983-06-13 1985-01-02 Philips Nv Halfgeleiderinrichting bevattende een veldeffekttransistor.
US4862242A (en) * 1983-12-05 1989-08-29 General Electric Company Semiconductor wafer with an electrically-isolated semiconductor device
US4639761A (en) * 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
GB2165090A (en) * 1984-09-26 1986-04-03 Philips Electronic Associated Improving the field distribution in high voltage semiconductor devices
JPS61171165A (ja) * 1985-01-25 1986-08-01 Nissan Motor Co Ltd Ｍｏｓトランジスタ
US4661838A (en) * 1985-10-24 1987-04-28 General Electric Company High voltage semiconductor devices electrically isolated from an integrated circuit substrate
US4823173A (en) * 1986-01-07 1989-04-18 Harris Corporation High voltage lateral MOS structure with depleted top gate region
US4868921A (en) * 1986-09-05 1989-09-19 General Electric Company High voltage integrated circuit devices electrically isolated from an integrated circuit substrate
JPS63173365A (ja) * 1986-11-26 1988-07-16 ゼネラル・エレクトリック・カンパニイ ラテラル形絶縁ゲート半導体装置とその製法
US4933740A (en) * 1986-11-26 1990-06-12 General Electric Company Insulated gate transistor with vertical integral diode and method of fabrication
US4796070A (en) * 1987-01-15 1989-01-03 General Electric Company Lateral charge control semiconductor device and method of fabrication
US4888627A (en) * 1987-05-19 1989-12-19 General Electric Company Monolithically integrated lateral insulated gate semiconductor device
US5023678A (en) * 1987-05-27 1991-06-11 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
US4866495A (en) * 1987-05-27 1989-09-12 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
US5191401A (en) * 1989-03-10 1993-03-02 Kabushiki Kaisha Toshiba MOS transistor with high breakdown voltage
US5107312A (en) * 1989-09-11 1992-04-21 Harris Corporation Method of isolating a top gate of a MESFET and the resulting device
DE4201276C1 (ja) * 1992-01-18 1993-06-17 Daimler-Benz Aktiengesellschaft, 7000 Stuttgart, De
TW218424B (ja) * 1992-05-21 1994-01-01 Philips Nv
EP0580254A3 (en) * 1992-07-20 1996-01-03 Philips Electronics Nv Integrated semiconductor circuit
SE500814C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Halvledaranordning i ett tunt aktivt skikt med hög genombrottsspänning
SE500815C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Dielektriskt isolerad halvledaranordning och förfarande för dess framställning
JP2689874B2 (ja) * 1993-12-17 1997-12-10 関西日本電気株式会社 高耐圧ｍｏｓトランジスタ
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US6831331B2 (en) 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
US6242787B1 (en) 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
JP3547884B2 (ja) 1995-12-30 2004-07-28 三菱電機株式会社 半導体装置及びその製造方法
DE19701189B4 (de) * 1996-01-18 2005-06-30 International Rectifier Corp., El Segundo Halbleiterbauteil
DE19644821C1 (de) * 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
US6097205A (en) * 1997-02-14 2000-08-01 Semitest, Inc. Method and apparatus for characterizing a specimen of semiconductor material
DE10023956A1 (de) * 2000-05-16 2001-11-22 Bosch Gmbh Robert Halbleiter-Leistungsbauelement
DE10339505A1 (de) * 2003-08-27 2005-03-24 Siemens Ag Zur Befestigung in einem Kraftfahrzeug vorgesehene Einrichtung zur Reinigung einer Scheibe oder einer Streuscheibe
JP4777676B2 (ja) * 2005-03-23 2011-09-21 本田技研工業株式会社 接合型半導体装置および接合型半導体装置の製造方法
US7211477B2 (en) * 2005-05-06 2007-05-01 Freescale Semiconductor, Inc. High voltage field effect device and method
US9577079B2 (en) 2009-12-17 2017-02-21 Infineon Technologies Ag Tunnel field effect transistors
US9087713B2 (en) * 2012-10-12 2015-07-21 Power Integrations, Inc. Semiconductor device with shared region
CN105556647B (zh) * 2013-07-19 2017-06-13 日产自动车株式会社 半导体装置及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51117579A (en) * 1975-04-07 1976-10-15 Nec Corp Junction type field effect transistor
JPS5434684A (en) * 1977-08-23 1979-03-14 Nec Corp Manufacture of junction-type field effect transistor
JPS54109780A (en) * 1978-01-18 1979-08-28 Philips Nv Semiconductor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3442723A (en) * 1964-12-30 1969-05-06 Sony Corp Method of making a semiconductor junction by diffusion
NL184552C (nl) * 1978-07-24 1989-08-16 Philips Nv Halfgeleiderinrichting voor hoge spanningen.
NL184551C (nl) * 1978-07-24 1989-08-16 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
NL186665C (nl) * 1980-03-10 1992-01-16 Philips Nv Halfgeleiderinrichting.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51117579A (en) * 1975-04-07 1976-10-15 Nec Corp Junction type field effect transistor
JPS5434684A (en) * 1977-08-23 1979-03-14 Nec Corp Manufacture of junction-type field effect transistor
JPS54109780A (en) * 1978-01-18 1979-08-28 Philips Nv Semiconductor

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Publication number Publication date
IT8123810A0 (it) 1981-09-04
GB2083700B (en) 1984-10-24
SE8105257L (sv) 1982-03-09
JPS5778168A (en) 1982-05-15
CA1176762A (en) 1984-10-23
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NL187415C (nl) 1991-09-16
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ES505199A0 (es) 1982-08-16
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ES8206917A1 (es) 1982-08-16
DE3135269C2 (ja) 1987-03-26
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NL8005053A (nl) 1982-04-01
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IT1138578B (it) 1986-09-17
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