JPS59132671A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ブレークダウンによる素子破壊を防止する
ための改Ｑを施したＭＯＳトランジスタに関する。
ための改Ｑを施したＭＯＳトランジスタに関する。
近年、電力用ＭＯＳトランジスタの出現によって、第１
図に示す如く、電力負荷２のスイッチング素子としてＭ
ＯＳ ｌ−ランジスタ１が利用されるようになり、例え
ば車両においても、各種車載電力負荷のスイッチングに
適用することが提案されている。
図に示す如く、電力負荷２のスイッチング素子としてＭ
ＯＳ ｌ−ランジスタ１が利用されるようになり、例え
ば車両においても、各種車載電力負荷のスイッチングに
適用することが提案されている。
従来のＭＯＳ ｌ−ランジスタとしては、例えば第２図
に示すような構造のものが良く知られている。
に示すような構造のものが良く知られている。
同図に示すＭＯＳ ｌ−ランジスタは、いわゆる縦型Ｍ
Ｏ８ｔ−ランジスタであり、ドレイン電極３が接合され
るＮ甲高＊痕の半導体基板（以下、Ｎ＋型嵩高８Ｉ麿領
域称す）４と、このＮ半型高濃度領域４の一ヒ面に積層
された、Ｎ型低淵度領域５と、このＮ型低ｍ度領域５内
に所定間隔をおいて複数形成されたＰ型つＩ小領域７と
、このＰ型ウェル領域７内に形成されたＮ中型ソース領
域８と、このＮ＋型ソース領域８と実質的なドレイン領
域となる上記Ｎ型低濃度領域５の双方に跨がった状態で
ゲート酸化膜９を介して形成されたゲート電極１０とを
具備してなるものである。また、ゲート電極１０の引き
出し部分を除く上面部分がＰＳＧ膜１２で被覆されてお
り、更にソース電極１１が、Ｐ型ウェル領域７中に形成
されたＰ中型コンタクト領域１３とＮ中型ソース領域８
に接合するように形成されている。
Ｏ８ｔ−ランジスタであり、ドレイン電極３が接合され
るＮ甲高＊痕の半導体基板（以下、Ｎ＋型嵩高８Ｉ麿領
域称す）４と、このＮ半型高濃度領域４の一ヒ面に積層
された、Ｎ型低淵度領域５と、このＮ型低ｍ度領域５内
に所定間隔をおいて複数形成されたＰ型つＩ小領域７と
、このＰ型ウェル領域７内に形成されたＮ中型ソース領
域８と、このＮ＋型ソース領域８と実質的なドレイン領
域となる上記Ｎ型低濃度領域５の双方に跨がった状態で
ゲート酸化膜９を介して形成されたゲート電極１０とを
具備してなるものである。また、ゲート電極１０の引き
出し部分を除く上面部分がＰＳＧ膜１２で被覆されてお
り、更にソース電極１１が、Ｐ型ウェル領域７中に形成
されたＰ中型コンタクト領域１３とＮ中型ソース領域８
に接合するように形成されている。
この秤のＭＯＳトランジスタでは、比較的高圧・大電流
のスイッチングを行なう必要性から、素子の耐圧につい
て充分な配慮が必要であるとともに、特に、電力負荷２
がモータやソレノイド等の誘導性の負荷である場合には
、負荷電流を遮断した際に高電圧のサージが発生するた
め、このサージで素子が破壊されないように充分なサー
ジ耐性を持たす必要がある。
のスイッチングを行なう必要性から、素子の耐圧につい
て充分な配慮が必要であるとともに、特に、電力負荷２
がモータやソレノイド等の誘導性の負荷である場合には
、負荷電流を遮断した際に高電圧のサージが発生するた
め、このサージで素子が破壊されないように充分なサー
ジ耐性を持たす必要がある。
周知のように、ＭＯＳ ｔ−ランジスタでは、その構造
上ソースＳとドレインＤとの間に寄生ツェナダイオード
が存在する。第１図のツェナダイオードがこれを示して
いる。この奇生ツエブダイオードは、第２図においてＰ
型ウェル領域７とＮ型低濃度領域５とのＰＮ接合によっ
て構成されるものである。
上ソースＳとドレインＤとの間に寄生ツェナダイオード
が存在する。第１図のツェナダイオードがこれを示して
いる。この奇生ツエブダイオードは、第２図においてＰ
型ウェル領域７とＮ型低濃度領域５とのＰＮ接合によっ
て構成されるものである。
そして、ドレイン／ソース間に上記ＰＮ接合に対する逆
方向電圧が印加されると、Ｎ型紙８１麿領域５とウェル
領域７の接合部に空乏層１４が発生する。この空乏層１
４は、ドレイン／ソース間の電圧を大きくするにつれて
広がっていく。
方向電圧が印加されると、Ｎ型紙８１麿領域５とウェル
領域７の接合部に空乏層１４が発生する。この空乏層１
４は、ドレイン／ソース間の電圧を大きくするにつれて
広がっていく。
この現印について詳述すると、第２図に示す如く、空乏
層１４の広がりがある程麿まで小さい状態では、Ｎ型低
Ｗａ度領域５における空乏層１４には、隣合う２つのウ
ェル領域７．７に対応する谷間ａが生じており、空乏層
１４に加わる電界は矢Ｅｐｂで示すように、空乏層１４
の谷間ａとＰ型ウェル領域７のコーナ一部を結ぶ部分に
最も集中し易い。これは空乏層に加わる電界は曲率半径
の小さな部分に集中し易いためである。
層１４の広がりがある程麿まで小さい状態では、Ｎ型低
Ｗａ度領域５における空乏層１４には、隣合う２つのウ
ェル領域７．７に対応する谷間ａが生じており、空乏層
１４に加わる電界は矢Ｅｐｂで示すように、空乏層１４
の谷間ａとＰ型ウェル領域７のコーナ一部を結ぶ部分に
最も集中し易い。これは空乏層に加わる電界は曲率半径
の小さな部分に集中し易いためである。
このように、空乏層１４に加わる電界に局部集中が生じ
ていると、ブレークダウンを起こしたときの電流はその
部分に集中して流れ、電流集中による発熱で素子を破壊
してしまう原因になる。
ていると、ブレークダウンを起こしたときの電流はその
部分に集中して流れ、電流集中による発熱で素子を破壊
してしまう原因になる。
更に換言して説明すると、ＰＮ接合に逆方向電圧ＶＦＩ
を印加したときの接合面からの空乏層の広がり幅Ｗは、 で表わされることが知られている。ここでεは半導体の
比誘電率、ε０は真空の誘電率、７は電子の電荷、Ｎｉ
はＰ型あるいはＮ型の不純物濃度である。
を印加したときの接合面からの空乏層の広がり幅Ｗは、 で表わされることが知られている。ここでεは半導体の
比誘電率、ε０は真空の誘電率、７は電子の電荷、Ｎｉ
はＰ型あるいはＮ型の不純物濃度である。
この式（１）から、上記空乏層の広がり幅Ｗは、半導体
の不純物濃度によって大きく左右されることが分かる。
の不純物濃度によって大きく左右されることが分かる。
従って、第２図に示す従来のＭＯＳ ｌ−ランジスタに
おいては、Ｐ型つェル領Ｆａ７の周囲には同じ濃度のＮ
型紙１１１！麻領域５があるため、空乏層の広がり幅Ｗ
は、各部とも同じ幅となり、結局電界は曲率半径の小さ
な部分に集中してしまうこととな５一 つて前述した問題が生ずるのである。
おいては、Ｐ型つェル領Ｆａ７の周囲には同じ濃度のＮ
型紙１１１！麻領域５があるため、空乏層の広がり幅Ｗ
は、各部とも同じ幅となり、結局電界は曲率半径の小さ
な部分に集中してしまうこととな５一 つて前述した問題が生ずるのである。
この発明は上記の問題に鑑み−（なされたもので、その
目的とするところは、サージ等の高圧が印加されてブレ
ークダウンが生じても、ブレークダウン電流が素子内に
おいて集中せず、比較的広い部分を均一に流れるように
して、ブレークダウン電流による素子破壊を防止し、サ
ージに対する耐性を向上させた縦型ＭＯＳトランジスタ
を提供することにある。
目的とするところは、サージ等の高圧が印加されてブレ
ークダウンが生じても、ブレークダウン電流が素子内に
おいて集中せず、比較的広い部分を均一に流れるように
して、ブレークダウン電流による素子破壊を防止し、サ
ージに対する耐性を向上させた縦型ＭＯＳトランジスタ
を提供することにある。
上記の目的を達成するために、この発明は、前記従来例
の如き縦型のＭＯＳトランジスータにおいて、高？１１
度第１導電型基板と、第２導電型つＩル領域が形成され
た低濃度第１導電型半導体層との間に中濃度第１導電型
半導体關を設けるとともに、前記第２導電型ウエル領域
の底部が前記中濃度第１導電型半導体層に達しているこ
とを特徴とするものである。
の如き縦型のＭＯＳトランジスータにおいて、高？１１
度第１導電型基板と、第２導電型つＩル領域が形成され
た低濃度第１導電型半導体層との間に中濃度第１導電型
半導体關を設けるとともに、前記第２導電型ウエル領域
の底部が前記中濃度第１導電型半導体層に達しているこ
とを特徴とするものである。
以下、この発明の実施例を第３図以下の図面を用いて詳
細に説明する。
細に説明する。
第３図は、この発明に係る縦型ＭＯ８ｔ−ランジ６−
スタの一実施例の構造を示す図である。なお、同図の縦
型ＭＯＳトランジスタの基本構造は、第２図に示した従
来のものと同じであるため、従来のものと同一構成部分
には同−符丹を付してその説明は省略する。
型ＭＯＳトランジスタの基本構造は、第２図に示した従
来のものと同じであるため、従来のものと同一構成部分
には同−符丹を付してその説明は省略する。
第３図に示す縦型ＭＯ８ｔ−ランジスタにおいては、そ
のドレイン領域が三層構造となっており、ドレイン電極
３に接合されたＮ小型高濃度領域４と、このＮ小型高濃
度領域４の上面に積層され、かつＮ十型高Ｉ！麿領域４
よりも低い不純物濃度のＮ＊型中′ａ度領域１５と、こ
のＮ８型中濃度領域１５の上面に積層され、かつＮ８型
中濃度領域よりも低い不純物濃度のＮ−型低濃度領域１
６とから構成されている。
のドレイン領域が三層構造となっており、ドレイン電極
３に接合されたＮ小型高濃度領域４と、このＮ小型高濃
度領域４の上面に積層され、かつＮ十型高Ｉ！麿領域４
よりも低い不純物濃度のＮ＊型中′ａ度領域１５と、こ
のＮ８型中濃度領域１５の上面に積層され、かつＮ８型
中濃度領域よりも低い不純物濃度のＮ−型低濃度領域１
６とから構成されている。
そして、上記Ｎ−型型紙１度領域１６内に、Ｐ型ウェル
領域７が形成されており、かつこのＰ型ウェル領域７の
底部が前記Ｎ＊型中１１度領域１５に達して接合されて
いる。
領域７が形成されており、かつこのＰ型ウェル領域７の
底部が前記Ｎ＊型中１１度領域１５に達して接合されて
いる。
その他、Ｎ生型ソース領域やゲート電極１０等が、第２
図に示した従来のものと同様にして形成されている。
図に示した従来のものと同様にして形成されている。
上記のような三層構造のドレイン領域を形成するには、
例えばドナー不純物ｍ度Ｎｏが約１Ｘ１ｏ１８ｃｍ’ｒ
、厚さが約４００．ｃｚｍのＮ型シリコン単結晶からな
るＮ十型高濃度半導体基板４の上に、ドナー不純物濃度
Ｎｏが約３Ｘ１０１６ｃ「３で、厚さが約５μｌのＮ型
シリコン単結晶を化学気相成長法によって成長させてＮ
＊型中濃度領域１５を形成し、更に、このＮ８型中瀧度
領域１５の上に、ドナー不純物濃度Ｎｏが約２Ｘ１０”
ｃｍ’で、厚さが約４μｌのＮテ１シリコン単結晶を化
学気相成長法によって成長させてＮ−型低濃度領域１６
を形成することによって、各々異なる濃度の三層構造が
出来上がる。
例えばドナー不純物ｍ度Ｎｏが約１Ｘ１ｏ１８ｃｍ’ｒ
、厚さが約４００．ｃｚｍのＮ型シリコン単結晶からな
るＮ十型高濃度半導体基板４の上に、ドナー不純物濃度
Ｎｏが約３Ｘ１０１６ｃ「３で、厚さが約５μｌのＮ型
シリコン単結晶を化学気相成長法によって成長させてＮ
＊型中濃度領域１５を形成し、更に、このＮ８型中瀧度
領域１５の上に、ドナー不純物濃度Ｎｏが約２Ｘ１０”
ｃｍ’で、厚さが約４μｌのＮテ１シリコン単結晶を化
学気相成長法によって成長させてＮ−型低濃度領域１６
を形成することによって、各々異なる濃度の三層構造が
出来上がる。
上記の如く構成された縦型ＭＯＳトランジスタにおいて
は、Ｐ型つ■ル領域７のコーナ一部における耐圧よりも
Ｐ型ウェル領域７の底部とＮ＊型中濃度領域１５とのＰ
Ｎ”接合部の耐圧の方が低くなり、このため、ドレイン
／ソース間にサージ等の高圧の逆方向電圧が印加された
場合には、上記ＰＮ”接合部で先にブレークダウンが起
こることとなる。
は、Ｐ型つ■ル領域７のコーナ一部における耐圧よりも
Ｐ型ウェル領域７の底部とＮ＊型中濃度領域１５とのＰ
Ｎ”接合部の耐圧の方が低くなり、このため、ドレイン
／ソース間にサージ等の高圧の逆方向電圧が印加された
場合には、上記ＰＮ”接合部で先にブレークダウンが起
こることとなる。
これは、Ｎ５型中濃度領域１５の不純物濃度が、Ｎ−型
低濃度領域１６の不純物濃度よりも濃いために、前記式
（１）から分かるように、高圧の逆方向電圧によって発
生した空乏層は、Ｎ８型中濃麿領域中では余り広がらず
、仙の部分よりも薄くなり、この空乏層の薄い部分に電
界が集中するからである。
低濃度領域１６の不純物濃度よりも濃いために、前記式
（１）から分かるように、高圧の逆方向電圧によって発
生した空乏層は、Ｎ８型中濃麿領域中では余り広がらず
、仙の部分よりも薄くなり、この空乏層の薄い部分に電
界が集中するからである。
そして、このとき流れるブレークダウン電流Ｃは、ＰＮ
”接合部の広い範囲を均一に流れるため、従来のように
Ｐ型ウェル領域７のコーナ一部にブレークダウンが集中
する現象がなくなる。この結束、多量のブレークダウン
電流が流れても熱集中が起こらず、素子が熱破壊される
ことがなくなる。
”接合部の広い範囲を均一に流れるため、従来のように
Ｐ型ウェル領域７のコーナ一部にブレークダウンが集中
する現象がなくなる。この結束、多量のブレークダウン
電流が流れても熱集中が起こらず、素子が熱破壊される
ことがなくなる。
上記ＰＮ’接合部の耐圧は、Ｎ８型中瀧度領域１６の不
純物ｍ度Ｃａを調節することによって所望の値に設定す
ることができる。すなわち、上記不純物ｖａ度ＣＢとブ
レークダウン電圧ＢＶとの間には、次の式（２）に示す
関係がある。
純物ｍ度Ｃａを調節することによって所望の値に設定す
ることができる。すなわち、上記不純物ｖａ度ＣＢとブ
レークダウン電圧ＢＶとの間には、次の式（２）に示す
関係がある。
−〇−
ＢＶ牟ε−Ｅｍａｘ ２ ／２＄Ｃｅ ”１２
）但し、εは半導体の誘電率、Ｅｍａｘはアバランシェ
ブレークダウンを引き起こす空乏層中の臨界電界、２は
電子の電荷である。
）但し、εは半導体の誘電率、Ｅｍａｘはアバランシェ
ブレークダウンを引き起こす空乏層中の臨界電界、２は
電子の電荷である。
従って、上記不純物濃度Ｃａを濃くする程、ＰＮ＊接合
部の耐圧は低くなる。
部の耐圧は低くなる。
次に、第４図は本発明の伯の実施例を示す素子断面図で
あり、同図に示す縦型ＭＯＳトランジスタは、第３図に
示した縦型ＭＯ８ｌ−ランジスタにおけるＮ−型低濃度
領域１６内に、Ｐ型つ■ル領域７から所定間隔を隔てて
Ｎ÷型高ｍ喰拡散領域１７を設けたものである。
あり、同図に示す縦型ＭＯＳトランジスタは、第３図に
示した縦型ＭＯ８ｌ−ランジスタにおけるＮ−型低濃度
領域１６内に、Ｐ型つ■ル領域７から所定間隔を隔てて
Ｎ÷型高ｍ喰拡散領域１７を設けたものである。
上記Ｎ中型高濃度拡散領域１７とＰ型ウェル領域７との
間隔は、ドレイン／ソース間に高圧の逆方向電圧が印加
されて、Ｐ型ウェル領域７の側部に生じた空乏層が、前
記Ｐ Ｎ ”接合部でブレークダウンが起こる時点で、
Ｎ十型高濃度拡散領域１７に到達しないような距離に設
定されている。
間隔は、ドレイン／ソース間に高圧の逆方向電圧が印加
されて、Ｐ型ウェル領域７の側部に生じた空乏層が、前
記Ｐ Ｎ ”接合部でブレークダウンが起こる時点で、
Ｎ十型高濃度拡散領域１７に到達しないような距離に設
定されている。
また、上記Ｎ十型高？１度拡散領域１７は、Ｐ型ウェル
領域７を形成するための熱処理の前に、イ１０− オン注入法によってゲート酸化膜９を通して、所定の位
置にＮ型不純物濃度を添加しておき、上記Ｐ型つェル領
域形成時の熱処理によってＰ型ウェル領域と同時に形成
される。
領域７を形成するための熱処理の前に、イ１０− オン注入法によってゲート酸化膜９を通して、所定の位
置にＮ型不純物濃度を添加しておき、上記Ｐ型つェル領
域形成時の熱処理によってＰ型ウェル領域と同時に形成
される。
このとき、第３図中では上記Ｎ十型高濃度拡散領域１７
の先端がＮ＊型中淵度領域１５に達しているものが示し
であるが、これは、Ｎ＊型中濃度領域１５に達していな
くてもよい。
の先端がＮ＊型中淵度領域１５に達しているものが示し
であるが、これは、Ｎ＊型中濃度領域１５に達していな
くてもよい。
このように構成された縦型ＭＯＳトランジスタによれば
、前記第３図に示した縦型ＭＯＳトランジスタと同様の
効果を呈するとともに、Ｎ８型中１１関領域１５を設け
たことを利用して、更に上記Ｎ十型高濃度拡散領域１７
を設けたことによって、通常動作時の電流が流れる電流
通路の抵抗をより低くすることができる。
、前記第３図に示した縦型ＭＯＳトランジスタと同様の
効果を呈するとともに、Ｎ８型中１１関領域１５を設け
たことを利用して、更に上記Ｎ十型高濃度拡散領域１７
を設けたことによって、通常動作時の電流が流れる電流
通路の抵抗をより低くすることができる。
なお、以上の説明では、Ｎヂャンネル型の縦型ＭＯ８ｔ
−ランジスタについて記述しであるが、この発明は、Ｐ
チャンネル型の縦型ＭＯ８ｔ−ランジスタにも同様にし
て適用できることは明らかである。
−ランジスタについて記述しであるが、この発明は、Ｐ
チャンネル型の縦型ＭＯ８ｔ−ランジスタにも同様にし
て適用できることは明らかである。
まＬ：、この発明は図示したｌｈＭ 造の縦型ＭＯ８）
−ランジスタのみに適用されるね１．１で・はなく、仙
の構造１例えば同じ縦τ！のＶＭ（’）Ｓトランジスタ
にも同様にして適用することがで゛きる。
−ランジスタのみに適用されるね１．１で・はなく、仙
の構造１例えば同じ縦τ！のＶＭ（’）Ｓトランジスタ
にも同様にして適用することがで゛きる。
以ト詳細に説明したように、この発明の縦へ１１Ｍ０Ｓ
トランジスタにあっては、電力誘導０荷からのサージ電
圧等の高電圧がドレイン／ソース間に印加されて、ブレ
ークダウンが起こった場合に、このブレークダウン電流
が局部的に集中することなく広い範囲に亙ってほぼ均一
に流れ、ブレークダウン電流によって素子が熱破壊され
ることを防止できる。
トランジスタにあっては、電力誘導０荷からのサージ電
圧等の高電圧がドレイン／ソース間に印加されて、ブレ
ークダウンが起こった場合に、このブレークダウン電流
が局部的に集中することなく広い範囲に亙ってほぼ均一
に流れ、ブレークダウン電流によって素子が熱破壊され
ることを防止できる。
この結甲、リーンに対する耐性が向上し、高圧のサージ
が発生する電力誘導負荷のスイッチングに好適なしのと
なり、索子保護のためのツェナダイＡ−−ドを外付けす
る必要がなくなる。
が発生する電力誘導負荷のスイッチングに好適なしのと
なり、索子保護のためのツェナダイＡ−−ドを外付けす
る必要がなくなる。
第１図はＭＯＳ ｌ〜ランジスタを用いたスイッチング
回路図、第２図は従来の縦型ＭＯＳトランジスタの構造
を示す素子断面図、第３図は本発明に係るＭＯＳトラン
ジスタの一実施例を示す素子断面図、第４図は本発明の
他の実施例を示す素子断面図である。 ３・・・ドレイン電極 ４・・・Ｎ十型高濃度領域 ７・・・Ｐ型ウェル領域 ８・・・ソース領域 ９・・・ゲート酸化膜 １０・・・ゲート電極 １１・・・ソース電極 １５・・・Ｎ８型中濃度領域 １６・・・Ｎ−型紙潤度領域 特許出願人 日産自動車株式会社 １３− 第１図 第２図
回路図、第２図は従来の縦型ＭＯＳトランジスタの構造
を示す素子断面図、第３図は本発明に係るＭＯＳトラン
ジスタの一実施例を示す素子断面図、第４図は本発明の
他の実施例を示す素子断面図である。 ３・・・ドレイン電極 ４・・・Ｎ十型高濃度領域 ７・・・Ｐ型ウェル領域 ８・・・ソース領域 ９・・・ゲート酸化膜 １０・・・ゲート電極 １１・・・ソース電極 １５・・・Ｎ８型中濃度領域 １６・・・Ｎ−型紙潤度領域 特許出願人 日産自動車株式会社 １３− 第１図 第２図
Claims (1)
- （１）ソースまたはドレインとなる一対の主電極の一方
に導通する高濃度第１導電型基板と；前記高濃度第１導
電型基板上に積層された中濃度第１導電型半導体層と： 前記中Ｓ度第１導電型半導体層上に積層された低濃度第
１導電型半導体層と： 前記低濃度第１導電型半導体層中に形成され、かつその
底部が前記中濃度第１導電型半導体層に達する第２導電
型半導体ウェル領域と：前記第２導電型半導体ウェル領
域内に形成され、かつ前記一対の主電極の他方へと導通
する高濃度第１導電型半導体領域と： 少なくとも前記高澹度第１導電型半導体領域と前記低濃
度第１導電型半導体層との間の第２導電型半導体ウェル
領域上に、絶縁膜を介して形成されたゲート電極層とを
具備することを特徴とする縦型ＭＯ８ｔ−ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006912A JPS59132671A (ja) | 1983-01-19 | 1983-01-19 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006912A JPS59132671A (ja) | 1983-01-19 | 1983-01-19 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132671A true JPS59132671A (ja) | 1984-07-30 |
| JPH0376592B2 JPH0376592B2 (ja) | 1991-12-05 |
Family
ID=11651445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006912A Granted JPS59132671A (ja) | 1983-01-19 | 1983-01-19 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132671A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0445323A1 (en) * | 1988-09-07 | 1991-09-11 | Kabushiki Kaisha Toshiba | Field effect semiconductor device having current paths formed in conductive layer of semiconductor substrate |
| JPH04276663A (ja) * | 1991-03-05 | 1992-10-01 | Nec Yamagata Ltd | 半導体装置 |
| JPH08250731A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ |
| WO1996032749A1 (fr) * | 1995-04-11 | 1996-10-17 | Rohm Co., Ltd. | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
| JP2000507394A (ja) * | 1996-03-27 | 2000-06-13 | エービービー リサーチ リミテッド | ＳｉＣの電界制御型半導体デバイスおよびその生産方法 |
| US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
| US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
| JP2019125621A (ja) * | 2018-01-12 | 2019-07-25 | トヨタ自動車株式会社 | 半導体装置 |
-
1983
- 1983-01-19 JP JP58006912A patent/JPS59132671A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0445323A1 (en) * | 1988-09-07 | 1991-09-11 | Kabushiki Kaisha Toshiba | Field effect semiconductor device having current paths formed in conductive layer of semiconductor substrate |
| JPH04276663A (ja) * | 1991-03-05 | 1992-10-01 | Nec Yamagata Ltd | 半導体装置 |
| JPH08250731A (ja) * | 1994-12-30 | 1996-09-27 | Siliconix Inc | 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ |
| WO1996032749A1 (fr) * | 1995-04-11 | 1996-10-17 | Rohm Co., Ltd. | Semiconducteur dote de dispositifs verticaux de type plan a tension de tenue elevee et procede de production dudit semiconducteur |
| JP2000507394A (ja) * | 1996-03-27 | 2000-06-13 | エービービー リサーチ リミテッド | ＳｉＣの電界制御型半導体デバイスおよびその生産方法 |
| JP4708512B2 (ja) * | 1996-03-27 | 2011-06-22 | クリー、インコーポレイテッド | ＳｉＣの電界制御型半導体デバイスおよびその生産方法 |
| US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
| US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
| US6573144B2 (en) | 2000-04-07 | 2003-06-03 | Shigeki Takahashi | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
| JP2019125621A (ja) * | 2018-01-12 | 2019-07-25 | トヨタ自動車株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376592B2 (ja) | 1991-12-05 |
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