JPS59100570A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS59100570A JPS59100570A JP20998982A JP20998982A JPS59100570A JP S59100570 A JPS59100570 A JP S59100570A JP 20998982 A JP20998982 A JP 20998982A JP 20998982 A JP20998982 A JP 20998982A JP S59100570 A JPS59100570 A JP S59100570A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000006378 damage Effects 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、サージに対する耐性を向上さＵ゛るための
改良を施したＭＯＳトランジスタに関する。
改良を施したＭＯＳトランジスタに関する。
近年、電力用ＭＯ８ｔ−ランジスタの出現によって、第
１図に示す如く、電力負荷２のスイッチング素子として
ＭＯＳ ｌ−ランジスタ１が利用されるようになり、例
えば車両においても、各種車載ミノ〕負荷のスイッチン
グに適用することが提案されている。
１図に示す如く、電力負荷２のスイッチング素子として
ＭＯＳ ｌ−ランジスタ１が利用されるようになり、例
えば車両においても、各種車載ミノ〕負荷のスイッチン
グに適用することが提案されている。
従来のＭＯＳトランジスタには、例えば第２図に示すよ
うな構造のものがある。同図に示すＭＯＳトランジスタ
は、いわゆる横型のηチ１１ンネルＭＯＳトランジスタ
であり、Ｐ型半導体基板４の一主面側に設けられたη生
型のソース拡散領域５Ｊ５よびη生型のドレイン拡散領
域６と、アルミニウムによって形成されＩＣソース電極
７およびドレイン電極８と、これらソース電極７とドレ
イン電極８の間に配設されたゲート電極９とを具備して
いるものである。
うな構造のものがある。同図に示すＭＯＳトランジスタ
は、いわゆる横型のηチ１１ンネルＭＯＳトランジスタ
であり、Ｐ型半導体基板４の一主面側に設けられたη生
型のソース拡散領域５Ｊ５よびη生型のドレイン拡散領
域６と、アルミニウムによって形成されＩＣソース電極
７およびドレイン電極８と、これらソース電極７とドレ
イン電極８の間に配設されたゲート電極９とを具備して
いるものである。
また、上記ソース電極７の下にＰ十型の基板コンタクト
領域１０が形成されており、ソース電極７は基板電極を
兼ねた共通電極となっている。
領域１０が形成されており、ソース電極７は基板電極を
兼ねた共通電極となっている。
ところで、上記のような電力用ＭＯＳトランジスタにお
いては、比較的高圧・大電流のスイッチングを行なう必
要性から、耐圧向上の工夫が種々なされてｄ５す、第２
図に示すＭＯＳ Ｉ−ランジスタにおいては、ドレイン
拡散領域６側面からゲート側へ延びるη−型トドリフ１
〜領域１１、ガードリング１．２憇形感−することによ
って耐圧向上を図っている。ところが、例えば上記電力
用負荷２が、モータやソレノイド等のインダクタンスが
大ぎい誘導負荷である場合には、負荷電流を遮断した際
に高圧のサージが発生するが、従来のＭＯＳ ｔ−ラン
ジスタでは、このサージに対する充分な耐性を有してい
ないために、ブレークダウンが起こり、素子の特性が変
化したり破壊されたりプる虞れがある。
いては、比較的高圧・大電流のスイッチングを行なう必
要性から、耐圧向上の工夫が種々なされてｄ５す、第２
図に示すＭＯＳ Ｉ−ランジスタにおいては、ドレイン
拡散領域６側面からゲート側へ延びるη−型トドリフ１
〜領域１１、ガードリング１．２憇形感−することによ
って耐圧向上を図っている。ところが、例えば上記電力
用負荷２が、モータやソレノイド等のインダクタンスが
大ぎい誘導負荷である場合には、負荷電流を遮断した際
に高圧のサージが発生するが、従来のＭＯＳ ｔ−ラン
ジスタでは、このサージに対する充分な耐性を有してい
ないために、ブレークダウンが起こり、素子の特性が変
化したり破壊されたりプる虞れがある。
このことを第２図を用いて具体的に説明する。
今、ドレイン・ソース間に高圧のサージが印加されたと
すると、ドレイン拡散領域６と基板４との ′接合部に
空乏層１３が発生する。
すると、ドレイン拡散領域６と基板４との ′接合部に
空乏層１３が発生する。
このとき、上記ドリフト領域１１やガードリンク１２に
よって、バンチスルーは発生し丹くなっているが、上記
サージ電圧が高いために、ドレイン拡散領域６の底部周
縁の比較的大きな曲率の部分く以下、エツジ部と称す）
、特にゲートＧ側のエツジ部１４にブレークダウンが起
こることとなる。これは空乏層に加わる電界が曲率半径
の小さな部分に集中するためである。
よって、バンチスルーは発生し丹くなっているが、上記
サージ電圧が高いために、ドレイン拡散領域６の底部周
縁の比較的大きな曲率の部分く以下、エツジ部と称す）
、特にゲートＧ側のエツジ部１４にブレークダウンが起
こることとなる。これは空乏層に加わる電界が曲率半径
の小さな部分に集中するためである。
そして、ブレークダウン電流Ｂｌは、エツジ部１４の狭
い領域を流れるために熱集中が起こり、素子破壊を起こ
すこととなる。殊に、このブレークダウン電流８１は基
板４の表面近傍を流れるために、ゲートＧが熱破壊され
ることが多い。
い領域を流れるために熱集中が起こり、素子破壊を起こ
すこととなる。殊に、このブレークダウン電流８１は基
板４の表面近傍を流れるために、ゲートＧが熱破壊され
ることが多い。
＼
この発明は上記の背景に基づいてなされたもので、その
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対する耐性を向上させたＭ
ＯＳ 、ｌ−ランジスタを提供することにある。
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対する耐性を向上させたＭ
ＯＳ 、ｌ−ランジスタを提供することにある。
本発明は上記目的を達成するために、横型のＭＯＳトラ
ンジスタにおいて、基板電極へ電気的に接続された低比
抵抗層と、ソース拡散領域、ドレイン拡散領域が形成さ
れた高比抵抗層とを積層して基板となし、かつ前記トレ
イン拡散領域底面と前記低比抵抗層との間に挾まれる前
記高比抵抗層の比抵抗または厚さをリーチスルー降伏が
起こるＪζうな値に設定したことを特徴とするものであ
る。
ンジスタにおいて、基板電極へ電気的に接続された低比
抵抗層と、ソース拡散領域、ドレイン拡散領域が形成さ
れた高比抵抗層とを積層して基板となし、かつ前記トレ
イン拡散領域底面と前記低比抵抗層との間に挾まれる前
記高比抵抗層の比抵抗または厚さをリーチスルー降伏が
起こるＪζうな値に設定したことを特徴とするものであ
る。
以下、本発明に係るＭ ＯＳ トランジスタの一実施例
を第３図を用いて詳細に説明する。
を第３図を用いて詳細に説明する。
同図に示す如く、この実施例のＭＯＳ Ｉ−ランジスタ
は、その基板２１が、基板電極２１へ電気的に接続され
たＰ＋型の低比抵抗層２２上へ、この低比抵抗層２２よ
りも低濃度のＰ型高比抵抗層２３がエピタキシャル成長
によって積層形成された構造となっている。
は、その基板２１が、基板電極２１へ電気的に接続され
たＰ＋型の低比抵抗層２２上へ、この低比抵抗層２２よ
りも低濃度のＰ型高比抵抗層２３がエピタキシャル成長
によって積層形成された構造となっている。
そして、上記高比抵抗層２３側には、ｎ＋型のソース拡
散領域２４と、同じ（η半型のドレイン拡散領域２５が
拡散形成されており、それぞれアルミニウムのパターン
ニングによって電極２６゜２７が設けられているどども
に、これらソース電極２６とドレイン電極２７の間に酸
化膜２８及びリンガラス３２で絶縁されたゲート電極２
９が形成されている。
散領域２４と、同じ（η半型のドレイン拡散領域２５が
拡散形成されており、それぞれアルミニウムのパターン
ニングによって電極２６゜２７が設けられているどども
に、これらソース電極２６とドレイン電極２７の間に酸
化膜２８及びリンガラス３２で絶縁されたゲート電極２
９が形成されている。
更に 上記ドレイン拡散領域２５ど上記Ｐ＋型の低比抵
抗層２２との間に挾まれたＰ型の高比抵抗領域２３ａの
厚ざｄおよび比抵抗（不純物濃度Ｎ＾で決まる）を、リ
ーチスルー降伏が起こるような値に設定しである。
抗層２２との間に挾まれたＰ型の高比抵抗領域２３ａの
厚ざｄおよび比抵抗（不純物濃度Ｎ＾で決まる）を、リ
ーチスルー降伏が起こるような値に設定しである。
なお、図中のη−型トドリフト領域３０、前記第２図で
示した従来例のものと同様に、パンデスルー電圧を高く
するためのものである。また、一般に上記ソース電極２
６と基板電極２０は結線されて、ソースと基板は共通電
極として用いられる。
示した従来例のものと同様に、パンデスルー電圧を高く
するためのものである。また、一般に上記ソース電極２
６と基板電極２０は結線されて、ソースと基板は共通電
極として用いられる。
上記リーチスルー降伏について説明すると、半導体のＰ
Ｎ接合に逆方向に電圧ＶＲを印加したと導体の比誘電率
、ε０は真空の誘電率、寥は電子の電荷、Ｎ１は半導体
の不純物濃度である。
Ｎ接合に逆方向に電圧ＶＲを印加したと導体の比誘電率
、ε０は真空の誘電率、寥は電子の電荷、Ｎ１は半導体
の不純物濃度である。
ここで、第３図に示すＭＯＳ ｌ−ランジスタにおいて
、Ｐ＋型の低比抵抗層２２が無いと仮定して、前記第２
図で示した従来例のときのように、ドレイン拡散領域２
５の底部周縁のエツジ部２５ａでブレークダウンが起こ
るときのブレークダウン電１Ｆを１’３ Ｖとりると、
このときの空乏層３１の拡がり幅Ｗ８（」、上記〈式１
）から路次の式で表され記載がり幅Ｗｅより太きく（ｄ
≧Ｗ ｏ ）設定づれは、素子の耐圧は上記ブレークダ
ウン電圧ＢＶより若干低い電圧まで耐えることができる
のであるが、前記電力誘導負荷のスイッチングの場合の
よ−うに、高圧のサージが発生するものにあっては、従
来のものと同様に、上記サージによって、上記エツジ部
２５ａでブレークダウンが起こって、素子が破壊されて
しまう虞れがある。
、Ｐ＋型の低比抵抗層２２が無いと仮定して、前記第２
図で示した従来例のときのように、ドレイン拡散領域２
５の底部周縁のエツジ部２５ａでブレークダウンが起こ
るときのブレークダウン電１Ｆを１’３ Ｖとりると、
このときの空乏層３１の拡がり幅Ｗ８（」、上記〈式１
）から路次の式で表され記載がり幅Ｗｅより太きく（ｄ
≧Ｗ ｏ ）設定づれは、素子の耐圧は上記ブレークダ
ウン電圧ＢＶより若干低い電圧まで耐えることができる
のであるが、前記電力誘導負荷のスイッチングの場合の
よ−うに、高圧のサージが発生するものにあっては、従
来のものと同様に、上記サージによって、上記エツジ部
２５ａでブレークダウンが起こって、素子が破壊されて
しまう虞れがある。
他方、上記高比抵抗領域２３ａの厚さｄを上記拡がり幅
Ｗ８よりし小さく（ｄ≦Ｗ ｓ ＞設定すれば、第３図
に示す如く、ドレインＤに高圧が印加されると、空乏層
３１は上記高比抵抗領域２３ａの厚さｄ以上には拡がら
ず、更に電圧が上がると、空乏層３１は低比抵抗層２２
の上面に沿って拡張していき、ある電圧（上記ブレーク
ダウン電圧Ｂ■よりも低い電圧）で、上記ドレイン拡散
領域２５の底面２５ｂにおいてブレークダウン、すなわ
ちリーチスルー降伏が起こる。
Ｗ８よりし小さく（ｄ≦Ｗ ｓ ＞設定すれば、第３図
に示す如く、ドレインＤに高圧が印加されると、空乏層
３１は上記高比抵抗領域２３ａの厚さｄ以上には拡がら
ず、更に電圧が上がると、空乏層３１は低比抵抗層２２
の上面に沿って拡張していき、ある電圧（上記ブレーク
ダウン電圧Ｂ■よりも低い電圧）で、上記ドレイン拡散
領域２５の底面２５ｂにおいてブレークダウン、すなわ
ちリーチスルー降伏が起こる。
このリーチスルー降伏によって流れるブレークダウン電
流Ｂｌは、上記ドレイン拡散領域の底面２５ｂの広い範
囲を通して流れ、かつＰ生型の低比抵抗層２２内を流れ
るため、熱集中は発生けず、ブレークダウンによる素子
破壊が生ずる虞れはないのである。
流Ｂｌは、上記ドレイン拡散領域の底面２５ｂの広い範
囲を通して流れ、かつＰ生型の低比抵抗層２２内を流れ
るため、熱集中は発生けず、ブレークダウンによる素子
破壊が生ずる虞れはないのである。
なお、上記のＭＯＳ ｌ−ランジスタにおける耐圧は、
前記（式２）から明らかなように、上記高比抵抗領域２
３ａ、すなわちＰ壁高比抵抗層２３の不純物濃度ＮＡに
依存していることから、高比抵抗領域２３ａの厚さｄを
変えなくても、上記不純物ａ度ＮＡを変えることによっ
て所望の耐圧を得ることができる。
前記（式２）から明らかなように、上記高比抵抗領域２
３ａ、すなわちＰ壁高比抵抗層２３の不純物濃度ＮＡに
依存していることから、高比抵抗領域２３ａの厚さｄを
変えなくても、上記不純物ａ度ＮＡを変えることによっ
て所望の耐圧を得ることができる。
なお、上記実施例では、横型のηチャンネルＭＯＳトラ
ンジスタについて記載しであるが、同様のことが横型の
ＰチャンネルＭＯＳトランジスタにも適用できることは
明らかである。
ンジスタについて記載しであるが、同様のことが横型の
ＰチャンネルＭＯＳトランジスタにも適用できることは
明らかである。
以上詳細に説明したように、この発明のＭＯＳトランジ
スタにあっては、電力誘導負荷から高圧のサージが発生
した場合、ドレイン拡散領域の底面の広い範囲において
リーチスルー降伏が起こるように構成したことによって
、上記リーチスルー降伏ににるブレークダウン電流が局
部に集中して流れることがなく、熱集中による素子破壊
の発生を防止覆ることができる。この結果、サージに対
する耐性が向上し、高圧のサージが発生する電力ｊｚ１
９負荷のスイッチングにも適用可能なＭＯＳトランジス
タを提供することができる。
スタにあっては、電力誘導負荷から高圧のサージが発生
した場合、ドレイン拡散領域の底面の広い範囲において
リーチスルー降伏が起こるように構成したことによって
、上記リーチスルー降伏ににるブレークダウン電流が局
部に集中して流れることがなく、熱集中による素子破壊
の発生を防止覆ることができる。この結果、サージに対
する耐性が向上し、高圧のサージが発生する電力ｊｚ１
９負荷のスイッチングにも適用可能なＭＯＳトランジス
タを提供することができる。
従って、上記のＭＯＳトランジスタを車両の車載電力誘
導負荷のスイッチング素子として適用すれば、素子の信
頼性を向上させ、ひいては、車両の性能、安全性の向上
に寄与することができる。
導負荷のスイッチング素子として適用すれば、素子の信
頼性を向上させ、ひいては、車両の性能、安全性の向上
に寄与することができる。
第１図はＭＯＳトランジスタを用いたスイッチング回路
図、第２図は従来のＭＯＳ Ｉ−ランジスタの構造を示
づ素子断面図、第３図は本発明に係るＭＯＳ ｌ−ラン
ジスタの一実施例を示す素子断面図である。 ２０・・・基板電極 ２１・・・基板 ２２・・・低比抵抗層 ２３・・・高比抵抗層 ２４・・・ソース拡散領域 ２５・・・ドレイン拡散領域 特許出願人 日産自動車株式会社
図、第２図は従来のＭＯＳ Ｉ−ランジスタの構造を示
づ素子断面図、第３図は本発明に係るＭＯＳ ｌ−ラン
ジスタの一実施例を示す素子断面図である。 ２０・・・基板電極 ２１・・・基板 ２２・・・低比抵抗層 ２３・・・高比抵抗層 ２４・・・ソース拡散領域 ２５・・・ドレイン拡散領域 特許出願人 日産自動車株式会社
Claims (1)
- （１）第１導電型の半導体基板の一主面側に該基板とは
異なる導電型のソース拡散領域およびドレイン拡散領域
を形成してなる横型のＭＯＳトランジスタにおいて； 前記基板は、基板電極へ電気的に接続された低比抵抗層
と、前記ソース拡散領域、ドレイン拡散領域が形成され
た高比抵抗層とを積層してなり、かつ前記ドレイン拡散
領域の底面と前記低比抵抗層どの間に挾まれる前記高比
抵抗層の比抵抗また厚さをリーチスルー降伏が起こるよ
うな値に設定したことを特徴とするＭＯＳ ｌ−ランジ
スタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20998982A JPS59100570A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
| EP83111730A EP0110320B1 (en) | 1982-11-27 | 1983-11-23 | A mos transistor |
| DE8383111730T DE3370245D1 (de) | 1982-11-27 | 1983-11-23 | A mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20998982A JPS59100570A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100570A true JPS59100570A (ja) | 1984-06-09 |
| JPH0328836B2 JPH0328836B2 (ja) | 1991-04-22 |
Family
ID=16582012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20998982A Granted JPS59100570A (ja) | 1982-11-27 | 1982-11-30 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100570A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222676A (ja) * | 1986-03-25 | 1987-09-30 | Nec Corp | 高耐圧ｍｏｓトランジスタ |
| US4929991A (en) * | 1987-11-12 | 1990-05-29 | Siliconix Incorporated | Rugged lateral DMOS transistor structure |
| JPH0474474A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 半導体装置 |
| JPH04107871A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
| EP0759639A2 (en) * | 1995-08-17 | 1997-02-26 | Oki Electric Industry Co., Ltd. | Source/drain structure of high voltage MOSFET and method of fabricating the same |
-
1982
- 1982-11-30 JP JP20998982A patent/JPS59100570A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222676A (ja) * | 1986-03-25 | 1987-09-30 | Nec Corp | 高耐圧ｍｏｓトランジスタ |
| US4929991A (en) * | 1987-11-12 | 1990-05-29 | Siliconix Incorporated | Rugged lateral DMOS transistor structure |
| JPH0474474A (ja) * | 1990-07-16 | 1992-03-09 | Matsushita Electron Corp | 半導体装置 |
| JPH04107871A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
| EP0759639A2 (en) * | 1995-08-17 | 1997-02-26 | Oki Electric Industry Co., Ltd. | Source/drain structure of high voltage MOSFET and method of fabricating the same |
| EP0759639A3 (en) * | 1995-08-17 | 1998-04-15 | Oki Electric Industry Co., Ltd. | Source/drain structure of high voltage MOSFET and method of fabricating the same |
| US6054743A (en) * | 1995-08-17 | 2000-04-25 | Oki Electric Industry Co., Ltd. | High voltage MOS transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328836B2 (ja) | 1991-04-22 |
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