JPS59100569A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS59100569A JPS59100569A JP20998882A JP20998882A JPS59100569A JP S59100569 A JPS59100569 A JP S59100569A JP 20998882 A JP20998882 A JP 20998882A JP 20998882 A JP20998882 A JP 20998882A JP S59100569 A JPS59100569 A JP S59100569A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 230000006378 damage Effects 0.000 abstract description 5
- 230000001939 inductive effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
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- 230000005684 electric field Effects 0.000 description 1
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- SFLGSKRGOWRGBR-UHFFFAOYSA-N phthalane Chemical compound C1=CC=C2COCC2=C1 SFLGSKRGOWRGBR-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、サージに対する耐性を向上させるための改
良を施したＭＯＳトランジスタに関する。
良を施したＭＯＳトランジスタに関する。
近年、電力用ＭＯ８ｔ−ランジスタの出現によって、第
１図に示す如く、電力負荷２のスイッチング素子として
ＭＯＳトランジスタ１が利用されるようになり、例えば
車両においても、各種車載ミノｊ負荷のスイッチングに
適用することが提案されている。
１図に示す如く、電力負荷２のスイッチング素子として
ＭＯＳトランジスタ１が利用されるようになり、例えば
車両においても、各種車載ミノｊ負荷のスイッチングに
適用することが提案されている。
従来のＭＯＳトランジスタには、例えば第２図に示すよ
うな構造のものがある。同図に示すＭＯ８１〜ランジス
タは、いわゆる横型のηチャンネルＭＯＳトランジスタ
であり、Ｐ型半導体基板４の一生面側に形成されたη生
型のソース拡散領域５およびｎ生型のドレイン拡散領域
６と、アルミニウムによって形成されたソース電極７と
ドレインｍＦｉＡ８と、更に、これらソース電Ｉｆｉ７
とドレイン電極８の間に設けられたゲート電極９を具備
してなるものである。
うな構造のものがある。同図に示すＭＯ８１〜ランジス
タは、いわゆる横型のηチャンネルＭＯＳトランジスタ
であり、Ｐ型半導体基板４の一生面側に形成されたη生
型のソース拡散領域５およびｎ生型のドレイン拡散領域
６と、アルミニウムによって形成されたソース電極７と
ドレインｍＦｉＡ８と、更に、これらソース電Ｉｆｉ７
とドレイン電極８の間に設けられたゲート電極９を具備
してなるものである。
また、上記ソース電極７の下にＰ生型の基板コンタクト
領域１０が形成されており、ソース電極７は基板電極を
兼ねた共通電極となっている。
領域１０が形成されており、ソース電極７は基板電極を
兼ねた共通電極となっている。
ところで、上記のような電力用ＭＯＳトランジスタにお
いては、比較的高圧・大電流のスイッチングを行なう必
要性から、耐圧向上の工夫が秤々なされており、第２図
に示すＭＯＳ Ｉ−ランジスタにｄ３いては、トレイン
拡散領域６側面からグー１−側へ延びるη−型トドリフ
ト領域１１、ガードリンク１２を形成することによって
耐圧向−Ｌを図っている。
いては、比較的高圧・大電流のスイッチングを行なう必
要性から、耐圧向上の工夫が秤々なされており、第２図
に示すＭＯＳ Ｉ−ランジスタにｄ３いては、トレイン
拡散領域６側面からグー１−側へ延びるη−型トドリフ
ト領域１１、ガードリンク１２を形成することによって
耐圧向−Ｌを図っている。
ところが、例えば上記電力用負荷２が七−タＡゝ）ソレ
ノイド等のインダクタンスが大きい誘導負荷である場合
には、負荷電流を遮断した際に高圧のサージが発生する
が、従来のＭＯＳトランジスタでは、このサージに対す
る充分な耐性を有していないために、ブレークダウンが
起こり、素子の特性が変化したり破壊されたりする虞れ
がある。
ノイド等のインダクタンスが大きい誘導負荷である場合
には、負荷電流を遮断した際に高圧のサージが発生する
が、従来のＭＯＳトランジスタでは、このサージに対す
る充分な耐性を有していないために、ブレークダウンが
起こり、素子の特性が変化したり破壊されたりする虞れ
がある。
このことを第２図を用いて具体的に説明する。
今、ドレイン・ソース間に高圧のり一−ジが印加された
とすると、ドレイン拡散領域６と基板４との接合部に空
乏層１３が発生する。
とすると、ドレイン拡散領域６と基板４との接合部に空
乏層１３が発生する。
このとき、上記ドリフ１〜領域１１やガードリンク１２
によって、パンチスルーは発生し難くなっているが、上
記サージ電圧が高いために、ドレイン拡散領域６の底部
周縁の比較的大きな曲率の部分（以下、エツジ部と称す
）、特にゲートＧ側のエツジ部１４にブレークダウンが
起こることとなる。これは空乏層に加わる電界が曲率半
径の小さな部分に集中するためである。
によって、パンチスルーは発生し難くなっているが、上
記サージ電圧が高いために、ドレイン拡散領域６の底部
周縁の比較的大きな曲率の部分（以下、エツジ部と称す
）、特にゲートＧ側のエツジ部１４にブレークダウンが
起こることとなる。これは空乏層に加わる電界が曲率半
径の小さな部分に集中するためである。
そして、ブレークダウン電流Ｂｌは、エツジ部１３の狭
い領域を流れるために熱集中が起こり、素子破壊を起こ
すこととなる。殊に、このブレークダウン電流ＢＩは基
板４の表面近傍を流れるためにグー１− Ｇが熱破壊さ
れることが多い。
い領域を流れるために熱集中が起こり、素子破壊を起こ
すこととなる。殊に、このブレークダウン電流ＢＩは基
板４の表面近傍を流れるためにグー１− Ｇが熱破壊さ
れることが多い。
この発明は上記の背景に基づいてなされたもので、その
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対する耐性を向上させたＭＯ
Ｓ ｌ〜ランジスタを提供することにある。
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対する耐性を向上させたＭＯ
Ｓ ｌ〜ランジスタを提供することにある。
本発明は上記目的を達成するために、横型のＭＯＳトラ
ンジスタにおいて、基板電極へ電気的に接続された低比
抵抗層と、ソース拡散領域、ドレイン拡散領域が形成さ
れた高比抵抗層とを積層して基板となし、かつ前記トレ
イン拡散領域の下面が前記低比抵抗層に接するにうに構
成したことを特徴とするものである。
ンジスタにおいて、基板電極へ電気的に接続された低比
抵抗層と、ソース拡散領域、ドレイン拡散領域が形成さ
れた高比抵抗層とを積層して基板となし、かつ前記トレ
イン拡散領域の下面が前記低比抵抗層に接するにうに構
成したことを特徴とするものである。
以下、本発明の実施例を第３図以下の図面を用いて詳細
に説明する。
に説明する。
第３図は本ブを明に係るＭＯＳ トランジスタの一実施
例の４１４造を示す図である。
例の４１４造を示す図である。
同図に示すＭＯＳ Ｉ〜ランジスータは、その基板２１
の構成が基板電極２０へ電気的に接続されたＰ＋型の低
比抵抗層２２の上へ、この低比抵抗層２２よりも低温度
のＰ型高比抵抗層２３をエピタキシャル成長によってｍ
層形成したものとなっている。
の構成が基板電極２０へ電気的に接続されたＰ＋型の低
比抵抗層２２の上へ、この低比抵抗層２２よりも低温度
のＰ型高比抵抗層２３をエピタキシャル成長によってｍ
層形成したものとなっている。
そして、上記高比抵抗層２３内に形成されたｎ＋型のソ
ース拡散領域２４とドレイン拡散領域２５と、アルミニ
ウムのパターンニングによって配設されたソース電極２
６とドレイン電極２７と、これらソース電極２６とドレ
イン電極２７との間に酸化膜２８およびリンガラス３２
で絶縁されたゲート電極２９とを具備している。
ース拡散領域２４とドレイン拡散領域２５と、アルミニ
ウムのパターンニングによって配設されたソース電極２
６とドレイン電極２７と、これらソース電極２６とドレ
イン電極２７との間に酸化膜２８およびリンガラス３２
で絶縁されたゲート電極２９とを具備している。
更に、上記ドレイン拡散領域２５の下面が前記［〕十型
の低比抵抗層２２に接するように、トレイン拡散領域２
５の拡散形成がなされている。
の低比抵抗層２２に接するように、トレイン拡散領域２
５の拡散形成がなされている。
なお、図中のη−型トドリフト領域３０、前記第２図で
示した従来例のものと同様に、パンチスルー電圧を高め
るためのものである。
示した従来例のものと同様に、パンチスルー電圧を高め
るためのものである。
また、一般に上記ソース電極２６と基板型＃８２０は結
線されて、ソースと基板は共通電極として用いられる。
線されて、ソースと基板は共通電極として用いられる。
このように構成されたＭＯＳ ｔ−ランジスタにおいて
は、電力負荷からサージが発生してドレインＤに高電圧
が印加された場合、このサージに対する耐圧は、上記ト
レイン拡散領域２５と、Ｐ＋型低比抵抗層２２との接合
部３１のＰ＋η十接合の耐圧で決まり、上記サージ電圧
が高いと、この接合部３１でブレークダウンが起こるこ
ととなる。
は、電力負荷からサージが発生してドレインＤに高電圧
が印加された場合、このサージに対する耐圧は、上記ト
レイン拡散領域２５と、Ｐ＋型低比抵抗層２２との接合
部３１のＰ＋η十接合の耐圧で決まり、上記サージ電圧
が高いと、この接合部３１でブレークダウンが起こるこ
ととなる。
これは、上記接合部３１の耐圧がパンチスルー電圧やド
レイン拡散領域２３のエツジ部２５ａの耐圧よりも低い
ためである。
レイン拡散領域２３のエツジ部２５ａの耐圧よりも低い
ためである。
従って、上記ブレークダウンが起こって流れるブレーク
ダウン電流ＢＩは、上記接合部３１の比較的広い領域を
通して流れ、かっＰ＋型の低比抵抗層２２内を流れるた
め熱集中の発生がなく、ブし＝−フタランにＪ：る素子
破壊を防止することができる。
ダウン電流ＢＩは、上記接合部３１の比較的広い領域を
通して流れ、かっＰ＋型の低比抵抗層２２内を流れるた
め熱集中の発生がなく、ブし＝−フタランにＪ：る素子
破壊を防止することができる。
なＪ３、上記接合部３１の耐圧の調整は、ドレイン拡散
領域２５の表面濃度あるいは、拡散時間を調節Ｊ−るこ
とによって、拡散プロファイルの制御を行なうことで所
望の耐圧を得ることができる。
領域２５の表面濃度あるいは、拡散時間を調節Ｊ−るこ
とによって、拡散プロファイルの制御を行なうことで所
望の耐圧を得ることができる。
次に、第４図は本発明の他の実施例を示す図であり、同
図に示すＭＯＳ ｔ−ランジスタは、前記第３図に示し
たＭＯ３＋〜ランジスタにおりるドレイン拡散領域２５
の構成を、η生型領域２５ａと、これよりも濃度の低い
、ｎ型で、かつ上記η十型拡散領域２５ａの周りを覆う
ように形成したη＋型拡散領域２５ｂとの二重構造どし
たものである。
図に示すＭＯＳ ｔ−ランジスタは、前記第３図に示し
たＭＯ３＋〜ランジスタにおりるドレイン拡散領域２５
の構成を、η生型領域２５ａと、これよりも濃度の低い
、ｎ型で、かつ上記η十型拡散領域２５ａの周りを覆う
ように形成したη＋型拡散領域２５ｂとの二重構造どし
たものである。
そして、上記η型拡散領域２５ｂの下面が、Ｐ＋型の低
ＩＬ抵抗層２２に接するように構成されている。
ＩＬ抵抗層２２に接するように構成されている。
このように構成されたＭＯＳトランジスタにおいては、
前記実施例と同様の効果に加えて、上記ドレイン拡散領
域２５の不純物濃度プロファイルをなだらかにすること
で、耐圧をより向上させることができる。
前記実施例と同様の効果に加えて、上記ドレイン拡散領
域２５の不純物濃度プロファイルをなだらかにすること
で、耐圧をより向上させることができる。
なお、上記各実施例においては、パンチスルーに対する
耐圧を得るために、ｎ−型のドリフト領域３０を設けで
あるが、上記ドレイン拡散領域２５、とＰ＋型の低比抵
抗層２２との接合部３１の耐圧が、上記パンチスルー電
圧よりも充分低（プれば、ドリフト領域３０を強いて設
ける必要はなく、ドレイン領域２５をドリフト領域３０
の代わりに延長形成したり、ドリフト領域３０をなくす
れば、”Ａ ＹＪ？工数やゲート面積の削減を図ること
ができる。
耐圧を得るために、ｎ−型のドリフト領域３０を設けで
あるが、上記ドレイン拡散領域２５、とＰ＋型の低比抵
抗層２２との接合部３１の耐圧が、上記パンチスルー電
圧よりも充分低（プれば、ドリフト領域３０を強いて設
ける必要はなく、ドレイン領域２５をドリフト領域３０
の代わりに延長形成したり、ドリフト領域３０をなくす
れば、”Ａ ＹＪ？工数やゲート面積の削減を図ること
ができる。
また、上記各実施例では横型のｎチＡ１ンネルＭＯ３Ｉ
〜ランジスタについて記載しであるが、同様にして横型
のＰチャンネルＭＯ８ｔ−ランジスタにも適用できるこ
とは明らかである。
〜ランジスタについて記載しであるが、同様にして横型
のＰチャンネルＭＯ８ｔ−ランジスタにも適用できるこ
とは明らかである。
以上詳細に説明したように、この発明のＭＯＳトランジ
スタにあっては、電力誘導負荷からサージが発生した場
合、ドレイン拡散領域と、基板電極に接続されたＰ＋型
の低比抵抗層との接合部でフレークダウンが起こり、こ
の接合部の広い領域を通してブレークダウン電流が流れ
るように構成したことによって、フレークダウン電流が
局部に集中して流れる／ζめに起こる熱集中の発生を防
止し、素子破壊を回避することができる。この結果、リ
ーージに対する耐性を向上させ、高圧のサージが発生す
る電力誘導負荷のスイッチングにも適用可能なＭＯＳト
ランジスタを提供することかできる。
スタにあっては、電力誘導負荷からサージが発生した場
合、ドレイン拡散領域と、基板電極に接続されたＰ＋型
の低比抵抗層との接合部でフレークダウンが起こり、こ
の接合部の広い領域を通してブレークダウン電流が流れ
るように構成したことによって、フレークダウン電流が
局部に集中して流れる／ζめに起こる熱集中の発生を防
止し、素子破壊を回避することができる。この結果、リ
ーージに対する耐性を向上させ、高圧のサージが発生す
る電力誘導負荷のスイッチングにも適用可能なＭＯＳト
ランジスタを提供することかできる。
従って、上記ＭＯ８ｌ−ランジスタを車両の車載型）ｊ
誘導負荷のスイッチング素子として適用すれば、素子の
信頼性を向上させ、延いては、車両の性能、安全性の向
上に寄与することができる。
誘導負荷のスイッチング素子として適用すれば、素子の
信頼性を向上させ、延いては、車両の性能、安全性の向
上に寄与することができる。
第１図はＭＯ８ｔ−ランジスタを用いたスイッチング回
路図、第２図は従来のＭＯＳ トランジスタの構造を示
す素子断面図、第３図は本発明に係るＭＯＳトランジス
タの一実施例を示す素子断面図、第４図は本発明の他の
実施例を示す素子断面図である。 ２０・・・・・・基板電極 ２１・・・・・・基板 ２２・・・・・・低比抵抗層 ２３・・・・・・高比抵抗層 ２４・・・・・・ソース拡散領域 ２５・・・・・・ドレイン拡散領域 特許出願人 日産自動車株式会社
路図、第２図は従来のＭＯＳ トランジスタの構造を示
す素子断面図、第３図は本発明に係るＭＯＳトランジス
タの一実施例を示す素子断面図、第４図は本発明の他の
実施例を示す素子断面図である。 ２０・・・・・・基板電極 ２１・・・・・・基板 ２２・・・・・・低比抵抗層 ２３・・・・・・高比抵抗層 ２４・・・・・・ソース拡散領域 ２５・・・・・・ドレイン拡散領域 特許出願人 日産自動車株式会社
Claims (1)
- （１）第１導電型の半導体基板の一生面側に該基板とは
異なる導電型のソース拡散領域おにびドレイン拡散領域
を形成してなる横型のＭＯＳトランジスタにおいて： 前記基板は、基板電極へ電気的に接続された低比抵抗層
と、前記ソース拡散領域、ドレイン拡散領域が形成され
た高比抵抗層とを積層してなり、かつ前記ドレイン拡散
領域の下面が前記低比抵抗層に接していることを特徴と
するＭＯＳ ｌ〜ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20998882A JPS59100569A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20998882A JPS59100569A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100569A true JPS59100569A (ja) | 1984-06-09 |
| JPH0328835B2 JPH0328835B2 (ja) | 1991-04-22 |
Family
ID=16581995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20998882A Granted JPS59100569A (ja) | 1982-11-30 | 1982-11-30 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268587A (en) * | 1989-03-20 | 1993-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924675A (ja) * | 1972-06-30 | 1974-03-05 | ||
| JPS50129183A (ja) * | 1974-03-29 | 1975-10-13 | ||
| JPS5220770A (en) * | 1975-08-08 | 1977-02-16 | Matsushita Electric Ind Co Ltd | Semi-conductor unit |
-
1982
- 1982-11-30 JP JP20998882A patent/JPS59100569A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924675A (ja) * | 1972-06-30 | 1974-03-05 | ||
| JPS50129183A (ja) * | 1974-03-29 | 1975-10-13 | ||
| JPS5220770A (en) * | 1975-08-08 | 1977-02-16 | Matsushita Electric Ind Co Ltd | Semi-conductor unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268587A (en) * | 1989-03-20 | 1993-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328835B2 (ja) | 1991-04-22 |
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